JP3027890B2 - パリティエラーモニタ回路 - Google Patents
パリティエラーモニタ回路Info
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- JP3027890B2 JP3027890B2 JP5007134A JP713493A JP3027890B2 JP 3027890 B2 JP3027890 B2 JP 3027890B2 JP 5007134 A JP5007134 A JP 5007134A JP 713493 A JP713493 A JP 713493A JP 3027890 B2 JP3027890 B2 JP 3027890B2
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Description
【０００１】
【産業上の利用分野】本発明はディジタル通信における
装置間の誤りをパリティにより監視するパリティエラー
モニタ回路に関し、特にフレームを構成する並列データ
ごとにパリティエラーを検出してフレーム中のパリティ
エラーの有無を監視する高速動作用パリティエラーモニ
タ回路に関する。
装置間の誤りをパリティにより監視するパリティエラー
モニタ回路に関し、特にフレームを構成する並列データ
ごとにパリティエラーを検出してフレーム中のパリティ
エラーの有無を監視する高速動作用パリティエラーモニ
タ回路に関する。
【０００２】
【従来の技術】図３は従来のパリティエラーモニタ回路
の一例を示す回路ブロック図である。
の一例を示す回路ブロック図である。
【０００３】本例のパリティエラーモニタ回路はパリテ
ィ判定回路１とパリティエラー監視回路４１とに大別さ
れる。監視している装置間のデータは並列データと、並
列データごとに付加した１個のパリティビットとから構
成されている。フレームは複数の並列データから構成さ
れている。
ィ判定回路１とパリティエラー監視回路４１とに大別さ
れる。監視している装置間のデータは並列データと、並
列データごとに付加した１個のパリティビットとから構
成されている。フレームは複数の並列データから構成さ
れている。
【０００４】パリティ判定回路１では、１組の並列デー
タに対してパリティ計算を行い、パリティエラーの有無
を判定する。パリティエラー監視回路４１では、１フレ
ーム間についてパリティエラー判定回路１の出力を監視
して、１フレーム間にエラーが１個でも有ればモニタ出
力する。
タに対してパリティ計算を行い、パリティエラーの有無
を判定する。パリティエラー監視回路４１では、１フレ
ーム間についてパリティエラー判定回路１の出力を監視
して、１フレーム間にエラーが１個でも有ればモニタ出
力する。
【０００５】図３において、パリティ判定回路１は並列
データとこの並列データに付加されたパリティビットと
を入力し、ＥＸＯＲゲート（以下ＥＸＯＲ）８でパリテ
ィエラーの有無を判定してパリティ監視回路４１に出力
する。パリティの判定は“１”でエラー無し、“０”で
エラー有りである。
データとこの並列データに付加されたパリティビットと
を入力し、ＥＸＯＲゲート（以下ＥＸＯＲ）８でパリテ
ィエラーの有無を判定してパリティ監視回路４１に出力
する。パリティの判定は“１”でエラー無し、“０”で
エラー有りである。
【０００６】パリティ監視回路４１では、パリティ判定
回路１が並列データごとに判定したパリティエラーの監
視を行い、１フレームごとにパリティの有無を監視す
る。パリティエラーが有ったときは、次のフレームでパ
リティモニタに出力する。次のフレームの監視を始める
前に、パリティ監視回路４１のフリップフロップ（以下
ＦＦ）１６のリセットを行うために、ＦＦ３１で１クロ
ック遅らせたフレームパルスの立ち上がりでデータ端子
Ｄの“０”を読み込んでいる。
回路１が並列データごとに判定したパリティエラーの監
視を行い、１フレームごとにパリティの有無を監視す
る。パリティエラーが有ったときは、次のフレームでパ
リティモニタに出力する。次のフレームの監視を始める
前に、パリティ監視回路４１のフリップフロップ（以下
ＦＦ）１６のリセットを行うために、ＦＦ３１で１クロ
ック遅らせたフレームパルスの立ち上がりでデータ端子
Ｄの“０”を読み込んでいる。
【０００７】マスク回路４０はＦＦ１６のリセット時に
パリティ判定回路１からＦＦ１６のセット端子Ｓへの入
力をマスクし、ＦＦ１６での競合を防いでいる。また、
マスク信号発生回路４２はマスク信号を作製する。
パリティ判定回路１からＦＦ１６のセット端子Ｓへの入
力をマスクし、ＦＦ１６での競合を防いでいる。また、
マスク信号発生回路４２はマスク信号を作製する。
【０００８】次に、本例の動作について図４を併用して
説明する。図４は図３における各部の信号波形を示す波
形図である。
説明する。図４は図３における各部の信号波形を示す波
形図である。
【０００９】通常、パリティ判定にエラーがない場合に
は、パリティ判定回路１のＦＦ７のＱ出力として“１”
が送出される。パリティ判定回路１からの出力はマスク
回路４０のＯＲゲート（以下ＯＲ）３５を介してパリテ
ィ監視回路４１のＦＦ１６のセット端子Ｓへ入力される
が、入力が“１”の場合はＦＦ１６のＱ出力は“０”で
変化しない。
は、パリティ判定回路１のＦＦ７のＱ出力として“１”
が送出される。パリティ判定回路１からの出力はマスク
回路４０のＯＲゲート（以下ＯＲ）３５を介してパリテ
ィ監視回路４１のＦＦ１６のセット端子Ｓへ入力される
が、入力が“１”の場合はＦＦ１６のＱ出力は“０”で
変化しない。
【００１０】また、パリティ判定にエラーがある場合に
は、パリティ判定回路１のＱ出力は“０”になり、パリ
ティ監視回路４１のＦＦ１６のセット端子Ｓへ“０”が
入力されて、パリティ監視回路４１のＦＦ３０のＱ出力
は“１”となる。
は、パリティ判定回路１のＱ出力は“０”になり、パリ
ティ監視回路４１のＦＦ１６のセット端子Ｓへ“０”が
入力されて、パリティ監視回路４１のＦＦ３０のＱ出力
は“１”となる。
【００１１】１クロック遅れフレームパルスの立ち上が
りでＦＦ１６は“０”をデータ端子Ｄから取り込み、次
のフレームのためにリセットする。
りでＦＦ１６は“０”をデータ端子Ｄから取り込み、次
のフレームのためにリセットする。
【００１２】フレーム最終ビットにエラーがある場合に
は、ＦＦ１６のクロック入力ｃとセット端子Ｓ入力とで
競合してしまう。また、次のフレームの先頭ビットにエ
ラーがある場合には、フレームの始まりのＦＦ１６のク
ロック入力ｃとフレーム先頭ビットのセット入力とで競
合してしまう。この競合を避けるためにマスク回路４０
を使用する。
は、ＦＦ１６のクロック入力ｃとセット端子Ｓ入力とで
競合してしまう。また、次のフレームの先頭ビットにエ
ラーがある場合には、フレームの始まりのＦＦ１６のク
ロック入力ｃとフレーム先頭ビットのセット入力とで競
合してしまう。この競合を避けるためにマスク回路４０
を使用する。
【００１３】マスク信号が必要なのは、ＦＦ１６のクロ
ック信号であるフレームパルスの立ち上がりの前後であ
る。マスク信号発生回路４２では、クロックをＮＯＴゲ
ート（以下ＮＯＴ）３４で反転し、この反転クロックを
クロック端子Ｃへ入力してＦＦ３２のデータ端子Ｄへの
フレームパルスｆをたたき半周期遅らせたフレームパル
スと、ＦＦ３３でさらに１周期遅らせた反転フレームパ
ルスとをＮＡＮＤゲート（以下ＮＡＮＤ）３６で演算し
て、１周期幅のパルスを発生する。
ック信号であるフレームパルスの立ち上がりの前後であ
る。マスク信号発生回路４２では、クロックをＮＯＴゲ
ート（以下ＮＯＴ）３４で反転し、この反転クロックを
クロック端子Ｃへ入力してＦＦ３２のデータ端子Ｄへの
フレームパルスｆをたたき半周期遅らせたフレームパル
スと、ＦＦ３３でさらに１周期遅らせた反転フレームパ
ルスとをＮＡＮＤゲート（以下ＮＡＮＤ）３６で演算し
て、１周期幅のパルスを発生する。
【００１４】このマスク信号は１クロック遅れてくるパ
リティ判定回路１からの出力とともにＯＲ３５に入力さ
れるので、フレームの最終ビットの後半と先頭ビット前
半の半周期ずつをマスクすることになる。
リティ判定回路１からの出力とともにＯＲ３５に入力さ
れるので、フレームの最終ビットの後半と先頭ビット前
半の半周期ずつをマスクすることになる。
【００１５】すなわち、最終ビットにエラーがあるとき
は、ＦＦ１６のセット端子Ｓに入力“０”が半周期間入
力され、Ｑ出力が変化した半周期後にフレームパルスが
クロック入力端子Ｃに入力されて、ＦＦ１６はリセット
される。
は、ＦＦ１６のセット端子Ｓに入力“０”が半周期間入
力され、Ｑ出力が変化した半周期後にフレームパルスが
クロック入力端子Ｃに入力されて、ＦＦ１６はリセット
される。
【００１６】
【発明が解決しようとする課題】この従来のパリティエ
ラーモニタ回路では、回路のマスク信号を作製するため
に、ＦＦ３２で回路データクロックの反転クロック入力
でデータ入力をたたいているが、クロック半周期分の位
相差しかない。また、ＦＦ１６のマスク時のセット入力
とクロック入力とがクロック半周期の余裕しかない。
ラーモニタ回路では、回路のマスク信号を作製するため
に、ＦＦ３２で回路データクロックの反転クロック入力
でデータ入力をたたいているが、クロック半周期分の位
相差しかない。また、ＦＦ１６のマスク時のセット入力
とクロック入力とがクロック半周期の余裕しかない。
【００１７】これらの回路にクロック半周期での処理動
作を利用しているので、回路素子にクロック速度の２倍
での動作を要求することになる。クロックが既に高速動
作の場合には、競合やセットアップタイム，ホールドタ
イムの不足を招くくことになる。
作を利用しているので、回路素子にクロック速度の２倍
での動作を要求することになる。クロックが既に高速動
作の場合には、競合やセットアップタイム，ホールドタ
イムの不足を招くくことになる。
【００１８】すなわち、従来回路はクロックが高速な動
作の場合には適さないという問題点があった。
作の場合には適さないという問題点があった。
【００１９】
【課題を解決するための手段】本発明のパリティエラー
モニタ回路は、フレームごとにパリティエラーの有無を
監視するパリティエラー監視回路であって、前記フレー
ムを構成する並列データ中のエラーの有無を判定してエ
ラーパルスを出力するパリティ判定回路と、フレームパ
ルスを入力してエラー監視フレームを奇数フレームと偶
数フレームとに分けるフレームの２分周回路と、前記フ
レームパルスと前記パリティ判定回路出力のエラーパル
スと前記２分周回路出力の奇数フレーム信号と偶数フレ
ーム信号とを入力して前記奇数フレーム間のエラーパル
スを監視して前記偶数フレーム間に監視結果を出力した
後に出力を初期化する第１のパリティエラー監視回路
と、前記フレームパルスと前記パリティ判定回路出力の
エラーパルスを前記２分周回路出力の前記奇数フレーム
信号と前記偶数フレーム信号とを入力して前記偶数フレ
ーム間のエラーパルスを監視して前記奇数フレーム間に
監視結果を出力した後に出力を初期化する第２のパリテ
ィエラー監視回路と、前記第１および第２のパリティエ
ラー監視回路の出力を１つに統括してパリティエラーモ
ニタ結果を出力する出力手段とを備えている。
モニタ回路は、フレームごとにパリティエラーの有無を
監視するパリティエラー監視回路であって、前記フレー
ムを構成する並列データ中のエラーの有無を判定してエ
ラーパルスを出力するパリティ判定回路と、フレームパ
ルスを入力してエラー監視フレームを奇数フレームと偶
数フレームとに分けるフレームの２分周回路と、前記フ
レームパルスと前記パリティ判定回路出力のエラーパル
スと前記２分周回路出力の奇数フレーム信号と偶数フレ
ーム信号とを入力して前記奇数フレーム間のエラーパル
スを監視して前記偶数フレーム間に監視結果を出力した
後に出力を初期化する第１のパリティエラー監視回路
と、前記フレームパルスと前記パリティ判定回路出力の
エラーパルスを前記２分周回路出力の前記奇数フレーム
信号と前記偶数フレーム信号とを入力して前記偶数フレ
ーム間のエラーパルスを監視して前記奇数フレーム間に
監視結果を出力した後に出力を初期化する第２のパリテ
ィエラー監視回路と、前記第１および第２のパリティエ
ラー監視回路の出力を１つに統括してパリティエラーモ
ニタ結果を出力する出力手段とを備えている。
【００２０】
【００２１】そして、前記出力手段は前記第１および第
２のパリティエラー監視回路の出力の論理和をとるＯＲ
ゲートと、このＯＲゲートの出力をリタイミングするフ
リップフロップとから成ることを特徴とする。
２のパリティエラー監視回路の出力の論理和をとるＯＲ
ゲートと、このＯＲゲートの出力をリタイミングするフ
リップフロップとから成ることを特徴とする。
【００２２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２３】図１は本発明のパリティエラーモニタ回路
の一実施例を示す回路ブロック図、図２は図１における
各部の信号波形を示す波形図である。
の一実施例を示す回路ブロック図、図２は図１における
各部の信号波形を示す波形図である。
【００２４】図１において、図３と同じ参照符号のつい
た構成要素は従来例と同一の機能を有することを示す。
た構成要素は従来例と同一の機能を有することを示す。
【００２５】本実施例のパリティエラーモニタ回路は、
フレームを構成する並列データ中のエラーの有無を判定
してエラーパルスを出力するパリティ判定回路１と、フ
レームパルスを入力してエラー監視フレームを奇数フレ
ームと偶数フレームとに分けるフレームの２分周回路４
と、フレームパルスとパリティ判定回路１の出力のエラ
ーパルスと２分周回路４の出力の奇数フレーム信号と偶
数フレーム信号とを入力して奇数フレーム間のエラーパ
ルスを監視して偶数フレーム間に監視結果を出力した後
に出力を初期化する第１のパリティエラー監視回路２
と、フレームパルスとパリティ判定回路１の出力のエラ
ーパルスと２分周回路４の出力の奇数フレーム信号と偶
数フレーム信号とを入力して偶数フレーム間のエラーパ
ルスを監視して奇数フレーム間に監視結果を出力した後
に出力を初期化する第２のパリティエラー監視回路３
と、パリティエラー監視回路２，３の出力を１つに統括
してパリティエラーモニタ結果を出力する出力手段とを
備え、この出力手段はパリティエラー監視回路２，３の
出力の論理和をとるＯＲ５と、リタイミング用のＦＦ２
２とから構成されている。
フレームを構成する並列データ中のエラーの有無を判定
してエラーパルスを出力するパリティ判定回路１と、フ
レームパルスを入力してエラー監視フレームを奇数フレ
ームと偶数フレームとに分けるフレームの２分周回路４
と、フレームパルスとパリティ判定回路１の出力のエラ
ーパルスと２分周回路４の出力の奇数フレーム信号と偶
数フレーム信号とを入力して奇数フレーム間のエラーパ
ルスを監視して偶数フレーム間に監視結果を出力した後
に出力を初期化する第１のパリティエラー監視回路２
と、フレームパルスとパリティ判定回路１の出力のエラ
ーパルスと２分周回路４の出力の奇数フレーム信号と偶
数フレーム信号とを入力して偶数フレーム間のエラーパ
ルスを監視して奇数フレーム間に監視結果を出力した後
に出力を初期化する第２のパリティエラー監視回路３
と、パリティエラー監視回路２，３の出力を１つに統括
してパリティエラーモニタ結果を出力する出力手段とを
備え、この出力手段はパリティエラー監視回路２，３の
出力の論理和をとるＯＲ５と、リタイミング用のＦＦ２
２とから構成されている。
【００２６】すなわち、パリティエラー監視回路２，３
を２つ並べて、監視区間を２分周回路４で奇数フレーム
と偶数フレームとに分けて監視を分担している。
を２つ並べて、監視区間を２分周回路４で奇数フレーム
と偶数フレームとに分けて監視を分担している。
【００２７】パリティエラー監視回路２を例にとると、
監視区間の窓をつくるＯＲ１０とリタイミング用のＦＦ
１２と、ＦＦ１６のリセット用のクロック入力をつくる
ＯＲ１４と、監視区間の偶数フレーム中のデータ転送用
の窓をつくるＮＯＴ１８と、ＦＦ１６のＱ出力とＮＯＴ
１８の出力との論理積をとるＡＮＤゲート（以下ＡＮ
Ｄ）２０とを備えている。
監視区間の窓をつくるＯＲ１０とリタイミング用のＦＦ
１２と、ＦＦ１６のリセット用のクロック入力をつくる
ＯＲ１４と、監視区間の偶数フレーム中のデータ転送用
の窓をつくるＮＯＴ１８と、ＦＦ１６のＱ出力とＮＯＴ
１８の出力との論理積をとるＡＮＤゲート（以下ＡＮ
Ｄ）２０とを備えている。
【００２８】パリティエラー監視回路２と並列に設置さ
れるパリティエラー監視回路３は、同様にＯＲ１１と、
ＦＦ１３と、ＦＦ１７と、ＯＲ１５と、ＮＯＴ１９と、
ＡＮＤ２１とを備えている。
れるパリティエラー監視回路３は、同様にＯＲ１１と、
ＦＦ１３と、ＦＦ１７と、ＯＲ１５と、ＮＯＴ１９と、
ＡＮＤ２１とを備えている。
【００２９】そしてパリティエラー監視回路２とパリテ
ィエラー監視回路３とは１フレームごとに監視を交代す
る。
ィエラー監視回路３とは１フレームごとに監視を交代す
る。
【００３０】２分周回路４のＦＦ２４は１フレームごと
に監視の窓を振り分けている。奇数フレームでパリティ
エラー監視回路２が監視区間となり、偶数フレームでパ
リティエラー監視回路３が監視区間となる。
に監視の窓を振り分けている。奇数フレームでパリティ
エラー監視回路２が監視区間となり、偶数フレームでパ
リティエラー監視回路３が監視区間となる。
【００３１】パリティエラー監視回路２，３からの出力
はＯＲ５で一つに統括され、ＦＦ２２でリタイミングさ
れてエラーモニタとして送出される。
はＯＲ５で一つに統括され、ＦＦ２２でリタイミングさ
れてエラーモニタとして送出される。
【００３２】続いて本実施例の動作について図２を併用
して説明する。
して説明する。
【００３３】パリティ判定回路１からの出力はエラーが
有れば“０”が、エラーが無ければ“１”が出力され
る。
有れば“０”が、エラーが無ければ“１”が出力され
る。
【００３４】２分周回路４のＦＦ２４でフレームパルス
を分周したことで１フレームごとに窓信号をつくる。
今、奇数フレームならＦＦ２４のＱ出力が“１”とな
り、Ｑバー出力は“０”となるので、パリティエラー監
視回路２のＯＲ１０の窓が開いて監視区間となる。この
とき、監視区間中のエラーがないとパリティ判定回路１
からの出力は“１”で、ＯＲ１０からの出力は“１”と
なり、ＦＦ１６のセット端子Ｓへの入力に変化はないの
でＦＦ１６のＱ出力は“０”である。そして、ＡＮＤ２
０からの出力も“０”で、パリティエラー監視回路２か
らの出力は“０”である。
を分周したことで１フレームごとに窓信号をつくる。
今、奇数フレームならＦＦ２４のＱ出力が“１”とな
り、Ｑバー出力は“０”となるので、パリティエラー監
視回路２のＯＲ１０の窓が開いて監視区間となる。この
とき、監視区間中のエラーがないとパリティ判定回路１
からの出力は“１”で、ＯＲ１０からの出力は“１”と
なり、ＦＦ１６のセット端子Ｓへの入力に変化はないの
でＦＦ１６のＱ出力は“０”である。そして、ＡＮＤ２
０からの出力も“０”で、パリティエラー監視回路２か
らの出力は“０”である。
【００３５】このとき、パリティ監視回路３のＯＲ１１
には“１”が入力されているので、ＦＦ１７の出力も
“０”となり、パリティエラー監視回路３の出力も
“０”となる。
には“１”が入力されているので、ＦＦ１７の出力も
“０”となり、パリティエラー監視回路３の出力も
“０”となる。
【００３６】パリティエラー監視回路２とパリティエラ
ー監視回路３との出力をＯＲ５に通すと、この監視区間
の出力は“０”で、ＦＦ２２を介してエラー無しのパリ
ティモニタ結果が出力される。
ー監視回路３との出力をＯＲ５に通すと、この監視区間
の出力は“０”で、ＦＦ２２を介してエラー無しのパリ
ティモニタ結果が出力される。
【００３７】一方、エラーがあった場合には、奇数フレ
ームで窓がＯＲ１０に開いているとすると、パリティ判
定回路１から“０”がＯＲ１０に入力されるので、ＯＲ
１０の出力は“０”である。
ームで窓がＯＲ１０に開いているとすると、パリティ判
定回路１から“０”がＯＲ１０に入力されるので、ＯＲ
１０の出力は“０”である。
【００３８】ＦＦ１２でリタイミングされて、ＦＦ１６
のセット端子Ｓに“０”が入り、ＦＦ１６のＱ出力は
“１”を出力する。ＯＲ１４では、２クロック遅れフレ
ームパルスの反転と２分周との論理和をとるので、監視
区間の次の偶数フレーム中で、２クロック遅れフレーム
パルスの反転が立ち上がるときの位置に立ち上がりがあ
る。
のセット端子Ｓに“０”が入り、ＦＦ１６のＱ出力は
“１”を出力する。ＯＲ１４では、２クロック遅れフレ
ームパルスの反転と２分周との論理和をとるので、監視
区間の次の偶数フレーム中で、２クロック遅れフレーム
パルスの反転が立ち上がるときの位置に立ち上がりがあ
る。
【００３９】この立ち上がりでＦＦ１６のデータ端子Ｄ
の“０”を読み込んだ後にリセットし、次の奇数フレー
ム監視区間まで待ち状態となる。そして、ＯＲ１４が
“０”の間にＮＯＴ１８から“１”が出力されるので、
ＡＮＤ２０はＦＦ１６のＱ出力からの信号“１”をＯＲ
５に送る。
の“０”を読み込んだ後にリセットし、次の奇数フレー
ム監視区間まで待ち状態となる。そして、ＯＲ１４が
“０”の間にＮＯＴ１８から“１”が出力されるので、
ＡＮＤ２０はＦＦ１６のＱ出力からの信号“１”をＯＲ
５に送る。
【００４０】また、ＡＮＤ２０はＮＯＴ１８から“０”
が出力されている監視区間中とＦＦ１６のリセット後は
“０”を出力し、監視結果以外は通さないようになって
いる。
が出力されている監視区間中とＦＦ１６のリセット後は
“０”を出力し、監視結果以外は通さないようになって
いる。
【００４１】ＡＮＤ２０が“１”を送っている間にＦＦ
２２のクロック端子Ｃに３クロック遅れのフレームパル
スを入れて、エラーモニタ出力ｑとして“１”を１フレ
ーム間送出する。
２２のクロック端子Ｃに３クロック遅れのフレームパル
スを入れて、エラーモニタ出力ｑとして“１”を１フレ
ーム間送出する。
【００４２】
【発明の効果】以上説明したように本発明のパリティエ
ラーモニタ回路は、２つの監視回路を使用して監視フレ
ームを奇数フレームと偶数フレームとに分けたことによ
り、高速度でのデータのパリティチェックモニタでもフ
レームの境界で半クロックを用いて監視回路のリセット
を行わなくても、データのクロック速度かそれ以下で、
パリティエラー監視回路のリセットを行うことができ
る。
ラーモニタ回路は、２つの監視回路を使用して監視フレ
ームを奇数フレームと偶数フレームとに分けたことによ
り、高速度でのデータのパリティチェックモニタでもフ
レームの境界で半クロックを用いて監視回路のリセット
を行わなくても、データのクロック速度かそれ以下で、
パリティエラー監視回路のリセットを行うことができ
る。
【００４３】従って、確実にフレームの先頭ビットから
最終ビットまでフレームごとにパリティエラーのモニタ
が行えるという効果を有する。
最終ビットまでフレームごとにパリティエラーのモニタ
が行えるという効果を有する。
【図１】本発明のパリティエラーモニタ回路の一実施例
を示す回路ブロック図である。
を示す回路ブロック図である。
【図２】図１における各部の信号波形を示す波形図であ
る。
る。
【図３】従来のパリティエラーモニタ回路の一例を示す
回路ブロック図である。
回路ブロック図である。
【図４】図３における各部の信号波形を示す波形図であ
る。
る。
１ パリティ判定回路 ２，３，４１ パリティエラー監視回路 ４ ２分周回路 ５，１０，１１，１４，１５，３５ ＯＲゲート（Ｏ
Ｒ） ６，７，９，１２，１３，１６，１７，２２，２３，２
４，３０，３１，３２，３３ フリップフロップ（Ｆ
Ｆ） ８ ＥＸＯＲゲート（ＥＸＯＲ） １８，１９，３４ ＮＯＴゲート（ＮＯＴ） ２０，２１ ＡＮＤゲート（ＡＮＤ） ３６ ＮＡＮＤゲート（ＮＡＮＤ） ４０ マスク回路 ４２ マスク信号発生回路 ｃ 入力クロック ｆ 入力フレームパルス ｑ パリティエラーモニタ出力
Ｒ） ６，７，９，１２，１３，１６，１７，２２，２３，２
４，３０，３１，３２，３３ フリップフロップ（Ｆ
Ｆ） ８ ＥＸＯＲゲート（ＥＸＯＲ） １８，１９，３４ ＮＯＴゲート（ＮＯＴ） ２０，２１ ＡＮＤゲート（ＡＮＤ） ３６ ＮＡＮＤゲート（ＮＡＮＤ） ４０ マスク回路 ４２ マスク信号発生回路 ｃ 入力クロック ｆ 入力フレームパルス ｑ パリティエラーモニタ出力
Claims (2)
- 【請求項１】 フレームごとにパリティエラーの有無を
監視するパリティエラーモニタ回路であって、前記フレ
ームを構成する並列データ中のエラーの有無を判定して
エラーパルスを出力するパリティ判定回路と、フレーム
パルスを入力してエラー監視フレームを奇数フレームと
偶数フレームとに分けるフレームの２分周回路と、前記
フレームパルスと前記パリティ判定回路出力のエラーパ
ルスと前記２分周回路出力の奇数フレーム信号と偶数フ
レーム信号とを入力して前記奇数フレーム間のエラーパ
ルスを監視して前記偶数フレーム間に監視結果を出力し
た後に出力を初期化する第１のパリティエラー監視回路
と、前記フレームパルスと前記パリティ判定回路出力の
エラーパルスを前記２分周回路出力の前記奇数フレーム
信号と前記偶数フレーム信号とを入力して前記偶数フレ
ーム間のエラーパルスを監視して前記奇数フレーム間に
監視結果を出力した後に出力を初期化する第２のパリテ
ィエラー監視回路と、前記第１および第２のパリティエ
ラー監視回路の出力を１つに統括してパリティエラーモ
ニタ結果を出力する出力手段とを備えることを特徴とす
るパリティエラーモニタ回路。 - 【請求項２】 前記出力手段は前記第１および第２のパ
リティエラー監視回路の出力の論理和をとるＯＲゲート
と、このＯＲゲートの出力をリタイミングするフリップ
フロップとから成ることを特徴とする請求項１記載のパ
リティエラーモニタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007134A JP3027890B2 (ja) | 1993-01-20 | 1993-01-20 | パリティエラーモニタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007134A JP3027890B2 (ja) | 1993-01-20 | 1993-01-20 | パリティエラーモニタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216881A JPH06216881A (ja) | 1994-08-05 |
| JP3027890B2 true JP3027890B2 (ja) | 2000-04-04 |
Family
ID=11657612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5007134A Expired - Lifetime JP3027890B2 (ja) | 1993-01-20 | 1993-01-20 | パリティエラーモニタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3027890B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2937097B2 (ja) * | 1995-10-27 | 1999-08-23 | 日本電気株式会社 | パリティチェック回路方式 |
| KR100833604B1 (ko) * | 2007-01-09 | 2008-05-30 | 삼성전자주식회사 | 패리티 에러 검출 회로 |
-
1993
- 1993-01-20 JP JP5007134A patent/JP3027890B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06216881A (ja) | 1994-08-05 |
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