JP2000134065A - 仮保持回路 - Google Patents
仮保持回路Info
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- JP2000134065A JP2000134065A JP10299734A JP29973498A JP2000134065A JP 2000134065 A JP2000134065 A JP 2000134065A JP 10299734 A JP10299734 A JP 10299734A JP 29973498 A JP29973498 A JP 29973498A JP 2000134065 A JP2000134065 A JP 2000134065A
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Abstract
(57)【要約】
【課題】 入力データ信号に遅延があっても誤動作を発
生させない仮保持回路を得る。 【解決手段】 ＦＦ５のデータ入力端子には監視区間信
号ＦＰ、クロック端子には基準クロック信号ＣＬＫをイ
ンバータ４にて反転させた出力ｃが入力される。仮保持
用ＦＦ１のセット端子には、仮保持信号ＥＲＲと反転ク
ロック信号ｃとをＡＮＤゲート３にて演算した結果の出
力ｂが、データ入力端子には“Ｌ”が、クロック端子に
はＦＦ５の出力ｄがそれぞれ入力される。出力用ＦＦ２
には、データ入力端子にはＦＦ１の出力ａ、クロック端
子には信号ＦＰが入力され、出力端子より監視結果信号
ＡＬＭを出力する。
生させない仮保持回路を得る。 【解決手段】 ＦＦ５のデータ入力端子には監視区間信
号ＦＰ、クロック端子には基準クロック信号ＣＬＫをイ
ンバータ４にて反転させた出力ｃが入力される。仮保持
用ＦＦ１のセット端子には、仮保持信号ＥＲＲと反転ク
ロック信号ｃとをＡＮＤゲート３にて演算した結果の出
力ｂが、データ入力端子には“Ｌ”が、クロック端子に
はＦＦ５の出力ｄがそれぞれ入力される。出力用ＦＦ２
には、データ入力端子にはＦＦ１の出力ａ、クロック端
子には信号ＦＰが入力され、出力端子より監視結果信号
ＡＬＭを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は仮保持回路に関し、
特に基準クロック信号に同期した各種信号を処理する装
置における仮保持回路に関する。
特に基準クロック信号に同期した各種信号を処理する装
置における仮保持回路に関する。
【０００２】
【従来の技術】伝送通信装置、同期端局装置等のディジ
タル通信装置における基準クロック信号に同期した各種
信号を処理する装置には、例えば警報部、制御部等に監
視区間（時間、フレーム）中に発生した信号を仮保持
し、監視区間毎にその監視結果を出力する仮保持回路が
存在する。かかる仮保持回路にて仮保持する信号は基準
クロック信号に同期したパルスであり、その最小幅は１
クロック（周期）幅である。
タル通信装置における基準クロック信号に同期した各種
信号を処理する装置には、例えば警報部、制御部等に監
視区間（時間、フレーム）中に発生した信号を仮保持
し、監視区間毎にその監視結果を出力する仮保持回路が
存在する。かかる仮保持回路にて仮保持する信号は基準
クロック信号に同期したパルスであり、その最小幅は１
クロック（周期）幅である。
【０００３】特開平４−１８６９１４号公報には、図３
に示すような仮保持回路が提案されている。図３におい
て、この従来の仮保持回路は、データの仮保持用のフリ
ップフロップ（ＦＦ）１と出力用のフリップフロップ
（ＦＦ）２とにて構成される。仮保持用ＦＦ１のセット
端子（Ｓ）には仮保持（データ）信号（例えば監視デー
タ；警報データ）ＥＲＲ、クロック端子（Ｃ）には監視
区間信号（例えばフレームパルス）ＦＰが、データ入力
端子（Ｄ）には固定値（例えば“論理値ロー；Ｌ”）が
入力される。出力用ＦＦ２のデータ入力端子（Ｄ）には
仮保持用ＦＦ１のデータ出力（Ｑ）ａ、クロック端子
（Ｃ）には監視区間信号ＦＰが入力され、データ出力端
子（Ｑ）よリ監視結果信号ＡＬＭを出力する。
に示すような仮保持回路が提案されている。図３におい
て、この従来の仮保持回路は、データの仮保持用のフリ
ップフロップ（ＦＦ）１と出力用のフリップフロップ
（ＦＦ）２とにて構成される。仮保持用ＦＦ１のセット
端子（Ｓ）には仮保持（データ）信号（例えば監視デー
タ；警報データ）ＥＲＲ、クロック端子（Ｃ）には監視
区間信号（例えばフレームパルス）ＦＰが、データ入力
端子（Ｄ）には固定値（例えば“論理値ロー；Ｌ”）が
入力される。出力用ＦＦ２のデータ入力端子（Ｄ）には
仮保持用ＦＦ１のデータ出力（Ｑ）ａ、クロック端子
（Ｃ）には監視区間信号ＦＰが入力され、データ出力端
子（Ｑ）よリ監視結果信号ＡＬＭを出力する。
【０００４】図４に図３の仮保持回路のタイミングチャ
ートを示す。図４において、仮保持用ＦＦ１は、仮保持
信号ＥＲＲに“論理値ハイ；Ｈ”が入力されると、信号
ａを“Ｈ”にセットし、監視区間信号ＦＰの立ち上がり
が入力されるまで保持する。監視区間信号ＦＰの立ち上
がりにてデータ入力端子（Ｄ）の固定値“Ｌ”を取り込
み、信号ａをクリアする。出力用ＦＦ２は信号ＦＰの立
ち上がりにて信号ａを取り込み、監視結果信号出力ＡＬ
Ｍを出力する。このように、信号ＦＰの立ち上がり区間
にて規定された監視区間中の仮保持信号ＥＲＲの有無を
保持し、監視区間毎にその監視結果信号ＡＬＭを出力す
る。
ートを示す。図４において、仮保持用ＦＦ１は、仮保持
信号ＥＲＲに“論理値ハイ；Ｈ”が入力されると、信号
ａを“Ｈ”にセットし、監視区間信号ＦＰの立ち上がり
が入力されるまで保持する。監視区間信号ＦＰの立ち上
がりにてデータ入力端子（Ｄ）の固定値“Ｌ”を取り込
み、信号ａをクリアする。出力用ＦＦ２は信号ＦＰの立
ち上がりにて信号ａを取り込み、監視結果信号出力ＡＬ
Ｍを出力する。このように、信号ＦＰの立ち上がり区間
にて規定された監視区間中の仮保持信号ＥＲＲの有無を
保持し、監視区間毎にその監視結果信号ＡＬＭを出力す
る。
【０００５】
【発明が解決しようとする課題】特開平４−１８６９１
４号公報記載の仮保持回路は、仮保持信号を２段ＦＦに
取り込み、１段目と２段目の出力をアンドゲートにて演
算した結果を監視結果信号ＡＬＭとしているため、仮保
持信号ＥＲＲが２クロックＣＬＫ以上の幅を持っていな
いと保持（ラッチ）できず、例えば１クロック幅の信号
は保持することができない。
４号公報記載の仮保持回路は、仮保持信号を２段ＦＦに
取り込み、１段目と２段目の出力をアンドゲートにて演
算した結果を監視結果信号ＡＬＭとしているため、仮保
持信号ＥＲＲが２クロックＣＬＫ以上の幅を持っていな
いと保持（ラッチ）できず、例えば１クロック幅の信号
は保持することができない。
【０００６】また、図３に示した従来の仮保持回路は、
図５のタイミングチャートに示すように、例えば配線遅
延等の原因により仮保持信号ＥＲＲがクロックＣＬＫに
対して遅れた場合、同一の信号を２度保持して本来信号
入力のない監視区間において、保持を出力するという誤
動作を起こす場合が発生する問題がある。図５を参照し
てこの誤動作について説明する。
図５のタイミングチャートに示すように、例えば配線遅
延等の原因により仮保持信号ＥＲＲがクロックＣＬＫに
対して遅れた場合、同一の信号を２度保持して本来信号
入力のない監視区間において、保持を出力するという誤
動作を起こす場合が発生する問題がある。図５を参照し
てこの誤動作について説明する。
【０００７】図５において、仮保持信号ＥＲＲが基準ク
ロック信号ＣＬＫに対して遅延を生じた場合、監視区間
の最終部にて発生した仮保持信号ＥＲＲ；“Ｈ”は、監
視区間信号ＦＰの立ち上がり時にはまだ“Ｈ”状態にあ
る。セット端子（Ｓ）とクロックＣＬＫ立ち上がりにて
の取り込みとの優先順位が高く、セット端子（Ｓ）の入
力が優先されるため、信号ＦＰによるクリアが実施され
ず、出力信号ａは“Ｈ”を次の信号ＦＰの立ち上がりま
で保持する。従って、信号ＦＰの立ち上がり時、ＦＦ２
は信号ａの状態“Ｈ”を取り込んで出力ＡＬＭしてしま
う、本来この監視区間には仮保持信号ＥＲＲ；“Ｈ”の
入力はないが、信号遅延によりこのような誤動作が発生
することとなる。
ロック信号ＣＬＫに対して遅延を生じた場合、監視区間
の最終部にて発生した仮保持信号ＥＲＲ；“Ｈ”は、監
視区間信号ＦＰの立ち上がり時にはまだ“Ｈ”状態にあ
る。セット端子（Ｓ）とクロックＣＬＫ立ち上がりにて
の取り込みとの優先順位が高く、セット端子（Ｓ）の入
力が優先されるため、信号ＦＰによるクリアが実施され
ず、出力信号ａは“Ｈ”を次の信号ＦＰの立ち上がりま
で保持する。従って、信号ＦＰの立ち上がり時、ＦＦ２
は信号ａの状態“Ｈ”を取り込んで出力ＡＬＭしてしま
う、本来この監視区間には仮保持信号ＥＲＲ；“Ｈ”の
入力はないが、信号遅延によりこのような誤動作が発生
することとなる。
【０００８】本発明の目的は、入力データ信号に遅延が
あっても誤動作を発生させない仮保持回路を提供するこ
とである。
あっても誤動作を発生させない仮保持回路を提供するこ
とである。
【０００９】
【課題を解決するための手段】本発明による仮保持回路
は、基準クロック信号を位相反転して反転クロック信号
を発生する位相反転手段と、前記反転クロック信号によ
り監視区間信号を読み直しリタイミングしてリタイミン
グ信号を発生するリタイミング手段と、前記リタイミン
グ信号により入力データ信号を保持する仮保持手段と、
前記仮保持手段の出力を保持して出力するデータ出力手
段とを含むことを特徴とする。
は、基準クロック信号を位相反転して反転クロック信号
を発生する位相反転手段と、前記反転クロック信号によ
り監視区間信号を読み直しリタイミングしてリタイミン
グ信号を発生するリタイミング手段と、前記リタイミン
グ信号により入力データ信号を保持する仮保持手段と、
前記仮保持手段の出力を保持して出力するデータ出力手
段とを含むことを特徴とする。
【００１０】本発明の作用は次の通りである。１クロッ
ク幅の信号を確実に仮保持できるように、仮保持信号を
仮保持用ＦＦのＳＥＴ端子に入力する。また、仮保持信
号と反転クロック信号との論理積結果を仮保持用ＦＦの
ＳＥＴ端子に入力することにより、仮保持信号の遅延量
を吸収するようにした。さらに、仮保持用ＦＦのクリア
として使用するＣＬＫ端子への信号ＦＰ入力を半クロッ
ク分遅延させ、確実にクリアがかかるようにした。
ク幅の信号を確実に仮保持できるように、仮保持信号を
仮保持用ＦＦのＳＥＴ端子に入力する。また、仮保持信
号と反転クロック信号との論理積結果を仮保持用ＦＦの
ＳＥＴ端子に入力することにより、仮保持信号の遅延量
を吸収するようにした。さらに、仮保持用ＦＦのクリア
として使用するＣＬＫ端子への信号ＦＰ入力を半クロッ
ク分遅延させ、確実にクリアがかかるようにした。
【００１１】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。図１は本発明による仮保持回
路の実施例の構成を示す回路図であり、図３と同等部分
は同一符号にて示している。図１において、本発明によ
る仮保持回路は、（入力）データ（信号）の仮保持用の
フリップフロップ（例えばデータタイプフリップフロッ
プ）（ＦＦ）１、出力保持用のフリップフロップ（Ｆ
Ｆ）２、基準クロック信号ＣＬＫの位相を反転するイン
バータ４を有する。また、反転基準クロック信号ｃと仮
保持信号ＥＲＲとの論理積ｂを得るＡＮＤ（ゲート）回
路３、監視区間信号（例えばフレームパルス）ＦＰの位
相を調整するフリップフロップ（ＦＦ）５を有して構成
される。
図面を参照して説明する。図１は本発明による仮保持回
路の実施例の構成を示す回路図であり、図３と同等部分
は同一符号にて示している。図１において、本発明によ
る仮保持回路は、（入力）データ（信号）の仮保持用の
フリップフロップ（例えばデータタイプフリップフロッ
プ）（ＦＦ）１、出力保持用のフリップフロップ（Ｆ
Ｆ）２、基準クロック信号ＣＬＫの位相を反転するイン
バータ４を有する。また、反転基準クロック信号ｃと仮
保持信号ＥＲＲとの論理積ｂを得るＡＮＤ（ゲート）回
路３、監視区間信号（例えばフレームパルス）ＦＰの位
相を調整するフリップフロップ（ＦＦ）５を有して構成
される。
【００１２】本発明の実施例の動作を説明する。図１の
回路において、信号ＦＰの位相調整用ＦＦ５のデータ入
力端子（Ｄ）には監視区間信号ＦＰ、クロック端子
（Ｃ）には基準クロック信号ＣＬＫをインバータ４にて
反転させた出力ｃが入力される。仮保持用ＦＦ１のセッ
ト端子（Ｓ）には、仮保持信号ＥＲＲと反転クロック信
号ｃとをＡＮＤゲート３にて演算した結果の出力ｂが、
データ入力端子（Ｄ）には固定値（例えば“Ｌ”）が、
クロック端子（Ｃ）にはＦＦ５の出力（Ｑ）（リタイミ
ング信号）ｄがそれぞれ入力される。出力用ＦＦ２に
は、データ入力端子（Ｄ）にはＦＦ１の出力ａ、クロッ
ク端子（Ｃ）には信号ＦＰが入力され、出力端子（Ｑ）
より監視結果信号ＡＬＭを出力する。
回路において、信号ＦＰの位相調整用ＦＦ５のデータ入
力端子（Ｄ）には監視区間信号ＦＰ、クロック端子
（Ｃ）には基準クロック信号ＣＬＫをインバータ４にて
反転させた出力ｃが入力される。仮保持用ＦＦ１のセッ
ト端子（Ｓ）には、仮保持信号ＥＲＲと反転クロック信
号ｃとをＡＮＤゲート３にて演算した結果の出力ｂが、
データ入力端子（Ｄ）には固定値（例えば“Ｌ”）が、
クロック端子（Ｃ）にはＦＦ５の出力（Ｑ）（リタイミ
ング信号）ｄがそれぞれ入力される。出力用ＦＦ２に
は、データ入力端子（Ｄ）にはＦＦ１の出力ａ、クロッ
ク端子（Ｃ）には信号ＦＰが入力され、出力端子（Ｑ）
より監視結果信号ＡＬＭを出力する。
【００１３】図２に図１の仮保持回路の動作タイミング
チャートを示す。なお、図２には図５と同様に仮保持信
号ＥＲＲが基準クロック信号ＣＬＫに対して遅延してい
る場合を示す。図２において、基準クロック信号ＣＬＫ
はインバータ４により位相反転され、出力ｃをＦＦ５及
びＡＮＤゲート３に供給する。仮保持信号ＥＲＲはＡＮ
Ｄゲート３にて反転クロック信号ｃとの論理積をとる。
チャートを示す。なお、図２には図５と同様に仮保持信
号ＥＲＲが基準クロック信号ＣＬＫに対して遅延してい
る場合を示す。図２において、基準クロック信号ＣＬＫ
はインバータ４により位相反転され、出力ｃをＦＦ５及
びＡＮＤゲート３に供給する。仮保持信号ＥＲＲはＡＮ
Ｄゲート３にて反転クロック信号ｃとの論理積をとる。
【００１４】仮保持信号ＥＲＲが基準クロック信号ＣＬ
Ｋに対して遅れている場合は、反転クロック信号ｃとの
論理積により、入力基準クロック信号ＣＬＫの立ち上が
りより遅れた部分がカットされる。すなわち、仮保持信
号ＥＲＲのデータの遅延がＡＮＤゲート３により吸収さ
れることとなる。
Ｋに対して遅れている場合は、反転クロック信号ｃとの
論理積により、入力基準クロック信号ＣＬＫの立ち上が
りより遅れた部分がカットされる。すなわち、仮保持信
号ＥＲＲのデータの遅延がＡＮＤゲート３により吸収さ
れることとなる。
【００１５】信号ＦＰの位相調整用ＦＦ５は入力された
信号ＦＰを反転クロック信号ｃにてリタイミングし、半
クロック周期だけ遅らせた信号（リタイミング信号）ｄ
を出力する。仮保持用ＦＦ１は信号ｂ：“Ｈ”が入力さ
れると信号ａを“Ｈ”にセットし、信号ｄの立ち上がり
が入力されるまで保持する。信号ｄの立ち上がりにてデ
ータ入力端子（Ｄ）の固定値“Ｌ”を取り込んで信号ａ
をクリアする。出力用ＦＦ２は信号ＦＰの立ち上がりに
て仮保持用ＦＦ１の出力ａを取り込み、監視結果信号Ａ
ＬＭを出力する。
信号ＦＰを反転クロック信号ｃにてリタイミングし、半
クロック周期だけ遅らせた信号（リタイミング信号）ｄ
を出力する。仮保持用ＦＦ１は信号ｂ：“Ｈ”が入力さ
れると信号ａを“Ｈ”にセットし、信号ｄの立ち上がり
が入力されるまで保持する。信号ｄの立ち上がりにてデ
ータ入力端子（Ｄ）の固定値“Ｌ”を取り込んで信号ａ
をクリアする。出力用ＦＦ２は信号ＦＰの立ち上がりに
て仮保持用ＦＦ１の出力ａを取り込み、監視結果信号Ａ
ＬＭを出力する。
【００１６】図３に示す従来の仮保持回路においては、
監視区間の最終部に仮保持信号ＥＲＲ；“Ｈ”が入力さ
れた場合、データ遅延によりクリアが正常に実行されな
かったが、図１に示す本発明による仮保持回路において
は、仮保持信号ＥＲＲの遅延をＡＮＤゲート３にて吸収
することにより、仮保持信号ｂが信号ＦＰの立ち上がり
時に残ることを防止している。
監視区間の最終部に仮保持信号ＥＲＲ；“Ｈ”が入力さ
れた場合、データ遅延によりクリアが正常に実行されな
かったが、図１に示す本発明による仮保持回路において
は、仮保持信号ＥＲＲの遅延をＡＮＤゲート３にて吸収
することにより、仮保持信号ｂが信号ＦＰの立ち上がり
時に残ることを防止している。
【００１７】また、ＦＦ１のクロック端子（Ｃ）に入力
される信号の立ち上がり（クリアタイミング）を、信号
ＦＰに対して半クロック周期遅らせたＦＦ５の出力ｄに
て行うことにより、確実なクリアを行うことを可能とし
た。この二重の対策により、従来の仮保持回路にて発生
していた同一信号の二度読みによる誤動作を防止した仮
保持回路を実現できる。
される信号の立ち上がり（クリアタイミング）を、信号
ＦＰに対して半クロック周期遅らせたＦＦ５の出力ｄに
て行うことにより、確実なクリアを行うことを可能とし
た。この二重の対策により、従来の仮保持回路にて発生
していた同一信号の二度読みによる誤動作を防止した仮
保持回路を実現できる。
【００１８】
【発明の効果】以上説明したように本発明によれば、仮
保持信号の遅延をＡＮＤゲートにて吸収することによ
り、仮保持信号が監視期間信号の立ち上がり時に残るこ
とを防止できるという効果がある。また、仮保持用ＦＦ
のクロック端子に入力されるクリアタイミングを、監視
期間信号に対して半クロック周期遅らせることにより、
確実なクリアを行うことを可能とした効果がある。この
二重の対策により、従来の仮保持回路にて発生していた
同一信号の二度読みによる誤動作を防止した仮保持回路
を実現できる効果がある。
保持信号の遅延をＡＮＤゲートにて吸収することによ
り、仮保持信号が監視期間信号の立ち上がり時に残るこ
とを防止できるという効果がある。また、仮保持用ＦＦ
のクロック端子に入力されるクリアタイミングを、監視
期間信号に対して半クロック周期遅らせることにより、
確実なクリアを行うことを可能とした効果がある。この
二重の対策により、従来の仮保持回路にて発生していた
同一信号の二度読みによる誤動作を防止した仮保持回路
を実現できる効果がある。
【図１】本発明の実施例の回路図である。
【図２】本発明の実施例のタイミングチャートである。
【図３】従来の仮保持回路の一例の回路図である。
【図４】従来の仮保持回路の一例の正常位相持のタイミ
ングチャートである。
ングチャートである。
【図５】従来の仮保持回路の一例のデータ遅延時のタイ
ミングチャートである。
ミングチャートである。
１，２，５ フリップフロップ ３ ＡＮＤ回路 ４ インバータ
Claims (5)
- 【請求項１】 基準クロック信号を位相反転して反転ク
ロック信号を発生する位相反転手段と、前記反転クロッ
ク信号により監視区間信号を読み直しリタイミングして
リタイミング信号を発生するリタイミング手段と、前記
リタイミング信号により入力データ信号を保持する仮保
持手段と、前記仮保持手段の出力を保持して出力するデ
ータ出力手段とを含むことを特徴とする仮保持回路。 - 【請求項２】 さらに、前記仮保持手段の入力側に前記
入力データ信号と前記反転クロック信号との論理積をと
る回路を設けたことを特徴とする請求項１記載の仮保持
回路。 - 【請求項３】 前記リタイミング手段、前記仮保持手
段、前記データ出力手段は、夫々データタイプフリップ
フロップにて構成されることを特徴とする請求項１ある
いは２記載の仮保持回路。 - 【請求項４】 前記リタイミング手段は、前記反転クロ
ック信号をクロック端子に入力し、データ端子に入力さ
れた前記監視区間信号をリタイミングすることを特徴と
する請求項１，２あるいは３記載の仮保持回路。 - 【請求項５】 前記仮保持手段は、データ端子を論理値
ローに固定し、クロック端子に入力された前記リタイミ
ング信号によりセット端子に入力された入力データ信号
を保持することを特徴とする請求項１〜４いずれか記載
の仮保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10299734A JP2000134065A (ja) | 1998-10-21 | 1998-10-21 | 仮保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10299734A JP2000134065A (ja) | 1998-10-21 | 1998-10-21 | 仮保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000134065A true JP2000134065A (ja) | 2000-05-12 |
Family
ID=17876328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10299734A Withdrawn JP2000134065A (ja) | 1998-10-21 | 1998-10-21 | 仮保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000134065A (ja) |
-
1998
- 1998-10-21 JP JP10299734A patent/JP2000134065A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |