KR0169716B1 - 클럭 신호와 비동기인 데이타 신호에 관련된 준안정 이벤트를 제거하기 위한 회로 - Google Patents

클럭 신호와 비동기인 데이타 신호에 관련된 준안정 이벤트를 제거하기 위한 회로 Download PDF

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에스. 브루커넬리 루이스
엔. 기딩스 제임스
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엔.라이스 머레트
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Abstract

내용 없음.

Description

클럭 신호와 비동기인 데이타 신호에 관련된 준안정 이벤트를 제거하기 위한 회로
제1도는 데이타 및 클럭 입력을 갖고 있는 클럭된 디바이스의 회로도 및 이곳에 종속된 출력을 도시한 도면.
제2도는 시스템 클럭과 비동기인 데이타 신호의 데이타 신호의 타이밍도.
제3a도는 본 발명의 블럭도.
제3b도, 제3a도의 블럭도에 의해 발생된 타이밍도.
제4a도는 본 발명의 양호한 실시예의 블럭도.
제4b도는 제4a도의 블럭도에 의해 발생된 타이밍도.
제5도는 본 발명의 양호한 실시예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10,36 : 클럭된 디바이스 12,50 : 데이타 라인
14 : 클럭 라인 16 : 출력 라인
18 : 데이타 신호 20 : 시스템 클럭 신호
22 : 하이 전이 24 : 로우 전이
26 : 활성 연부 32 : 연부 검출기
42 : 클럭 디스에이블/리인에이블 회로
68 : 지속 제한 회로 70 : 지연 회로
92 : 제한된 지속을 갖는 클럭 104 : AND 게이트
106 : 인버터 108 : 10 나노초 지연 회로
110 : 능등 하이 인에이블링 버퍼 111 : 저항기
112,116 : 토글 플립-플롭 118,122 : 40 나노초 지연 회로
120 : 배타적 OR 게이트 126 : NOR 게이트
본 발명은 동기 네트워크내의 비동기 데이타에 관한 것으로, 특히 데이타 신호와 비동기인 데이타 신호로부터 야기되는 준안정 이벤트(metastable event)를 제거하기 위한 회로에 관한 것이다.
디지탈 논리 회로에서, 클럭된 모든 소자들은 데이타의 수신 및 클럭 신호의 수신 사이에 경과되어야 하는 요구된 시간 주기를 정하는 최소의 특정 설정 시간(minimum specified setup time)을 갖는다. 특정 설정 시간은 디지탈 디바이스에 따라 변화된다. 데이타 신호가 클럭 신호와 비동기인 경우, 설정 시간은 일반적으로 위반된다. 설정시간이 위반되면, 이때 수용 칩(recipient chip)은 준안정 결과(즉, 비유효)를 발생한다. 이 준안정 결과는 수용 칩을 포함하는 네트워크를 통해 전달됨으로써, 비유효성 데이타(invalid data)를 발생한다.
현재의 한 해결 방법하에서, 비동기 데이타 신호는 설정 시간의 위반 가능성을 감소시키기 위해 직렬인 2개의 플립-플롭을 통해 루트된다. 그러나, 이 구성는 수용 클럭된 디바이스에서 플립-플롭을 통해 데이타를 이동하기 위해 부수적인 2개의 클럭 주기를 필요로 한다. 또한, 아직도, 설정 시간이 위반됨으로써 준안정 결과를 발생한다는 소정의 가능성이 존재한다.
그러므로, 클럭 신호와 비동기인 데이타 신호로부터 야기되는 준안정 이벤트를 제거하기 위한 회로의 필요성이 증가된다.
본 발명에 따르면, 준안정 결과를 제거하기 위한 회로가 제공되는데, 이 회로는 종전의 비동기 클럭 및 데이타 신호에 관련된 단점 및 문제점을 거의 제거하거나 감소시킨다.
클럭 신호와 비동기인 데이타 신호에 의해 발생된 준안정 이벤트를 제거하기 위한 회로가 제공되는데, 이 회로는 데이타 신호의 전이(stransition)를 검출한 후 선정된 시간 주기동안 시스템 클럭 신호를 디스에이블하는 디스에이블링 회로(disabling circuit)를 포함한다. 시스템 클럭은 선정된 시간 주기를 완료한 후, 리인에이블(reenable) 된다. 또한, 연부 검출 회로(edge detecting circuit)는 디스에이블 회로를 트리거(trigger)시키도록 데이타 신호의 전이를 검출하기 위해 제공된다. 지속 회로(duration circuit)는 시스템 클럭의 높은 주기를 제한하기 위해 사용된다. 본 발명의 다른 특징은 클럭된 디바이스에 신호를 전송하기 전에 최소의 지연 시간 동안 데이타 신호를 금지하기 위한 지연 회로(delay circuit)를 포함한다.
본 발명은 데이타 신호의 비동기인 클럭 신호에 관련된 준안정 출력을 제거하는 기술적 장점을 제공한다. 본 발명의 다른 기술적 장점은 시스템 클럭이 리인에이블된 시간과 클럭된 디바이스에 의한 출력의 발생시간 사이의 전달 지연(propagation delay)을 최소로 한다.
아래의 설명과 관련하여 취해진 첨부 도면을 참조함으로써 본 발명을 보다 이해할 수 있다.
본 발명의 양호한 실시예는 여러 도면의 대응 부분에는 동일 참조 번호를 사용한 도면중 제1도 내지 제5도를 참조함으로써 보다 잘 이해할 수 있다.
제1도는 본 발명과 함께 사용된 바와 같은 전형적인 클럭된 디바이스(10)을 도시한 것이다. 디바이스(10)은 이곳에 접속된 데이타 라인(12) 및 클럭 라인(14)를 갖는다. 디바이스(10)은 출력 라인(16)을 갖추고 있다. 디바이스(10)의 동작시, 데이타는 클럭 라인(14)를 따라 제공된 후속하는 클럭 신호에 따라 데이타 라인(12)상으로 입력된다. 모든 클럭된 디바이스에 있어서, 디바이스에 관련된 최소 설정 시간이 존재한다. 데이타가 데이타 라인(12)에서 나타난 후에 유효 출력이 발생하도록 하기 위해, 데이타 라인(12)상의 유효 데이타 신호를 수신하는 시간과 클럭 라인(14)상의 클럭 신호를 수신하는 시간 사이에 최소의 설정 시간 보다 크거나 동일한 시간이 경과되어야 한다. 설정 시간이 변동될 때, 준안정(비유효) 출력이 발생된다.
제2도는 시스템 클럭 신호(20)과 비동기(즉, 위상 관계가 없음)인 데이타 신호(18) 사이의 관계를 도시한 타이밍도이다. 데이타 신호(18)은 시간(t1)에서 하이전이(high transition; 22) 또는 로우 전이(low transition, 24)로 된다. 시스템 클럭 신호(20)은 데이타 신호)(18)과 비동기이므로, 시간(t1)과는 예측 관계가 없는 시간(t2)에서 활성 연부(26)을 갖는다. 활성 연부는 하이 또는 로우로 전이된다는 것을 이해하여야 한다. 시간(t3)은 시간(t1)에 관련하여 데이타 신호(18)에 대해 정해진다. (t3과 (t1사이의 시간 차는 클럭된 디바이스(10)에서 필요한 설정 시간(tsu)를 나타낸다. 이 설정 시간은 디바이스 사양(device specfication)인데, 클럭된 디바이스에 따라 변화된다.
제2도에서, 시스템 클럭 신호(20)의 활성 연부(26)은 데이타 신호(18)에 관련된 설정 시간(tsu) 동안 발생하도록 도시된 것이다. 이것이 발생할 때, 출력 라인(16) 중의 출력 신호는 준안정 또는 비유효하다. 다시 말하면, 시스템 클럭 신호(20)이 데이타 신호(18)에 관련된 설정 시간을 위반하는 경우, 준안정 이벤트가 발생하여 클럭된 디바이스(10)으로부터 접속된 임의의 회로로 전달되는 오류 신호를 발생시킨다.
제3a도는 본 발명의 블럭도를 도시한 것이다. 데이타 신호는 연부 검출기(32)의 입력(30) 및 클럭된 디바이스(36)의 입력(34)상에서 수신된다. 클럭된 디바이스(36)은 집적 회로 상의 다른 디바이스 중에 형성된 디바이스를 포함하는 임의의 클럭된 회로라는 것을 인지할 수 있다. 연부 검출기(32)의 출력(38)은 클럭 디스에이블/리인에이블 회로(42)의 입력(4)에 접속된 제어 신호이다. 시스템 클럭 신호는 클럭 디스에이블/리인에이블 회로(42)의 입력상(44)에서 수신된다. 디스에이블/리인에이블 회로(42)의 출력(46)은 클럭된 디바이스(36)의 클럭 입력(48)에 접속된다.
제3a도의 회로는 준안정 이벤트가 발생하는 것을 방지하도록 동작한다. 준안정 결과는 데이타 전이 이후 설정 시간 도중에 시스템 클럭이 활성 연부상에서 전이될 때 발생한다. 본 발명은 데이타 신호의 전이에 후속하는 설정 주기 동안 클럭된 디바이스로부터 시스템 클럭을 디스에이블함으로써 준안정 이벤트가 발생하는 것을 방지한다. 그다음, 시스템 클럭은 설정 주기의 완료 후에 리인에이블된다.
제3b도는 제3a도의 블럭도에 따라 구성된 회로의 동작으로부터 발생되는 타이밍도를 도시한 것이다. 데이타 신호(50)은 시간(t1에서 발생하는 하이 전이(52)를 갖거나 로우 전이(54)을 갖는다. 클럭된 디바이스(36)은 데이타 전이 시간(t1후에 경과되어야 하는 이와 관련된 설정 시간(tsu)을 갖는다. 클럭된 디바이스(36)이 설정 시간 내에 클럭 신호를 수신하는 경우, 준안정 이벤트가 발생한다. 시스템 클럭(56)은 임의 시간(t2에서 발생하는 활성연부(58)을 갖는다. 제3b도에 도시한 상황에서, 활성 연부(58)은 데이타 신호(50)과 관련된 설정 시간(tsu) 중에 발생되므로, 준안정 이벤트는 본 발명의 부가없이 발생된다. 그러나 클럭 디스에이블/리인에이블 회로(42)는 클럭된 디바이스(36)의 클럭 입력(58)으로 향하는 디스에이블/리인에이블 클럭 신호(60)을 발생시킴으로써 준안정 이벤트가 발생하는 것을 방지한다. 그러므로, 시스템 클럭(56)은 클럭된 디바이스(36)에 도달하기 전에 클럭 디스에이블/리인에이블 회로(42)에 의해 수정된다.
제3b도에 도시한 신호들과 관련하는 제3a도의 블럭도의 동작은 아래와 같다. 데이타 신호 전이(52 또는 54)가 발생할 때, 연부 검출기(32)는 이 전이를 검출하고, 클럭된 디바이스(36)으로부터 시스템 클럭(56)을 디스에이블하도록 클럭 디스에이블/리인에이블 회로(42)를 제어한다. 이 디스에이블 동작은 클럭된 디바이스(36)에 결합된 디스에이블/리인에이블 클럭 신호(60)를 디스에이블함으로써 실행된다. 제3b도에서, 전이(52 또는 54)의 검출이 시간(t1)에서 발생한다는 것을 도시한다. 그후, 디스에이블/리인에이블 회로(42)는 설정 시간(tsu)이 시간(t3)에서 경과될 때까지 클럭된 디바이스(36)으로 송신되는 클럭신호를 디스에이블한다. 이 설정 시간이 경과되면, 디스에이블/리인에이블 회로(42)는 시간(t3)에서 클럭된 디바이스(36)으로의 클럭 신호(60)을 리인에이블한다. 클럭 신호(60)이 리인에이블되면, 이는 시스템 클럭을 추적한다. 그러므로, 시스템 클럭(56)이 시간(t3)에서 하이인 경우, 이때, 리인에이블된 클럭 신호(60)은 또한 하이로 진행하여 시간(t3)에서 활성 연부(62)를 발생시킨다. 또한, 시스템 클럭(56)이 로우 전이(64)를 발생할 때, 리인에이블된 클럭 신호(60)은 로우 전이(64)를 추적하여, 리인에이블된 신호(60)에 로우 전이(66)을 발생시킨다. 그러므로, 제3a도 및 제3b도로부터, 클럭된 디바이스(36)의 클럭 입력(48)은 데이타 신호(50)과 관련된 설정 시간 중에 하이 전이를 발생하지 않는 디스에이블된/리인에이블된 신호(60)을 수신한다는 것을 인지해야 한다. 결과적으로, 어떠한 준안정 이벤트의 가능성도 제거된다.
제3a도 및 제3b도 내에 도시된 구성이 준안정 이벤트를 제거하기 위한 회로를 형성할지라도, 이 구성이 최적 기능상의 동작을 제공하기 위해 변형을 요한다는 것이 발견되었다. 제3b도로부터, 제3a도의 회로는 클럭된 디바이스(36)에 의해 수신된 클럭 신호를 시간(t2)로부터 시간(t3)로 효과적으로 쉬프트 한다는 것을 인식할 수 있다. 제3a도의 회로가 없으면, 클럭된 디바이스(36)은 시간(t2)에서 활성 연부(58)을 수신한다. 그러나, 제3a도 회로의 부가는 클럭된 디바이스(36)이 시간(t3)에서 활성 연부(62)를 수신하도록 한다. 그러므로, 준안정 이벤트가 방지될지라도, 클럭 신호의 시프트 시간(즉, t3-t2)이 클럭된 디바이스(36)으로 전송된다.
디지탈 네트워크의 설계는 종종 클럭-대-Q(clock-to-Q)로 알려진 파라미터를 고려해야 한다. 클럭-대-Q 시간은 디바이스가 클럭된 후 그것의 출력이 유효하기 전에 경과해야 하는 시간을 정하는 임의의 클럭된 디바이스에 대한 특수한 파라미터이다. 그러므로, 디지탈 회로를 설계함에 있어서, 설계자는 클럭 신호 이후에 클럭-대-Q 시간이 경과하게 하기 위해 클럭 신호가 발생하는 때를 확인할 수 있어야 한다. 예를 들어, 제3b도에서, 클럭-대-Q 시간을 구하고자 하는 설계자는 시스템 클럭 신호(56)의 활성 연부(58)인 (t2)로부터의 시간을 측정할 수 있다. 그러나, 제3a도의 회로는 활성 연부 시간을 (t3)로 효과적으로 쉬프트한다. 따라서, 클럭-대-Q 시간은 (t2)가 아닌 (t3)에서 개시한다. 그러므로, 클럭-대-Q시간의 완료는 (tD)[즉, (t3)와 (t2) 사이의 부가시간)만큼 지연된다. 그러므로, 본 발명의 다른 특징은 클럭된 디바이스의 클럭-대-Q에 부가되는 (t2)와 (t3) 사이의 추가 시간 (tD)를 최소로 하는 지속 회로를 제공하는 것이다.
제4a도는 이곳에 부가된 지속 회로(68) 및 지속 회로(70)을 갖는 것을 제외하면 제3a도와 유사한 블럭도를 도시한 것이다. 데이타 신호는 지연 회로(70)의 입력(72)에 접속된다. 지연 회로(70)의 출력(74)는 클럭된 디바이스(36)의 입력(34)에 접속된다. 시스템 클럭은 지속 제한 회로(68)의 입력(76)에 접속된다. 지속 제한 회로(68)의 출력(78)은 클럭 디스에이블/리인에이블 회로(42)의 입력(44)에 접속된다.
제4b도는 지속 제한 회로(68)에 의해 발생된 부수적인 장점을 도시한 타이밍도를 도시한 것이다. 데이타(80)은 시간(t1)에서 발생하는 하이 전이(82) 또는 로우 전이를 갖을 수 있다. 데이타 신호(80)은 시간(t1)에서 개시하는 설정 시간(tsu)을 갖고 데이타 신호(80)을 수신하는 클럭된 디바이스에서 정해진다. 시스템 클럭 신호(86)은 데이타 신호(80)과 따라서 (t1)에 대하여 비동기인 시간(t2)에서 활성 연부(88)을 갖는다. 시스템 클럭 신호(86)은 로우 전이(90)을 갖는다. 제한된 지속 신호(92)는 지속 제한 회로(68)의 출력(78)에서 발생되는 신호이다. 제한된 지속 신호(92)는 시간(t2)에서 활성 연부(94)를 갖고 시간(t3)에서 로우 전이(96)을 갖는다. 시간(t3과 t2) 사이의 차이는 지속 제한 회로(68)이 신호(92)를 활성으로 유지시키는 제한된 시간(tL)을 나타낸다. 디스에이블/리인에이블 신호(98)은 클럭 디스에이블/리인에이블 회로(42)의 출력(46)에서 발생된다.
제4b도에 도시한 신호들은 제3b도를 참조하여 기술된 동일 원리에 따라 발생된다. 그러나, 클럭 디스에이블/리인에이블 회로(42)는 지속 제한 회로(68)에 의해 변형된 후 시스템 클럭 신호(86)을 수신한다. 또한, 클럭된 디바이스(36)으로 전송된 데이타는 지연 회로(70)에 의해 지연된다. 시스템 클럭 신호(86)의 활성 연부(88)이 설정 시간(tsu)내에서 발생될 지라도, 클럭된 디바이스(36)에서의 클럭신호는 이 시간 동안 디스에이블되므로, 클럭 신호는 시간(t2)에서 클럭된 디바이스(36)의 클럭 입력(48)에 나타나지 않는다. 제3a도 내지 제3b도에서 이미 도시한 바와 같이, 디스에이블/리인에이블 클럭 신호(60)은 클럭 디스에이블/리인에이블회로(42)의 입력(44)에 인가된 시스템 클럭 신호(56)을 추적한다. 그러나, 제4a도 및 제4b도를 참조함에 있어서, 지속 제한 회로(68)의 부가는 디스에이블/리인에이블 클럭 신호(98)이 시스템 클럭 신호(86)이 아니라 제한된 지속 신호(92)를 추적하게 한다. 그러므로, 디스에이블/리인에이블 클럭 신호(98)이 리인에이블될 때의 시간(t4)에서, 리인에이블된 클럭 신호(98)이 제한된 지속 속도(92)를 추적하므로 활성 연부(100)이 발생된다. 또한, 디스에이블/리인에이블 클럭 신호(98)의 로우 전이(102)는 제한된 클럭 신호(92)의 로우 전이를 추적한다.
그러므로, 하이 전이 및 로우 전이가 디스에이블/리인에이블 클럭 신호(98)에 따라 발생될 경우, 이들은(t3) 이전에 제한된 시간(t1)내에서 발생되어야 한다는 것을 인지해야 한다. (t1)이 최소일 때, 시간(t3)은 본래의 시스템 클럭 신호(87)이 활성 연부(88)을 갖는 시간(t2)에 접근한다. (t3)과 (t2) 사이의 시간 차이는 앞서 제3b를 참조하여 본 발명으로부터 야기되는 부가적 지연 시간(tD)로서 정의되었다.
그러므로, 지연 시간(tD) 및 제한된 시간(tL)은 모두 (t3)과 (t2) 사이의 시간의 차이에 의해 정해진다. 그러므로, (tL)의 최소화가 상술한 부가된 지연 시간(tD)을 효과적으로 감소시킨다. 결과적으로, 클럭된 디바이스의 클럭-대-Q 시간에 부가된 최소의 시간이 존재한다.
상술한 연부 검출 및 클럭 디스에이블 기능은 전달 지연이 최소로 발생하게 하는 것을 요한다. 그러므로, 클럭 검출 및 디스에이블 특징이 적절하게 발생되기 전에 클럭된 디바이스(36)으로 전송된 데이터가 디바이스에 도달하는 것을 방지하는 것이 바람직하다. 그러므로 제4a도내의 잔여 부품들에 관련하여 검출 및 디스에이블링 동작에 필요한 전달 시간 보다 큰 시간 주기 동안 클럭된 디바이스에 데이터가 도달하는 것을 지연하기 위해 지연 회로(70)이 부가된다. 본 발명의 여러 응용시에 데이터가 클럭된 디바이스(36)에 도달하기 전에 본질적으로 지연된다는 것을 인지해야 한다. 지연 회로(70)은 회로에 관련된 본래의 지연과 전체 또는 부분적으로 대체될 수 있다. 결과적으로, 지연 회로(70)으로 인한 임의의 효율의 손실이 최소화된다. 지연 회로(70)에 의해 발생된 지연은 회로의 본래의 지연 미만이라면, 전자는 후자에 의해 포함되고, 본 발명에 의한 순수 지연(net delay)은 발생되지 않는다.
제5도는 본 발명의 양호한 실시예를 도시한 것이다. 제5도내의 참조번호는 대응하는 제4a도의 블록도에 관련된 참조번호들로 나타내어진다. 시스템 클럭 신호는 지속 제한 회로(68)에 접속된다. 양호한 실시예의 지속 제한 회로는 단발(one-shot)회로이다. 시스템 신호는 AND 게이트(104) 및 인버터(106)의 제1입력에 접속된다. 인버터(106)의 출력은 10나노초 지연 회로(108)을 통해 AND 게이트(104)의 제2입력으로 진행한다. AND 게이트(104)의 출력은 능동 하이 인에블링 버퍼(110)의 데이터 입력에 접속한다. 능동 하이 인에이브링 버퍼(110)의 출력은 접지에 접속된 저항기(111), 및 클럭된 디바이스(36)의 클럭 입력(148) 모두에 접속된다.
데이터 신호는 연부 검출기(32) 및 지연 회로(70)에 접속된다. 연부 검출기(32)내에서, 데이터 신호는 토글 플립-플롭(toggle flip-flop:112)의 클럭 입력 및 인버터(114)의 입력에 접속된다. 토글 플립-플롭(112)의 반전된 출력은 토글 플립-플롭(112)의 데이터 입력으로 재공급된다. 인버터(114)의 출력은 토글 플립-플롭(116)의 클럭 입력에 접속된다. 토글 플립-플롭(116)의 반전된 입력은 토글 플립-플롭(116)의 입력에 재 공급된다. 토글 플립-플롭(112 및 116)은 토글 구성의 D 플립-플롭 형태로 된다. 종래의 기술로 공지된 여러 가지 다른 실시예가 이곳에 제공된 토글링 기능용으로 사용될 수 있다는 것을 인식해야 한다. 토글 플립-플롭(112) 및 토글 플립-플롭(116) 모두의 출력은 일반적으로 클럭 디스에이블/리인에이블 회로(42)에 접속된다. 특히, 토글 플립-플롭(112)의 출력은 40 나노초 지연 회로(118) 및 배타적 OR 게이트(120)의 제1입력에 접속된다. 40 나노초 지연 회로(118)로부터 지연된 신호는 배타적 OR 게이트(120)의 제2입력에 접속된다. 유사한 방식으로, 토글 플립-플롭(116)의 출력은 40 나노초 지연 회로(122) 및 배타적 OR 게이트(124)의 제1입력에 접속된다. 40 나노초 지연(122)를 야기하는 지연된 신호는 배타적 OR 게이트(124)의 제2입력에 접속된다. 배타적 OR 게이트(120) 및 배타적 OR 게이트(124)의 출력은 각각 NOR 게이트(126)의 제1 및 제2입력에 접속된다. NOR 게이트(126)의 출력은 능동 하이 인에이블링 버퍼(110)용 제어 신호로서 사용된다.
제5도내의 회로의 동작은 아래와 같다. 데이터 전이가 발생될 때, 이것은 전이가 정이거나 부이냐에 따라 플립-플롭(112) 또는 플립-플롭(116)에 의해 검출된다. 예를 들어, 정의 전이가 발생할 때, 신호는 플립-플롭(112)의 클럭 입력에서의 클럭 신호로서 동작한다. 반전된 출력이 플립-플롭(112)의 입력에 접속되기 때문에, 클럭 신호는 출력이 토글되게 하는데, 이것은 클럭 신호 전에 존재하는 출력과 상이한 출력을 발생시키기 위한 것이다. 이 새로운 신호는 배타적 OR 게이트(120)에 전송된다. 그러나, 40 나노초 지연(118)로 인해, 비타적 OR 게이트(120)에서 입력은 40 나노초 정도 차이가 난다. 상이한 입력을 갖는 배타적 OR 게이트는 NOR 게이트(126)의 제1입력에 배치된 출력에 1을 발생시킨다. NOR 게이트 내의 임의의 하이 신호는 출력이 로우로 진행하도록 한다. 이 로우 신호는 능동 하이 인에이블링 버퍼(110)의 제어 입력에 배치되므로, 버퍼(110)이고 임피던스 상태로 되게 한다. 결과적으로, 시스템 클럭은 이곳을 통해 도통될 수 없어 효과적으로 디스에이블된다. 40 나노초 후에, 40 나노초 지연(118)은 배타적 OR 게이트(120)의 입력 모두를 정합하도록 한다. 그러므로, NOR 게이트(126)의 입력에 배치된 배타적 OR 게이트(120)의 출력은 0으로된다. 유사하게, 플립-플롭(116)을 통해 신호 전이가 발생하지 않았으므로, 배타적 OR 게이트(124)로의 입력은 동일하여 그로부터 NOR 게이트(126)의 제2입력에 공급되는 0출력을 발생시킨다. NOR 게이트(126)로의 2개의 로우 입력은 능동 버퍼(110)을 도통되게 하는 하이출력을 발생시킨다. 능동 버퍼(110)이 도통되면, 시스템 클럭 신호는 이곳을 통해 통과될 수 있으므로, 클럭된 디바이스(36)의 클럭 입력(48)에 리인에이블된다. 그러므로, 데이터 전이 후 시스템 클럭이 리인에이블되기 전에 40 나노초가 경과되어야 한다는 것을 인지해야 한다. 이 40 나노초 지연은 클럭된 디바이스(36)에 관련된 최소의 설정 시간에 대응한다. 40 나노초 지연(118 및 122)는 본 발명에 의해 구동되어지는 클럭된 디바이스의 설정 시간에 정합하기 위해 임의의 바람직한 시간으로 변경될 수 있다.
제5도에 도시한 여러 가지 지연 회로는 종래 기술로 공지된 바와 같은 원리로 구성될 수 있다. 예를 들면, 지연회로를 통과하는 신호를 지연하기 위해 짝수 개의 인버터들을 캐스케이드시킬 수 있다.
지속 회로(68)은 10나노초 지연 회로(108)에 따라 10 나노초 시간 주기 동안 하이 출력을 발생하는 단발 구성이다. 그러나, 지연 회로(108)은 소정의 바람직한 시간으로 조절될 수 있으므로, AND 게이트의 출력이 지연 회로(108)에 관련된 시간 동안 하이로 된다. 지속 회로(68)의 동작은 아래와 같다. 시스템 클럭 하이 전이 이전에, 0는 AND 게이트(104)의 제1입력에 배치되고, 인버터(106)에 의한 1은 AND 게이트(104)의 제2입력에 배치된다. 결과적으로, AND 게이트(104)는 시스템 클럭 신호의 하이 전이가 전혀 수신되지 않았음을 나타내는 0 출력을 발생한다. 시스템 클럭 신호가 하이로될 때 1은 AND 게이트(104)의 제1입력에 즉시 배치된다. 그러나, 10나노초 지연 회로(108)로 인해, 이미 존재하는 1 신호는 10나노초 동안 AND 게이트(104)의 제2입력에 유지된다. 결과적으로, 지속회로(68)은 10나노초 동안 하이 출력을 발생한다. 다시 말하면, 지속회로(68)에 관련된 지연 시간이 상술한 원리 및 목적에 따라 조절될 수 있다는 것을 인지해야 한다. 지연 회로(70)은 상술한 바와 같은 연부 검출기(32) 및 클럭디스에이블/리인 에이블 회로(42)에 관련된 전송을 허용하기 위해, 클럭된 디바이스(36)의 데이터 입력(34)에서 수신되기 전에 데이터를 지연한다.
본 발명이 상세히 기술되었을지라도, 첨부된 특허 청구의 범위 및 배경에서 벗어나지 않는 다수의 변형; 대체물 및 변경예가 제조될 수 있다는 것을 인식해야 한다.

Claims (18)

  1. 클럭된 회로로의 시스템 클럭 신호 입력과 비동기인 데이터 신호에 의해 발생된 클럭된 회로 내의 준안정 이벤트를 감소시키기 위한 회로에 있어서, 데이터 신호의 전이의 검출 후에 선정된 시간 주기 동안 클럭된 회로로부터 시스템 클럭 신호를 디스에이블하기 위한 시스템 클럭 신호에 관련된 디스에이블링 회로를 포함하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 선정된 시간 주기 후에 클럭된 회로에 시스템 클럭 신호를 리인에이블링하기 위한 시스템 클럭 신호와 관련된 리인에이블링 회로를 포함하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 데이터 신호의 전이를 검출하기 위한 디스에이블링 회로에 관련된 연부 검출 회로를 포함하는 것을 특징으로 하는 회로.
  4. 제3항에 있어서, 상기 검출 회로가 데이터 신호의 정(positive)의 전이를 검출하기 위한 제1토글 플립 플롭, 및 데이터 신호의 부(negative)의 전이를 검출하기 위한 제2토글 플립-플롭을 포함하는 것을 특징으로 하는 회로.
  5. 제1항에 있어서, 클럭된 회로로의 시스템 클럭의 활성 주기(active period)를 제한하기 위한 지속 회로(duration circuit)를 포함하는 것을 특징으로 하는 회로.
  6. 제5항에 있어서, 상기 지속 회로가 단발(one-shot) 회로로 구성되는 것을 특징으로 하는 회로.
  7. 제1항에 있어서, 클럭된 회로가 최소의 설정 시간을 갖고, 상기 선정된 시간 주기가 클럭된 디바이스의 최소의 설정 시간과 동일한 것을 특징으로 하는 회로.
  8. 제7항에 있어서, 클럭된 회로로 데이터 신호를 전송하기 전에 선정된 지연 시간동안 데이터 신호를 지연하기 위한 데이터 신호에 관련된 지연 회로를 포함하는 것을 특징으로 하는 회로.
  9. 제8항에 있어서, 상기 선정된 지연 시간이 상기 디스에이블링 회로에 관련된 전달 지연 보다 큰 것을 특징으로 하는 회로.
  10. 클럭된 회로로의 시스템 클럭 신호 입력과 비동기인 데이터 신호에 의해 발생된 클럭된 회로 내의 준안정 이벤트를 감소시키기 위한 회로에 있어서, 데이터 신호의 전이를 검출하기 위한 연부 검출기, 및 데이터 신호 전이의 검출 이후의 선정된 시간 주기 동안 클럭된 회로로부터 시스템 클럭을 디스에이블링하고 선정된 시간 주기 이후에 클럭된 회로로의 시스템 클럭을 리인에이블하기 위해, 상기 연부 검출기에 결합된 디스에이블링/리인에이블링 회로를 포함하는 것을 특징으로 하는 회로.
  11. 제10항에 있어서, 클럭된 회로가 최소의 설정 시간을 갖고, 상기 선정된 시간 주기가 클럭된 디바이스의 최소의 설정 시간과 동일한 것을 특징으로 하는 회로.
  12. 제10항에 있어서, 시스템 클럭의 활성 주기를 제한하기 위한 지속 회로를 포함하는 것을 특징으로 하는 회로.
  13. 제11항에 있어서, 클럭된 회로에 의해 수신되기 전에 데이터 신호를 지연하기 위한 데이터 신호에 관련된 지연 회로를 포함하는 것을 특징으로 하는 회로.
  14. 최소의 설정 시간을 갖고 있는 클럭된 회로에서 클럭된 회로로의 시스템 클럭 신호 입력에 대해 비동기인 데이터 신호에 의해 발생된 클럭된 회로 내의 준안정 이벤트를 감소시키기 위한 방법에 있어서, 데이터 신호의 전이를 검출하는 단계, 및 전이를 검출하는 상기 단계 이후의 선정된 시간 동안 클럭된 회로로부터 시스템 클럭 신호를 디스에이블하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 시스템 클럭의 활성 주기를 제한하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 선정된 시간 동안 시스템 클럭 신호를 디스에이블하는 상기 단계가 클럭된 회로의 최소의 설정 시간과 동일한 시간 동안 디스에이블링하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 선정된 지연 시간 동안 데이터 신호를 지연하기 위한 단계, 및 데이터 신호를 선정된 지연 시간 이후에 클럭된 회로로 전송하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제14항에 있어서, 선정된 주기의 완료 후에 클럭된 회로로 시스템 클럭 신호를 리인에이블하는 단계를 포함하는 것을 특징으로 하는 방법.
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