JPH0642662B2 - 同期化装置 - Google Patents
同期化装置Info
- Publication number
- JPH0642662B2 JPH0642662B2 JP1267648A JP26764889A JPH0642662B2 JP H0642662 B2 JPH0642662 B2 JP H0642662B2 JP 1267648 A JP1267648 A JP 1267648A JP 26764889 A JP26764889 A JP 26764889A JP H0642662 B2 JPH0642662 B2 JP H0642662B2
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- JP
- Japan
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- asynchronous
- flop
- flip
- synchronization
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル回路に利用する。特に、非同期信
号を同期信号に変換する同期化手段に関する。
号を同期信号に変換する同期化手段に関する。
本発明は、非同期信号を同期信号に変換する同期化手段
において、 非同期入力信号を奇数非同期信号と偶数非同期信号に分
離することにより、 同期化される非同期信号の最高周波数の２倍以下の周波
数のクロックでも確実に同期化を行うことができるよう
にしたものである。
において、 非同期入力信号を奇数非同期信号と偶数非同期信号に分
離することにより、 同期化される非同期信号の最高周波数の２倍以下の周波
数のクロックでも確実に同期化を行うことができるよう
にしたものである。
一般に、非同期信号を同期化回路に入力すると、非同期
信号の変化点と同期回路のクロック変化点が重なった場
合にフリップフロップがメタステーブル状態になり、出
力信号が不安定になることが知られている。このため
に、非同期信号は同期化してから同期回路に入力する。
信号の変化点と同期回路のクロック変化点が重なった場
合にフリップフロップがメタステーブル状態になり、出
力信号が不安定になることが知られている。このため
に、非同期信号は同期化してから同期回路に入力する。
従来、非同期信号を同期信号へ同期化するには、フリッ
プフロップを複数段（最低１段）通過させることによっ
て行っていた。これによって同期回路へ入力する信号は
サンプルされる時点で不安定な確立が無視できるほどに
小さくなっており、同期回路がメタステーブル状態にな
ることはほとんどない。
プフロップを複数段（最低１段）通過させることによっ
て行っていた。これによって同期回路へ入力する信号は
サンプルされる時点で不安定な確立が無視できるほどに
小さくなっており、同期回路がメタステーブル状態にな
ることはほとんどない。
また、同期化によって非同期信号の持っている情報を失
わないようにするために、同期化クロックの周波数は非
同期信号の最小幅パルスをサンプルできる程度に高くな
ければならない。すなわち、非同期信号の最大周波数の
２倍以上の周波数のクロックで同期化しなければならな
い。
わないようにするために、同期化クロックの周波数は非
同期信号の最小幅パルスをサンプルできる程度に高くな
ければならない。すなわち、非同期信号の最大周波数の
２倍以上の周波数のクロックで同期化しなければならな
い。
第３図に従来例の回路図を示す。非同期信号31は同期化
フリップフロップ30を通過することによって、同期化ク
ロック32に同期した同期信号33に変換される。ここで、
同期信号33の周波数は非同期信号31の最高周波数の２倍
以上でなければならない。
フリップフロップ30を通過することによって、同期化ク
ロック32に同期した同期信号33に変換される。ここで、
同期信号33の周波数は非同期信号31の最高周波数の２倍
以上でなければならない。
非同期信号の例としてコンピュータバスで使用するコマ
ンド信号は、一般にアクティブ期間はウエイト制御によ
って伸張可能であるが、インアクティブ期間は伸張不可
能である。一方、上述した従来の同期化手段でコンピュ
ータバスで使用するコマンド信号を同期化する場合に、
コンピュータバスに供給されている同期化クロックが充
分高速でなければインアクティブ状態をサンプルできな
くなり、正しい同期化が行えない欠点がある。
ンド信号は、一般にアクティブ期間はウエイト制御によ
って伸張可能であるが、インアクティブ期間は伸張不可
能である。一方、上述した従来の同期化手段でコンピュ
ータバスで使用するコマンド信号を同期化する場合に、
コンピュータバスに供給されている同期化クロックが充
分高速でなければインアクティブ状態をサンプルできな
くなり、正しい同期化が行えない欠点がある。
第４図に従来の同期化手段の動作をタイミングチャート
で示す。同期化クロック32の周波数が非同期信号31の周
波数の２倍以上になっていないクリティカルタイミング
34での非同期信号31のハイレベルは同期信号33には現れ
ておらず、同期化が正しく行われていないことを示して
いる。
で示す。同期化クロック32の周波数が非同期信号31の周
波数の２倍以上になっていないクリティカルタイミング
34での非同期信号31のハイレベルは同期信号33には現れ
ておらず、同期化が正しく行われていないことを示して
いる。
本発明は、このような欠点を除去するもので、インアク
ティブ状態のサンプルが確実に行える同期化装置を提供
することを目的とする。
ティブ状態のサンプルが確実に行える同期化装置を提供
することを目的とする。
本発明は、非同期信号が入力される第一端子と、同期化
クロック信号が入力される第二端子と、上記第一端子に
入力された非同期信号を上記第二端子に入力された同期
化クロック信号で同期化した同期信号を出力する第三端
子と有する同期化フリップフロップを備えた同期化装置
において、非同期信号の立ち上がりエッジでトグルする
トグルフリップフロップと、このトグルフリップフロッ
プの出力信号と非同期信号とを論理和演算して第一信号
を生成する第一演算手段および上記トグルフリップフロ
ップの反転出力信号と非同期信号とを論理和演算して第
二信号を生成する第二演算手段を有する分離回路とを備
え、上記同期化フリップフロップは、上記分離回路で生
成された第一信号を入力する第一フリップフロップおよ
び上記分離回路で生成された第二信号を入力する第二フ
リップフロップを備えたことを特徴とする。
クロック信号が入力される第二端子と、上記第一端子に
入力された非同期信号を上記第二端子に入力された同期
化クロック信号で同期化した同期信号を出力する第三端
子と有する同期化フリップフロップを備えた同期化装置
において、非同期信号の立ち上がりエッジでトグルする
トグルフリップフロップと、このトグルフリップフロッ
プの出力信号と非同期信号とを論理和演算して第一信号
を生成する第一演算手段および上記トグルフリップフロ
ップの反転出力信号と非同期信号とを論理和演算して第
二信号を生成する第二演算手段を有する分離回路とを備
え、上記同期化フリップフロップは、上記分離回路で生
成された第一信号を入力する第一フリップフロップおよ
び上記分離回路で生成された第二信号を入力する第二フ
リップフロップを備えたことを特徴とする。
非同期入力信号のアクティブレベルの後続エッジでトグ
ルするフリップフロップの出力信号によって非同期入力
信号を奇数回目のアクティブレベルのときに動作する信
号と偶数回目のアクティブレベルのときに動作する信号
に分離し、この分離された信号を２組のフリップフロッ
プを用いて同期化する。
ルするフリップフロップの出力信号によって非同期入力
信号を奇数回目のアクティブレベルのときに動作する信
号と偶数回目のアクティブレベルのときに動作する信号
に分離し、この分離された信号を２組のフリップフロッ
プを用いて同期化する。
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図はこの一実施例の回路図である。
この実施例は、第１図に示すように、非同期入力信号５
の立上がりエッジによってトグルし、分離信号６を出力
するトグルフリップフロップ１と、２つの論理オアゲー
トで構成され、分離信号６および非同期入力信号を共に
入力し、偶数非同期出力信号７および奇数非同期出力信
号８とを出力する分離回路２と、偶数非同期出力信号７
を偶数同期出力信号９に変換する同期化フリップフロッ
プ３と、奇数非同期出力信号８を偶数同期出力信号10に
変換する同期化フリップフロップ４とを備える。すなわ
ち、この実施例は、非同期信号が入力される第一端子
と、同期化クロック信号が入力される第二端子と、上記
第一端子に入力された非同期信号を上記第二端子に入力
された同期化クロック信号で同期化した同期信号を出力
する第三端子とを有する同期化フリップフロップを備
え、さらに、本発明の特徴とする手段として、非同期信
号の立ち上がりエッジでトグルするトグルフリップフロ
ップ１と、このトグルフリップフロップ１の出力信号と
非同期信号とを論理和演算して第一信号を生成する第一
演算手段およびトグルフリップフロップ１の反転出力信
号と非同期信号とを論理和演算して第二信号を生成する
第二演算手段を有する分離回路２とを備え、上記同期化
フリップフロップは、分離回路２で生成された第一信号
を入力する第一フリップフロップである同期化フリップ
フロップ３および分離回路２で生成された第二信号を入
力する第二フリップフロップである同期化フリップフロ
ップ４を有する。
の立上がりエッジによってトグルし、分離信号６を出力
するトグルフリップフロップ１と、２つの論理オアゲー
トで構成され、分離信号６および非同期入力信号を共に
入力し、偶数非同期出力信号７および奇数非同期出力信
号８とを出力する分離回路２と、偶数非同期出力信号７
を偶数同期出力信号９に変換する同期化フリップフロッ
プ３と、奇数非同期出力信号８を偶数同期出力信号10に
変換する同期化フリップフロップ４とを備える。すなわ
ち、この実施例は、非同期信号が入力される第一端子
と、同期化クロック信号が入力される第二端子と、上記
第一端子に入力された非同期信号を上記第二端子に入力
された同期化クロック信号で同期化した同期信号を出力
する第三端子とを有する同期化フリップフロップを備
え、さらに、本発明の特徴とする手段として、非同期信
号の立ち上がりエッジでトグルするトグルフリップフロ
ップ１と、このトグルフリップフロップ１の出力信号と
非同期信号とを論理和演算して第一信号を生成する第一
演算手段およびトグルフリップフロップ１の反転出力信
号と非同期信号とを論理和演算して第二信号を生成する
第二演算手段を有する分離回路２とを備え、上記同期化
フリップフロップは、分離回路２で生成された第一信号
を入力する第一フリップフロップである同期化フリップ
フロップ３および分離回路２で生成された第二信号を入
力する第二フリップフロップである同期化フリップフロ
ップ４を有する。
第２図はこの実施例の動作を示すタイミングチャートで
ある。次に、この実施例の動作を第１図および第２図に
基づき説明する。トグルフリップフロップ１は非同期入
力信号５の立上がりエッジによってトグルする。このト
グルフリップフロップ１の出力は分離信号６になり、非
同期入力信号５と共に分離回路２へ入力される。分離回
路２は偶数非同期出力信号７と奇数非同期出力信号８と
を出力する。偶数非同期出力信号７は同期化フリップフ
ロップ３で偶数同期出力信号９に変換され、奇数非同期
出力信号８は同期化フリップフロップ４で偶数同期出力
信号10に変換される。偶数同期出力信号９および偶数同
期出力信号10は同期化クロック11の立下がりエッジで同
期化されているので、同期化クロック11の立上がりポイ
ントでサンプル可能な信号になっている。また、非同期
入力信号５から分離信号６によって作成された偶数同期
出力信号９と偶数同期出力信号10とは、ハイレベル期間
が非同期入力信号５の（ハイレベル期間＋ロウレベル期
間＋ハイレベル期間）まで伸張されるので同期化クロッ
クで十分サンプル可能になる。したがって、同期化クロ
ック11で動作する同期回路（図には示していない）は、
偶数同期出力信号９と奇数同期出力信号10の２つの信号
を入力することによって非同期入力信号５を正しくサン
プルすることができる。
ある。次に、この実施例の動作を第１図および第２図に
基づき説明する。トグルフリップフロップ１は非同期入
力信号５の立上がりエッジによってトグルする。このト
グルフリップフロップ１の出力は分離信号６になり、非
同期入力信号５と共に分離回路２へ入力される。分離回
路２は偶数非同期出力信号７と奇数非同期出力信号８と
を出力する。偶数非同期出力信号７は同期化フリップフ
ロップ３で偶数同期出力信号９に変換され、奇数非同期
出力信号８は同期化フリップフロップ４で偶数同期出力
信号10に変換される。偶数同期出力信号９および偶数同
期出力信号10は同期化クロック11の立下がりエッジで同
期化されているので、同期化クロック11の立上がりポイ
ントでサンプル可能な信号になっている。また、非同期
入力信号５から分離信号６によって作成された偶数同期
出力信号９と偶数同期出力信号10とは、ハイレベル期間
が非同期入力信号５の（ハイレベル期間＋ロウレベル期
間＋ハイレベル期間）まで伸張されるので同期化クロッ
クで十分サンプル可能になる。したがって、同期化クロ
ック11で動作する同期回路（図には示していない）は、
偶数同期出力信号９と奇数同期出力信号10の２つの信号
を入力することによって非同期入力信号５を正しくサン
プルすることができる。
本発明は、以上説明したように非同期入力信号を奇数非
同期信号と偶数非同期信号とに分離してインアクティブ
状態がサンプルできない期間を無くすので、同期化され
る非同期信号の最高周波数の２倍以下の周波数のクロッ
クによって同期化できる効果がある。
同期信号と偶数非同期信号とに分離してインアクティブ
状態がサンプルできない期間を無くすので、同期化され
る非同期信号の最高周波数の２倍以下の周波数のクロッ
クによって同期化できる効果がある。
第１図は本発明実施例の回路図。 第２図は本発明実施例の動作を示すタイミングチャー
ト。 第３図は従来例の回路図。 第４図は従来例の動作を示すタイミングチャート。 １……トグルフリップフロップ、２……分離回路、３、
４、30……同期化フリップフロップ、５、31……非同期
入力信号、６……分離信号、７……偶数非同期出力信
号、８……奇数非同期出力信号、９……偶数同期出力信
号、10……奇数同期出力信号、11、32……同期化クロッ
ク、33……同期出力信号、34……クリティカルタイミン
グ。
ト。 第３図は従来例の回路図。 第４図は従来例の動作を示すタイミングチャート。 １……トグルフリップフロップ、２……分離回路、３、
４、30……同期化フリップフロップ、５、31……非同期
入力信号、６……分離信号、７……偶数非同期出力信
号、８……奇数非同期出力信号、９……偶数同期出力信
号、10……奇数同期出力信号、11、32……同期化クロッ
ク、33……同期出力信号、34……クリティカルタイミン
グ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−152351（ＪＰ，Ａ) 特開 昭62−45241（ＪＰ，Ａ) 特開 平１−166633（ＪＰ，Ａ) 特開 昭56−152351（ＪＰ，Ａ)
Claims (1)
- 【請求項１】非同期信号が入力される第一端子と、同期
化クロック信号が入力される第二端子と、上記第一端子
に入力された非同期信号を上記第二端子に入力された同
期化クロック信号で同期化した同期信号を出力する第三
端子とを有する同期化フリップフロップを備えた同期化
装置において、 非同期信号の立ち上がりエッジでトグルするトグルフリ
ップフロップと、 このトグルフリップフロップの出力信号と非同期信号と
を論理和演算して第一信号を生成する第一演算手段およ
び上記トグルフリップフロップの反転出力信号と非同期
信号とを論理和演算して第二信号を生成する第二演算手
段を有する分離回路と を備え、 上記同期化フリップフロップは、上記分離回路で生成さ
れた第一信号を入力し同期化クロック信号の立ち下がり
エッジで同期化する第一フリップフロップおよび上記分
離回路で生成された第二信号を入力し同期化クロック信
号の立ち下がりエッジで同期化する第二フリップフロッ
プを有する ことを特徴とする同期化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267648A JPH0642662B2 (ja) | 1989-10-12 | 1989-10-12 | 同期化装置 |
| US07/596,305 US5155745A (en) | 1989-10-12 | 1990-10-12 | Synchronizer for asynchronous computer command data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267648A JPH0642662B2 (ja) | 1989-10-12 | 1989-10-12 | 同期化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03127526A JPH03127526A (ja) | 1991-05-30 |
| JPH0642662B2 true JPH0642662B2 (ja) | 1994-06-01 |
Family
ID=17447600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267648A Expired - Fee Related JPH0642662B2 (ja) | 1989-10-12 | 1989-10-12 | 同期化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155745A (ja) |
| JP (1) | JPH0642662B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274628A (en) * | 1992-04-24 | 1993-12-28 | Digital Equipment Corporation | Multisignal synchronizer with shared last stage |
| US5331669A (en) * | 1992-05-06 | 1994-07-19 | Ologic Corporation | Asynchronous pulse converter |
| US5764710A (en) * | 1995-12-15 | 1998-06-09 | Pericom Semiconductor Corp. | Meta-stable-resistant front-end to a synchronizer with asynchronous clear and asynchronous second-stage clock selector |
| US5818886A (en) * | 1996-08-22 | 1998-10-06 | Unisys Corporation | Pulse synchronizing module |
| US6055285A (en) * | 1997-11-17 | 2000-04-25 | Qlogic Corporation | Synchronization circuit for transferring pointer between two asynchronous circuits |
| US6163550A (en) * | 1997-11-17 | 2000-12-19 | Qlogic Corporation | State dependent synchronization circuit which synchronizes leading and trailing edges of asynchronous input pulses |
| US6087867A (en) * | 1998-05-29 | 2000-07-11 | Lsi Logic Corporation | Transaction control circuit for synchronizing transactions across asynchronous clock domains |
| TW507418B (en) * | 1999-02-26 | 2002-10-21 | Via Tech Inc | Synchronization element for converting asynchronous pulse signal into synchronous pulse signal |
| US6738442B1 (en) * | 2000-01-19 | 2004-05-18 | Agere Systems Inc. | Pulse detection and synchronization system |
| US7639764B2 (en) * | 2005-08-17 | 2009-12-29 | Atmel Corporation | Method and apparatus for synchronizing data between different clock domains in a memory controller |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022542B2 (ja) * | 1980-04-28 | 1985-06-03 | 株式会社日立製作所 | 同期化回路 |
| JPH01166633A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | ビット位相同期回路 |
| US4851710A (en) * | 1988-03-29 | 1989-07-25 | Magnetic Peripherals Inc. | Metastable prevent circuit |
| US4935942A (en) * | 1989-03-16 | 1990-06-19 | Western Digital Corporation | Data sampling architecture |
| US5036221A (en) * | 1989-03-31 | 1991-07-30 | Texas Instruments Incorporated | Circuit for eliminating metastable events associated with a data signal asynchronous to a clock signal |
-
1989
- 1989-10-12 JP JP1267648A patent/JPH0642662B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-12 US US07/596,305 patent/US5155745A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5155745A (en) | 1992-10-13 |
| JPH03127526A (ja) | 1991-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |