JPS61110253A - 同期化回路 - Google Patents
同期化回路Info
- Publication number
- JPS61110253A JPS61110253A JP23257784A JP23257784A JPS61110253A JP S61110253 A JPS61110253 A JP S61110253A JP 23257784 A JP23257784 A JP 23257784A JP 23257784 A JP23257784 A JP 23257784A JP S61110253 A JPS61110253 A JP S61110253A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- signal
- flip
- clock
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は同期化回路、さらに詳しく言えば、同期クロッ
クに同期して制御シーヶ、／スを進行させる制御回路に
、該同期クロックと非同期の信号を該同期クロックに同
期化して取込むための同期化回路に関する。
クに同期して制御シーヶ、／スを進行させる制御回路に
、該同期クロックと非同期の信号を該同期クロックに同
期化して取込むための同期化回路に関する。
ディジタル制御装置は通常同期クロックを持ち、当該装
置内では該同期クロックに同期して制御シーケンスを進
行させる方法をとるが、バス・インタフエース部や外部
インタフェース部では、非同期信号を取扱う場合が多く
、インタフェース部で非同期信号を同期化して当該ディ
ジタル制御装置内に取込み、これを当該装置内のシーケ
ンス制御回路に使用する。
置内では該同期クロックに同期して制御シーケンスを進
行させる方法をとるが、バス・インタフエース部や外部
インタフェース部では、非同期信号を取扱う場合が多く
、インタフェース部で非同期信号を同期化して当該ディ
ジタル制御装置内に取込み、これを当該装置内のシーケ
ンス制御回路に使用する。
第４図は、同期クロック内蔵のディジタル制御装置にバ
スと外部からの信号路を接続した構成を示す。図におい
て、ＤＣは同期クロックを内蔵し、一定の機能を有する
ディジタル制御装置、Ｂはバス、ＯＬは外部信号路であ
る。バスＢおよび外部信号路ＯＬからはディジタル制御
装置ＤＣ内蔵の同期クロックとは同期していない非同期
信号を受ける。従ってこの非同期信号を該同期クロック
に同期化するために、バスＢおよび外部信号路ＯＬより
の入口に同期化回路が必要となる。
スと外部からの信号路を接続した構成を示す。図におい
て、ＤＣは同期クロックを内蔵し、一定の機能を有する
ディジタル制御装置、Ｂはバス、ＯＬは外部信号路であ
る。バスＢおよび外部信号路ＯＬからはディジタル制御
装置ＤＣ内蔵の同期クロックとは同期していない非同期
信号を受ける。従ってこの非同期信号を該同期クロック
に同期化するために、バスＢおよび外部信号路ＯＬより
の入口に同期化回路が必要となる。
第５図は、従来技術による同期化回路の一例のブロック
図、第６図はその動作シーケンスのタイミングを示す。
図、第６図はその動作シーケンスのタイミングを示す。
プフロツプＦｓに入力させる。フリップ７０ツブＦｔは
Ｄ形（遅延形）フリップフロップとして構成され、Ｄ入
力端子に信号Ｓ１が、Ｔ入力端子に同期クロック発生器
ＣＧから同期クロックＣが入力している。
Ｄ形（遅延形）フリップフロップとして構成され、Ｄ入
力端子に信号Ｓ１が、Ｔ入力端子に同期クロック発生器
ＣＧから同期クロックＣが入力している。
第５図の同期化回路は、正常な状態においては、第６図
に示す動作シーケンスのタイミングで動作する。
に示す動作シーケンスのタイミングで動作する。
例えば、第６図に示すように、同期クロックＣの１１と
ｔ２とのタイミングの間で信号Ｓ１が受信（′Ｏ″から
１”へ変化）されると、同期クロックＣのタイミングｔ
！の立下がりで７リツプ７０ツグＦ！にセットされ、こ
れにより同期クロックＣに同期して、フリップフロップ
Ｆ１の出力端子Ｑからの出力信号Ｓ２が得られる。
ｔ２とのタイミングの間で信号Ｓ１が受信（′Ｏ″から
１”へ変化）されると、同期クロックＣのタイミングｔ
！の立下がりで７リツプ７０ツグＦ！にセットされ、こ
れにより同期クロックＣに同期して、フリップフロップ
Ｆ１の出力端子Ｑからの出力信号Ｓ２が得られる。
信号Ｓ２は同期信号なので、ディジタル制御装置（ＤＣ
１第４図参照）内部の制御信号８５等と共に組合せ回路
ＣＢＣ’において必要な制御信号Ｓ３゜８４等を生成し
、次段のフリップフロップＦ！ 、Ｆｓ等を制御するこ
とができる。信号Ｓ３． Ｓ４は同期クロックＣの次の
タイミングｔｓまで罠は安定した信号になる。
１第４図参照）内部の制御信号８５等と共に組合せ回路
ＣＢＣ’において必要な制御信号Ｓ３゜８４等を生成し
、次段のフリップフロップＦ！ 、Ｆｓ等を制御するこ
とができる。信号Ｓ３． Ｓ４は同期クロックＣの次の
タイミングｔｓまで罠は安定した信号になる。
第７図は非同期の外部信号の到来のタイミングと同期ク
ロックの、障害発生原因となシ得るタイミングの関係を
示す図である。図において、Ｃは同期クロックＣの、８
１は外部信号のそれぞれの波形を示し、また、Ｓ２は同
期ツリツブ７０ツブＦｌのＱ出力Ｓ２の波形を示すもの
である。
ロックの、障害発生原因となシ得るタイミングの関係を
示す図である。図において、Ｃは同期クロックＣの、８
１は外部信号のそれぞれの波形を示し、また、Ｓ２は同
期ツリツブ７０ツブＦｌのＱ出力Ｓ２の波形を示すもの
である。
外部信号Ｓ１が第７図に示すように同期フリップフロッ
プＦ１のセットアツプに必要な時間（ｔｓｕ）を満たせ
ない範囲のタイミングで変化した場合、同期フリップフ
ロップＦｌのＱ出力の信号Ｓ２は■。
プＦ１のセットアツプに必要な時間（ｔｓｕ）を満たせ
ない範囲のタイミングで変化した場合、同期フリップフ
ロップＦｌのＱ出力の信号Ｓ２は■。
■、■あるいは■に示す波形となる。
■はフリップフロップＦ１がタイミング１１においてや
つと反転した場合、■は上記タイミングｔ１で反転でき
ず、ｔ２のタイミングで反転した場合、■はタイミング
１．と１．との中間の不規則なタイミングで反転した場
合、■はタイミングｔ１で不完全に反転し、次のタイミ
ングｔ２以前に再度反転し九場合のそれぞれのＱ出力の
信号Ｓ２の波形を示すものである。いづれも正常な動作
とは言えないが、■、■は同期クロックＣと同期してい
るため、組合せ制御回路ＣＢＣを正常に動作させること
ができる。■あるいは■の発生の確率は非常に少いが同
期信号にならないため、組合せ制御回路ＣＢＣ等の後段
の動作の正常性を保証できず、たまに発生する間欠障害
の要因となる。
つと反転した場合、■は上記タイミングｔ１で反転でき
ず、ｔ２のタイミングで反転した場合、■はタイミング
１．と１．との中間の不規則なタイミングで反転した場
合、■はタイミングｔ１で不完全に反転し、次のタイミ
ングｔ２以前に再度反転し九場合のそれぞれのＱ出力の
信号Ｓ２の波形を示すものである。いづれも正常な動作
とは言えないが、■、■は同期クロックＣと同期してい
るため、組合せ制御回路ＣＢＣを正常に動作させること
ができる。■あるいは■の発生の確率は非常に少いが同
期信号にならないため、組合せ制御回路ＣＢＣ等の後段
の動作の正常性を保証できず、たまに発生する間欠障害
の要因となる。
上記の欠点を防止するため、第８図に示すように同期フ
リップフロップＦｌｌ 、 Ｆｔ ｔＮ列に２段設置し
、第７図の出力信号Ｓ２において第１段のフリップフロ
ップＦ’ｔｔが、■あるいは■の波形を送出するような
異常動作金しても、第２段の７リツプフロツグＦ１にお
いて同期化させる手段が知られている。第９図は第８図
に示す従来回路における各信号のタイミング関係を示す
図である。第８図においてその記号は第５図と対応する
ものを示し、なおＦ’ｔｔはフリップフロップＦｔと同
様のフリップフロップ、Ｓ１１はフリップフロップＦｉ
ｌのＱ出力の信号を示す。
リップフロップＦｌｌ 、 Ｆｔ ｔＮ列に２段設置し
、第７図の出力信号Ｓ２において第１段のフリップフロ
ップＦ’ｔｔが、■あるいは■の波形を送出するような
異常動作金しても、第２段の７リツプフロツグＦ１にお
いて同期化させる手段が知られている。第９図は第８図
に示す従来回路における各信号のタイミング関係を示す
図である。第８図においてその記号は第５図と対応する
ものを示し、なおＦ’ｔｔはフリップフロップＦｔと同
様のフリップフロップ、Ｓ１１はフリップフロップＦｉ
ｌのＱ出力の信号を示す。
第８図において、第９図に示すタイミングで非同期の外
部信号Ｓ１が到来すると、同期クロックＣのｔ！のタイ
ミングにおいて同期フリップフロップＦ＋＋が反転し、
信号Ｓｌｌを生じ、さらに同期クロックＣの次のタイミ
ングｔ８において同期フリップフロップＦｌのＱ出力か
ら信号Ｓ２を生ずる。この信号Ｓ２は同期信号として後
段の回路に与えられる。
部信号Ｓ１が到来すると、同期クロックＣのｔ！のタイ
ミングにおいて同期フリップフロップＦ＋＋が反転し、
信号Ｓｌｌを生じ、さらに同期クロックＣの次のタイミ
ングｔ８において同期フリップフロップＦｌのＱ出力か
ら信号Ｓ２を生ずる。この信号Ｓ２は同期信号として後
段の回路に与えられる。
ここで信号Ｓ１が、第７図のタイミング関係図に示すよ
うに、フリップフロップＦ’ｔｔのセットアツプに必要
な時間を満たせない範囲のタイミングで変化した場合、
同期フリップフロップＦｌｌのＱ出力の信号Ｓ１１は、
第７図の８２の■、■、■ちるいは■に示す波形の信号
となる。このうち障害の原因となる■、■の波形でも、
次段の同期フリップ７０ツブＦｌにおいて正常な同期信
号８２ （第９図の３２）に変換され、従って次段回路
は正常に動作する。
うに、フリップフロップＦ’ｔｔのセットアツプに必要
な時間を満たせない範囲のタイミングで変化した場合、
同期フリップフロップＦｌｌのＱ出力の信号Ｓ１１は、
第７図の８２の■、■、■ちるいは■に示す波形の信号
となる。このうち障害の原因となる■、■の波形でも、
次段の同期フリップ７０ツブＦｌにおいて正常な同期信
号８２ （第９図の３２）に変換され、従って次段回路
は正常に動作する。
このようにして、外部信号Ｓ１のタイミングの変動によ
り発生のおそれのある障害は防止できるが、非同期の外
部信号Ｓｉｔ同期するために同期クロックを２回必要と
するので同期化の遅れ時間が無視できなくなる。第９図
においてｔｄは同期化の遅れ時間を示すもので、最少の
場合でも同期クロックＣの１周期分、また最大の場合は
２周期分となる。
り発生のおそれのある障害は防止できるが、非同期の外
部信号Ｓｉｔ同期するために同期クロックを２回必要と
するので同期化の遅れ時間が無視できなくなる。第９図
においてｔｄは同期化の遅れ時間を示すもので、最少の
場合でも同期クロックＣの１周期分、また最大の場合は
２周期分となる。
このように、従来の技術は、非同期の外部信号の同期化
を確実に行なおうとすれば、同期化の際の遅れ時間が長
くなるという欠点があった。
を確実に行なおうとすれば、同期化の際の遅れ時間が長
くなるという欠点があった。
本発明は、従来技術の上記の欠点を除去し、非同期の外
部信号の同期化ｔ−確実に行なうとともに同期化の際の
遅れ時間を最少にした同期化回路を提供することを目的
とするものである。
部信号の同期化ｔ−確実に行なうとともに同期化の際の
遅れ時間を最少にした同期化回路を提供することを目的
とするものである。
本発明による同期化回路は、外部からの非同期信号を同
期クロックに同期化して内部のシーケンス制御に用いる
同期式制御回路において、同期用のフリップフロップを
設け、該同期用フリップフロップの前段に２つのトラン
スペアレットタイプのラッチをパラレルにおき、外部か
らの１つの非同期信号を該２つのラッチの両方に同時に
入力させ、該２つのラッチの出力をオア回路に入力しそ
のオア出力を上記同期用フリップフロップに入力するよ
う構成される。
期クロックに同期化して内部のシーケンス制御に用いる
同期式制御回路において、同期用のフリップフロップを
設け、該同期用フリップフロップの前段に２つのトラン
スペアレットタイプのラッチをパラレルにおき、外部か
らの１つの非同期信号を該２つのラッチの両方に同時に
入力させ、該２つのラッチの出力をオア回路に入力しそ
のオア出力を上記同期用フリップフロップに入力するよ
う構成される。
そして、上記同期クロックはそのパルス幅が、上記同期
フリップフロップのセットアップ・タイム、上記オア回
路の遅れ時間および上記ラッチのホールドタイムの合計
時間より少し大きな時間に設定され、該同期用フリップ
フロップの同期のタイミングより同期クロックのパルス
幅分以前のタイミングにて上記同期クロックにより上記
外部からの非同期信号を該２つのラッチにラッチし、そ
の出力のオアを該同期用フリップ７０ツブに入力させ、
該同期クロックにより該同期フリップフロップより同期
信号を得るものである。
フリップフロップのセットアップ・タイム、上記オア回
路の遅れ時間および上記ラッチのホールドタイムの合計
時間より少し大きな時間に設定され、該同期用フリップ
フロップの同期のタイミングより同期クロックのパルス
幅分以前のタイミングにて上記同期クロックにより上記
外部からの非同期信号を該２つのラッチにラッチし、そ
の出力のオアを該同期用フリップ７０ツブに入力させ、
該同期クロックにより該同期フリップフロップより同期
信号を得るものである。
なお、本発明の一つの実施例に従えば、同期クロックの
パルスの前線で上記２つのラッチに外部よりの非同期信
号をラッチし、該パルスの後縁で同期フリップフロップ
の動作タイミングを与える。
パルスの前線で上記２つのラッチに外部よりの非同期信
号をラッチし、該パルスの後縁で同期フリップフロップ
の動作タイミングを与える。
以下本発明の実施例を図面について説明する。
第１図は本発明の一実施例のブロック図である。
図において、Ｂはバス、Ｒ１はバスからの非同期の外部
信号を受は取るレシーバ、Ｓｌはその出力信号、 Ｌｌ
、Ｌｚはトランスペアレント・タイプのラッチ、８２１
．８２２はそれぞれの出力信号、ＯＲは信号８２１ 、
８２２を入力し、オア出力の信号Ｓ２３’を生成し、同
期フリップ７０ツブＦ１に入力させるオア回路、Ｃは同
期クロックでフリップフロップＦ１およびラッチＬ＋、
Ｌｘのそれぞれのクロック入力端に接続される。またレ
シーバＲ＋ の出力信号（非同信号）ＳＬはラッチＬ
１．Ｌｘの両方に入力する。
信号を受は取るレシーバ、Ｓｌはその出力信号、 Ｌｌ
、Ｌｚはトランスペアレント・タイプのラッチ、８２１
．８２２はそれぞれの出力信号、ＯＲは信号８２１ 、
８２２を入力し、オア出力の信号Ｓ２３’を生成し、同
期フリップ７０ツブＦ１に入力させるオア回路、Ｃは同
期クロックでフリップフロップＦ１およびラッチＬ＋、
Ｌｘのそれぞれのクロック入力端に接続される。またレ
シーバＲ＋ の出力信号（非同信号）ＳＬはラッチＬ
１．Ｌｘの両方に入力する。
第３図（ａ）に第１図のトランスペアレットタイプのラ
ッチＬ１の接続購成を同図（ｂ）にその動作タイミング
を示す。なおランチＬ！も同様な構成を有し、同様に動
作する。
ッチＬ１の接続購成を同図（ｂ）にその動作タイミング
を示す。なおランチＬ！も同様な構成を有し、同様に動
作する。
第３図（ａ）において、Ｌｌはラッチ、ＦＦはＤ形フリ
ッグフロツプで、゛同期クロックＣの前縁（パルスの立
上り）に応動して反転するもの、ＡＮＤはアンドゲート
、ＯＲ１はオアゲート、Ｓｌ、Ｓ２１．Ｃは第１図のも
のに対応する。
ッグフロツプで、゛同期クロックＣの前縁（パルスの立
上り）に応動して反転するもの、ＡＮＤはアンドゲート
、ＯＲ１はオアゲート、Ｓｌ、Ｓ２１．Ｃは第１図のも
のに対応する。
第３図Φンは同図（ａ）のラッチの動作タイミング図で
ある。
ある。
いま、入力信号Ｓ１が”Ｏ”であればクロックＣによっ
て、フリップフロップはリセット状態（Ｑ出力が０″、
Ｑ出力が１′″）にある。アントゲ−） ＡＮＤは一方
の入力（Ｑ出力）が１”であり、導通状態にあるが、信
号Ｓ１は”０”であるのでその出力はθ″である。一方
フリップフロップＦＦのＱ出力Ｆｉ″Ｏ”であるのでオ
アゲー）ＯＲｔの２人力はともに１０″であり、その出
力信号Ｓ２１も入力信号Ｓ１と同様にＯ″である。
て、フリップフロップはリセット状態（Ｑ出力が０″、
Ｑ出力が１′″）にある。アントゲ−） ＡＮＤは一方
の入力（Ｑ出力）が１”であり、導通状態にあるが、信
号Ｓ１は”０”であるのでその出力はθ″である。一方
フリップフロップＦＦのＱ出力Ｆｉ″Ｏ”であるのでオ
アゲー）ＯＲｔの２人力はともに１０″であり、その出
力信号Ｓ２１も入力信号Ｓ１と同様にＯ″である。
いま、時点ｔＡにおいて入力信号ｓ１が０″がら”ｌ”
に変化するとその“１“はアンドゲートＡＮＤおよびオ
アゲー）ＯＲｔを経て出力し、その出力信号Ｓ２１は入
力信号Ｓ１と同様″１″となる。
に変化するとその“１“はアンドゲートＡＮＤおよびオ
アゲー）ＯＲｔを経て出力し、その出力信号Ｓ２１は入
力信号Ｓ１と同様″１″となる。
同期クロックＣのタイミングｔ２の前Ｒ（立上りンで、
フリップフロップＦＦは反転し、Ｑ出力が１″、となっ
てアンド・ゲー） ＡＮＤが非導通となり、その出力は
“０”となるがＱ出力“１″がオア７−）ＯＲ１を経て
出力し、出力信号Ｓ２１は信号Ｓ１の如何に拘らず”１
″にラッチされる。
フリップフロップＦＦは反転し、Ｑ出力が１″、となっ
てアンド・ゲー） ＡＮＤが非導通となり、その出力は
“０”となるがＱ出力“１″がオア７−）ＯＲ１を経て
出力し、出力信号Ｓ２１は信号Ｓ１の如何に拘らず”１
″にラッチされる。
時点ｔＢにおいて入力信号Ｓ１が１”から”θ′に変化
し入力信号Ｓ１がなくなつ九とする。同期クロックＣの
タイミングｔ４の前Ｒ（立上シ）でフリップフロップＦ
Ｆは反転し、Ｑ出力が“０”、回出カが”１”となる。
し入力信号Ｓ１がなくなつ九とする。同期クロックＣの
タイミングｔ４の前Ｒ（立上シ）でフリップフロップＦ
Ｆは反転し、Ｑ出力が“０”、回出カが”１”となる。
このとき、アンド・ゲートＡＮＤが非導通となり、また
互出力が”０”となるので出力信号Ｓ２１は入力信号Ｓ
１と同様の０”となる。
互出力が”０”となるので出力信号Ｓ２１は入力信号Ｓ
１と同様の０”となる。
さて、第２図は第１図の本発明による同期化回路の動作
タイミングを示す図である。図において、Ｃは同期クロ
ックＣのタイミングを、Ｓｌ、Ｓ２１゜Ｓ２２． Ｓ２
３．８２は各同名の記号の信号のタイミングを示し、ｔ
ｈはラッチＬｓ 、 Ｌｘのホールドタイムｔｐｄはオ
ア回路ＯＲの遅延時間％ ｔ８ｕはフリップ７ｅｒツ
グＦ１のセットアツプタイムをそれぞれ示す。−′なお
ｔｗは同期クロックＣのクロック幅であり、上記のセッ
トアツプタイムｔｓｕ ’遅延時間ｔｐｄおよびホール
ドタイムｔｂの合計時間よう少し大きく設定しである。
タイミングを示す図である。図において、Ｃは同期クロ
ックＣのタイミングを、Ｓｌ、Ｓ２１゜Ｓ２２． Ｓ２
３．８２は各同名の記号の信号のタイミングを示し、ｔ
ｈはラッチＬｓ 、 Ｌｘのホールドタイムｔｐｄはオ
ア回路ＯＲの遅延時間％ ｔ８ｕはフリップ７ｅｒツ
グＦ１のセットアツプタイムをそれぞれ示す。−′なお
ｔｗは同期クロックＣのクロック幅であり、上記のセッ
トアツプタイムｔｓｕ ’遅延時間ｔｐｄおよびホール
ドタイムｔｂの合計時間よう少し大きく設定しである。
同期フリップフロップＦ１のセットのタイミングは同期
クロックＣのパルスの後縁（立下り）のタイミングであ
り、ラッチＬｌ、Ｌ！のラッチのタイミングは前記のよ
うに同期クロックＣのパルスの前縁（立上り）のタイミ
ングである。
クロックＣのパルスの後縁（立下り）のタイミングであ
り、ラッチＬｌ、Ｌ！のラッチのタイミングは前記のよ
うに同期クロックＣのパルスの前縁（立上り）のタイミ
ングである。
第１図の本発明による同期化回路において、パスＢより
の信号はレシーバＲ１に受信され、第２図に示すように
、タイミングｔＡにおいて、非同期の外部信号Ｓｌ（”
Ｏ”より”１”に転する）としてラッチＬ＋、Ｌｇに入
力する。ラッチＬｌ、Ｌｘはトランスペアレットタイプ
のラッチであるので、ホールドタイムｔｈ後に、その出
力信号Ｓ２１およびＳ２２は信号Ｓ１に追随して変化す
る。同様に信号８２３も、オア回路ＯＲの遅延時間ｔｐ
ｄだけ遅れて同様に変化する。伺期クロックＣのタイミ
ングｔ２のパルスの前縁（立上り）でラッチＬ＋、Ｌｇ
は信号ｓ１をラッチし、少くとも次のタイミングｔ３の
パルスの前縁（立上り）までは、信号ｓ１に変化があっ
ても、それには応答しない。この結果、同期クロックＣ
のタイミングｔ２のパルスの後ＩＩ（立下り）で同期フ
リップフロップＦｒは安定した信号８２３ ｔセットし
、同期クロックＣに完全に同期した信号５２ｔ−作成す
ることができる。
の信号はレシーバＲ１に受信され、第２図に示すように
、タイミングｔＡにおいて、非同期の外部信号Ｓｌ（”
Ｏ”より”１”に転する）としてラッチＬ＋、Ｌｇに入
力する。ラッチＬｌ、Ｌｘはトランスペアレットタイプ
のラッチであるので、ホールドタイムｔｈ後に、その出
力信号Ｓ２１およびＳ２２は信号Ｓ１に追随して変化す
る。同様に信号８２３も、オア回路ＯＲの遅延時間ｔｐ
ｄだけ遅れて同様に変化する。伺期クロックＣのタイミ
ングｔ２のパルスの前縁（立上り）でラッチＬ＋、Ｌｇ
は信号ｓ１をラッチし、少くとも次のタイミングｔ３の
パルスの前縁（立上り）までは、信号ｓ１に変化があっ
ても、それには応答しない。この結果、同期クロックＣ
のタイミングｔ２のパルスの後ＩＩ（立下り）で同期フ
リップフロップＦｒは安定した信号８２３ ｔセットし
、同期クロックＣに完全に同期した信号５２ｔ−作成す
ることができる。
ラッチをＬｌおよびＬ！０２個設けたため同期フリップ
フロップＦｌへの入力信号Ｓ２３’を確実な安定した信
号とすることができる。すなわち、第３図（ｂ）に示す
同期クロックＣの例えばタイミングｔ２の立上υのエツ
ジに先行するセットアツプタイムｔｓｕの範囲で信号Ｓ
１が変化しても、いずれか一方のラッチが正常に立上が
れば信号Ｓ２３の正常性は保証される。また、一方のラ
ッチが応答せずに他方が不安定な動作をした場合、それ
を同期フリップフロップＦ１がまた誤動作するという可
能性は極めて少く、実用上問題にならない程度におさえ
ることができる。
フロップＦｌへの入力信号Ｓ２３’を確実な安定した信
号とすることができる。すなわち、第３図（ｂ）に示す
同期クロックＣの例えばタイミングｔ２の立上υのエツ
ジに先行するセットアツプタイムｔｓｕの範囲で信号Ｓ
１が変化しても、いずれか一方のラッチが正常に立上が
れば信号Ｓ２３の正常性は保証される。また、一方のラ
ッチが応答せずに他方が不安定な動作をした場合、それ
を同期フリップフロップＦ１がまた誤動作するという可
能性は極めて少く、実用上問題にならない程度におさえ
ることができる。
本発明は上記のように構成されているので、本発明によ
り非同期信号の同期化が一層確実となり、しかも同期化
の際の遅れ時間を最小に（最大同期クロックの一周期）
におさえることが可能な効果がある。同期化の際の遅れ
時間を最小におさえることができるため、高速化が進む
同期化回路には有効である。
り非同期信号の同期化が一層確実となり、しかも同期化
の際の遅れ時間を最小に（最大同期クロックの一周期）
におさえることが可能な効果がある。同期化の際の遅れ
時間を最小におさえることができるため、高速化が進む
同期化回路には有効である。
本発明の構成によって回路素子の多少の増加は免れない
が、回路の集積化が急速に進んでいる現在では、この程
度の回路素子増加は問題とならず、動作の確実性の向上
および同期化の際の遅れ時間の短縮の効果の方が重要で
、今後、確実にして高速の動作の幾求されるこの種の同
期化回路に好適である。
が、回路の集積化が急速に進んでいる現在では、この程
度の回路素子増加は問題とならず、動作の確実性の向上
および同期化の際の遅れ時間の短縮の効果の方が重要で
、今後、確実にして高速の動作の幾求されるこの種の同
期化回路に好適である。
第１図は本発明の一実施例のブロック図、第２図は第１
図の火施例の動作タイミング図、第３図（ａ）ｔｉ第ｘ
図の実施例中のトランスペアレント２ツチの構成の一例
のブロック図、同図（ｈ）は同図（ａ）の動作タイミン
グ図、第４図は同期クロック内蔵のディジタル制御装置
に非同期の外部信号を接続した一般の接続構成を示す図
、第５図は従来技術による同期比回路の一例のブロック
図、第６図は第５図の同期化回路の正常動作タイミング
図、第７図は第５図の同期化回路の異常動作タイミング
Ｖ、第８図は従来技術による改良され７′ｃ同期化回路
のブロック図、第９図は第８図の同期化回路の動作タイ
ミング図である。 Ｂ・・・バスｓ Ｒ１・・・レシーバ、Ｌｔ、Ｌｔ・・
・トランスペアレント形ラッチ、ＯＲ・・・オア回路、
Ｆｌ・・・同期フリップ７０ツブ、Ｃ・・・同期クロッ
ク、Ｓｌ・・・非同期の外部よりの入力信号、Ｓ２・・
・同期した出力信号、 ＦＦ・・・フリップフロラフ。 特許出願人 富士電機株式会社（外１名）代理人弁理士
玉 蟲 久 五 部 （外２名）第１図 ラッチ 第２図 ｓｕ 第３図 （ａ） 第 ４ 図 １ｇ５図 第６１ｍ 第 ７１１１ｉｌ 第８図 第９図
図の火施例の動作タイミング図、第３図（ａ）ｔｉ第ｘ
図の実施例中のトランスペアレント２ツチの構成の一例
のブロック図、同図（ｈ）は同図（ａ）の動作タイミン
グ図、第４図は同期クロック内蔵のディジタル制御装置
に非同期の外部信号を接続した一般の接続構成を示す図
、第５図は従来技術による同期比回路の一例のブロック
図、第６図は第５図の同期化回路の正常動作タイミング
図、第７図は第５図の同期化回路の異常動作タイミング
Ｖ、第８図は従来技術による改良され７′ｃ同期化回路
のブロック図、第９図は第８図の同期化回路の動作タイ
ミング図である。 Ｂ・・・バスｓ Ｒ１・・・レシーバ、Ｌｔ、Ｌｔ・・
・トランスペアレント形ラッチ、ＯＲ・・・オア回路、
Ｆｌ・・・同期フリップ７０ツブ、Ｃ・・・同期クロッ
ク、Ｓｌ・・・非同期の外部よりの入力信号、Ｓ２・・
・同期した出力信号、 ＦＦ・・・フリップフロラフ。 特許出願人 富士電機株式会社（外１名）代理人弁理士
玉 蟲 久 五 部 （外２名）第１図 ラッチ 第２図 ｓｕ 第３図 （ａ） 第 ４ 図 １ｇ５図 第６１ｍ 第 ７１１１ｉｌ 第８図 第９図
Claims (2)
- （１）外部からの非同期信号を同期クロックに同期化し
て内部のシーケンス制御に用いる同期式制御回路におい
て、同期用のフリップフロップを設け、該同期用フリッ
プフロップの前段に２つのトランスペアレットタイプの
ラッチをパラレルにおき、外部からの１つの非同期信号
を該２つのラッチの両方に同時に入力させ、該２つのラ
ッチの出力をオア回路に入力しそのオア出力を上記同期
用フリップフロップに入力するよう構成し、上記同期ク
ロックはそのパルス幅が、上記同期フリップフロップの
セットアップ・タイム、上記オア回路の遅れ時間および
上記ラッチのホールドタイムの合計時間より少し大きな
時間に設定され、該同期用フリップフロップの同期のタ
イミングより同期クロックのパルス幅分以前のタイミン
グにて上記同期クロックにより上記外部からの非同期信
号を該２つのラッチにラッチし、その出力のオアを該同
期用フリップフロップに入力させ、該同期クロックによ
り該同期フリップフロップより同期信号を得ることを特
徴とする同期化回路。 - （２）同期クロックのパルスの前縁で上記２つのラッチ
に外部よりの非同期信号をラッチし、該パルスの後縁で
同期フリップフロップの動作タイミングを与えることを
特徴とする特許請求の範囲第１項記載の同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23257784A JPS61110253A (ja) | 1984-11-05 | 1984-11-05 | 同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23257784A JPS61110253A (ja) | 1984-11-05 | 1984-11-05 | 同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110253A true JPS61110253A (ja) | 1986-05-28 |
| JPH0438016B2 JPH0438016B2 (ja) | 1992-06-23 |
Family
ID=16941528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23257784A Granted JPS61110253A (ja) | 1984-11-05 | 1984-11-05 | 同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61110253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04230563A (ja) * | 1990-09-28 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | データ処理システム |
-
1984
- 1984-11-05 JP JP23257784A patent/JPS61110253A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04230563A (ja) * | 1990-09-28 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | データ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438016B2 (ja) | 1992-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05289770A (ja) | 同期装置及び同期方法 | |
| JPH03237832A (ja) | データ・クロックのタイミング合わせ回路 | |
| JPH0220173B2 (ja) | ||
| KR900014970A (ko) | 동기 회로 | |
| US4317053A (en) | High speed synchronization circuit | |
| JPH03127526A (ja) | 同期化装置 | |
| JPS61110253A (ja) | 同期化回路 | |
| KR100291126B1 (ko) | 복수개의서브-회로및클럭신호재생회로를구비하는회로장치 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| US6150861A (en) | Flip-flop | |
| US6218874B1 (en) | One-shot pulse synchronizer | |
| JPH0282812A (ja) | クロック切換方式 | |
| JP2801595B2 (ja) | 並一直変換装置 | |
| US6154046A (en) | Preconditioning input signals of logic gates for glitch-free output signal | |
| JPH02203611A (ja) | フリップフロップ回路 | |
| JPS59191927A (ja) | 同期回路 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| CN117435016A (zh) | 一种复位电路的设计方法 | |
| KR0125588Y1 (ko) | 카운터의 캐리 출력에 대한 글리치 방지 회로 | |
| JPS59207724A (ja) | 入力回路 | |
| JPH0344212A (ja) | 論理パス多重化方式 | |
| JPS5879329A (ja) | クロツク同期回路 | |
| JPH10163821A (ja) | 初期化回路 | |
| JPH0336812A (ja) | 同期回路 | |
| KR19980049182U (ko) | 클럭분주기를 이용한 동기화 회로 |