JPS59207724A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS59207724A JPS59207724A JP58082034A JP8203483A JPS59207724A JP S59207724 A JPS59207724 A JP S59207724A JP 58082034 A JP58082034 A JP 58082034A JP 8203483 A JP8203483 A JP 8203483A JP S59207724 A JPS59207724 A JP S59207724A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- input
- low
- cpo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンビーータの入力回路として用い
ることにより、入力信号に加わる雑音による誤動作を防
ぐことが可能であり、また非同期な入力信号を波形整形
しマイクロコンビーータ内部のクロックに同期させる機
能も有する入力回路２ページ に関するものである。
ることにより、入力信号に加わる雑音による誤動作を防
ぐことが可能であり、また非同期な入力信号を波形整形
しマイクロコンビーータ内部のクロックに同期させる機
能も有する入力回路２ページ に関するものである。
従来例の構成とその問題点
以下に従来の入力回路について説明する。
第１図は従来の入力回路の回路図であり、１は入力信号
、２はタイミングクロックパルス（以下ＣＰＯと略記す
る）、３はＣＰ０７％ハイレベルの間に取り込んだ入力
信号１の状態をＣＰＯがローレベルの期間だけ保持する
フリップフロップ、４はフリップフロップ３の出力を入
力とし、ＣＰ。
、２はタイミングクロックパルス（以下ＣＰＯと略記す
る）、３はＣＰ０７％ハイレベルの間に取り込んだ入力
信号１の状態をＣＰＯがローレベルの期間だけ保持する
フリップフロップ、４はフリップフロップ３の出力を入
力とし、ＣＰ。
がローレベルの期間に取り込んだ入力の状態をＣＰＯが
ハイレベルの期間保持するフリップフロップ、５は入力
回路の出力ＱＯＵＴである。
ハイレベルの期間保持するフリップフロップ、５は入力
回路の出力ＱＯＵＴである。
第２図は従来例の動作を説明する為のタイミング図であ
り、ａは通常の動作タイミング、ｂは誤動作時の動作タ
イミングである。
り、ａは通常の動作タイミング、ｂは誤動作時の動作タ
イミングである。
以上のように構成された従来の入力回路について以下そ
の動作を説明する。
の動作を説明する。
まず、第２図ａの入力信号ＩＮのように、１番目のＣＰ
Ｏがハイに変化する前にローからハイになり、ｎ番目の
ＣＰｏがノ・イに変化する前にノ・イ３ベー゛夕 からローに変化する信号が入力された場合、フリップ７
０ツブ３の出力ＱＭは１番目のＣＰＯの立上がりでロー
からハイに変化し、ｎ番目のＣＰＯの立上がりでハイか
らローに変化する。ＱＭはＣＰＯ７５Ｅローレベルの期
間中ノリツブフロップ３によって保持されると同時に、
ノリツブ７０ツブ４がそのときのＱＭの状態を取り込む
。従って出力ＱＯＵＴ は１番目のＣＰＯの立上がり
でローからハイに変化し、ｎ番目のＣＰＯの立上がりで
ハイからローに変化する。
Ｏがハイに変化する前にローからハイになり、ｎ番目の
ＣＰｏがノ・イに変化する前にノ・イ３ベー゛夕 からローに変化する信号が入力された場合、フリップ７
０ツブ３の出力ＱＭは１番目のＣＰＯの立上がりでロー
からハイに変化し、ｎ番目のＣＰＯの立上がりでハイか
らローに変化する。ＱＭはＣＰＯ７５Ｅローレベルの期
間中ノリツブフロップ３によって保持されると同時に、
ノリツブ７０ツブ４がそのときのＱＭの状態を取り込む
。従って出力ＱＯＵＴ は１番目のＣＰＯの立上がり
でローからハイに変化し、ｎ番目のＣＰＯの立上がりで
ハイからローに変化する。
次に、第２図すのように１番目のＣＰＯが立下がった直
後にローからハイになり、３番目のＣＰＯが立上がる直
前にハイからローに変化する破線で示しぬ入力信号ＩＮ
が加わった場合には、フリップフロップ３の出力ＱＭは
破線で示すように２番目のＣＰｏの立上がりでローから
ハイに変化し、３番目のＣＰＯの立上がりでハイからロ
ーに変化する。従って出力ＱＯＵＴ はＱＭがハイレ
ベル期間中の２番目のＣＰＯの立下がりでローからハイ
に変化し、３番目のＣＰＯの立下がりでハイからローに
変化する。
後にローからハイになり、３番目のＣＰＯが立上がる直
前にハイからローに変化する破線で示しぬ入力信号ＩＮ
が加わった場合には、フリップフロップ３の出力ＱＭは
破線で示すように２番目のＣＰｏの立上がりでローから
ハイに変化し、３番目のＣＰＯの立上がりでハイからロ
ーに変化する。従って出力ＱＯＵＴ はＱＭがハイレ
ベル期間中の２番目のＣＰＯの立下がりでローからハイ
に変化し、３番目のＣＰＯの立下がりでハイからローに
変化する。
ところが、入力信号ＩＮとして第２図すの実線で示すよ
うに、２番目のＣＰＯが立下がる直前にローからハイに
なり、２番目のＣＰＯが立下がった直後に・・イからロ
ーに変化するような雑音が加わった場合には、フリップ
フロップ３の出力ＱＭのローからハイへの変化が２番目
のＣＰＯの立下がる直前になるだけであり、出力ＱＯＵ
Ｔは破線で示したような入力信号ＩＮが加わった場合と
全く同じ変化をする。
うに、２番目のＣＰＯが立下がる直前にローからハイに
なり、２番目のＣＰＯが立下がった直後に・・イからロ
ーに変化するような雑音が加わった場合には、フリップ
フロップ３の出力ＱＭのローからハイへの変化が２番目
のＣＰＯの立下がる直前になるだけであり、出力ＱＯＵ
Ｔは破線で示したような入力信号ＩＮが加わった場合と
全く同じ変化をする。
従って破線で示したような内部クロックより長い入力信
号と、内部クロックより短かいパルス性雑音の区別がで
きず、雑音により内部回路が誤動作するという問題点を
有していた。
号と、内部クロックより短かいパルス性雑音の区別がで
きず、雑音により内部回路が誤動作するという問題点を
有していた。
発明の目的
本発明は上記従来例の欠点を解消するもので、雑音によ
るマイクロコンビーータ内部回路の誤動作を防ぐ入力回
路を提供することを目的とする。
るマイクロコンビーータ内部回路の誤動作を防ぐ入力回
路を提供することを目的とする。
発明の構成
本発明は入力信号の状態を一次記憶する第１の６７°−
２ノ フリッフロツプと、第１のフリップフロップがラッチ完
了後遅れて入力信号の状態を一次記憶する第２の７リツ
プ７０ツブと、第１の７リツプフロツプの出力と第２の
７リツプ７０ツブの出方を入力とし、両方の出力が互い
に等しいときセット或いはリセットする第３のフリッフ
ロツプとを備えた入力回路であり、マイクロコンビーー
タの内部クロックのパルス幅より短かいパルス性雑音を
除去することができるものである。
２ノ フリッフロツプと、第１のフリップフロップがラッチ完
了後遅れて入力信号の状態を一次記憶する第２の７リツ
プ７０ツブと、第１の７リツプフロツプの出力と第２の
７リツプ７０ツブの出方を入力とし、両方の出力が互い
に等しいときセット或いはリセットする第３のフリッフ
ロツプとを備えた入力回路であり、マイクロコンビーー
タの内部クロックのパルス幅より短かいパルス性雑音を
除去することができるものである。
実施例の説明
第３図は本発明の一実施例における入力回路の回路図で
あり、図中、１，２．５は従来例と同じである。３３は
クロックパルスＣＰ○によりイネーブルされるフリップ
フロップであり、ＣＰＯがハイレベルの期間中に取り込
んだデータをｃＰ。
あり、図中、１，２．５は従来例と同じである。３３は
クロックパルスＣＰ○によりイネーブルされるフリップ
フロップであり、ＣＰＯがハイレベルの期間中に取り込
んだデータをｃＰ。
がローレベルの期間中保有する。３４は後述するクロッ
クパルスＣＰ４によりイネーブルされるノリツブフロッ
プ、３６はフリップフロップ３３の出力とノリツブフロ
ップ３４の出力と、後述するクロックパルスＣＰｅとを
入力とするフリップフロ ページ ロッゾで、ノリツブ７０ツブ３３の出力ＯＡとフリップ
フロップ３４の出力ＱＢが共にハイレベルであるときに
ｃＰ６が加えられると出力ＱＯＵＴをハイにし、逆にＯ
Ａ 、ｌ！：ＱＢが共にローであるときにｃＰ６が加え
られると出力Ｑ ＯＵ Ｔをローにする。これらの状態
は次にｃＰ６が加えられるまで保持され、ＱＡとＱＢが
等しくないときにはｃＰ６が加わっても出力ＱＯＵＴを
変化させない。
クパルスＣＰ４によりイネーブルされるノリツブフロッ
プ、３６はフリップフロップ３３の出力とノリツブフロ
ップ３４の出力と、後述するクロックパルスＣＰｅとを
入力とするフリップフロ ページ ロッゾで、ノリツブ７０ツブ３３の出力ＯＡとフリップ
フロップ３４の出力ＱＢが共にハイレベルであるときに
ｃＰ６が加えられると出力ＱＯＵＴをハイにし、逆にＯ
Ａ 、ｌ！：ＱＢが共にローであるときにｃＰ６が加え
られると出力Ｑ ＯＵ Ｔをローにする。これらの状態
は次にｃＰ６が加えられるまで保持され、ＱＡとＱＢが
等しくないときにはｃＰ６が加わっても出力ＱＯＵＴを
変化させない。
３７ち３８は互いに重なり合わない４相クロツクパルス
のうちのそれぞれ１つである。
のうちのそれぞれ１つである。
以上のように構成された本実施例の入力回路について、
以下その動作説明をする。
以下その動作説明をする。
第４図ａは本実施例回路における動作タイミング図であ
り、第４図すは入力に雑音が加わった場合のタイミング
図である。
り、第４図すは入力に雑音が加わった場合のタイミング
図である。
まず、従来例と同じように１番目のＣＰＯが・・イに変
化する直前にローからハイになり、ｎ番目のＣＰＯが・
・イに変化する直前にハイからローになる入力信号ＩＮ
が入力された場合、フリップフロップ３３の出力ＯＡは
１番目のＣＰＯの立上が７′−び りでハイになり、”４目のＣＰＯの立上がりでローに変
化する。寸だ、フリップフロップ３４の出力ＱＢは１番
目のＣ２０の立上がりでハイになり、ｎ査１１のＣ２０
の立上がりでローに変化する。従って、出力ＱＯσＴは
ＱＡとＱＢが共にハイの期間中の１査１」のＣＰｅの立
上がりでローからハイになり、ＱＡとＱＢが共にローの
期間中のｎ番目のＣＰｅの立上がりでハイからローにな
る。非同期で入力された人力信号ＩＮは、内部のクロッ
クパルスＣＰ６に同期した信号に変換される。
化する直前にローからハイになり、ｎ番目のＣＰＯが・
・イに変化する直前にハイからローになる入力信号ＩＮ
が入力された場合、フリップフロップ３３の出力ＯＡは
１番目のＣＰＯの立上が７′−び りでハイになり、”４目のＣＰＯの立上がりでローに変
化する。寸だ、フリップフロップ３４の出力ＱＢは１番
目のＣ２０の立上がりでハイになり、ｎ査１１のＣ２０
の立上がりでローに変化する。従って、出力ＱＯσＴは
ＱＡとＱＢが共にハイの期間中の１査１」のＣＰｅの立
上がりでローからハイになり、ＱＡとＱＢが共にローの
期間中のｎ番目のＣＰｅの立上がりでハイからローにな
る。非同期で入力された人力信号ＩＮは、内部のクロッ
クパルスＣＰ６に同期した信号に変換される。
次に、人力信号ＩＮに従来ｖＯと同じように２査１・１
のＣＰＯの立下がりの直前でハイになり、２番１」のＣ
ＰＯの立下がりの直後でローに変化する雑音が入力され
た場合の動作を説明する。
のＣＰＯの立下がりの直前でハイになり、２番１」のＣ
ＰＯの立下がりの直後でローに変化する雑音が入力され
た場合の動作を説明する。
入力信号ＩＮが２番目のＣＰｏのハイの期間中にローか
らハイに変化するので、フリップフロップ３３の出力Ｏ
Ａも入力信号ＩＮの変化と同じようにハイになる。そし
て、 ＣＰＯがローの期間中その・・イレベルを保持し
、３番目のＣＰＯの立上がりでローに変化する。
らハイに変化するので、フリップフロップ３３の出力Ｏ
Ａも入力信号ＩＮの変化と同じようにハイになる。そし
て、 ＣＰＯがローの期間中その・・イレベルを保持し
、３番目のＣＰＯの立上がりでローに変化する。
一方フリップフロップ３４の出力ＱＢは、Ｃ２０がハイ
の期間中の入力信号ＩＮの状態を保持するのであるが、
入力信号ＩＮの変化が２番目のＣＰＯの立下がりの前後
だけであるから常にローレベルの壕まである。従って、
ＣＰｅの期間中で７リツプフロツプ３３の出力ＯＡとフ
リップフロップ３４の出力ＱＢが一致することはないの
で、フリップフロップ３６は前の状態を保持したままと
なり、出力ＱＯＵＴはローのままである。
の期間中の入力信号ＩＮの状態を保持するのであるが、
入力信号ＩＮの変化が２番目のＣＰＯの立下がりの前後
だけであるから常にローレベルの壕まである。従って、
ＣＰｅの期間中で７リツプフロツプ３３の出力ＯＡとフ
リップフロップ３４の出力ＱＢが一致することはないの
で、フリップフロップ３６は前の状態を保持したままと
なり、出力ＱＯＵＴはローのままである。
壕だ、入力信号ＩＮに上述の逆の位相の雑音が入力され
た場合は、フリップフロップ３６が前の状態のハイを保
持したままとなり、出力ＱＯＵ Ｔはハイのままである
。
た場合は、フリップフロップ３６が前の状態のハイを保
持したままとなり、出力ＱＯＵ Ｔはハイのままである
。
以上のように本実施例によれば、ラッチタイミングの異
なる２つのフリップフロップと、それらの出力を入力と
し、それらのラッチタイミングとは異なるタイミングで
動作するフリップフロップを設けることにより、マイク
ロコンピータ内部のクロックのパルス幅より短かいパル
ス性雑音が入力されてもそれを除去し、かつ内部クロッ
クに９ベーごり 同期した信号を祷る入力回路を構成することができる。
なる２つのフリップフロップと、それらの出力を入力と
し、それらのラッチタイミングとは異なるタイミングで
動作するフリップフロップを設けることにより、マイク
ロコンピータ内部のクロックのパルス幅より短かいパル
ス性雑音が入力されてもそれを除去し、かつ内部クロッ
クに９ベーごり 同期した信号を祷る入力回路を構成することができる。
なお、実施例において、フリップフロップ３３と７リノ
プンロツプ３４はランチ型フリップフロップとしたが、
これらはトリガ型フリップフロップとしても艮い。
プンロツプ３４はランチ型フリップフロップとしたが、
これらはトリガ型フリップフロップとしても艮い。
発明の効果
本発明の入力回路は、人力信号の状態を一次記・［へす
る第１のフリップフロップと、第１の７リツプフロツプ
がラッチ完了後遅れて入力信号の状態を一次記憶する第
２のフリップフロップト、第１のフリップフロップと第
２のフリップフロップのそれぞれの出力を入力とする第
３のフリップフロップを設けることにより、マイクロコ
ンピュータの内部クロックのパルス幅より短かいパルス
性の雑音が入力端子に加えられたときに、その雑音を除
去してマイクロコンビーータ内部回路の誤動作を防止し
、かつ内部クロックパルスに同期した入力信号を得るこ
とができ、その実用的効果は大きい。
る第１のフリップフロップと、第１の７リツプフロツプ
がラッチ完了後遅れて入力信号の状態を一次記憶する第
２のフリップフロップト、第１のフリップフロップと第
２のフリップフロップのそれぞれの出力を入力とする第
３のフリップフロップを設けることにより、マイクロコ
ンピュータの内部クロックのパルス幅より短かいパルス
性の雑音が入力端子に加えられたときに、その雑音を除
去してマイクロコンビーータ内部回路の誤動作を防止し
、かつ内部クロックパルスに同期した入力信号を得るこ
とができ、その実用的効果は大きい。
１０ペー：り
第１図は従来の入力回路の回路図、第２図ａ。
ｂは従来の入力回路の動作タイミング図、第３図は本発
明の一実施例における入力回路の回路図、第４図ａ、ｂ
は同実施例における入力回路の動作タイミング図である
。 ３３・・・・・・第１のフリップフロップ、３４・・・
・・・第２のフリップフロップ、３６・・・・・・第３
のフリップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ト ＯＬＺ”’ （Ｊ ）−１Ｇ （） 第３図
明の一実施例における入力回路の回路図、第４図ａ、ｂ
は同実施例における入力回路の動作タイミング図である
。 ３３・・・・・・第１のフリップフロップ、３４・・・
・・・第２のフリップフロップ、３６・・・・・・第３
のフリップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ト ＯＬＺ”’ （Ｊ ）−１Ｇ （） 第３図
Claims (1)
- 入力信号の状態を一次記憶する第１のフリップ７０ツブ
と、前記第１の７リツプ７０ツブがラッチ完了後遅れて
前記入力信号の状態を一次記憶すを第２のフリップフロ
ップと、前記第１のフリップフロップの状態と前記第２
の７リツプフロツプの状態が等しいことを検出するとと
もに前記第１またはｇ２のフリップフロップの状態にセ
ットする第３のフリップフロップを有することを特徴と
する入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082034A JPS59207724A (ja) | 1983-05-10 | 1983-05-10 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082034A JPS59207724A (ja) | 1983-05-10 | 1983-05-10 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207724A true JPS59207724A (ja) | 1984-11-24 |
Family
ID=13763240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082034A Pending JPS59207724A (ja) | 1983-05-10 | 1983-05-10 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207724A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103324U (ja) * | 1985-12-20 | 1987-07-01 | ||
| JP2009010827A (ja) * | 2007-06-29 | 2009-01-15 | Toyota Central R&D Labs Inc | ノイズ除去回路及びそれを備えたコンパレータ回路 |
-
1983
- 1983-05-10 JP JP58082034A patent/JPS59207724A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103324U (ja) * | 1985-12-20 | 1987-07-01 | ||
| JP2009010827A (ja) * | 2007-06-29 | 2009-01-15 | Toyota Central R&D Labs Inc | ノイズ除去回路及びそれを備えたコンパレータ回路 |
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