JPS6359212A - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPS6359212A JPS6359212A JP61202973A JP20297386A JPS6359212A JP S6359212 A JPS6359212 A JP S6359212A JP 61202973 A JP61202973 A JP 61202973A JP 20297386 A JP20297386 A JP 20297386A JP S6359212 A JPS6359212 A JP S6359212A
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- JP
- Japan
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- input
- data
- latch circuit
- inverter
- pass filter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006641 stabilisation Effects 0.000 claims abstract description 7
- 238000011105 stabilization Methods 0.000 claims abstract description 7
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000010355 oscillation Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000009412 basement excavation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明はラッチ■路に関するもので、特に非同期信号を
同期化するために使用されるものである。
同期化するために使用されるものである。
(従来の技術)
閑ループで構成され、前のデータ状態を維持するものと
してラッチ回路が知られており、特に0577回路が知
られている。
してラッチ回路が知られており、特に0577回路が知
られている。
第13図は0MO8構成等に好適な周知のDフリップフ
ロップを示すもので、直列に閉ループ接続された2つの
NANDゲートより成るクロック付のRSフリップフロ
ップ1の動作をD入力の値で1+!制御すべく2つのN
ANDゲート2.3を設けたらのである。この回路では
クロックパルスの立上りにより動作状態に入り、立下り
時点のDに等しいQを次のクロックまで保持し、入力デ
ータを1クロック周期分保持ずなわら遅延する。
ロップを示すもので、直列に閉ループ接続された2つの
NANDゲートより成るクロック付のRSフリップフロ
ップ1の動作をD入力の値で1+!制御すべく2つのN
ANDゲート2.3を設けたらのである。この回路では
クロックパルスの立上りにより動作状態に入り、立下り
時点のDに等しいQを次のクロックまで保持し、入力デ
ータを1クロック周期分保持ずなわら遅延する。
(発明が解決しようとする問題点)
このような従来の回路ではデータとクロックがほぼ同時
に変化した場合にラッチ回路内に発振が生じることがあ
る。この現象は非同期信号の入力回路等でしばしば見ら
れ、メタステーブル現象と称されている。このメタステ
ーブル現像においてはラッチの出力が不定のまま数10
ns程度連続し、回路動作の不安定を招く。
に変化した場合にラッチ回路内に発振が生じることがあ
る。この現象は非同期信号の入力回路等でしばしば見ら
れ、メタステーブル現象と称されている。このメタステ
ーブル現像においてはラッチの出力が不定のまま数10
ns程度連続し、回路動作の不安定を招く。
したがって、メタステーブル現象の影響を受けないため
にはラッチの出力が完全に安定するまで出力を取出すタ
イミングを持たなければならない。
にはラッチの出力が完全に安定するまで出力を取出すタ
イミングを持たなければならない。
本発明はこのような問題を解決するもので、回路動作が
早期に安定するラッチ回路を提供することを目的とする
。
早期に安定するラッチ回路を提供することを目的とする
。
(問題点を解決するための手段)
本発明によれば、クロック信号入力時に存在していたデ
ータを取込み、次のクロック信号が与えられるまでこの
データを保持する、偶数段の論理ゲートの直列接続によ
り開ループ回路が形成されたデータ保持手段と、クロッ
ク発生から通常のデータ安定までの時間より短い周期の
パルスより短い周期のパルスを閉ループ回路から除去す
るフィルタ手段を備えている。
ータを取込み、次のクロック信号が与えられるまでこの
データを保持する、偶数段の論理ゲートの直列接続によ
り開ループ回路が形成されたデータ保持手段と、クロッ
ク発生から通常のデータ安定までの時間より短い周期の
パルスより短い周期のパルスを閉ループ回路から除去す
るフィルタ手段を備えている。
(作 用)
本発明にかかるラッチ回路においてはメタステーブル現
象の有力な原因が閉ループ回路内を非常に短周期のパル
スが伝播し続けることであると考えられることから、こ
の短周期パルスをフィルタ手段で除去することにより不
安定時間を短縮化する。これにより回路全体としての動
作の高速化を図ることができる。
象の有力な原因が閉ループ回路内を非常に短周期のパル
スが伝播し続けることであると考えられることから、こ
の短周期パルスをフィルタ手段で除去することにより不
安定時間を短縮化する。これにより回路全体としての動
作の高速化を図ることができる。
(実施例)
以下図面を参照して本発明の実施例のいくつかを詳細に
説明する。
説明する。
第1図は本発明の一実施例を示す回路図であって、D入
力端子に設けられたクロック駆動される転送ゲート14
を介してループ接続されたインバータ11および12よ
り成るデータ保持回路に入力される。インバータ12の
出力側はローパスフィルタ15およびクロック駆動され
る転送ゲート13を介してインバータ11の入力側と接
続され、インバータ11とインバータ12との接続点B
が出力Q1インバータ12とローパスフィルタ15との
接続点Cが出力Qとなっている。
力端子に設けられたクロック駆動される転送ゲート14
を介してループ接続されたインバータ11および12よ
り成るデータ保持回路に入力される。インバータ12の
出力側はローパスフィルタ15およびクロック駆動され
る転送ゲート13を介してインバータ11の入力側と接
続され、インバータ11とインバータ12との接続点B
が出力Q1インバータ12とローパスフィルタ15との
接続点Cが出力Qとなっている。
第2図および第3図はそれぞれローパスフィルタ15の
典型的な回路例を示すもので、第2図においては入力そ
のままと2段インバータ21゜22を経たものとを2つ
の入力とするNANDゲート23およびその出力を反転
するインバータにより構成され、第3図においては入力
そのままと2段インバータ31.32を経たものとを2
つの入力とするNORゲート33およびその出力を反転
するインバータ34により構成されている。2段インバ
ータ21.22および31.32はそれぞれ遅延時間を
決定しており、入力端子における信号変化後に生じる微
小パルスはこの遅延時間だ【ノ遅れることによりNAN
DまたはNORが成立しなくなるため無視され、したが
ってこの回路はローパスフィルタの機能を有している。
典型的な回路例を示すもので、第2図においては入力そ
のままと2段インバータ21゜22を経たものとを2つ
の入力とするNANDゲート23およびその出力を反転
するインバータにより構成され、第3図においては入力
そのままと2段インバータ31.32を経たものとを2
つの入力とするNORゲート33およびその出力を反転
するインバータ34により構成されている。2段インバ
ータ21.22および31.32はそれぞれ遅延時間を
決定しており、入力端子における信号変化後に生じる微
小パルスはこの遅延時間だ【ノ遅れることによりNAN
DまたはNORが成立しなくなるため無視され、したが
ってこの回路はローパスフィルタの機能を有している。
なおインバータはカットする周波数に合わせて任意の偶
数段とすることができるが、ラッチ回路のセットアツプ
時間よりは短くする必要があり、例えば3ns程度とす
ることができる。
数段とすることができるが、ラッチ回路のセットアツプ
時間よりは短くする必要があり、例えば3ns程度とす
ることができる。
第4図および第5図は第1図に示したラッチ回路の動作
を示すタイミングチャートであって、ローパスフィルタ
として第2図に示したものを使用した場合において第1
図におけるA、B、C各点の動作を示したものである。
を示すタイミングチャートであって、ローパスフィルタ
として第2図に示したものを使用した場合において第1
図におけるA、B、C各点の動作を示したものである。
いま、D入力が立上り、クロックφが立下ることにより
A点において第4図図示のパルスが発生したと寸れば、
このパルスはインバータ11で反転されてB点に現われ
、さらにインバータ12で反転されて0点に現われるが
、ローパスフィルタ15により吸収され、破線で示した
ようなパルスが再びA点に現われることはない。すなわ
ち、ハイカットがされ、発振が防止されたことになる。
A点において第4図図示のパルスが発生したと寸れば、
このパルスはインバータ11で反転されてB点に現われ
、さらにインバータ12で反転されて0点に現われるが
、ローパスフィルタ15により吸収され、破線で示した
ようなパルスが再びA点に現われることはない。すなわ
ち、ハイカットがされ、発振が防止されたことになる。
第5図はD入力の立下りに伴いA点に負のパルスが発生
した様子を示している。このパルスはB点、0点と順次
伝播していき、このパルスに続く正側パルスも伝播して
いくが、ローパスフィルタ15を通過する都度パルス幅
が減少し、短時間のうちにA点に発振パルスが現われな
い状態となって、A点での出力は安定する。
した様子を示している。このパルスはB点、0点と順次
伝播していき、このパルスに続く正側パルスも伝播して
いくが、ローパスフィルタ15を通過する都度パルス幅
が減少し、短時間のうちにA点に発振パルスが現われな
い状態となって、A点での出力は安定する。
第6図は本発明の他の実施例を示づ一回路図であって、
ラッチ回路を構成する2つのインバータ11.12およ
び2つの転送ゲート13.14は第1図の場合と同様で
あるが、ローパスフィルタとしてA点および0点の信号
を入力するNANDゲート16およびその出力を反転す
るインバータ17を設けている。このような構成では、
ラッチ回路を構成する2つのインバータ11.12が第
2図における2つのインバータ21.22に相当するこ
とになり、素子の兼用により全体としての素子数を減少
させることが可能となる。
ラッチ回路を構成する2つのインバータ11.12およ
び2つの転送ゲート13.14は第1図の場合と同様で
あるが、ローパスフィルタとしてA点および0点の信号
を入力するNANDゲート16およびその出力を反転す
るインバータ17を設けている。このような構成では、
ラッチ回路を構成する2つのインバータ11.12が第
2図における2つのインバータ21.22に相当するこ
とになり、素子の兼用により全体としての素子数を減少
させることが可能となる。
第7図は第6図における発振防止作用を示すタイミング
チャートであって、D入力の立上りとクロックφの立下
りが時間的に近接して生じたことにより発生したA点に
おけるパルスはインバータ11および12で遅延されな
がら0点まで伝播するが、A点と0点が共にハイとはな
らないため、NANDゲート16よりは先へ伝播Vず、
発振が防止される。
チャートであって、D入力の立上りとクロックφの立下
りが時間的に近接して生じたことにより発生したA点に
おけるパルスはインバータ11および12で遅延されな
がら0点まで伝播するが、A点と0点が共にハイとはな
らないため、NANDゲート16よりは先へ伝播Vず、
発振が防止される。
第8図は第6図と類似した実施例を示す回路図であって
、第6図のNANOゲート16をNORグー1−18に
変えたものである。この実施例でもラッチ回路を構成す
る2つのインバータ11および12をローパスフィルタ
のU延形成に兼用しており、素子数の減少を図ることが
できる。
、第6図のNANOゲート16をNORグー1−18に
変えたものである。この実施例でもラッチ回路を構成す
る2つのインバータ11および12をローパスフィルタ
のU延形成に兼用しており、素子数の減少を図ることが
できる。
第9図は第8図に示した回路の動作を示すタイミングチ
ャートであり、D入力がHからしへ低下した際にA点に
生じたパルスがインバータ11および12とNORゲー
ト18により伝播を阻止され、動作の早11安定化が可
能となる。
ャートであり、D入力がHからしへ低下した際にA点に
生じたパルスがインバータ11および12とNORゲー
ト18により伝播を阻止され、動作の早11安定化が可
能となる。
第10図は本発明の他の実施例を示す回路図であって、
2つのラッチ回路の一方が他方の出力により拘束される
マスタースレーブ型のラッチ回路を示している。このラ
ッチ回路はマスタラッチ40のQ出力がスレーブラッチ
50のD入力となっており、両ラッチはそれぞれ2つの
インバータ41.42および51.52と2つの転送ゲ
ート43.44および53.54を有しており、マスタ
側のインバータ42と転送ゲート44の間にはローパス
フィルタ45が設けられている。
2つのラッチ回路の一方が他方の出力により拘束される
マスタースレーブ型のラッチ回路を示している。このラ
ッチ回路はマスタラッチ40のQ出力がスレーブラッチ
50のD入力となっており、両ラッチはそれぞれ2つの
インバータ41.42および51.52と2つの転送ゲ
ート43.44および53.54を有しており、マスタ
側のインバータ42と転送ゲート44の間にはローパス
フィルタ45が設けられている。
このようなラッチ回路ではマスタラッチにおいて発生し
た微小パルスがO−バスフィルタによりカットされ安定
したQ出力によりスレーブラッチが作動することになる
。したがって、マスタースレーブ動作を確実化すること
ができる。なお、第10図の実施例ではスレーブ側のラ
ッチにはローパスフィルタだ設けられていないが、必要
に応じ、インバータ52ど転送ゲート54との間に同様
にローパスフィルタを設けるようにしてもよい。
た微小パルスがO−バスフィルタによりカットされ安定
したQ出力によりスレーブラッチが作動することになる
。したがって、マスタースレーブ動作を確実化すること
ができる。なお、第10図の実施例ではスレーブ側のラ
ッチにはローパスフィルタだ設けられていないが、必要
に応じ、インバータ52ど転送ゲート54との間に同様
にローパスフィルタを設けるようにしてもよい。
以上の実施例においては、インバータを2個直列接続し
たものを基本とするラッチ回路を想定しているが、2個
に限ることなく偶数個であれば良く、また使用する論理
ゲートも反転を含むものであればよく、NANDやNO
Rを適宜使用することができる。
たものを基本とするラッチ回路を想定しているが、2個
に限ることなく偶数個であれば良く、また使用する論理
ゲートも反転を含むものであればよく、NANDやNO
Rを適宜使用することができる。
第11図は本発明のさらに他の実施例を示ずもので第1
3図に示したDフリップフロラフ回路に本発明を適用し
たものである。直列に閉ループを接続された2つのNA
NDゲート61および62により構成され、NANDゲ
ート61にはセット入力、NANDゲート62にはリセ
ット入力を有するRSフリップフOツブ60の動作をD
入力の値で制御するように2つのNANDゲート64お
よび65を設け、NΔNDゲート64の入力をデータと
クロックに、NANDゲート65をクロックとNAND
ゲート64の出力としたDフリップ70ツブにおいて、
NANDゲート62の出力をフィルタ回路63を通して
NΔNDゲート61に入力するようにしている。
3図に示したDフリップフロラフ回路に本発明を適用し
たものである。直列に閉ループを接続された2つのNA
NDゲート61および62により構成され、NANDゲ
ート61にはセット入力、NANDゲート62にはリセ
ット入力を有するRSフリップフOツブ60の動作をD
入力の値で制御するように2つのNANDゲート64お
よび65を設け、NΔNDゲート64の入力をデータと
クロックに、NANDゲート65をクロックとNAND
ゲート64の出力としたDフリップ70ツブにおいて、
NANDゲート62の出力をフィルタ回路63を通して
NΔNDゲート61に入力するようにしている。
この回路における動作は第12図のタイミングチャート
として示されており、クロックOKの立下り時の直前に
データが立上がったとすると、Δ点には負のパルスがI
察される。ここでもしフィルタ63がないどすれば、A
点の負パルスが2つのNAND回路を次々に伝播して状
態の反転が続くため、発振が生ずる。
として示されており、クロックOKの立下り時の直前に
データが立上がったとすると、Δ点には負のパルスがI
察される。ここでもしフィルタ63がないどすれば、A
点の負パルスが2つのNAND回路を次々に伝播して状
態の反転が続くため、発振が生ずる。
これに対し、フィルタ63をNAND回路62と61の
間に挿入した場合にはパルスはC点通過後吸収され、Q
出力としては現われない。
間に挿入した場合にはパルスはC点通過後吸収され、Q
出力としては現われない。
この場合フィルタ63としては第2図に示したNAND
形フィルタあるいは第3図に示したN。
形フィルタあるいは第3図に示したN。
R形フィルタ等を使用することができる。
(発明の効果〕
以上実施例にもとづいて詳述したように、本発明によれ
ば、データ保持のための閉ループ回路内にクロック発生
から通常のデータ安定までの時間より短周期のパルスを
除去するためのフィルタ手段を設けているので、データ
とクロックがほぼ同時に変化することにより発生する短
周期パルスがループ状に伝播せず、発掘を防止してメタ
ステーブル現象を防止することができる。これにより回
路動作の早期安定化が可能となる。
ば、データ保持のための閉ループ回路内にクロック発生
から通常のデータ安定までの時間より短周期のパルスを
除去するためのフィルタ手段を設けているので、データ
とクロックがほぼ同時に変化することにより発生する短
周期パルスがループ状に伝播せず、発掘を防止してメタ
ステーブル現象を防止することができる。これにより回
路動作の早期安定化が可能となる。
第1図は本発明の一実施例を示す回路図、第2図および
第3図は本発明において使用されるローパスフィルタの
例をそれぞれ示す回路図、第4図および第5図は第1図
の実施例の動作を承りタイミングチャート、第6図は本
発明の他の実施例を示す回路図、第7図はその動作を示
すタイミングチャート、第8図は本発明の他の実施例を
示す回路図、第9図はその動作を示すタイミングチャー
ト、第10図は本発明をマスタースレーブラッチ回路に
適用した実施例を示す回路図、第11図は本発明をDラ
ッチ回路に適用した実施例を示す回路図、第12図はそ
の動作を示すタイミングチャート、第13図は典型的な
りラッチ回路を示す回路図である。 11.12.21.22.31,32.41゜42.5
1.52・・・インバータ、13.14゜43.44,
53.54・・・転送ゲート、15゜45.63・・・
ローパスフィルタ。 出願人代理人 佐 藤 −雄 第 1 図 第2 図 列3 図 第6 図 妬7 図 O覧 く の 0O亀
く の 0第8図 躬9図 第10図 躬13図 0 X ! <oQl(y
第3図は本発明において使用されるローパスフィルタの
例をそれぞれ示す回路図、第4図および第5図は第1図
の実施例の動作を承りタイミングチャート、第6図は本
発明の他の実施例を示す回路図、第7図はその動作を示
すタイミングチャート、第8図は本発明の他の実施例を
示す回路図、第9図はその動作を示すタイミングチャー
ト、第10図は本発明をマスタースレーブラッチ回路に
適用した実施例を示す回路図、第11図は本発明をDラ
ッチ回路に適用した実施例を示す回路図、第12図はそ
の動作を示すタイミングチャート、第13図は典型的な
りラッチ回路を示す回路図である。 11.12.21.22.31,32.41゜42.5
1.52・・・インバータ、13.14゜43.44,
53.54・・・転送ゲート、15゜45.63・・・
ローパスフィルタ。 出願人代理人 佐 藤 −雄 第 1 図 第2 図 列3 図 第6 図 妬7 図 O覧 く の 0O亀
く の 0第8図 躬9図 第10図 躬13図 0 X ! <oQl(y
Claims (1)
- 【特許請求の範囲】 1、クロック信号を入力し、このクロック信号入力時に
存在していたデータを取込み、次のクロック信号が与え
られるまでこのデータを保持する、偶数段の論理ゲート
の直列接続により閉ループ回路が形成されたデータ保持
手段と、 前記クロック発生から通常のデータ安定までの時間より
短い周期のパルスを前記閉ループ回路から除去するフィ
ルタ手段とを備えたラッチ回路。 2、データの取込みが、クロック信号により導通制御さ
れる転送ゲートを介して行なわれる特許請求の範囲第1
項記載のラッチ回路。 3、フィルタ手段が低域通過フィルタである特許請求の
範囲第1項記載のラッチ回路。 4、低域通過フィルタが偶数段のインバータと、このイ
ンバータの入力信号と出力信号を共に入力するナンドゲ
ートまたはノアゲートとを含むことを特徴とする特許請
求の範囲第3項記載のラッチ回路。 5、クロック信号を入力し、このクロック信号入力時に
存在していたデータを取込み、次のクロック信号が与え
られるまでこのデータを保持する偶数段の論理ゲートの
直列接続により閉ループが形成されたデータ保持手段を
複数段直列接続して先頭段をマスタ、後続段をスレーブ
とし、前記クロック発生から通常のデータ安定までの時
間より短い周期のパルスを前記閉ループ回路から除去す
るフィルタ手段を前記直列接続された保持手段の少なく
とも前記マスタ段に備えたラッチ回路。 6、データの取込みが、クロック信号により導通制御さ
れる転送ゲートを介して行なわれる特許請求の範囲第5
項記載のラッチ回路。 7、フィルタ手段が低域通過フィルタである特許請求の
範囲第5項記載のラッチ回路。 8、低域通過フィルタが偶数段のインバータと、このイ
ンバータの入力信号と出力信号を共に入力するナンドゲ
ートまたはノアゲートとを含むことを特徴とする特許請
求の範囲第7項記載のラッチ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61202973A JPS6359212A (ja) | 1986-08-29 | 1986-08-29 | ラツチ回路 |
EP88102998A EP0330707A1 (en) | 1986-08-29 | 1988-02-29 | Latch circuit |
US07/744,835 US5187385A (en) | 1986-08-29 | 1991-08-13 | Latch circuit including filter for metastable prevention |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61202973A JPS6359212A (ja) | 1986-08-29 | 1986-08-29 | ラツチ回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11323089A Division JPH0249076A (ja) | 1989-05-02 | 1989-05-02 | メタリック塗料 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6359212A true JPS6359212A (ja) | 1988-03-15 |
Family
ID=16466223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61202973A Pending JPS6359212A (ja) | 1986-08-29 | 1986-08-29 | ラツチ回路 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0330707A1 (ja) |
JP (1) | JPS6359212A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002543732A (ja) * | 1999-04-30 | 2002-12-17 | モーセッド・テクノロジーズ・インコーポレイテッド | 周波数逓倍遅延ロックループ |
JP2007267096A (ja) * | 2006-03-29 | 2007-10-11 | Ntt Electornics Corp | 信号伝達回路 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US5081377A (en) * | 1990-09-21 | 1992-01-14 | At&T Bell Laboratories | Latch circuit with reduced metastability |
Citations (1)
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JPS57160214A (en) * | 1981-03-30 | 1982-10-02 | Hitachi Ltd | Flip-flop circuit and counter circuit using it |
Family Cites Families (5)
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