JPS6359212A - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPS6359212A JPS6359212A JP61202973A JP20297386A JPS6359212A JP S6359212 A JPS6359212 A JP S6359212A JP 61202973 A JP61202973 A JP 61202973A JP 20297386 A JP20297386 A JP 20297386A JP S6359212 A JPS6359212 A JP S6359212A
- Authority
- JP
- Japan
- Prior art keywords
- input
- data
- latch circuit
- inverter
- pass filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006641 stabilisation Effects 0.000 claims abstract description 7
- 238000011105 stabilization Methods 0.000 claims abstract description 7
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000010355 oscillation Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000009412 basement excavation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はラッチ■路に関するもので、特に非同期信号を
同期化するために使用されるものである。
同期化するために使用されるものである。
（従来の技術）
閑ループで構成され、前のデータ状態を維持するものと
してラッチ回路が知られており、特に０５７７回路が知
られている。
してラッチ回路が知られており、特に０５７７回路が知
られている。
第１３図は０ＭＯ８構成等に好適な周知のＤフリップフ
ロップを示すもので、直列に閉ループ接続された２つの
ＮＡＮＤゲートより成るクロック付のＲＳフリップフロ
ップ１の動作をＤ入力の値で１＋！制御すべく２つのＮ
ＡＮＤゲート２．３を設けたらのである。この回路では
クロックパルスの立上りにより動作状態に入り、立下り
時点のＤに等しいＱを次のクロックまで保持し、入力デ
ータを１クロック周期分保持ずなわら遅延する。
ロップを示すもので、直列に閉ループ接続された２つの
ＮＡＮＤゲートより成るクロック付のＲＳフリップフロ
ップ１の動作をＤ入力の値で１＋！制御すべく２つのＮ
ＡＮＤゲート２．３を設けたらのである。この回路では
クロックパルスの立上りにより動作状態に入り、立下り
時点のＤに等しいＱを次のクロックまで保持し、入力デ
ータを１クロック周期分保持ずなわら遅延する。
（発明が解決しようとする問題点）
このような従来の回路ではデータとクロックがほぼ同時
に変化した場合にラッチ回路内に発振が生じることがあ
る。この現象は非同期信号の入力回路等でしばしば見ら
れ、メタステーブル現象と称されている。このメタステ
ーブル現像においてはラッチの出力が不定のまま数１０
ｎｓ程度連続し、回路動作の不安定を招く。
に変化した場合にラッチ回路内に発振が生じることがあ
る。この現象は非同期信号の入力回路等でしばしば見ら
れ、メタステーブル現象と称されている。このメタステ
ーブル現像においてはラッチの出力が不定のまま数１０
ｎｓ程度連続し、回路動作の不安定を招く。
したがって、メタステーブル現象の影響を受けないため
にはラッチの出力が完全に安定するまで出力を取出すタ
イミングを持たなければならない。
にはラッチの出力が完全に安定するまで出力を取出すタ
イミングを持たなければならない。
本発明はこのような問題を解決するもので、回路動作が
早期に安定するラッチ回路を提供することを目的とする
。
早期に安定するラッチ回路を提供することを目的とする
。
（問題点を解決するための手段）
本発明によれば、クロック信号入力時に存在していたデ
ータを取込み、次のクロック信号が与えられるまでこの
データを保持する、偶数段の論理ゲートの直列接続によ
り開ループ回路が形成されたデータ保持手段と、クロッ
ク発生から通常のデータ安定までの時間より短い周期の
パルスより短い周期のパルスを閉ループ回路から除去す
るフィルタ手段を備えている。
ータを取込み、次のクロック信号が与えられるまでこの
データを保持する、偶数段の論理ゲートの直列接続によ
り開ループ回路が形成されたデータ保持手段と、クロッ
ク発生から通常のデータ安定までの時間より短い周期の
パルスより短い周期のパルスを閉ループ回路から除去す
るフィルタ手段を備えている。
（作 用）
本発明にかかるラッチ回路においてはメタステーブル現
象の有力な原因が閉ループ回路内を非常に短周期のパル
スが伝播し続けることであると考えられることから、こ
の短周期パルスをフィルタ手段で除去することにより不
安定時間を短縮化する。これにより回路全体としての動
作の高速化を図ることができる。
象の有力な原因が閉ループ回路内を非常に短周期のパル
スが伝播し続けることであると考えられることから、こ
の短周期パルスをフィルタ手段で除去することにより不
安定時間を短縮化する。これにより回路全体としての動
作の高速化を図ることができる。
（実施例）
以下図面を参照して本発明の実施例のいくつかを詳細に
説明する。
説明する。
第１図は本発明の一実施例を示す回路図であって、Ｄ入
力端子に設けられたクロック駆動される転送ゲート１４
を介してループ接続されたインバータ１１および１２よ
り成るデータ保持回路に入力される。インバータ１２の
出力側はローパスフィルタ１５およびクロック駆動され
る転送ゲート１３を介してインバータ１１の入力側と接
続され、インバータ１１とインバータ１２との接続点Ｂ
が出力Ｑ１インバータ１２とローパスフィルタ１５との
接続点Ｃが出力Ｑとなっている。
力端子に設けられたクロック駆動される転送ゲート１４
を介してループ接続されたインバータ１１および１２よ
り成るデータ保持回路に入力される。インバータ１２の
出力側はローパスフィルタ１５およびクロック駆動され
る転送ゲート１３を介してインバータ１１の入力側と接
続され、インバータ１１とインバータ１２との接続点Ｂ
が出力Ｑ１インバータ１２とローパスフィルタ１５との
接続点Ｃが出力Ｑとなっている。
第２図および第３図はそれぞれローパスフィルタ１５の
典型的な回路例を示すもので、第２図においては入力そ
のままと２段インバータ２１゜２２を経たものとを２つ
の入力とするＮＡＮＤゲート２３およびその出力を反転
するインバータにより構成され、第３図においては入力
そのままと２段インバータ３１．３２を経たものとを２
つの入力とするＮＯＲゲート３３およびその出力を反転
するインバータ３４により構成されている。２段インバ
ータ２１．２２および３１．３２はそれぞれ遅延時間を
決定しており、入力端子における信号変化後に生じる微
小パルスはこの遅延時間だ【ノ遅れることによりＮＡＮ
ＤまたはＮＯＲが成立しなくなるため無視され、したが
ってこの回路はローパスフィルタの機能を有している。
典型的な回路例を示すもので、第２図においては入力そ
のままと２段インバータ２１゜２２を経たものとを２つ
の入力とするＮＡＮＤゲート２３およびその出力を反転
するインバータにより構成され、第３図においては入力
そのままと２段インバータ３１．３２を経たものとを２
つの入力とするＮＯＲゲート３３およびその出力を反転
するインバータ３４により構成されている。２段インバ
ータ２１．２２および３１．３２はそれぞれ遅延時間を
決定しており、入力端子における信号変化後に生じる微
小パルスはこの遅延時間だ【ノ遅れることによりＮＡＮ
ＤまたはＮＯＲが成立しなくなるため無視され、したが
ってこの回路はローパスフィルタの機能を有している。
なおインバータはカットする周波数に合わせて任意の偶
数段とすることができるが、ラッチ回路のセットアツプ
時間よりは短くする必要があり、例えば３ｎｓ程度とす
ることができる。
数段とすることができるが、ラッチ回路のセットアツプ
時間よりは短くする必要があり、例えば３ｎｓ程度とす
ることができる。
第４図および第５図は第１図に示したラッチ回路の動作
を示すタイミングチャートであって、ローパスフィルタ
として第２図に示したものを使用した場合において第１
図におけるＡ、Ｂ、Ｃ各点の動作を示したものである。
を示すタイミングチャートであって、ローパスフィルタ
として第２図に示したものを使用した場合において第１
図におけるＡ、Ｂ、Ｃ各点の動作を示したものである。
いま、Ｄ入力が立上り、クロックφが立下ることにより
Ａ点において第４図図示のパルスが発生したと寸れば、
このパルスはインバータ１１で反転されてＢ点に現われ
、さらにインバータ１２で反転されて０点に現われるが
、ローパスフィルタ１５により吸収され、破線で示した
ようなパルスが再びＡ点に現われることはない。すなわ
ち、ハイカットがされ、発振が防止されたことになる。
Ａ点において第４図図示のパルスが発生したと寸れば、
このパルスはインバータ１１で反転されてＢ点に現われ
、さらにインバータ１２で反転されて０点に現われるが
、ローパスフィルタ１５により吸収され、破線で示した
ようなパルスが再びＡ点に現われることはない。すなわ
ち、ハイカットがされ、発振が防止されたことになる。
第５図はＤ入力の立下りに伴いＡ点に負のパルスが発生
した様子を示している。このパルスはＢ点、０点と順次
伝播していき、このパルスに続く正側パルスも伝播して
いくが、ローパスフィルタ１５を通過する都度パルス幅
が減少し、短時間のうちにＡ点に発振パルスが現われな
い状態となって、Ａ点での出力は安定する。
した様子を示している。このパルスはＢ点、０点と順次
伝播していき、このパルスに続く正側パルスも伝播して
いくが、ローパスフィルタ１５を通過する都度パルス幅
が減少し、短時間のうちにＡ点に発振パルスが現われな
い状態となって、Ａ点での出力は安定する。
第６図は本発明の他の実施例を示づ一回路図であって、
ラッチ回路を構成する２つのインバータ１１．１２およ
び２つの転送ゲート１３．１４は第１図の場合と同様で
あるが、ローパスフィルタとしてＡ点および０点の信号
を入力するＮＡＮＤゲート１６およびその出力を反転す
るインバータ１７を設けている。このような構成では、
ラッチ回路を構成する２つのインバータ１１．１２が第
２図における２つのインバータ２１．２２に相当するこ
とになり、素子の兼用により全体としての素子数を減少
させることが可能となる。
ラッチ回路を構成する２つのインバータ１１．１２およ
び２つの転送ゲート１３．１４は第１図の場合と同様で
あるが、ローパスフィルタとしてＡ点および０点の信号
を入力するＮＡＮＤゲート１６およびその出力を反転す
るインバータ１７を設けている。このような構成では、
ラッチ回路を構成する２つのインバータ１１．１２が第
２図における２つのインバータ２１．２２に相当するこ
とになり、素子の兼用により全体としての素子数を減少
させることが可能となる。
第７図は第６図における発振防止作用を示すタイミング
チャートであって、Ｄ入力の立上りとクロックφの立下
りが時間的に近接して生じたことにより発生したＡ点に
おけるパルスはインバータ１１および１２で遅延されな
がら０点まで伝播するが、Ａ点と０点が共にハイとはな
らないため、ＮＡＮＤゲート１６よりは先へ伝播Ｖず、
発振が防止される。
チャートであって、Ｄ入力の立上りとクロックφの立下
りが時間的に近接して生じたことにより発生したＡ点に
おけるパルスはインバータ１１および１２で遅延されな
がら０点まで伝播するが、Ａ点と０点が共にハイとはな
らないため、ＮＡＮＤゲート１６よりは先へ伝播Ｖず、
発振が防止される。
第８図は第６図と類似した実施例を示す回路図であって
、第６図のＮＡＮＯゲート１６をＮＯＲグー１−１８に
変えたものである。この実施例でもラッチ回路を構成す
る２つのインバータ１１および１２をローパスフィルタ
のＵ延形成に兼用しており、素子数の減少を図ることが
できる。
、第６図のＮＡＮＯゲート１６をＮＯＲグー１−１８に
変えたものである。この実施例でもラッチ回路を構成す
る２つのインバータ１１および１２をローパスフィルタ
のＵ延形成に兼用しており、素子数の減少を図ることが
できる。
第９図は第８図に示した回路の動作を示すタイミングチ
ャートであり、Ｄ入力がＨからしへ低下した際にＡ点に
生じたパルスがインバータ１１および１２とＮＯＲゲー
ト１８により伝播を阻止され、動作の早１１安定化が可
能となる。
ャートであり、Ｄ入力がＨからしへ低下した際にＡ点に
生じたパルスがインバータ１１および１２とＮＯＲゲー
ト１８により伝播を阻止され、動作の早１１安定化が可
能となる。
第１０図は本発明の他の実施例を示す回路図であって、
２つのラッチ回路の一方が他方の出力により拘束される
マスタースレーブ型のラッチ回路を示している。このラ
ッチ回路はマスタラッチ４０のＱ出力がスレーブラッチ
５０のＤ入力となっており、両ラッチはそれぞれ２つの
インバータ４１．４２および５１．５２と２つの転送ゲ
ート４３．４４および５３．５４を有しており、マスタ
側のインバータ４２と転送ゲート４４の間にはローパス
フィルタ４５が設けられている。
２つのラッチ回路の一方が他方の出力により拘束される
マスタースレーブ型のラッチ回路を示している。このラ
ッチ回路はマスタラッチ４０のＱ出力がスレーブラッチ
５０のＤ入力となっており、両ラッチはそれぞれ２つの
インバータ４１．４２および５１．５２と２つの転送ゲ
ート４３．４４および５３．５４を有しており、マスタ
側のインバータ４２と転送ゲート４４の間にはローパス
フィルタ４５が設けられている。
このようなラッチ回路ではマスタラッチにおいて発生し
た微小パルスがＯ−バスフィルタによりカットされ安定
したＱ出力によりスレーブラッチが作動することになる
。したがって、マスタースレーブ動作を確実化すること
ができる。なお、第１０図の実施例ではスレーブ側のラ
ッチにはローパスフィルタだ設けられていないが、必要
に応じ、インバータ５２ど転送ゲート５４との間に同様
にローパスフィルタを設けるようにしてもよい。
た微小パルスがＯ−バスフィルタによりカットされ安定
したＱ出力によりスレーブラッチが作動することになる
。したがって、マスタースレーブ動作を確実化すること
ができる。なお、第１０図の実施例ではスレーブ側のラ
ッチにはローパスフィルタだ設けられていないが、必要
に応じ、インバータ５２ど転送ゲート５４との間に同様
にローパスフィルタを設けるようにしてもよい。
以上の実施例においては、インバータを２個直列接続し
たものを基本とするラッチ回路を想定しているが、２個
に限ることなく偶数個であれば良く、また使用する論理
ゲートも反転を含むものであればよく、ＮＡＮＤやＮＯ
Ｒを適宜使用することができる。
たものを基本とするラッチ回路を想定しているが、２個
に限ることなく偶数個であれば良く、また使用する論理
ゲートも反転を含むものであればよく、ＮＡＮＤやＮＯ
Ｒを適宜使用することができる。
第１１図は本発明のさらに他の実施例を示ずもので第１
３図に示したＤフリップフロラフ回路に本発明を適用し
たものである。直列に閉ループを接続された２つのＮＡ
ＮＤゲート６１および６２により構成され、ＮＡＮＤゲ
ート６１にはセット入力、ＮＡＮＤゲート６２にはリセ
ット入力を有するＲＳフリップフＯツブ６０の動作をＤ
入力の値で制御するように２つのＮＡＮＤゲート６４お
よび６５を設け、ＮΔＮＤゲート６４の入力をデータと
クロックに、ＮＡＮＤゲート６５をクロックとＮＡＮＤ
ゲート６４の出力としたＤフリップ７０ツブにおいて、
ＮＡＮＤゲート６２の出力をフィルタ回路６３を通して
ＮΔＮＤゲート６１に入力するようにしている。
３図に示したＤフリップフロラフ回路に本発明を適用し
たものである。直列に閉ループを接続された２つのＮＡ
ＮＤゲート６１および６２により構成され、ＮＡＮＤゲ
ート６１にはセット入力、ＮＡＮＤゲート６２にはリセ
ット入力を有するＲＳフリップフＯツブ６０の動作をＤ
入力の値で制御するように２つのＮＡＮＤゲート６４お
よび６５を設け、ＮΔＮＤゲート６４の入力をデータと
クロックに、ＮＡＮＤゲート６５をクロックとＮＡＮＤ
ゲート６４の出力としたＤフリップ７０ツブにおいて、
ＮＡＮＤゲート６２の出力をフィルタ回路６３を通して
ＮΔＮＤゲート６１に入力するようにしている。
この回路における動作は第１２図のタイミングチャート
として示されており、クロックＯＫの立下り時の直前に
データが立上がったとすると、Δ点には負のパルスがＩ
察される。ここでもしフィルタ６３がないどすれば、Ａ
点の負パルスが２つのＮＡＮＤ回路を次々に伝播して状
態の反転が続くため、発振が生ずる。
として示されており、クロックＯＫの立下り時の直前に
データが立上がったとすると、Δ点には負のパルスがＩ
察される。ここでもしフィルタ６３がないどすれば、Ａ
点の負パルスが２つのＮＡＮＤ回路を次々に伝播して状
態の反転が続くため、発振が生ずる。
これに対し、フィルタ６３をＮＡＮＤ回路６２と６１の
間に挿入した場合にはパルスはＣ点通過後吸収され、Ｑ
出力としては現われない。
間に挿入した場合にはパルスはＣ点通過後吸収され、Ｑ
出力としては現われない。
この場合フィルタ６３としては第２図に示したＮＡＮＤ
形フィルタあるいは第３図に示したＮ。
形フィルタあるいは第３図に示したＮ。
Ｒ形フィルタ等を使用することができる。
（発明の効果〕
以上実施例にもとづいて詳述したように、本発明によれ
ば、データ保持のための閉ループ回路内にクロック発生
から通常のデータ安定までの時間より短周期のパルスを
除去するためのフィルタ手段を設けているので、データ
とクロックがほぼ同時に変化することにより発生する短
周期パルスがループ状に伝播せず、発掘を防止してメタ
ステーブル現象を防止することができる。これにより回
路動作の早期安定化が可能となる。
ば、データ保持のための閉ループ回路内にクロック発生
から通常のデータ安定までの時間より短周期のパルスを
除去するためのフィルタ手段を設けているので、データ
とクロックがほぼ同時に変化することにより発生する短
周期パルスがループ状に伝播せず、発掘を防止してメタ
ステーブル現象を防止することができる。これにより回
路動作の早期安定化が可能となる。
第１図は本発明の一実施例を示す回路図、第２図および
第３図は本発明において使用されるローパスフィルタの
例をそれぞれ示す回路図、第４図および第５図は第１図
の実施例の動作を承りタイミングチャート、第６図は本
発明の他の実施例を示す回路図、第７図はその動作を示
すタイミングチャート、第８図は本発明の他の実施例を
示す回路図、第９図はその動作を示すタイミングチャー
ト、第１０図は本発明をマスタースレーブラッチ回路に
適用した実施例を示す回路図、第１１図は本発明をＤラ
ッチ回路に適用した実施例を示す回路図、第１２図はそ
の動作を示すタイミングチャート、第１３図は典型的な
りラッチ回路を示す回路図である。 １１．１２．２１．２２．３１，３２．４１゜４２．５
１．５２・・・インバータ、１３．１４゜４３．４４，
５３．５４・・・転送ゲート、１５゜４５．６３・・・
ローパスフィルタ。 出願人代理人 佐 藤 −雄 第 １ 図 第２ 図 列３ 図 第６ 図 妬７ 図 Ｏ覧 く の ０Ｏ亀
く の ０第８図 躬９図 第１０図 躬１３図 ０ Ｘ ！ ＜ｏＱｌ（ｙ
第３図は本発明において使用されるローパスフィルタの
例をそれぞれ示す回路図、第４図および第５図は第１図
の実施例の動作を承りタイミングチャート、第６図は本
発明の他の実施例を示す回路図、第７図はその動作を示
すタイミングチャート、第８図は本発明の他の実施例を
示す回路図、第９図はその動作を示すタイミングチャー
ト、第１０図は本発明をマスタースレーブラッチ回路に
適用した実施例を示す回路図、第１１図は本発明をＤラ
ッチ回路に適用した実施例を示す回路図、第１２図はそ
の動作を示すタイミングチャート、第１３図は典型的な
りラッチ回路を示す回路図である。 １１．１２．２１．２２．３１，３２．４１゜４２．５
１．５２・・・インバータ、１３．１４゜４３．４４，
５３．５４・・・転送ゲート、１５゜４５．６３・・・
ローパスフィルタ。 出願人代理人 佐 藤 −雄 第 １ 図 第２ 図 列３ 図 第６ 図 妬７ 図 Ｏ覧 く の ０Ｏ亀
く の ０第８図 躬９図 第１０図 躬１３図 ０ Ｘ ！ ＜ｏＱｌ（ｙ
Claims (1)
- 【特許請求の範囲】 １、クロック信号を入力し、このクロック信号入力時に
存在していたデータを取込み、次のクロック信号が与え
られるまでこのデータを保持する、偶数段の論理ゲート
の直列接続により閉ループ回路が形成されたデータ保持
手段と、 前記クロック発生から通常のデータ安定までの時間より
短い周期のパルスを前記閉ループ回路から除去するフィ
ルタ手段とを備えたラッチ回路。 ２、データの取込みが、クロック信号により導通制御さ
れる転送ゲートを介して行なわれる特許請求の範囲第１
項記載のラッチ回路。 ３、フィルタ手段が低域通過フィルタである特許請求の
範囲第１項記載のラッチ回路。 ４、低域通過フィルタが偶数段のインバータと、このイ
ンバータの入力信号と出力信号を共に入力するナンドゲ
ートまたはノアゲートとを含むことを特徴とする特許請
求の範囲第３項記載のラッチ回路。 ５、クロック信号を入力し、このクロック信号入力時に
存在していたデータを取込み、次のクロック信号が与え
られるまでこのデータを保持する偶数段の論理ゲートの
直列接続により閉ループが形成されたデータ保持手段を
複数段直列接続して先頭段をマスタ、後続段をスレーブ
とし、前記クロック発生から通常のデータ安定までの時
間より短い周期のパルスを前記閉ループ回路から除去す
るフィルタ手段を前記直列接続された保持手段の少なく
とも前記マスタ段に備えたラッチ回路。 ６、データの取込みが、クロック信号により導通制御さ
れる転送ゲートを介して行なわれる特許請求の範囲第５
項記載のラッチ回路。 ７、フィルタ手段が低域通過フィルタである特許請求の
範囲第５項記載のラッチ回路。 ８、低域通過フィルタが偶数段のインバータと、このイ
ンバータの入力信号と出力信号を共に入力するナンドゲ
ートまたはノアゲートとを含むことを特徴とする特許請
求の範囲第７項記載のラッチ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202973A JPS6359212A (ja) | 1986-08-29 | 1986-08-29 | ラツチ回路 |
| EP88102998A EP0330707A1 (en) | 1986-08-29 | 1988-02-29 | Latch circuit |
| US07/744,835 US5187385A (en) | 1986-08-29 | 1991-08-13 | Latch circuit including filter for metastable prevention |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202973A JPS6359212A (ja) | 1986-08-29 | 1986-08-29 | ラツチ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11323089A Division JPH0249076A (ja) | 1989-05-02 | 1989-05-02 | メタリック塗料 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6359212A true JPS6359212A (ja) | 1988-03-15 |
Family
ID=16466223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202973A Pending JPS6359212A (ja) | 1986-08-29 | 1986-08-29 | ラツチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0330707A1 (ja) |
| JP (1) | JPS6359212A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002543732A (ja) * | 1999-04-30 | 2002-12-17 | モーセッド・テクノロジーズ・インコーポレイテッド | 周波数逓倍遅延ロックループ |
| JP2007267096A (ja) * | 2006-03-29 | 2007-10-11 | Ntt Electornics Corp | 信号伝達回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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