JPH02203611A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH02203611A JPH02203611A JP1024187A JP2418789A JPH02203611A JP H02203611 A JPH02203611 A JP H02203611A JP 1024187 A JP1024187 A JP 1024187A JP 2418789 A JP2418789 A JP 2418789A JP H02203611 A JPH02203611 A JP H02203611A
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- JP
- Japan
- Prior art keywords
- output
- data
- circuit
- clock
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 abstract description 8
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、制御信号のエツジによってデータをラッチす
るフリップフロップ回路に関するものである。
るフリップフロップ回路に関するものである。
従来の技術
従来の制御信号（以後クロックと略す）の立ち上りで入
力データをラッチするフリップフロップ回路を０ＭＯ８
で実現する場合の回路の一例を第３図に、その動作タイ
ミングを第４図に示す。第３図、第４図に示すように、
クロック人力３２が立ち下った状態でトランスフ１−ゲ
ー）Ｃ２１、Ｃ２４が導通し、トランスフ１ゲー）Ｃ２
２、Ｃ２３が非導通となる。立ち上がった状態でトラン
スファーゲートＣ２２、Ｃ２３が導通し、トランスファ
ーゲートＣ２１，Ｃ２４が非導通となる。クロック人力
３２が立ち下った状態で、外部からの入力データＤｉｎ
３１をインバータ１ｎＶ２１でうけインバータ１ｎｖ２
２に出力し、インバータ１ｎｖ２＋及び１ｎｖ２２の出
力を確定させておく。次にクロックを立ち上げ、インバ
ータ１ｎｖ２１とインバータ１ｎｖ２２が閉ループを構
成した入力データをラッチし、その反転出力をインバー
タ１ｎｖ２３に出力することにより、インバータ１ｎｖ
２３および１ｎｖ２４の出力を確定させ、出力用バッフ
ァー１ｎｖ２５によりデータを出力端子３３へ出力する
。
力データをラッチするフリップフロップ回路を０ＭＯ８
で実現する場合の回路の一例を第３図に、その動作タイ
ミングを第４図に示す。第３図、第４図に示すように、
クロック人力３２が立ち下った状態でトランスフ１−ゲ
ー）Ｃ２１、Ｃ２４が導通し、トランスフ１ゲー）Ｃ２
２、Ｃ２３が非導通となる。立ち上がった状態でトラン
スファーゲートＣ２２、Ｃ２３が導通し、トランスファ
ーゲートＣ２１，Ｃ２４が非導通となる。クロック人力
３２が立ち下った状態で、外部からの入力データＤｉｎ
３１をインバータ１ｎＶ２１でうけインバータ１ｎｖ２
２に出力し、インバータ１ｎｖ２＋及び１ｎｖ２２の出
力を確定させておく。次にクロックを立ち上げ、インバ
ータ１ｎｖ２１とインバータ１ｎｖ２２が閉ループを構
成した入力データをラッチし、その反転出力をインバー
タ１ｎｖ２３に出力することにより、インバータ１ｎｖ
２３および１ｎｖ２４の出力を確定させ、出力用バッフ
ァー１ｎｖ２５によりデータを出力端子３３へ出力する
。
次にクロック人力３２が立ち下ると、インバータ１ｎｖ
２３と１ｎｖ２４で閉ループを構成して、前記確認して
いた反転データをラッチし、インバータ１ｎｖ２１と１
ｎｖ２２は次のデータの入力まち状態となる以上説明し
たような動作で、クロックの立ち上りでデータをラッチ
するフリップフロップを構成していた。
２３と１ｎｖ２４で閉ループを構成して、前記確認して
いた反転データをラッチし、インバータ１ｎｖ２１と１
ｎｖ２２は次のデータの入力まち状態となる以上説明し
たような動作で、クロックの立ち上りでデータをラッチ
するフリップフロップを構成していた。
発明が解決しようとする課題
このような従来の回路では、入力データがクロックに対
して、トランスファーゲート１個と、インバータ２個分
の遅延時間（以後セットアツプタイムと呼ぶ）より早（
入力される必要があるため、データとクロックの立ち上
がりがほぼ同じタイミングで入力される場合クロックを
遅延させる必要があり、データの出力が遅れていた。
して、トランスファーゲート１個と、インバータ２個分
の遅延時間（以後セットアツプタイムと呼ぶ）より早（
入力される必要があるため、データとクロックの立ち上
がりがほぼ同じタイミングで入力される場合クロックを
遅延させる必要があり、データの出力が遅れていた。
課題を解決するための手段
本発明は前記問題点を解決するため、クロックの立ち上
りによって入力データをラッチするフリップフロップに
関して、クロックのエツジから、適当な時間幅をもつパ
ルスを発生する回路と、入力データをラッチする回路と
、入力データと、ラッチ回路からの出力とを切り換える
出力回路を設け、クロックの立ち上がりによって発生し
たパルスの期間によって、出力を切り換える構成とした
ものである。
りによって入力データをラッチするフリップフロップに
関して、クロックのエツジから、適当な時間幅をもつパ
ルスを発生する回路と、入力データをラッチする回路と
、入力データと、ラッチ回路からの出力とを切り換える
出力回路を設け、クロックの立ち上がりによって発生し
たパルスの期間によって、出力を切り換える構成とした
ものである。
作用
本発明は前記した構成により、クロックの立ち上がりに
よって、まず出力を入力データに切り換え、セットアツ
プタイムを保償して、その後、出力をラッチしたデータ
に切り換えることで、セットアツプタイムを保償しつつ
高速なデータ出力を可能としている。
よって、まず出力を入力データに切り換え、セットアツ
プタイムを保償して、その後、出力をラッチしたデータ
に切り換えることで、セットアツプタイムを保償しつつ
高速なデータ出力を可能としている。
実施例
第１図は本発明のフリップフロップ回路の一実施例を示
す回路図である。第２図は、第１図の一実例の動作を説
明するタイミング図である。第１図および第２図を用い
て動作説明を行う。１は遅延回路である。遅延時間は、
入力データＤｉｎ２と、クロック３の入力タイミングに
より決定される。本実施例では、クロック３の立ち上が
りで入力データＤｉｎ２をラッチするフリップフロップ
であり、クロック３の立ち上りと入力データＤｉｎ２が
同じタイミングの場合について説明する。
す回路図である。第２図は、第１図の一実例の動作を説
明するタイミング図である。第１図および第２図を用い
て動作説明を行う。１は遅延回路である。遅延時間は、
入力データＤｉｎ２と、クロック３の入力タイミングに
より決定される。本実施例では、クロック３の立ち上が
りで入力データＤｉｎ２をラッチするフリップフロップ
であり、クロック３の立ち上りと入力データＤｉｎ２が
同じタイミングの場合について説明する。
まずクロック３の立ち下がった状態では、第２図に示す
ようにトランスファーゲートＣ１，Ｃ４、Ｃ５は導通、
トランスファーゲートＣ２、Ｃ３、ＣＢは非導通となっ
ている。クロック３が立ち上るとＮＡＮＤゲートグーＮ
Ｄ １の出力およびインバータ１ｎｖ７の出力によりト
ランスファーゲートＣ，が非導通、Ｃ６が導通となり、
入力データＤｉｎ２をバッファｂｕｆ １より出力端子
４へ出力する。同時に確定した外部からの入力データＤ
ｉｎ２は、インバータ１ｎｖ１． １ｎｖ２の出力を確
定させる。
ようにトランスファーゲートＣ１，Ｃ４、Ｃ５は導通、
トランスファーゲートＣ２、Ｃ３、ＣＢは非導通となっ
ている。クロック３が立ち上るとＮＡＮＤゲートグーＮ
Ｄ １の出力およびインバータ１ｎｖ７の出力によりト
ランスファーゲートＣ，が非導通、Ｃ６が導通となり、
入力データＤｉｎ２をバッファｂｕｆ １より出力端子
４へ出力する。同時に確定した外部からの入力データＤ
ｉｎ２は、インバータ１ｎｖ１． １ｎｖ２の出力を確
定させる。
次に、クロック３の立ち上りから遅延回路１の遅延時間
経過後に制御信号５．６が反転しトランスファーゲート
（ａ、Ｃ３が導通、ＣＩ、Ｃ４が非導通となり、入力デ
ータＤｉｎ２をインバータ１ｎｖｌ、ｔｎｖ２によりラ
ッチし、１ｎｖ３．１ｎｖ４の出力を確定する。また制
御信号５が反転すると、ＮＡＮＤＩの出力により制御信
号７．８が反転し、トランスファーゲートａＳが導通Ｃ
６が非導通となり、前記インバータ１ｎｖｌ、 １ｎｖ
２でラッチしたデータをｂｕｒ １により出力端子４へ
出力する、クロック３が立ち下ると、トランスファーゲ
ートｃ１１Ｃ４が導通、モ、Ｃ３が非導通となり、イン
バータｉとり込み状態になる。
経過後に制御信号５．６が反転しトランスファーゲート
（ａ、Ｃ３が導通、ＣＩ、Ｃ４が非導通となり、入力デ
ータＤｉｎ２をインバータ１ｎｖｌ、ｔｎｖ２によりラ
ッチし、１ｎｖ３．１ｎｖ４の出力を確定する。また制
御信号５が反転すると、ＮＡＮＤＩの出力により制御信
号７．８が反転し、トランスファーゲートａＳが導通Ｃ
６が非導通となり、前記インバータ１ｎｖｌ、 １ｎｖ
２でラッチしたデータをｂｕｒ １により出力端子４へ
出力する、クロック３が立ち下ると、トランスファーゲ
ートｃ１１Ｃ４が導通、モ、Ｃ３が非導通となり、イン
バータｉとり込み状態になる。
発明の効果
以上述べてきたように本発明によれば、入力データのタ
イミングが、クロックと同程度のタイミングで入力され
る場合でも、データの出力を遅延させず、セットアツプ
タイム零のフリップフロップを構成でき、高速の順序回
路を構成するうえで、有用である。
イミングが、クロックと同程度のタイミングで入力され
る場合でも、データの出力を遅延させず、セットアツプ
タイム零のフリップフロップを構成でき、高速の順序回
路を構成するうえで、有用である。
第１図は本発明の一実施例におけるフリップツブの回路
図、第４図は同従来例を説明するタイミング図である。 １・・・・遅延回路、１ｎｖｌ〜７・・・・インバータ
、０１〜Ｃａ・・・・トランスファーグー）、ｂｕｆｆ
・・・・バッフｙ−ＮＡＮＤ１＝＝ＮＡＮＤ回路、 １
ｎＶ２５〜２７・・・・インバータ、Ｃ２Ｉ〜２４・・
・・トランスファーグー ト。 代理人の氏名 弁理士 栗野重孝 他１名第 図 第 図 １ｎｖ２５０田カ
図、第４図は同従来例を説明するタイミング図である。 １・・・・遅延回路、１ｎｖｌ〜７・・・・インバータ
、０１〜Ｃａ・・・・トランスファーグー）、ｂｕｆｆ
・・・・バッフｙ−ＮＡＮＤ１＝＝ＮＡＮＤ回路、 １
ｎＶ２５〜２７・・・・インバータ、Ｃ２Ｉ〜２４・・
・・トランスファーグー ト。 代理人の氏名 弁理士 栗野重孝 他１名第 図 第 図 １ｎｖ２５０田カ
Claims (1)
- 外部から与えられた制御信号のエッジのタイミングで外
部からのデータをラッチするフリップフロップ回路にお
いて、前記外部からの制御信号のエッジから、適当な時
間幅を持つパルスを発生する回路と、前記外部からのデ
ータをラッチするラッチ回路と、前記外部回路からのデ
ータと、前記ラッチ回路の出力を切り換える切換回路と
を備えたことを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024187A JPH02203611A (ja) | 1989-02-02 | 1989-02-02 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024187A JPH02203611A (ja) | 1989-02-02 | 1989-02-02 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02203611A true JPH02203611A (ja) | 1990-08-13 |
Family
ID=12131326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024187A Pending JPH02203611A (ja) | 1989-02-02 | 1989-02-02 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02203611A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648931A (en) * | 1994-06-27 | 1997-07-15 | Nec Corporation | High speed synchronous logic data latch apparatus |
| US6356508B1 (en) | 1999-11-30 | 2002-03-12 | Sharp Kabushiki Kaisha | Semiconductor storage device |
-
1989
- 1989-02-02 JP JP1024187A patent/JPH02203611A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648931A (en) * | 1994-06-27 | 1997-07-15 | Nec Corporation | High speed synchronous logic data latch apparatus |
| US6356508B1 (en) | 1999-11-30 | 2002-03-12 | Sharp Kabushiki Kaisha | Semiconductor storage device |
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