KR100202648B1

KR100202648B1 - 신호충돌 방지회로

Info

Publication number: KR100202648B1
Application number: KR1019950070184A
Authority: KR
Inventors: 김낙중
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-31
Filing date: 1995-12-31
Publication date: 1999-06-15
Also published as: KR970049544A

Abstract

본 발명은 신호충돌 방지 회로에 관한 것으로, 특히 지연된 인에이블 신호가 서로 오버랩 되는 것을 방지하고, 지연된 후에도 원래의 데이터를 유지하여 출력할 수 있는 데이터 보존을 위한 신호충돌 방지회로에 관한 것이다. 따라서, 본 발명은 출력 인에이블 신호(OE1, OE2)를 지연하는 제1, 2 지연소자(DEL1, DEL2)및 그 지연소자(DEL1, DEL2)의 출력신호를 반전하는 인버터(INV1, INV2)와, 상기 출력 인에이블 신호(OE1, OE2), 상기 지연소자(DEL1, DEL2)의 출력신호 및 상기 제1, 2 인버터(INV1, INV2)의 출력신호를 각기 오아 조합하는 제1, 2 오아 게이트(OR1, OR2)와 상기 제1, 2 지연소자(DEL1, DEL2)의 출력신호를 오아 조합하는 제3 오아 게이트(OR3)와, 상기 제3 오아 게이트(OR3)의 출력신호를 클럭신호(CX)와 앤드 조합하는 앤드게이트(AND1)와, 입력신호(IN1, IN2)를 입력받아 순차로 저장하고 순차로 출력하는 선입선출 램(1, 2)과, 상기 선입선출 램(1, 2)의 출력신호를 입력받고 상기 앤드게이트(AND1)의 출력신호에 의해 클럭제어를 받아 출력하는 디 플립플롭(FF1, FF2)과 상기 디 플립플롭(FF1, FF2)의 출력신호를 상기 제1, 2 오아 게이트(OR1, OR2)의 출력신호에 의해 인에이블제어를 받아 출력하는 버퍼(BUF1, BUF2)로 구성한 것으로 지연소자로 지연된 신호들이 완전 오버랩 되는지를 검출하고, 오버랩 검출시에 선입선출 램 및 디 플립플롭에 의해 데이터 전송을 보류한 후, 오버랩 상태를 벗어나게 될 때 원래의 데이터를 전송하므로, 데이터를 소실하지 않고 정확한 데이터를 전송할 수 있는 효과가 있다.

Description

신호충돌 방지회로

제1도는 일반적인 신호충돌 방지회로도.

제2도는 제1도에 대한 타이밍도.

제3도는 본 발명의 신호충돌 방지회로도.

제4도는 제3도에 대한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

DEL1, DEL2 : 지연소자 OR1, OR2, OR3, OR4 : 오아 게이트

BUF1, BUF2 : 버퍼 AND1, AND2 : 앤드 게이트

1,2 : 선입선출 램

본 발명은 신호충돌 방지 회로에 관한 것으로, 특히 지연된 인에블 신호가 서로 오버랩 되는 것을 방지하고, 지연된 후에도 원래의 데이터를 유지하여 출력할 수 있는 데이터 보존을 위한 신호충돌 방지회로에 관한 것이다.

제1도는 일반적인 신호출동 방지회로도로서, 이에 도시된 바와 같이 출력 인에이블 신호(OE1, OE2)는 각각의 지연소자(DEL1, DEL2)에 인가되는 동시에 각각의 오아 게이트(OR1, OR2)에 인가되고, 지연소자(DEL1)에 의해 지연된 출력 인에이블 신호(DOE1)는 오아 게이트(OR2)에 인가되는 동시에 인버터(INV2)를 통해 오아 게이트(OR1)에 인가되고, 지연소자(DEL2)에 의해 지연된 출력 인에이블 신호(DOE2)는 오아 게이트(OR2)에 인가되는 동시에 인버터(INV2)를 통해 오아 게이트(OR1)에 인가되며, 상기 오아 게이트(OR1, OR2)로부터의 출력은 입력신호(IN1, IN2)가 출력단(OUT)으로 출력되는 버퍼(BUF1, BUF2)의 인에이블제어신호로 인가되도록 구성된 것으로, 이와 같이 구성된 종래 회로의 작용을 제2도이 파형도를 참조하여 설명하면 다음과 같다.

저전위의 출력 인에이블 신호(OE1)가 제2도의 (b)와 같이 입력되면, 그 출력 인에이블 신호(OE1)는 지연소자(DEL1)에서 제2도의 (c)와 같이 소정지연시간(td1) 지연되어 출력되고, 그 지연된 출력 인에이블 신호(DOE1)는 인버터(INV1)를 통해 반전된다.

또한, 저전위의 출력 인에이블 신호(OE2)가 상기 출력 인에이블 신호(OE1)가 고전위로 된 후, 제2도의 (f)와 같이 입력되면, 그 출력 인에이블 신호(OE2)가 지연소자(DEL2)에서 제2도의 (g)와 같이 소정지연시간(td2)지연되어 출력되고, 이 지연된 출력 인에이블 신호(DOE2)는 인버터(INV2)를 통해 반전된다.

따라서, 상기 출력 인에이블 신호(DOE2), 지연된 출력 인에이블 신호(DOE1)및 지연된 반전 출력 인에이블 신호(DOE2)가 오아 게이트(OR1)에서 오아조합 되므로, 그 오아 게이트(OR1)에서는 제2도의 (d)와 같이 저전위신호가 출력되어 버퍼(BUF1)를 인에이블 시키고, 이에 따라 제2도의 (a)와 같이 입력되는 고전위의 입력신호(IN1)가 그 버퍼(BUF1)를 제2도의 (i)와 같이 통해 출력된다.

한편, 상기 출력 인에이블 신호(OE2), 지연된 출력 인에이블 신호(OE2)및 지연된 반전 출력 인에이블 신호(DOE1)가 오아 게이트(OR2)에서 오아조합 되므로, 그 오아 게이트(OR2)에서는 제2도의 (h)와 같이 저전위신호가 출력되어 버퍼(BUF2)를 인에이블 시키고, 이에 따라 제2도의 (e)와 같이 입력되는 저전위의 입력신호(IN2)가 그 버퍼(BUF2)를 통해 제2도의 (i)와 같이 통해 출력된다.

그런데, 제2도의 (d)및 (g)의 파형으로부터 알 수 있는 바와 같이 오아 게이트(OR1)에서 고전위신호가 출력된 후, 소정의 시간차(t_g)동안 오아 게이트(OR2)에서도 고전위신호가 출력되는 상태를 유지하므로, 그 시간차(t_g)동안 버퍼(BUF1, BUF2)가 모두 인에이블 되지 않아 신호충돌을 방지하게 된다.

여기서, 지연소자(DEL1)의 지연시간(td1)은 제2도의 (d), (g)와 같이 신호이 전달지연시간(tpd1)보다 크거나 같고, 지연소자(DEL2)의 지연시간(td2)보다 크거나 같게 된다.

이와같이 일반적인 신호충돌 방지회로에 있어서는 출력 인에이블 신호를 지연시켜도 완전 오버랩 될 때 출력단은 플로우팅(floating)되어 원래의 데이터를 소손시키고, 지연시간 동안 데이터를 저장하지 않음으로써 지연된 후 다른 데이터를 출력하게 되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 출력 인에이블 신호를 지연한 출력 인에이블 신호가 오버랩 되는지를 검출하는 로직을 부가하여, 그 오버랩 검출시에 선입선출 램(FIFO RAM)에 의해 데이터 전송을 보류한 후, 오버랩을 벗어날 때 원래의 데이터가 전송되도록 하는 데이터 보존을 위한 신호충돌 방지회로를 제공함에 그 목적이 있다.

이와같은 목적을 달성하기 위한 본 발명 신호충돌 방지회로의 구성은, 출력 인에이블 신호를 지연하는 복수개의 지연소자와 ; 상기 지연소자의 출력신호를 반전하는 복수개의 인버터와; 상기 출력 인에이블 신호, 상기 지연소자의 출력신호 및 상기 인버터의 출력신호를 각기 오아 조합하는 제1, 2 오아 게이트와 ; 상기 지연소자의 출력신호를 오아 조합하는 제3 오아게이트와 ; 상기 제3 오아게이트의 출력신호를 클럭신호(CX)와 앤드 조합하는 앤드게이트와 ; 입력신호를 입력받아 순차로 저장하고 순차로 출력하는 복수개의 선입선출 램과 ; 상기 선입선출 램의 출력신호를 입력받고 상기 앤드게이트의 출력신호에 의해 클럭제어를 받아 출력하는 복수개의 디 플립플롭과, 상기 디 플립플롭의 출력신호를 상기 오아 게이트의 출력신호에 의해 인에이블제어를 받아 출력하는 버퍼로 구성한 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제3도는 본 발명 신호충돌 방지 회로도로서, 이에 도시한 바와 같이 출력 인에이블 신호(OE1, OE2)가 제1, 2 오아 게이트(OR1, OR2)의 일측 입력단자에 각기 인가됨과 아울러 제1, 2 지연소자(DEL1, DEL2)를 각기 통한 후, 상기 제1, 2 오아 게이트(OR1, OR2)이 타측 입력단자에 각기 인가되고, 제1, 2 인버터(INV1, INV2)를 각기 통해 상기 제1, 2 오아 게이트(OR2, OR1)의 또 다른 입력단자에 각기 인가되게 접속하고, 상기 제1, 2 지연소자(DEL1, DEL2)의 출력단자를 제3 오아 게이트(OR3)의 입력단자에 접속하여 그의 출력단자를 앤드게이트(AND1)의 일측 입력단자에 접속함과 아울러 그의 타측 입력단자에 클럭신호(CX)가 인가되게 접속하며, 입력신호(IN1, IN2)를 각기 입력받는 선입선출 램(1, 2)의 출력단자를 디 플립플롭(FF1, FF2)의 데이터 입력단자(D1, D2)에 접속함과 아울러 상기 앤드게이트(AND1)의 출력단자를 그 디 플립플롭(FF1, FF2)의 클럭단자에 접속하고, 상기 제1, 2 오아 게이트(OR1, OR2)의 출력단자를 버퍼(BUF1, BUF2)의 인에이블 단자에 접속함과 아울러 상기 디 플립플롭(FF1, FF2)의 출력신호(Q1, Q2)가 그 버퍼(BUF1, BUF2)를 각기 통해 출력신호(OUT)로 출력되게 구성된 것으로, 이와같이 구성된 본 발명의 작용 및 효과를 제4도의 파형도를 참조하여 상세히 설명하면 다음과 같다.

출력 인에이블 신호(OE1, OE2)가 제4도의 (c)및 (f)와 같이 입력되면, 그 출력 인에이블 신호(OE1, OE2)는 제1, 2 지연소자(DEL1, DEL2)에서 제4도의 (d) 및 (g)와 같이 소정지연시간(td1, td2) 지연되어 제1, 2 오아 게이트(OR1, OR2)의 타측 입력단자에 각기 인가됨과 아울러 제1, 2 인버터(INV1, INV2)에서 각기 반전되어 상기 제1, 2 오아 게이트(OR1, OR2)의 또 다른 입력단자에 각기 인가된다.

따라서, 상기 종래의 설명에서와 같이 출력 인에이블 신호(OE1) 제1 지연소자(DEL1)의 지연된 출력 인에이블 신호(DOE1)및 제2 인버터(INV2)의 출력신호가 모두 저전위 상태일 때 상기 제1 오아 게이트(OR1)에서 저전위신호가 출력되어 버퍼(BUF1)가 인에이블 상태로 되고, 마찬가지로 동작되어 제2 오아 게이트(OR2)에서 저전위신호가 출력될 때 버퍼(BUF2)는 인에이블 상태로 된다.

그런데, 상기 지연된 출력 인에이블 신호(DOE1, DOE2)가 제4도의 (d), (g)와 같이 완전 오버랩된 상태로 되는 경우에 상기 종래이 설명에서와 가이 입력신호(IN1, IN2)가 버퍼(BUF1, BUF2)에 직접 입력되는 경우에는 출력신호(OUT)가 제4도의 (h)와 같이 본래의 데이터를 거의 상실하고, 플로우팅 상태가 된다.

따라서, 오버랩이 발생될 때 데이터 전송을 보류하고, 지연된 출력 인에이블 신호(DOE1, DOE2)를 더 지연시킴에 따라 오버랩상태를 벗어나게 되는데, 이때 지연시간(td1), (td2)이 서로 같으면 계속 오버랩이 되므로, 그 크기를 다르게 해야 한다.

결국, 제4도의 (i)와 (j)에 되시한 바와 같이 지연된 출력신호 (DOE1, DOE2)를 더 지연시켜 오버랩 상태를 완전히 벗어나면 신호충돌 방지시간(tg)을 제외하고 인에이블 상태에서 원래이 데이터를 출력하게 된다.

즉, 제1, 2 지연소자(DEL1, DEL2)에 의해 지연된 출력 인에이블 신호(DOE1, DOE2)가 모두 저전위 상태일 때 제3 오아 게이트(OR3)에서 저전위신호가 출력되므로, 제4도의 (a)와 같은 클럭신호(CX)에 상관없이 앤드 게이트(AND1)에서 저전위신호가 출력되는 상태를 유지하고, 이에 따라 디 플립플롭(FF1, FF2)은 동작되지 않으므로, 입력신호(IN1, IN2)를 입력받아 저장하는 선입선출 램(1)의 데이터가 전송되지 않는다.

이후, 상기 지연된 출력 인에이블 신호(DOE1, DOE2)가 다시 지연되어 고전이 상태로 되면, 제3 오아 게이트(OR3)에서 고전위신호가, 출력되므로, 제4도의 (a)와 같은 클럭신호(CX)가 앤드 게이트(AND1)를 통해 디 플립플롭(FF1, FF2)의 클럭신호로 인가되고, 이에 따라 상기 지연되기 이전에 선입선출 램(1, 2)에 저장된 원래의 데이터가 그 디 플립플롭(FF1, FF2)를 통해 출력되어 버퍼(BUF1, BUF2)에 입력되므로, 그 버퍼(BUF1, BUF2)의 출력(OUT)은 제4도의 (k)와 같이 플로팅 되지 않고 원래의 데이터가 출력된다.

이상에서 상세히 설명한 바와 같이 본 발명은 지연소자로 지연된 신호들이 완전 오버랩 되는지를 검출하고, 오버랩 검출시에 선입선출 램및 디 플립플롭에 의해 데이터 전송을 보류한 후, 오버랩 상태를 벗어나게 될 때 원래의 데이터를 전송하므로, 데이터를 소실하지 않고 정확한 데이터를 전송할 수 있는 효과가 있다.

Claims

출력 인에이블 신호를 지연하는 복수개의 지연소자와 ; 상기 지연소자의 출력신호를 반전하는 복수개의 인버터와 ; 상기 출력 인에이블 신호, 상기 지연소자의 출력신호 및 상기 인버터의 출력신호를 각기 오아 조합하는 제1, 2 오아 게이트와 ; 상기 지연소자의 출력신호를 오아 조합하는 제3 오아게이트와 ; 상기 제3 오아게이트의 출력신호를 클럭신호(CX)와 앤드 조합하는 앤드게이트와 ; 입력신호를 입력받아 순차로 저장하고 순차로 출력하는 복수개의 선입선출 램과 ; 상기 선입선출 램의 출력신호를 입력받고 상기 앤드게이트의 출력신호에 의해 클럭제어를 받아 출력하는 복수개의 디 플립플롭과, 상기 디 플립플롭의 출력신호를 상기 오아 게이트의 출력신호에 의해 인에이블제어를 받아 출력하는 버퍼로 구성한 것을 특징으로 하는 신호충돌 방지회로.