JPH0220173B2 - - Google Patents

Info

Publication number
JPH0220173B2
JPH0220173B2 JP58251522A JP25152283A JPH0220173B2 JP H0220173 B2 JPH0220173 B2 JP H0220173B2 JP 58251522 A JP58251522 A JP 58251522A JP 25152283 A JP25152283 A JP 25152283A JP H0220173 B2 JPH0220173 B2 JP H0220173B2
Authority
JP
Japan
Prior art keywords
clock
delay
output
circuit
flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58251522A
Other languages
English (en)
Other versions
JPS60143017A (ja
Inventor
Toshiaki Misono
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP58251522A priority Critical patent/JPS60143017A/ja
Priority to DE8484115999T priority patent/DE3481673D1/de
Priority to EP84115999A priority patent/EP0183875B1/en
Priority to US06/685,542 priority patent/US4719365A/en
Publication of JPS60143017A publication Critical patent/JPS60143017A/ja
Publication of JPH0220173B2 publication Critical patent/JPH0220173B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 この発明は２値入力信号を入力してクロツクに
より制御して、その入力２値信号に対して遅延さ
れた出力２値信号を出力するクロツク同期式論理
装置に関する。
＜従来技術＞ 従来パルスなどの遅延回路として第１図に示す
ようにアナログの遅延線を用いたものがあり、こ
のアナログの遅延線による遅延は遅延時間が長く
なる程誤差が大きくなり、かつ周囲温度の影響も
受け易い欠点があつた。
一方第２図に示すように入力端子１１よりのパ
ルス信号を、順次直列に接続されたＤ形フリツプ
フロツプ１1乃至１ｎにクロツク端子１２のクロ
ツクにより制御して取込み、出力端子１３からそ
のクロツク周期のｎ倍程度遅延したパルスを得る
遅延回路がある。つまりクロツク同期式論理回路
により遅延を行う場合がある。この種の遅延回路
においては遅延量を長くしても短かい場合でも最
大遅延誤差は一定である。即ち入力端子１１の入
力パルスのクロツクによる取込む時点がこれら間
の位相差により、入力パルスを直ちに取込む場合
ほぼクロツクの１周期遅れて取込む場合などがあ
り、最大クロツクの１周期の遅延誤差を生じる。
つまり第１図に示したアナログ式の遅延回路に
おいては第３図の線１４として示すようにその遅
延時間が長くなるに従つてこれに比例して誤差が
大きくなるが、第２図に示した同期式論理回路に
よる遅延回路は第３図の線１５に示すように遅延
時間が長い場合でも遅延誤差は一定の値である。
この第２図に示した遅延回路においてその誤差を
小さくするには入力端子１２に与えるクロツクの
周期を小さくすればよいが、フリツプフロツプ１
１乃至１ｎとしての動作速度の速い高価なものを
使用する必要があり、かつその動作速度を上げる
にも限度があり、従つて高い精度の遅延出力を得
ることは困難であつた。
＜発明の概要＞ この発明の目的は出力の遅延誤差が小さく、し
かもそれ程高速度のクロツクや高速動作が可能な
論理回路を必要とせず、従つて遅延回路の場合に
高い遅延精度を容易に得ることができるクロツク
同期式論理装置を提供することにある。
この発明によればクロツク同期式論理回路に入
力される入力２値信号のクロツクに対する位相を
クロツク周期よりも小さい分解能で検出する。こ
の検出状態をクロツク同期式論理回路による遅延
量とほぼ同一量だけ遅延させる。一方クロツク同
期式論理回路の出力２値信号からクロツクの周期
よりも小さな位相差を持つた複数の出力２値信号
を得る。前記遅延された位相検出状態に応じてそ
の異なる位相の出力２値信号から一つを選択して
これをこの装置の出力とする。
＜実施例＞ 第４図はこの発明をクロツク同期式論理回路と
して第２図に示した遅延回路に適用した一例を示
し、クロツク端子１２に与えるクロツクとしては
250MHz、即ちクロツク周期が4nsの場合である。
信号入力端子１１には例えば第５図Ａに示すよう
な入力２値信号が入力され、必要に応じてバツフ
ア回路１６を通じて、Ｄ形フリツプフロツプ１1
乃至１ｎの縦続接続の初段に供給される。端子１
２のクロツクによつてこの入力２値信号は順次取
込まれる。その端子１２に与えるクロツクは例え
ば第５図Ｂに示すように周期Toは先に述べたよ
うに4nsであり、入力２値信号のパルス幅はクロ
ツクの周期Toよりも大きく、かつその前縁でタ
イミングで規定されている。
この発明においては入力２値信号のクロツクに
対する位相をそのクロツクの周期Toよりも高い
精度で検出する。この例においてはクロツク周期
Toの1/4の分解能で検出する場合で、入力２値信
号とクロツクとの位相差φが、０から1nsまでの
間と、また1ns以上から2nsまでの間と、2ns以上
から3nsまでの間と、3ns以上から4nsまでの間と
の四つの位相差領域の何れに属するかを検出す
る。このためバツフア１６の出力はそれぞれ遅延
時間が1ns、2ns、3nsである遅延線１７，１８，
１９をそれぞれ通じてＤ形フリツプフロツプ２
１，２２，２３に供給され、これらＤ形フリツプ
フロツプ２１，２２，２３のトリガ端子には端子
１２よりのクロツクを与えている。
従つてクロツク同期式論理回路２４の初段のフ
リツプフロツプ１1の入力が論理０から論理１に
なつた直後にクロツクが入力されると、この時は
フリツプフロツプ２１，２２，２３はそれぞれ論
理０の状態である。またフリツプフロツプ２１の
入力が論理０より論理１になつた直後に端子１２
のクロツクが立上ると、この時フリツプフロツプ
１1及び２1は論理１となり、フリツプフロツプ２
２，２３は論理０である。またフリツプフロツプ
２２の入力が論理０から１になつた直後にクロツ
クの前縁が立上ると、即ちクロツク位相に対して
入力２値信号が2nsより少し大きいだけ遅れてい
る状態においてはフリツプフロツプ１1，２１，
２２は論理１となり、フリツプフロツプ２３は論
理０となる。更にフリツプフロツプ２３の入力が
１になつた直後にクロツクが入力されると、つま
りクロツクに対して入力２値信号が3nsより少し
大きいだけ遅延している場合においてはフリツプ
フロツプ１1，２１乃至２３は共に論理１となる。
入力２値信号とクロツクとの位相差を四つの領
域に分けたとき、その四つの領域に応じて今述べ
たようにフリツプフロツプ２１乃至２３の出力の
状態が異なり、この関係は第６図に示すような状
態となる。このように遅延回路１７乃至１９、及
びフリツプフロツプ２１乃至２３によつて入力２
値信号のクロツクに対する位相差を検出する位相
検出回路２５が構成される。
このような入力２値信号のクロツクに対する位
相検出状態は、クロツク同期式論理回路２４の遅
延量とほぼ同一遅延量を持つた遅延手段によつて
遅延される。フリツプフロツプ２１乃至２３の三
つの出力をそのまま遅延させてもよいが、その伝
送線の数を少なくするためエンコーダ２６により
符号化する。例えばフリツプフロツプ２１の出力
はアンド回路２７ａへ供給され、フリツプフロツ
プ２２の出力はそのまま出力されると共にインバ
ータ２７ｂを通じてアンド回路２７ａへ供給され
る。アンド回路２７ａの出力はオア回路２７ｃで
フリツプフロツプ２３の出力と論理和をとつて出
力される。必要に応じてこれらエンコーダ２６の
二つの出力を、フリツプフロツプ１2の出力でＤ
形フリツプフロツプ２８，２９に取込んでリタイ
ミングを行い、これら出力をそれぞれ遅延線３
１，３２に供給している。このリタイミング用フ
リツプフロツプ２８，２９の出力は第６図に示す
ように検出した位相の四つの領域の何れかに応じ
て00、01、10、11となる。遅延線３１，３２の遅
延量はクロツク同期式論理回路２４におけるフリ
ツプフロツプ１3乃至１ｎの遅延時間より少し短
かい時間とされる。なお入力２値信号の変化周期
がクロツク同期式論理回路２４における遅延時間
よりも遅い場合は遅延線３１，３２を省略でき
る。
クロツク同期式論理回路２４の出力、即ちフリ
ツプフロツプ１ｎの出力は、先に検出した入力信
号のクロツクに対する位相の検出状態と対応して
遅延される。即ち四つの異なる遅延出力を得るこ
とができるようにされる。フリツプフロツプ１ｎ
の出力はアンドゲート３３乃至３６にそれぞれ供
給され、アンドゲート３３の出力は直接オアゲー
ト３７に供給されるが、アンドゲート３４，３
５，３６の各出力はそれぞれ遅延線３８，３９，
４１を通じてオアゲート３７に供給される。遅延
線３８，３９，４１の遅延量はそれぞれ1ns、
2ns、3nsとされている。
遅延線３１，３２により遅延された位相検出回
路２５における検出状態に応じて、出力２値信号
の四つの異なる遅延位相状態の一つを選択する。
即ち遅延線３１，３２の出力はデコーダ４２に供
給される。デコーダ４２は例えば遅延線３１の出
力はアンドゲート４３，４４に直接供給され、ま
たインバータ４７を通じてアンドゲート４５，４
６に供給される。遅延線３２の出力はアンドゲー
ト４３，４５に直接供給されると共にインバータ
４８を通じてアンドゲート４４，４６に供給され
る。この場合アンドゲート４３乃至４６の出力は
第６図に示すようにその入力された２値データに
応じてアンドゲートの何れか一つのみが論理１と
なり、つまり四つの状態の一つにデコーダされ
る。
このデコーダ４２の出力、つまりアンドゲート
４３〜４６の出力でそれぞれアンドゲート３３乃
至３６を開閉制御する。従つてアンドゲート３３
乃至３６は出力２値信号を選択する選択回路４９
を構成している。この場合検出回路２５で検出さ
れたクロツクに対する位相が最も小さい場合は出
力２値信号中の最も遅れたものを選択するように
つまりこの例では位相差φが０乃至1nsの場合は
アンドゲート３６を選択して3ns遅れた出力２値
信号を出力端子１３に得るようにしており、逆に
位相検出回路２５においてクロツクに対する位相
φが最も遅れている領域に属している場合、即ち
フリツプフロツプ２３の出力が論理１となつた場
合においては選択回路４９においてはアンドゲー
ト３３が開かれてクロツク同期式論理回路２４の
出力２値信号が全然遅延されることなく出力端子
１３に供給する。
＜効果＞ 従つて入力端子１１より出力端子１３までの遅
延量は、入力信号のクロツクに対する位相差が四
つの領域の何れであつても、クロツク同期式論理
回路２４の遅延量nToプラス０乃至1ns（To／４）
となる。
位相検出回路２５における位相検出領域を更に
増加し、かつこれに応じて出力２値信号の異なる
位相を与える数を同様に多くすることによつてそ
れだけより高い精度の遅延出力を得ることができ
る。逆に言えばクロツク周期Toはこの例におい
ては許容最大遅延誤差の４倍の周期でよく、フリ
ツプフロツプ11乃至１ｎとしてはそれ程高速度に
動作するものを必要としない。なお遅延回路２４
の出力２値信号に対する各種遅延を与える補正用
遅延手段５１は選択回路４９の後段に配したが、
選択回路４９を遅延手段５１の後段に設けてもよ
い。
この発明はクロツク同期式論理回路として遅延
回路のみならず各種のものに適用することができ
る。例えば第７図に示すように入力端子１１の信
号は第４図における位相検出回路２５を通じてフ
リツプフロツプ１1乃至１4から成る遅延回路に供
給されると共にそのフリツプフロツプ１1の出力
によつて発振回路５２を制御し、発振を起動した
り停止したりし、その出力をフリツプフロツプ５
３に供給し、このフリツプフロツプ５３の出力を
位相制御回路５４に供給する。位相制御回路５４
は第４図におけるデコーダ４２、選択回路４９、
遅延回路５１などよりなるもので、位相検出回路
２５の出力が遅延手段５５を通じて制御信号とし
て位相制御回路５４に供給されている。第４図の
場合と同様にフリツプフロツプ５３の出力を、位
相検出回路２５におけるクロツクに対する位相差
と対応して遅延したものを選択して端子５６に出
力する。フリツプフロツプ１4の出力も位相制御
回路５７で第４図におけるデコーダ４２、選択回
路４９、遅延回路５１と対応した回路に供給され
てこれより所望の遅延出力信号を端子１３に得
る。この第７図における各部の波形を第８図Ａ乃
至Ｇにその対応する部分にこれら符号を付けて示
し、その説明は省略する。
以上述べたようにこの発明によれば制御クロツ
クの周期を比較的長くし、従つてそれ程高速度動
作が要求されないフリツプフロツプなどの論理回
路を用いてその出力としてクロツク周期よりも小
さな遅延誤差を持つた出力を得ることができ、例
えば第３図において線５８として示すように誤差
の小さな出力を得ることができ、しかもこれは遅
延量に拘らず一定となるものとなる。
【図面の簡単な説明】
第１図は従来のアナログ遅延回路を示す接続
図、第２図は従来のクロツク同期式論理回路によ
る遅延回路を示す回路図、第３図は遅延回路と誤
差との関係を示す図、第４図はこの発明によるク
ロツク同期式論理装置の一例を示す論理回路図、
第５図はその入力２値信号とクロツクとの関係を
示す図、第６図は第４図における各部の論理状態
を示す図、第７図はこの発明を適用した他のクロ
ツク同期式論理装置の例を示す論理回路図、第８
図は第７図における各部の動作波形例を示す図で
ある。 １１：２値信号入力端子、１２：クロツク入力
端子、１３：２値信号出力端子、２４：クロツク
同期式論理回路、２５：位相検出回路、２６：エ
ンコーダ、３１，３２：遅延回路、４２：デコー
ダ、４９：選択回路、５１：遅延回路。

Claims (1)

    【特許請求の範囲】
  1. １ 入力２値信号のクロツクに対する位相を、そ
    のクロツク周期よりも小さい分解能で検出する位
    相検出回路と、上記入力２値信号が入力されて上
    記クロツクと同期して動作し、その入力２値信号
    に対して遅延された２値信号を出力するクロツク
    同期式論理回路と、そのクロツク同期式論理回路
    の出力２値信号に対し、上記クロツク周期より小
    さい分解能の複数の位相差と対応した遅延量を与
    えることができる補正用遅延手段と、上記位相検
    出回路の検出状態を上記クロツク同期式回路の遅
    延量とほぼ同一の遅延量だけ遅延させる遅延手段
    と、その遅延された検出状態によつて補正用遅延
    手段により上記複数の遅延量の１つを上記出力２
    値信号に与えて出力する選択手段とを具備するク
    ロツク同期式論理装置。
JP58251522A 1983-12-29 1983-12-29 クロツク同期式論理装置 Granted JPS60143017A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58251522A JPS60143017A (ja) 1983-12-29 1983-12-29 クロツク同期式論理装置
DE8484115999T DE3481673D1 (de) 1983-12-29 1984-12-20 Getaktete logische schaltung.
EP84115999A EP0183875B1 (en) 1983-12-29 1984-12-20 Clocked logic device
US06/685,542 US4719365A (en) 1983-12-29 1984-12-24 Clocked logic delay device which corrects for the phase difference between a clock signal and an input binary signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58251522A JPS60143017A (ja) 1983-12-29 1983-12-29 クロツク同期式論理装置

Publications (2)

Publication Number Publication Date
JPS60143017A JPS60143017A (ja) 1985-07-29
JPH0220173B2 true JPH0220173B2 (ja) 1990-05-08

Family

ID=17224060

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58251522A Granted JPS60143017A (ja) 1983-12-29 1983-12-29 クロツク同期式論理装置

Country Status (4)

Country Link
US (1) US4719365A (ja)
EP (1) EP0183875B1 (ja)
JP (1) JPS60143017A (ja)
DE (1) DE3481673D1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3675309D1 (de) * 1985-08-19 1990-12-06 Siemens Ag Synchronisierungseinrichtung.
US4719375A (en) * 1986-05-09 1988-01-12 The United States Of America As Represented By The United States Department Of Energy High resolution digital delay timer
FR2608863B1 (fr) * 1986-12-19 1994-04-29 Nec Corp Circuit integre logique comportant des bascules electroniques d'entree et de sortie pour stabiliser les durees des impulsions
JPS63228206A (ja) * 1987-03-17 1988-09-22 Nec Corp クロツク分配方式
JPH01149516A (ja) * 1987-12-04 1989-06-12 Mitsubishi Electric Corp クロック発生装置
JPH01190121A (ja) * 1988-01-26 1989-07-31 Matsushita Electric Works Ltd リセット同期遅延回路
JPH07120225B2 (ja) * 1988-04-15 1995-12-20 富士通株式会社 半導体回路装置
US4965524A (en) * 1988-06-09 1990-10-23 National Semiconductor Corp. Glitch free clock select
JPH0732389B2 (ja) * 1989-09-22 1995-04-10 日本電気株式会社 クロツクジツタ抑圧回路
US5465062A (en) * 1990-04-30 1995-11-07 Rohm Corporation Transition detector circuit
JP2966491B2 (ja) * 1990-08-20 1999-10-25 株式会社アドバンテスト 広帯域パルスパターン発生器
DE4037062C2 (de) * 1990-11-22 1996-05-23 Broadcast Television Syst Schaltungsanordnung zur Synchronisierung eines asynchronen Datensignals
JPH04268811A (ja) * 1991-02-22 1992-09-24 Yokogawa Hewlett Packard Ltd タイミングジェネレータ
US5144170A (en) * 1991-06-28 1992-09-01 Motorola, Inc. Circuit and method of aligning clock signals
US5206889A (en) * 1992-01-17 1993-04-27 Hewlett-Packard Company Timing interpolator
US5420467A (en) * 1992-01-31 1995-05-30 International Business Machines Corporation Programmable delay clock chopper/stretcher with fast recovery
US5371416A (en) * 1993-04-05 1994-12-06 Motorola, Inc. Circuit and method of synchronizing clock signals
KR960002463B1 (ko) * 1993-12-11 1996-02-17 한국전기통신공사 고속데이타 전송에서의 디지틀 데이타 리타이밍 장치
KR100393317B1 (ko) * 1994-02-15 2003-10-23 람버스 인코포레이티드 지연동기루프
FR2718903B1 (fr) * 1994-04-13 1996-05-24 Bull Sa Circuit à retard réglable.
US6239627B1 (en) * 1995-01-03 2001-05-29 Via-Cyrix, Inc. Clock multiplier using nonoverlapping clock pulses for waveform generation
WO2004100372A1 (ja) * 1995-01-24 2004-11-18 Seiji Hideno タイミング発生回路及びその方法
US5646568A (en) * 1995-02-28 1997-07-08 Ando Electric Co., Ltd. Delay circuit
DE69636797D1 (de) 1995-05-26 2007-02-08 Rambus Inc Phasenschieber zur Verwendung in einem Quadratur-Taktgenerator
WO1997042707A1 (de) * 1996-05-06 1997-11-13 Siemens Aktiengesellschaft Taktsignalgenerator
US5903176A (en) * 1996-09-04 1999-05-11 Litton Systems, Inc. Clock circuit for generating a high resolution output from a low resolution clock
KR100513819B1 (ko) * 1997-04-10 2006-04-06 매그나칩 반도체 유한회사 Cmos 회로를 위한 삼각형 그리드 기반의 테이블 모델링 및 인터폴레이팅 방법
JPH1124785A (ja) * 1997-07-04 1999-01-29 Hitachi Ltd 半導体集積回路装置と半導体メモリシステム
JP3789247B2 (ja) * 1999-02-26 2006-06-21 Ｎｅｃエレクトロニクス株式会社 クロック周期検知回路
JP3418712B2 (ja) * 2000-09-29 2003-06-23 富士通カンタムデバイス株式会社 位相比較回路
EP1286467B1 (en) * 2001-08-22 2004-10-27 Infineon Technologies AG A method of and apparatus for modifying the profile of a pulse
EP1396786A1 (en) * 2002-09-03 2004-03-10 STMicroelectronics Limited Bridge circuit for use in retiming in a semiconductor integrated circuit
CN1799189B (zh) * 2004-02-19 2011-01-19 三菱电机株式会社 多相同时切换防止电路和pwm逆变器装置
US8536919B1 (en) 2010-10-21 2013-09-17 Altera Corporation Integrated circuits with delay matching circuitry
US9577648B2 (en) * 2014-12-31 2017-02-21 Semtech Corporation Semiconductor device and method for accurate clock domain synchronization over a wide frequency range

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3911368A (en) * 1974-06-20 1975-10-07 Tarczy Hornoch Zoltan Phase interpolating apparatus and method
US4290022A (en) * 1979-04-16 1981-09-15 General Electric Company Digitally programmable phase shifter
CH646287A5 (de) * 1979-09-28 1984-11-15 Siemens Ag Albis Schaltungsanordnung zur zeitlichen verschiebung von impulsen.
NL183214C (nl) * 1980-01-31 1988-08-16 Philips Nv Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal.
JPS56107630A (en) * 1980-01-31 1981-08-26 Nec Corp Delay time adjusting circuit
JPS58124325A (ja) * 1982-01-20 1983-07-23 Hitachi Ltd 可変遅延段数シフト・レジスタ
DE3217050A1 (de) * 1982-05-06 1983-11-10 Siemens AG, 1000 Berlin und 8000 München Verzoegerungsschaltung fuer digitalsignale

Also Published As

Publication number Publication date
EP0183875A3 (en) 1987-05-27
US4719365A (en) 1988-01-12
EP0183875B1 (en) 1990-03-14
JPS60143017A (ja) 1985-07-29
DE3481673D1 (de) 1990-04-19
EP0183875A2 (en) 1986-06-11

Similar Documents

Publication Publication Date Title
JPH0220173B2 (ja)
US5623223A (en) Glitchless clock switching circuit
US4039960A (en) Automatic phasing circuit to transfer digital data from an external interface circuit to an internal interface circuit
US6496050B2 (en) Selective modification of clock pulses
JP3114215B2 (ja) クロック周波２逓倍器
US4317053A (en) High speed synchronization circuit
US20040135610A1 (en) Method and apparatus to delay signal latching
US6150861A (en) Flip-flop
US4741005A (en) Counter circuit having flip-flops for synchronizing carry signals between stages
US3851154A (en) Output preview arrangement for shift registers
US5294844A (en) Sampling signal generation circuit
JP3662411B2 (ja) トリガ回路
JPH0334617A (ja) フリップフロップ回路
JPS6348456B2 (ja)
US6154046A (en) Preconditioning input signals of logic gates for glitch-free output signal
KR20010006850A (ko) 스큐 포인터 발생 회로 및 방법
JP3631390B2 (ja) 同期回路システム及び同期回路
JP2567110B2 (ja) Ｄ型フリップフロップ回路
KR880000912Y1 (ko) 비동기 펄스 신호의 택일회로
JP2555628B2 (ja) データ転送回路
KR940000643Y1 (ko) 플립플롭 회로를 이용한 동기펄스 발생회로
JPH02203611A (ja) フリップフロップ回路
JPH07260899A (ja) 信号タイミング調整回路
JP2504949B2 (ja) シフトレジスタ
JPH06120812A (ja) 半導体集積回路