KR100513819B1 - Cmos 회로를 위한 삼각형 그리드 기반의 테이블 모델링 및 인터폴레이팅 방법 - Google Patents
Cmos 회로를 위한 삼각형 그리드 기반의 테이블 모델링 및 인터폴레이팅 방법 Download PDFInfo
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
Abstract
Description
Tslew, ns | Cload, pf | |||||
0.008 | 0.232 | 1.332 | 4.080 | 8.007 | 16.000 | |
0.0100.1500.5001.000 | 0.0790.4431.3522.650 | 0.1450.5091.4182.716 | 0.2810.8321.7413.039 | 0.6221.1732.5503.848 | 1.1091.6603.0375.004 | 2.0992.6504.0275.995 |
Claims (13)
- 삼각형 그리드 기반의 모델을 이용하는 단계를 포함하는 집적회로 셀 지연을 결정하는 방법.
- 제 1 항에 있어서,상기 모델이 테이블 모델인집적회로 셀 지연 결정 방법.
- 제 1 항에 있어서,상기 모델이 셀 지연을 인터폴레이팅하기 위해 이용되는집적회로 셀 지연 결정 방법.
- 제 1 항에 있어서,상기 모델이 입력 스큐 및 출력 부하값을 포함하는집적회로 셀 지연 결정 방법.
- 제 4 항에 있어서,상기 모델이 소정의 셀 지연값들을 포함하는집적회로 셀 지연 결정 방법.
- 제 2 항에 있어서,수학식 Tslew = Ks Cload가 상기 테이블 모델에서 값들을 결정하기 위해 이용되는집적회로 셀 지연 결정 방법.
- 입력 시간 및 출력 부하로부터 셀 지연을 결정하는 단계;상기 결정된 셀 지연, 입력 시간 및 출력 부하로부터 삼각형 지연 표면 세그먼트를 근사하는 단계; 및상기 근사된 삼각형 지연 표면 세그먼트로부터 셀 지연을 인터폴레이팅하는 단계를 포함하는 집적회로 셀 지연 결정 방법.
- 제 7 항에 있어서,상기 입력 시간이 슬루 시간을 포함하고, 상기 출력 부하가 용량성 부하를 포함하는집적회로 셀 지연 결정 방법.
- 제 7 항에 있어서,상기 결정하는 단계는 수학식 Tslew = Ks Cload를 포함하는집적회로 셀 지연 결정 방법.
- 셀 지연을 포함하지 않는 영역의 영향을 적어도 최소화하는 지연 표면 세그먼트를 이용하는 단계를 포함하는 셀 지연 결정 방법.
- 제 10 항에 있어서,상기 영역은 수학식 Tslew = Ks Cload에 의해 정의되는셀 지연 결정 방법.
- 제 10 항에 있어서,상기 표면 세그먼트는 삼각형인셀 지연 결정 방법.
- 제 11 항에 있어서,상기 수학식에 의해 정의된 경계에 위치한 적어도 하나의 소정 포인트를 이용하는 단계를 더 포함하는셀 지연 결정 방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US83387997A | 1997-04-10 | 1997-04-10 | |
US8/833,879 | 1997-04-10 | ||
US08/833,879 | 1997-04-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980081233A KR19980081233A (ko) | 1998-11-25 |
KR100513819B1 true KR100513819B1 (ko) | 2006-04-06 |
Family
ID=37180282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980012586A KR100513819B1 (ko) | 1997-04-10 | 1998-04-09 | Cmos 회로를 위한 삼각형 그리드 기반의 테이블 모델링 및 인터폴레이팅 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100513819B1 (ko) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4719365A (en) * | 1983-12-29 | 1988-01-12 | Takeda Riken Kogyo Kabushikikaisha | Clocked logic delay device which corrects for the phase difference between a clock signal and an input binary signal |
US5101117A (en) * | 1988-02-17 | 1992-03-31 | Mips Computer Systems | Variable delay line phase-locked loop circuit synchronization system |
US5206889A (en) * | 1992-01-17 | 1993-04-27 | Hewlett-Packard Company | Timing interpolator |
JPH07296017A (ja) * | 1994-04-26 | 1995-11-10 | Fujitsu Ltd | 半導体集積回路の遅延時間算出方法及び計算機支援設計装置 |
-
1998
- 1998-04-09 KR KR1019980012586A patent/KR100513819B1/ko not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4719365A (en) * | 1983-12-29 | 1988-01-12 | Takeda Riken Kogyo Kabushikikaisha | Clocked logic delay device which corrects for the phase difference between a clock signal and an input binary signal |
US5101117A (en) * | 1988-02-17 | 1992-03-31 | Mips Computer Systems | Variable delay line phase-locked loop circuit synchronization system |
US5206889A (en) * | 1992-01-17 | 1993-04-27 | Hewlett-Packard Company | Timing interpolator |
JPH07296017A (ja) * | 1994-04-26 | 1995-11-10 | Fujitsu Ltd | 半導体集積回路の遅延時間算出方法及び計算機支援設計装置 |
Also Published As
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---|---|
KR19980081233A (ko) | 1998-11-25 |
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