JPH07296017A

JPH07296017A - 半導体集積回路の遅延時間算出方法及び計算機支援設計装置

Info

Publication number: JPH07296017A
Application number: JP6088920A
Authority: JP
Inventors: Shinji Horie; 真治堀江
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1994-04-26
Filing date: 1994-04-26
Publication date: 1995-11-10

Abstract

(57)【要約】【目的】遅延時間方程式を算出する必要がなく、論理セ
ルの遅延時間を正確に算出する。【構成】遅延定義ファイル３には論理セルの遅延時間を
決定するための入力信号のなまりによる遅延時間、負荷
容量及びそれらの値に対応する複数の遅延時間の情報が
定義されている。遅延時間算出装置１２は、データベー
ス２から展開された論理セルの情報及びネットの情報を
読み出し、各ネットに負荷容量を割り付け、論理セルの
入力スリューを計算する。算出装置１２は遅延時間を算
出すべき論理セルの入力スリュー及び出力端子の負荷容
量と、ファイル３に記憶された各論理セルの入力スリュ
ー、出力端子の負荷容量及びそれらに対応する遅延時間
に基づいて、補間法により各論理セルの遅延時間を算出
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路（ＬＳ
Ｉ）の遅延時間算出方法及び計算機支援設計装置に係
り、詳しくは、ＬＳＩを構成する種々の論理セルの遅延
時間の算出に関する。

【０００２】近年、ＬＳＩの設計ルールがサブミクロン
化するのに伴い、その動作速度が高速化されている。そ
のため、使用する論理セルのタイミング設計は最も考慮
されなければならない。さらに、ＬＳＩの動作が高速化
されてきていることにより、論理セルに入力される信号
のなまりによる遅延時間への影響を考慮する必要が生じ
ている。

【０００３】従って、ＬＳＩを設計する際、論理セルの
遅延時間が種々の負荷によってどのように変化するかを
正確に算出できることが求められている。

【０００４】

【従来の技術】従来から、ＬＳＩを構成する種々の論理
セルの遅延時間は計算機支援設計装置を使用して算出さ
れている。この方法では、論理セルの遅延時間を決定す
るための近似式及びこの近似式において遅延時間を決定
するためのパラメータを定義している。近似式及びパラ
メータは実際の論理セルの動作をシミュレーションする
回路シミュレータで算出される。この近似式として例え
ば、以下の式（１）〜（４）がある。

【０００５】

【数１】

【０００６】である。上記式（１）〜（４）において、
負荷容量Ｃが遅延時間を決定するためのパラメータであ
る。式（１）〜（４）を図示すると、図５に示す線図と
なる。すなわち、C ≦ Cdr2 の場合、式（１）の近似式
を用いて論理セルの遅延時間が算出される。Cdr2＜C ≦
Cdr の場合、式（２）の近似式を用いて論理セルの遅延
時間が算出される。Cdr ＜C ≦2 ×Cdr の場合、式
（３）を用いて論理セルの遅延時間が算出される。さら
に、所定値2 ×Cdr ＜C ≦3 ×Cdr の場合、式（４）を
用いて論理セルの遅延時間が算出される。

【０００７】

【発明が解決しようとする課題】ところが、従来は遅延
時間を計算するための近似式（１）〜（４）は、遅延時
間を決定するパラメータ、すなわち、負荷容量Ｃを用い
て決定されていた。そのため、近似式の決定の仕方によ
って、その計算領域によっては実際の遅延時間と算出し
た遅延時間の誤差が大きくなったり、正確に表現できな
い場合があった。

【０００８】例えば、上記式（１）〜（４）において、
3 ×Cdr ＜C である場合や、Ｃ≪ Cdr2 である場合に
は、実際の半導体集積回路の遅延動作と異なることが生
じていた。

【０００９】また、トランジスタやダイオード、抵抗、
キャパシタ、インダクタなどの回路素子からなる論理セ
ルの電圧や電流を計算するために回路シミュレータが使
用される。論理セルの遅延時間を予測するために、膨大
な時間を費やして様々の回路をシミュレーションするこ
とにより、その論理セルのパスの特性の条件を割り出
す。そして、上記式（１）〜（４）のような近似式を定
義し、数万ゲート規模の論理セルで構成される回路の遅
延計算に用いられていた。

【００１０】また、最近では、ＬＳＩの設計ルールのサ
ブミクロン化が進んでいる。そのため、幾ら近似式を定
義し、その式を構成するパラメータの係数（例えば、前
記遅延係数ＫＣＬ）を算出しても、元となる近似式の精
度が不足する。そのため、パラメータの係数の算出に時
間をかけても、正確さに欠けることが多くなってきた。

【００１１】そもそも、上記式（１）〜（４）のいずれ
も許容誤差を含む要因があり、係数を算出し決定する際
にも誤差の要因が含まれるという問題が内在していた。
また、最近の０．５ミクロンテクノロジのＬＳＩでは、
従来遅延時間を決定するためのパラメータである負荷容
量（キャパシタンス）だけでは、正確な遅延計算はでき
ないという問題もあった。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、論理セルの遅延時間を
決定するためのパラメータの値に応じた遅延時間方程式
を算出する必要がなく、遅延時間を正確に算出できる半
導体集積回路の遅延時間算出方法及び計算機支援設計装
置を提供することにある。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明では、計算機支援設計装置を使用し
て、半導体集積回路を構成するとともに、少なくとも１
つの入力端子と少なくとも１つの出力端子とを備える種
々の論理セルに関して、その論理セルへの入力信号に基
づく出力信号の遅延時間を算出する。各論理セルの遅延
時間を決定するための複数のパラメータを定義する。各
論理セルに関して、複数のパラメータに任意の値を設定
したときの遅延時間を複数算出する。その算出した複数
の遅延時間及びそれらの遅延時間に対応するパラメータ
の値を計算機支援設計装置に記憶しておく。

【００１４】各論理セルの複数のパラメータに設定され
た所定の値を計算機支援設計装置に入力する。その所定
値と各論理セルに関して記憶された複数のパラメータの
値及び複数の遅延時間に基づいて補間計算を行うことに
より各論理セルの遅延時間を算出する。

【００１５】請求項２の発明では、複数のパラメータ
は、入力端子への入力信号のなまりによる遅延時間及び
出力端子に接続される負荷容量の２つのパラメータを少
なくとも含んでいる。

【００１６】請求項３の発明では、予め算出される遅延
時間には、入力信号の立ち上がりへの変化に基づく遅延
時間と、入力信号の立ち下がりへの変化に基づく遅延時
間とがある。論理セルの遅延時間を算出するために入力
信号の立ち上がり又は立ち下がりへの変化の条件パラメ
ータがさらに定義され、条件パラメータ及びその条件パ
ラメータに対応する遅延時間に基づいて各論理セルの遅
延時間が算出される。

【００１７】請求項４の計算機支援設計装置は、半導体
集積回路を構成する回路のデータを記憶する第１の記憶
部と、各回路の遅延時間を決定する複数のパラメータに
関して、各パラメータについて任意の値を設定した時の
遅延時間についての定義を記憶する第２の記憶部と、回
路データに基づき、各パラメータについて設定された遅
延時間を求め、複数の遅延時間より、回路の遅延時間を
算出する遅延時間算出部とを備える。

【００１８】請求項５の発明では、パラメータは、配線
容量あるいは配線長である。

【００１９】

【作用】請求項１の発明では、論理セルの遅延時間がそ
の論理セルについて予め算出された複数の遅延時間に基
づく補間により算出される。そのため、複数のパラメー
タが任意の値となる場合の論理セルの遅延時間の算出に
幅広く対応できるとともに、遅延時間が正確に算出され
る。

【００２０】請求項２の発明では、論理セルの遅延時間
が複数のパラメータによって算出されるので、遅延時間
の精度が高くなり、実際の遅延時間に近い値の遅延時間
が算出される。

【００２１】請求項３の発明では、入力信号の立ち上が
り又は立ち下がりへの変化をも考慮した遅延時間が算出
される。請求項４の発明では、遅延時間算出部によっ
て、第１の記憶部に記憶された回路データに基づき、第
２の記憶部に記憶された各回路の遅延時間を決定する複
数のパラメータに関して、各パラメータについて任意の
値を設定した時の遅延時間が求められるとともに、複数
の遅延時間より回路の遅延時間が算出される。

【００２２】

【実施例】以下、本発明を具体化した一実施例を図１〜
図４に従って説明する。図１に本発明を実施するための
論理シミュレーションシステムが示されている。このシ
ステムは、遅延時間算出部としての遅延時間算出装置１
２、論理回路シミュレーション装置１８、第１の記憶部
としての回路データファイル１、データベース２，６，
８、第２の記憶部としての遅延定義ファイル３、配線容
量ファイル４、配線長ファイル５及び試験信号ファイル
７を備えている。遅延時間算出装置１２及び論理回路シ
ミュレーション装置１８は計算機支援設計装置（ＣＡ
Ｄ）及び同支援設計装置上で起動されるプログラムから
なる。

【００２３】データファイル１には前記計算機支援設計
装置によって設計された半導体集積回路に使用されてい
る論理セルの種類，機能等の情報、各論理セルの入出力
端子及びそれらの入出力端子を接続するネットの情報が
記憶されている。

【００２４】データファイル１の情報のうち、ネットの
情報に基づいて回路情報の展開１１が行われ、シミュレ
ーション装置１８が認識できるように、すべての論理セ
ルが半導体チップ内に平面的に配置される。この展開さ
れた論理セルの情報はデータベース２に記憶される。

【００２５】配線容量ファイル４には前記データベース
２に記憶された各ネットの配線容量のデータが記憶され
ている。配線長ファイル５には前記データベース２に記
憶された各ネットの実際の配線長のデータが記憶されて
いる。

【００２６】遅延定義ファイル３には各論理セルの遅延
時間を算出するために、表１に示すように、論理セル毎
にマトリクス形式の定義情報が記憶されている。

【００２７】

【表１】

【００２８】この定義情報において、ＣＥＬＬはセル名
の定義であり、ＰＡＴＨは当該セルのパスの経路の定義
である。パスの経路は、入力信号が変化する入力端子名
と、その入力信号に基づいて出力信号が変化する出力端
子名とで定義される。

【００２９】また、ＣＯＮＤＩＴＩＯＮはパスが活性化
する条件の定義であり、この活性化条件は前記パスを活
性化させるための所定の端子の端子名とその端子の信号
の状態とによって、ブール代数方式で定義される。

【００３０】さらに、ＰＯＬＡＬＩＴＹは活性化される
パスに入力される入力信号の極性の定義である。入力信
号の極性が出力信号の遅延時間に影響を与えるため、入
力信号の立ち上がり（ＰＯＳＩＴＩＶＥ）又は立ち下が
り（ＮＥＧＡＴＩＶＥ）が定義される。

【００３１】Tpd-rise，Tpd-fallは出力端子の出力信号
の立ち上がりと立ち下がりにおける遅延時間の定義であ
る。Tpdn（ｎ，ｙは自然数であり、１≦ｎ≦ｙ）は、論
理セルの動作をシミュレーションした遅延時間である。

【００３２】Cnは論理セルの出力端子に接続された負荷
容量（次段に接続される論理セルの入力端子の負荷容量
と配線容量との総和）の値であり、かつ、遅延時間Tpdn
を決定するための一つのパラメータである。

【００３３】Tsin-rise，Tsin-fall は論理セルの動作
をシミュレーションした入力信号の立ち上がり又は立ち
下がりへの変化の入力信号のなまりによる遅延時間（以
下、入力スリューという）であり、かつ、遅延時間Tpdn
を決定するための一つのパラメータである。入力スリュ
ーには入力信号がＬレベルからＨレベルに完全に遷移す
るまでの遅延時間 Tsin-rise、あるいは、入力信号がＨ
レベルからＬレベルに完全に遷移するまでの遅延時間Ts
in-fall がある。ただし、入力信号が完全にＨレベル又
はＬレベルになったことの認識は、論理セルを構成する
トランジスタのしきい値電圧の定義に依存する。

【００３４】RCLnは単位長さ当たりの配線抵抗、単位長
さ当たりの配線容量及び配線長に基づいて計算される配
線遅延時間であり、かつ、遅延時間Tpdnを決定するため
の一つのパラメータである。

【００３５】前記遅延時間Tpdn及び入力スリューTsinは
以下の式（５），（６）に基づいて算出される。

【００３６】

【数２】

【００３７】そして、遅延時間Tpdnとして、負荷容量C
n、入力スリューTsin、配線遅延RCLnのパラメータに任
意の値を設定したときの遅延時間が複数算出されてい
る。これら複数の遅延時間によって補間計算を行うこと
により、実際の論理セルの遅延時間を算出することがで
きる。

【００３８】なお、図３は上記の入力スリューTsi の関
係を図示したものである。この回路は論理セル２１〜２
３からなる。セル２１の出力端子２１ｂは配線２４を介
してセル２２の入力端子２２ａに接続されている。セル
２２の出力端子２２ｂは配線２５を介してセル２３の入
力端子２３ａに接続されている。セル２２に着目する
と、そのセル２２の入力端子２２ａの入力スリューは前
段のセル２１の出力信号のなまりとなる。

【００３９】さらに、配線遅延RCLnははレイアウトに依
存したネットワーク遅延計算モデルに基づいて計算され
る。配線遅延RCLnは以下の式（７）で定義される関数で
ある。

【００４０】

【数３】

【００４１】である。また、配線遅延の計算項は、一般
的な計算式を用いて示しており、式（７）の妥当性は問
題としない。例えば、論理セルを図４に示すクリア端子
付きのフリップフロップＦＤＰとする。このフリップフ
ロップＦＤＰはデータ端子ＤＡＴＡ、クロック端子ＣＬ
ＯＣＫ、出力端子ＤＡＴＡＯＵＴ，ＸＤＡＴＡＯＵＴ、
及びクリア端子ＣＬＥＡＲを備えている。このフリップ
フロップＦＤＰにおいて、クロック端子ＣＬＯＣＫの信
号に基づいて出力端子ＤＡＴＡＯＵＴの出力信号が変化
するとする。この場合には、パスとしてＣＬＯＣＫ（入
力端子）と、ＤＡＴＡＯＵＴ（出力端子）が定義され
る。フリップフロップＦＤＰでは、クリア端子がアクテ
ィブでない場合、クロック端子ＣＬＯＣＫと出力端子Ｄ
ＡＴＡＯＵＴとのパスが活性化する。そのため、パスが
活性化する条件には、ＣＬＥＡＲ！＝０が定義される。

【００４２】従って、このフリップフロップＦＤＰの遅
延時間を算出するための定義情報は表２に示すものとな
る。

【００４３】

【表２】

【００４４】そして、遅延時間算出装置１２は、データ
ベース２、遅延定義ファイル３、配線容量ファイル４及
び配線長ファイル５の情報に基づいて、回路を構成する
各論理セルの実際の遅延時間を算出する。

【００４５】まず、算出装置１２はデータベース２から
展開された論理セルの情報及びネットの情報を読み出す
とともに、ファイル３から論理セルの入力端子の負荷容
量の情報を読み出す。また、算出装置１２はファイル４
から各ネットの配線容量のデータを読み出す。算出装置
１２はステップ１３において、各ネットの配線容量と入
力端子の負荷容量との和を負荷容量として求め、各ネッ
トに対して負荷容量の割りつけを行う。

【００４６】次に、算出装置１２はステップ１４におい
て、ファイル３から論理セルの固有の遅延時間TS0 及び
なまり係数KSCLの情報を読み出す。そして、算出装置１
２は前記ステップ１３で割りつけた負荷容量、遅延時間
TS0 及びなまり係数KSCLを前記（６）に代入して、各出
力端子における出力信号のなまり、すなわち、次段に接
続される論理セルへの入力スリューを計算する。なお、
チップの外部の入力端子（双方向端子）に関しては、外
部から数値として入力スリューを与える。

【００４７】次に、算出装置１２は前記ステップ１３で
各ネットに割りつけた負荷容量と、前記ステップ１４で
求めた各論理セルの入力スリューとを入力する。また、
算出装置１２はファイル３から各論理セルについて前記
表１に示されるような定義情報を読み出す。説明の便宜
上、表１の定義情報におけるすべての配線遅延RCLnのパ
ラメータを０と仮定する。すると、図２に示すように、
定義情報は遅延時間Tpd と負荷容量Ｃと入力スリューTs
i との三次元のグラフで表すことができる。表１で定義
された各Nodeは図２の遅延時間Tpd1, Tpd2, Tpd3, Tpd4
のように、グラフ上の点として定義される。点Tpd1, Tp
d2, Tpd3, Tpd4で曲面が構成され、実際の遅延時間はこ
の曲面の方程式で表される。

【００４８】算出装置１２はステップ１５において、遅
延時間を算出すべき論理セルの入力スリュー及び出力端
子の負荷容量と、前記表１に示される各論理セルの入力
スリュー、出力端子の負荷容量及びそれらに対応する遅
延時間に基づいて、以下に示す補間法により各論理セル
の遅延時間を算出する。また、この遅延時間の算出は、
入力信号の立ち上がり又は立ち下がりへの変化、及び前
記パスの活性化条件を考慮して算出される。

【００４９】本実施例において、論理セルの遅延時間の
算出はラグランジェ(Lagrange)の補間多項式を用いて計
算される。いま、負荷容量C のｎ個の値C1, C2, ・・
・,Cn における入力スリューtsi1,tsi2, ・・・, tsin
が与えられているとする。このとき、入力スリューTsi
の方程式を、負荷容量C の(n-1) 次多項式Tsi(C)とし、
値C1, C2, ・・・,Cn において与えられた関数値を、 Tsi(C1)＝tsi1 , Tsi(C2)＝tsi2 ,・・・, Tsi(Cn) ＝t
sin とする。すると、Tsi(C)は一般に次の形で表すことがで
きる。

【００５０】

【数４】

【００５１】同様にして、任意の容量C に関する入力ス
リューTsi(C)の値を決定して、そのTsi(C)の関数で表す
ことができる入力スリューを新たにＺとして表す。そし
て、入力スリューZ のｎ個の値Z1, Z2, ・・・,Zn にお
ける遅延時間Tpd1, Tpd2, ・・・, Tpdnが与えられてい
るとする。このとき、遅延時間Tpd の方程式を、入力ス
リューZ の(n-1) 次多項式Tpd(Z)とし、値Z1, Z2, ・・
・,Zn において与えられた関数値を、 Tpd(Z1)＝Tpd1 , Tpd(Z2)＝Tpd2 ,・・・, Tpd(Zn) ＝T
pdn とする。すると、Tpd(Z)は一般に次の形で表すことがで
きる。

【００５２】

【数５】

【００５３】上記の式（８），（９）に基づいて、負荷
容量C 及び入力スリューTsi の任意の値での論理セルの
名目上の遅延時間nominal Tpd を算出することができ
る。そして、ステップ１６において、算出装置１２は前
記ステップ１５で算出した名目上の遅延時間nominal Tp
d に、プロセス及び温度、電圧等の遅延影響係数DMAGを
掛け合わせて最小遅延時間Best Tpd、最大遅延時間Wors
t Tpd 及び代表的な遅延時間Typical Tpd を算出するこ
とにより、遅延時間を補正する。例えば、最小遅延時間
Best Tpd、最大遅延時間Worst Tpd 及び代表遅延時間Ty
pical Tpd に対する係数DMAGはそれぞれ「０．５」、
「２」及び「１」とする。

【００５４】そして、算出装置１２はデータベース２か
ら読み出した論理セルの情報及びネットの情報に、この
算出した最小遅延時間Best Tpd、最大遅延時間Worst Tp
d 及び代表遅延時間Typical Tpd を付加したデータベー
ス６を作成する。

【００５５】論理回路シミュレーション装置１８は、前
記データファイル１の論理セルの機能情報を読み込むと
ともに、前記データベース６から論理セルの情報及びネ
ットの情報を読み出す。また、シミュレーション装置１
８は試験信号ファイル７から試験信号の取り込み処理１
７を行い、データベース８を作成する。そして、シミュ
レーション装置１８は、データベース８から読み込んだ
試験信号パターンに対して、そのパスが活性化される遅
延時間をデータベース６から読み込み、シミュレーショ
ンを行う。

【００５６】このように、本実施例では、論理セルの遅
延時間の算出のための入力スリューの算出の自動化を容
易に行うことができ、かつ、遅延時間を補間方程式によ
り計算機で処理できるため、遅延時間を正確に算出する
ことができる。

【００５７】また、本実施例では論理セルの遅延時間を
算出するために、従来のようにパラメータの値に応じた
遅延時間方程式の近似式を求める必要がない。また、本
実施例では、論理セルの遅延時間が入力スリューTsi 及
び出力端子に接続される負荷容量C の２つのパラメータ
によって算出されるので、遅延時間の精度が高くなり、
実際の遅延時間に近い値の遅延時間が算出される。

【００５８】また、入力スリューTsi 及び負荷容量C の
すべての値に対して、一定誤差で論理セルの遅延時間を
算出することができる。また、本実施例では、入力信号
の立ち上がり又は立ち下がりへの変化をも考慮した遅延
時間を算出できるので、より実際の論理セルの遅延時間
に近い遅延時間を算出することができる。

【００５９】また、遅延時間の計算定義情報を実際の回
路シミュレーションの結果から迅速かつ容易に作成でき
る。さらに、データベースのアクセスを高速化すれば、
論理セルの遅延時間をより高速に算出することができ
る。

【００６０】なお、本実施例では遅延時間の補間を行う
ための方程式をラグランジェの補間方程式としたが、ガ
ウスの補間方程式又はニュートンの補間方程式としても
よい。

【００６１】また、本実施例では、論理セルの遅延時間
を決定するために、論理セルの入力端子への入力スリュ
ーTsi と出力端子に接続される負荷容量C との２つのパ
ラメータを用いたが、３つ以上のパラメータを用いても
よい。

【００６２】

【発明の効果】以上詳述したように、請求項１及び請求
項４の発明によれば、遅延時間方程式を算出する必要が
なく、論理セルの遅延時間を正確に算出できる。

【００６３】請求項２の発明によれば、論理セルの遅延
時間の精度が高くなり、実際の遅延時間に近い値の遅延
時間を算出できる。請求項３の発明によれば、入力信号
の立ち上がり又は立ち下がりへの変化をも考慮した正確
な遅延時間を算出できる。

【図面の簡単な説明】

【図１】本発明を実施するための論理シミュレーション
システムを示すブロック図である。

【図２】一実施例における遅延時間と負荷容量と入力ス
リューとの関係を示す線図である。

【図３】一実施例における遅延時間の算出のための説明
図である。

【図４】クリア端子付きのフリップフロップを示す説明
図である。

【図５】従来の論理セルの遅延時間と負荷容量との関係
を示す線図である。

【符号の説明】

１第１の記憶部としての回路データファイル２，６，８データベース３第２の記憶部としての遅延定義ファイル４配線容量ファイル５配線長ファイル７試験信号ファイル１２遅延時間算出部としての遅延時間算出装置１８論理回路シミュレーション装置２１〜２３論理セルＣパラメータとしての負荷容量 Tpd 遅延時間 Tsi パラメータとしての入力スリュー

Claims

【特許請求の範囲】

【請求項１】計算機支援設計装置を使用して、半導体
集積回路を構成するとともに、少なくとも１つの入力端
子と少なくとも１つの出力端子とを備える種々の論理セ
ルに関して、各論理セルへの入力信号に対する出力信号
の遅延時間を算出する方法であって、前記各論理セルの遅延時間を決定するための複数のパラ
メータを定義し、前記各論理セルに関して、前記複数の
パラメータに任意の値を設定したときの遅延時間を複数
算出し、その算出した複数の遅延時間及びそれらの遅延
時間に対応するパラメータの値を前記計算機支援設計装
置に記憶しておき、前記各論理セルの複数のパラメータに設定された所定の
値を前記計算機支援設計装置に入力し、その所定値と前
記記憶された各論理セルの複数のパラメータの値及び複
数の遅延時間に基づいて補間計算を行うことにより、各
論理セルの遅延時間を算出することを特徴とする半導体
集積回路の遅延時間算出方法。
【請求項２】前記複数のパラメータは、前記入力端子
への入力信号のなまりによる遅延時間及び前記出力端子
に接続される負荷容量の２つのパラメータを少なくとも
含む請求項１に記載の半導体集積回路の遅延時間算出方
法。
【請求項３】前記予め算出される遅延時間には、前記
入力信号の立ち上がりへの変化に基づく遅延時間と、前
記入力信号の立ち下がりへの変化に基づく遅延時間とが
あり、論理セルの遅延時間を算出するために入力信号の立ち上
がり又は立ち下がりへの変化の条件パラメータがさらに
定義され、条件パラメータ及びその条件パラメータに対
応する遅延時間に基づいて前記各論理セルの遅延時間が
算出されることを特徴とする請求項１又は２に記載の半
導体集積回路の遅延時間算出方法。
【請求項４】半導体集積回路を構成する回路のデータ
を記憶する第１の記憶部（１）と、各回路の遅延時間を決定する複数のパラメータに関し
て、各パラメータについて任意の値を設定した時の遅延
時間についての定義を記憶する第２の記憶部（３）と、回路データに基づき、各パラメータについて設定された
遅延時間を求め、複数の遅延時間より、回路の遅延時間
を算出する遅延時間算出部（１２）とを備えることを特
徴とする計算機支援設計装置。
【請求項５】前記パラメータは、配線容量あるいは配
線長であることを特徴とする請求項４に記載の計算機支
援設計装置。