JPH10162040A - 大規模集積回路装置の製造方法及び大規模集積回路装置 - Google Patents
大規模集積回路装置の製造方法及び大規模集積回路装置Info
- Publication number
- JPH10162040A JPH10162040A JP8318928A JP31892896A JPH10162040A JP H10162040 A JPH10162040 A JP H10162040A JP 8318928 A JP8318928 A JP 8318928A JP 31892896 A JP31892896 A JP 31892896A JP H10162040 A JPH10162040 A JP H10162040A
- Authority
- JP
- Japan
- Prior art keywords
- macro
- delay time
- data
- input
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Abstract
(57)【要約】
【課題】遅延時間の計算が容易になる様にマクロのモデ
リングと特性抽出を行う手法を提供する。 【解決手段】所定の機能を有するマクロコアを有し入力
端子と出力端子の近傍に境界セルを付加したマクロに対
して、該入力端子と出力端子に該境界セルの遅延特性デ
ータを属性データとして与えた論理ライブラリデータを
生成してファイルに格納する工程と、少なくとも複数の
セルと前記マクロを有し、前記セルが該マクロの入力端
子及び出力端子に接続された境界セルを介して前記マク
ロコアに接続される論理回路を設計する工程と、設計さ
れた論理回路について、該遅延特性データに基づいてマ
クロの遅延時間を演算する工程と、演算して求めた該遅
延時間にしたがって該設計された論理回路の論理シミュ
レーションを行う工程とを有することを特徴とする大規
模集積回路装置の製造方法。上記の遅延特性データは、
入力スルーレートに依存する遅延時間特性についてのデ
ータである。
リングと特性抽出を行う手法を提供する。 【解決手段】所定の機能を有するマクロコアを有し入力
端子と出力端子の近傍に境界セルを付加したマクロに対
して、該入力端子と出力端子に該境界セルの遅延特性デ
ータを属性データとして与えた論理ライブラリデータを
生成してファイルに格納する工程と、少なくとも複数の
セルと前記マクロを有し、前記セルが該マクロの入力端
子及び出力端子に接続された境界セルを介して前記マク
ロコアに接続される論理回路を設計する工程と、設計さ
れた論理回路について、該遅延特性データに基づいてマ
クロの遅延時間を演算する工程と、演算して求めた該遅
延時間にしたがって該設計された論理回路の論理シミュ
レーションを行う工程とを有することを特徴とする大規
模集積回路装置の製造方法。上記の遅延特性データは、
入力スルーレートに依存する遅延時間特性についてのデ
ータである。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模集積回路装
置（ＬＳＩ）の製造方法及び大規模集積回路装置にかか
り、特に、ＬＳＩの設計段階における論理シミュレーシ
ョン工程において行われる遅延時間計算工程に関する。
置（ＬＳＩ）の製造方法及び大規模集積回路装置にかか
り、特に、ＬＳＩの設計段階における論理シミュレーシ
ョン工程において行われる遅延時間計算工程に関する。
【０００２】
【従来の技術】近年の半導体の微細化技術の向上によ
り、ＬＳＩは大規模化がより進んでいる。その結果、１
つのチップ内にシステムとしての機能を作り込むことが
可能になってきている。例えば、従来であれば１チップ
内で構成されていた機能マクロが、それ以外の論理回路
と共に１チップに設けられるようになる。かかる機能マ
クロは、例えば、ＣＰＵ、乗算器、マイクロコンピュー
タの周辺回路等、それ自体で１つのチップとしての機能
を有するものである。通常のマクロは、ゲートやフリッ
プフロップであるセルやメモリを複数個有する比較的大
きな固まりの回路である。
り、ＬＳＩは大規模化がより進んでいる。その結果、１
つのチップ内にシステムとしての機能を作り込むことが
可能になってきている。例えば、従来であれば１チップ
内で構成されていた機能マクロが、それ以外の論理回路
と共に１チップに設けられるようになる。かかる機能マ
クロは、例えば、ＣＰＵ、乗算器、マイクロコンピュー
タの周辺回路等、それ自体で１つのチップとしての機能
を有するものである。通常のマクロは、ゲートやフリッ
プフロップであるセルやメモリを複数個有する比較的大
きな固まりの回路である。
【０００３】この様な機能マクロは、業界内で一種の標
準化されたものが多く見受けられる様になり、ＬＳＩを
設計して製造するメーカーによる独自設計のもの以外に
も、種々の設計会社により設計されて市場に流通するも
のがある。従って、これらの機能マクロはある意味でブ
ラックボックス化され、それを利用する者にとって内部
の詳細な構成を考慮せず単にその機能さえ満足されれば
良いという性格のものになってきている。
準化されたものが多く見受けられる様になり、ＬＳＩを
設計して製造するメーカーによる独自設計のもの以外に
も、種々の設計会社により設計されて市場に流通するも
のがある。従って、これらの機能マクロはある意味でブ
ラックボックス化され、それを利用する者にとって内部
の詳細な構成を考慮せず単にその機能さえ満足されれば
良いという性格のものになってきている。
【０００４】
【発明が解決しようとする課題】しかしながら、機能マ
クロがブラックボックス化されるに伴い、ＬＳＩの設計
上必要な論理シミュレーション工程での遅延時間計算を
正確に行うことができないという新たな問題が出てき
た。即ち、ＬＳＩの製造工程には、大きく分けて回路設
計をして論理シミュレーションによりその動作を確認す
る工程と、実際のＬＳＩのマスクパターンを設計する工
程と、そして最後に実際の半導体ウエハ上にそのパター
ンを焼き付けてＬＳＩチップとする工程等からなる。
クロがブラックボックス化されるに伴い、ＬＳＩの設計
上必要な論理シミュレーション工程での遅延時間計算を
正確に行うことができないという新たな問題が出てき
た。即ち、ＬＳＩの製造工程には、大きく分けて回路設
計をして論理シミュレーションによりその動作を確認す
る工程と、実際のＬＳＩのマスクパターンを設計する工
程と、そして最後に実際の半導体ウエハ上にそのパター
ンを焼き付けてＬＳＩチップとする工程等からなる。
【０００５】論理シミュレーション工程は、その後の多
大なコストを要するウエハ工程を無駄にしない為には必
須の工程である。そして、その論理シミュレーション工
程ではチップ内のセルやマクロの論理動作が確認される
が、その為には回路接続された各セルやマクロの遅延時
間を計算により求め、その遅延時間に基づいて論理動作
の確認のシミュレーションが行われる。
大なコストを要するウエハ工程を無駄にしない為には必
須の工程である。そして、その論理シミュレーション工
程ではチップ内のセルやマクロの論理動作が確認される
が、その為には回路接続された各セルやマクロの遅延時
間を計算により求め、その遅延時間に基づいて論理動作
の確認のシミュレーションが行われる。
【０００６】従って、機能マクロがブラックボックス化
されることによって、その機能マクロにおける遅延時間
の算出が困難になっている。それ自体で膨大な規模をも
つ機能マクロは、内部の基本的な遅延時間は設計された
段階でほぼ確定されているが、そのマクロの入力端子に
入力される入力スルーレートに依存して入力部での遅延
時間が変動し、更にそのマクロの出力に接続される負荷
容量に依存して出力部での遅延時間が変動する。この変
動の原因は、微細化に伴い従来考慮する必要がなかった
入力スルーレートに依存したセルの遅延時間や出力スル
ーレート、配線部分の遅延時間、そして、遅延判定の信
号レベルの違いからくる遅延時間等であり、機能マクロ
がチップ内に作り込まれることと密接な関係にある。
されることによって、その機能マクロにおける遅延時間
の算出が困難になっている。それ自体で膨大な規模をも
つ機能マクロは、内部の基本的な遅延時間は設計された
段階でほぼ確定されているが、そのマクロの入力端子に
入力される入力スルーレートに依存して入力部での遅延
時間が変動し、更にそのマクロの出力に接続される負荷
容量に依存して出力部での遅延時間が変動する。この変
動の原因は、微細化に伴い従来考慮する必要がなかった
入力スルーレートに依存したセルの遅延時間や出力スル
ーレート、配線部分の遅延時間、そして、遅延判定の信
号レベルの違いからくる遅延時間等であり、機能マクロ
がチップ内に作り込まれることと密接な関係にある。
【０００７】かかる変動部分を正確に計算して、基本的
な遅延時間に加算することによって、チップ内に設けら
れたマクロの全体の遅延時間を正確に計算することが可
能になる。ところが、ブラックボックス化されたマクロ
の入力段の回路構成は千差万別であり、また出力段での
回路構成も同様にマクロ毎に異なる。従って、市場に流
通するマクロを利用して論理回路設計をする場合、その
遅延時間の正確な計算は容易ではない。
な遅延時間に加算することによって、チップ内に設けら
れたマクロの全体の遅延時間を正確に計算することが可
能になる。ところが、ブラックボックス化されたマクロ
の入力段の回路構成は千差万別であり、また出力段での
回路構成も同様にマクロ毎に異なる。従って、市場に流
通するマクロを利用して論理回路設計をする場合、その
遅延時間の正確な計算は容易ではない。
【０００８】そこで、本発明は、上記従来の問題点を解
決するため、ブラックボックス化されたマクロに対して
も、回路の設計者がその遅延時間を正確に計算すること
が容易にできるようにするマクロのモデリング方法を提
供し、より効率的な大規模集積回路装置の製造方法及び
大規模集積回路装置を提供することにある。
決するため、ブラックボックス化されたマクロに対して
も、回路の設計者がその遅延時間を正確に計算すること
が容易にできるようにするマクロのモデリング方法を提
供し、より効率的な大規模集積回路装置の製造方法及び
大規模集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的は、本発明に
よれば、所定の機能を有するマクロコアを有し入力端子
と出力端子の近傍に境界セルを付加したマクロに対し
て、該入力端子と出力端子に該境界セルの遅延特性デー
タを属性データとして与えた論理ライブラリデータを生
成してファイルに格納する工程と、少なくとも複数のセ
ルと前記マクロを有し、前記セルが該マクロの入力端子
及び出力端子に接続された境界セルを介して前記マクロ
コアに接続される論理回路を設計する工程と、該設計さ
れた論理回路について、該遅延特性データに基づいてマ
クロの遅延時間を演算する工程と、演算して求めた該遅
延時間にしたがって該設計された論理回路の論理シミュ
レーションを行う工程とを有することを特徴とする大規
模集積回路装置の製造方法を提供することにより達成さ
れる。
よれば、所定の機能を有するマクロコアを有し入力端子
と出力端子の近傍に境界セルを付加したマクロに対し
て、該入力端子と出力端子に該境界セルの遅延特性デー
タを属性データとして与えた論理ライブラリデータを生
成してファイルに格納する工程と、少なくとも複数のセ
ルと前記マクロを有し、前記セルが該マクロの入力端子
及び出力端子に接続された境界セルを介して前記マクロ
コアに接続される論理回路を設計する工程と、該設計さ
れた論理回路について、該遅延特性データに基づいてマ
クロの遅延時間を演算する工程と、演算して求めた該遅
延時間にしたがって該設計された論理回路の論理シミュ
レーションを行う工程とを有することを特徴とする大規
模集積回路装置の製造方法を提供することにより達成さ
れる。
【００１０】本発明によれば、前記入力端子に接続され
る境界セルの遅延特性データは、入力スルーレートに依
存する遅延時間特性についてのデータであることを特徴
とする。さらに、前記遅延時間特性についてのデータ
は、遅延時間の計算に必要な特性パラメータであること
を特徴とする。また、前記遅延時間特性についてのデー
タは、該入力端子に接続されるセルの遅延時間判定レベ
ルと前記マクロコアの遅延時間判定レベルとに整合した
遅延時間特性であることを特徴とする。
る境界セルの遅延特性データは、入力スルーレートに依
存する遅延時間特性についてのデータであることを特徴
とする。さらに、前記遅延時間特性についてのデータ
は、遅延時間の計算に必要な特性パラメータであること
を特徴とする。また、前記遅延時間特性についてのデー
タは、該入力端子に接続されるセルの遅延時間判定レベ
ルと前記マクロコアの遅延時間判定レベルとに整合した
遅延時間特性であることを特徴とする。
【００１１】さらに、本発明によれば、前記出力端子に
接続される境界セルの遅延特性データは、出力駆動能力
についてのデータであることを特徴とする。さらに、前
記出力駆動能力についてのデータは、入力スルーレート
及び負荷容量に依存した出力スルーレート、及び入力ス
ルーレートと負荷容量に依存した遅延時間であることを
特徴とする。また、前記出力駆動能力についてのデータ
は、該出力端子に接続されるセルの遅延時間判定レベル
と前記マクロコアの遅延時間判定レベルとに整合した遅
延時間特性であることを特徴とする。
接続される境界セルの遅延特性データは、出力駆動能力
についてのデータであることを特徴とする。さらに、前
記出力駆動能力についてのデータは、入力スルーレート
及び負荷容量に依存した出力スルーレート、及び入力ス
ルーレートと負荷容量に依存した遅延時間であることを
特徴とする。また、前記出力駆動能力についてのデータ
は、該出力端子に接続されるセルの遅延時間判定レベル
と前記マクロコアの遅延時間判定レベルとに整合した遅
延時間特性であることを特徴とする。
【００１２】上記の目的は、本発明によれば、複数のセ
ルと、所定の機能を有するマクロとを有する大規模集積
回路装置において、前記マクロは、複数の入力端子と出
力端子と、上記所定の機能を有するマクロコアと、該入
力端子及び出力端子と該マクロコアとの間に設けられ該
入力端子及び出力端子毎に接続された境界セルとを有
し、前記セルが境界セルを介して該マクロコアに接続さ
れてなることを特徴とする大規模集積回路装置を提供す
ることにより達成される。
ルと、所定の機能を有するマクロとを有する大規模集積
回路装置において、前記マクロは、複数の入力端子と出
力端子と、上記所定の機能を有するマクロコアと、該入
力端子及び出力端子と該マクロコアとの間に設けられ該
入力端子及び出力端子毎に接続された境界セルとを有
し、前記セルが境界セルを介して該マクロコアに接続さ
れてなることを特徴とする大規模集積回路装置を提供す
ることにより達成される。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１４】図１は、ＬＳＩの製造工程の概略的なフロ
ーチャートの一例である。まず、目的としているＬＳＩ
の論理回路の設計が行われる（Ｓ１）。この工程では、
論理ライブラリにある複数種類のセル、マクロ等を配置
して接続することにより行われる。そして、設計された
論理回路に対して、遅延時間の計算が行われる（Ｓ
２）。この遅延時間計算工程は、通常遅延時間計算プロ
グラムといわれるツールによりコンピュータによって行
われる。遅延時間の計算には、論理回路を構成する各セ
ルやマクロの遅延特性、あるいは遅延時間計算の為のパ
ラメータが論理ライブラリから取り出されて利用され
る。例えば、前段のセルやマクロの出力駆動能力にした
がう入力スルーレートが計算され、その入力スルーレー
トと上記遅延特性などからそのセルやマクロの遅延時間
が求められる。
ーチャートの一例である。まず、目的としているＬＳＩ
の論理回路の設計が行われる（Ｓ１）。この工程では、
論理ライブラリにある複数種類のセル、マクロ等を配置
して接続することにより行われる。そして、設計された
論理回路に対して、遅延時間の計算が行われる（Ｓ
２）。この遅延時間計算工程は、通常遅延時間計算プロ
グラムといわれるツールによりコンピュータによって行
われる。遅延時間の計算には、論理回路を構成する各セ
ルやマクロの遅延特性、あるいは遅延時間計算の為のパ
ラメータが論理ライブラリから取り出されて利用され
る。例えば、前段のセルやマクロの出力駆動能力にした
がう入力スルーレートが計算され、その入力スルーレー
トと上記遅延特性などからそのセルやマクロの遅延時間
が求められる。
【００１５】遅延時間の計算が終わると、その遅延時間
に基づいて論理回路の論理シミュレーションが行われる
（Ｓ３）。この論理シミュレーションもシミュレーショ
ンプログラムにより行われるが、論理設計を行った者に
より作成された所定の入力パターンとそれに対応する期
待される出力パターンからなるテストパターンが使用さ
れる。論理シミュレーション工程において、各セルやマ
クロがステップＳ２で求めた遅延時間で動作することを
前提にして、期待通りの論理動作を行うか否かのチェッ
クが行われる。即ち、入力パターンに対して出力される
パターンが上記の期待出力パターンと一致するか否かの
チェックが行われる。
に基づいて論理回路の論理シミュレーションが行われる
（Ｓ３）。この論理シミュレーションもシミュレーショ
ンプログラムにより行われるが、論理設計を行った者に
より作成された所定の入力パターンとそれに対応する期
待される出力パターンからなるテストパターンが使用さ
れる。論理シミュレーション工程において、各セルやマ
クロがステップＳ２で求めた遅延時間で動作することを
前提にして、期待通りの論理動作を行うか否かのチェッ
クが行われる。即ち、入力パターンに対して出力される
パターンが上記の期待出力パターンと一致するか否かの
チェックが行われる。
【００１６】論理チェックで合格となると、各セルやマ
クロのレイアウトパターンに従って具体的なチップレイ
アウトが作成される（Ｓ４）。そして、レイアウト図か
らより正確な抵抗値や容量値が抽出される（Ｓ５）。そ
の抽出した抵抗、容量に従って、再度遅延時間の計算が
行われ（Ｓ６）、論理シミュレーションが行われる（Ｓ
７）。この２つの検証工程は、チップレイアウトに基づ
いたより正確な動作チェックの為に行われるものであ
る。それを合格すると、最後にＬＳＩの製造が行われる
（Ｓ８）。
クロのレイアウトパターンに従って具体的なチップレイ
アウトが作成される（Ｓ４）。そして、レイアウト図か
らより正確な抵抗値や容量値が抽出される（Ｓ５）。そ
の抽出した抵抗、容量に従って、再度遅延時間の計算が
行われ（Ｓ６）、論理シミュレーションが行われる（Ｓ
７）。この２つの検証工程は、チップレイアウトに基づ
いたより正確な動作チェックの為に行われるものであ
る。それを合格すると、最後にＬＳＩの製造が行われる
（Ｓ８）。
【００１７】上記した通り、ＬＳＩの製造工程において
論理回路を構成するセルやマクロの特性、特に遅延時間
計算に必要な特性やパラメータ、論理シミュレーション
に必要な特性やパラメータを事前に抽出して論理ライブ
ラリ化しておくことが必要である。図中のステップＳ９
が、その論理ライブラリの作成工程である。
論理回路を構成するセルやマクロの特性、特に遅延時間
計算に必要な特性やパラメータ、論理シミュレーション
に必要な特性やパラメータを事前に抽出して論理ライブ
ラリ化しておくことが必要である。図中のステップＳ９
が、その論理ライブラリの作成工程である。
【００１８】図２は、概略的に示したＬＳＩ設計システ
ムの全体構成図である。ＣＰＵ１０に各ファイル１１〜
１６がアクセス可能に接続されている。ファイルには前
記した論理ライブラリのファイル１１、各セルやマクロ
の回路パターンが格納されている物理ライブラリのファ
イル１２、設計された論理回路データのファイル１３、
テストパターンのファイル１４、設計された論理回路デ
ータをもとに物理ライブラリの回路パターンをあてはめ
て生成されるレイアウトデータのファイル１５等があ
る。
ムの全体構成図である。ＣＰＵ１０に各ファイル１１〜
１６がアクセス可能に接続されている。ファイルには前
記した論理ライブラリのファイル１１、各セルやマクロ
の回路パターンが格納されている物理ライブラリのファ
イル１２、設計された論理回路データのファイル１３、
テストパターンのファイル１４、設計された論理回路デ
ータをもとに物理ライブラリの回路パターンをあてはめ
て生成されるレイアウトデータのファイル１５等があ
る。
【００１９】また、設計用のツールとしては、設計ツー
ル用ファイル１６に格納されている様に、例えば、各セ
ルやマクロの特性、特性パラメータを抽出するキャラク
タライズプログラム、マクロ等のパスの遅延時間を求め
るパス解析ツール、遅延時間計算プログラム、論理シミ
ュレーションプログラム、レイアウトプログラム、レイ
アウト図から抵抗や容量を抽出するプログラム等が利用
される。
ル用ファイル１６に格納されている様に、例えば、各セ
ルやマクロの特性、特性パラメータを抽出するキャラク
タライズプログラム、マクロ等のパスの遅延時間を求め
るパス解析ツール、遅延時間計算プログラム、論理シミ
ュレーションプログラム、レイアウトプログラム、レイ
アウト図から抵抗や容量を抽出するプログラム等が利用
される。
【００２０】次に、高集積化に伴い遅延時間計算で考慮
すべき点と、それに伴い通常のセルからなる回路内にマ
クロを埋め込む場合に考慮すべき点について以下に説明
する。
すべき点と、それに伴い通常のセルからなる回路内にマ
クロを埋め込む場合に考慮すべき点について以下に説明
する。
【００２１】図３は、入力スルーレートや出力容量に依
存するセルの遅延時間を説明する図である。この入力ス
ルーレート依存性は、微細化技術が進んだことにより遅
延時間計算の為に考慮する必要が出てきたものである。
図３（ａ）にはセル２０の入力端子２１に立ち上がり波
形が異なる入力Ｔｓｉｎ１，２，３が入力され、出力端
子２２に負荷容量ＣＬが接続された例が示されている。
ここで、入力スルーレートとは入力信号の立ち上がりに
要する時間であり、入力信号が急峻に立ち上がると入力
スルーレートが短くなり、立ち上がりが鈍いと入力スル
ーレートが長くなる。
存するセルの遅延時間を説明する図である。この入力ス
ルーレート依存性は、微細化技術が進んだことにより遅
延時間計算の為に考慮する必要が出てきたものである。
図３（ａ）にはセル２０の入力端子２１に立ち上がり波
形が異なる入力Ｔｓｉｎ１，２，３が入力され、出力端
子２２に負荷容量ＣＬが接続された例が示されている。
ここで、入力スルーレートとは入力信号の立ち上がりに
要する時間であり、入力信号が急峻に立ち上がると入力
スルーレートが短くなり、立ち上がりが鈍いと入力スル
ーレートが長くなる。
【００２２】図３（ｂ）には、その時のセル２０の遅延
時間Ｔｐｄが示されている。出力端子２２に接続される
負荷容量ＣＬが大きくなるに伴い遅延時間Ｔｐｄが増加
する。また、入力スルーレートが異なると、セル２０の
トランジスタが反転する閾値Ｖｔに達する時間が異な
り、入力の立ち上がりが遅いとセル内の駆動トランジス
タの不完全なオン状態が長くなり、図中２３の様に遅延
時間波形が緩慢な波形になる。即ち、負荷容量が大きく
なると、入力スルーレートの長いＴｓｉｎ３では駆動ト
ランジスタの不完全状態が長くなり遅延時間Ｔｐｄが大
きくなる。そして、負荷容量がさらに大きくなると遅延
時間は単純に容量値に比例する。図３（ｂ）の特性は、
セルによって異なる。
時間Ｔｐｄが示されている。出力端子２２に接続される
負荷容量ＣＬが大きくなるに伴い遅延時間Ｔｐｄが増加
する。また、入力スルーレートが異なると、セル２０の
トランジスタが反転する閾値Ｖｔに達する時間が異な
り、入力の立ち上がりが遅いとセル内の駆動トランジス
タの不完全なオン状態が長くなり、図中２３の様に遅延
時間波形が緩慢な波形になる。即ち、負荷容量が大きく
なると、入力スルーレートの長いＴｓｉｎ３では駆動ト
ランジスタの不完全状態が長くなり遅延時間Ｔｐｄが大
きくなる。そして、負荷容量がさらに大きくなると遅延
時間は単純に容量値に比例する。図３（ｂ）の特性は、
セルによって異なる。
【００２３】かかるセル２０が論理回路内に配置される
と、前段のセルの駆動能力や回路接続の状態によって、
入力端子への入力スルーレートが決定され、その入力ス
ルーレートに依存してセルの遅延時間が異なることにな
る。負荷容量も同様である。従って、セル２０の特性と
して、その遅延時間計算に必要なパラメータ或いは図３
（ｂ）の如き遅延特性が入出力パス毎に予め求められて
登録されている必要がある。パラメータ値の例として
は、以下の如きα値であり、かかるα値があれば遅延時
間の計算を行うことができる。
と、前段のセルの駆動能力や回路接続の状態によって、
入力端子への入力スルーレートが決定され、その入力ス
ルーレートに依存してセルの遅延時間が異なることにな
る。負荷容量も同様である。従って、セル２０の特性と
して、その遅延時間計算に必要なパラメータ或いは図３
（ｂ）の如き遅延特性が入出力パス毎に予め求められて
登録されている必要がある。パラメータ値の例として
は、以下の如きα値であり、かかるα値があれば遅延時
間の計算を行うことができる。
【００２４】α１＝（Ｔ０２−Ｔ０１）／（Ｔｓｉｎ２
−Ｔｓｉｎ１） α２＝（Ｔ０３−Ｔ０２）／（Ｔｓｉｎ３−Ｔｓｉｎ
２） 或いは、図３（ｂ）の遅延時間特性は、図中の点の部分
の値をテーブルの形でデータ化されることもある。
−Ｔｓｉｎ１） α２＝（Ｔ０３−Ｔ０２）／（Ｔｓｉｎ３−Ｔｓｉｎ
２） 或いは、図３（ｂ）の遅延時間特性は、図中の点の部分
の値をテーブルの形でデータ化されることもある。
【００２５】図４は、配線による遅延時間（配線ディレ
イ）Ｔｌｉｎｅを説明する図である。微細化技術の進歩
により高集積化が進み、配線幅が細くなりセルの面積に
比べて配線の占める面積が大きくなり、相対的に配線容
量による遅延時間が無視できなくなっている。図４に示
される通り、配線の抵抗Ｒと寄生容量Ｃに比例して配線
遅延時間が長くなる。
イ）Ｔｌｉｎｅを説明する図である。微細化技術の進歩
により高集積化が進み、配線幅が細くなりセルの面積に
比べて配線の占める面積が大きくなり、相対的に配線容
量による遅延時間が無視できなくなっている。図４に示
される通り、配線の抵抗Ｒと寄生容量Ｃに比例して配線
遅延時間が長くなる。
【００２６】図５は、セルとマクロが接続された時のそ
の接続部での遅延時間の誤差を説明する図である。ＬＳ
Ｉチップ１００内にセル２６、２７とマクロ３０とが接
続されている。マクロが市場を流通することに伴い、独
自の遅延判定レベルにもとづいて遅延時間が定義される
ことがある。その為、図５の如き接続をした場合、セル
２６，２７とマクロ３０との遅延判定レベルＶｔが異な
り、遅延時間に誤差が発生する。
の接続部での遅延時間の誤差を説明する図である。ＬＳ
Ｉチップ１００内にセル２６、２７とマクロ３０とが接
続されている。マクロが市場を流通することに伴い、独
自の遅延判定レベルにもとづいて遅延時間が定義される
ことがある。その為、図５の如き接続をした場合、セル
２６，２７とマクロ３０との遅延判定レベルＶｔが異な
り、遅延時間に誤差が発生する。
【００２７】セルやマクロの遅延時間は、入力信号が所
定の判定レベルＶｔに達してから出力信号が同様の判定
レベルＶｔに達するまでの時間として定義される。例え
ば、セル２６，２７が立ち上がり電圧の２０％程度の判
定レベルＶｔ１で定義され、マクロが５０％程度の判定
レベルＶｔ２で定義されていたとする。すると、セル２
６とマクロ３０の入力端子ＩＮとの間では、信号２４の
Ｖｔ１からＶｔ２までのΔｔ１の時間が遅延時間から抜
けてしまう。更に、マクロ３０の出力端子ＯＵＴとセル
２７との間では、信号２５のＶｔ１からＶｔ２までのΔ
ｔ２の時間が遅延時間として重複してしまう。
定の判定レベルＶｔに達してから出力信号が同様の判定
レベルＶｔに達するまでの時間として定義される。例え
ば、セル２６，２７が立ち上がり電圧の２０％程度の判
定レベルＶｔ１で定義され、マクロが５０％程度の判定
レベルＶｔ２で定義されていたとする。すると、セル２
６とマクロ３０の入力端子ＩＮとの間では、信号２４の
Ｖｔ１からＶｔ２までのΔｔ１の時間が遅延時間から抜
けてしまう。更に、マクロ３０の出力端子ＯＵＴとセル
２７との間では、信号２５のＶｔ１からＶｔ２までのΔ
ｔ２の時間が遅延時間として重複してしまう。
【００２８】マクロ３０の入力端子ＩＮの入力信号２４
の入力スルーレートとセル２７の入力信号２５の入力ス
ルーレートとは、そこに接続される負荷容量や前段の駆
動能力により異なるので、単純に相殺しあうことはでき
ない。従って、マクロの遅延時間がセル２６，２７と異
なる判定レベルで定義されている場合は、上記したΔｔ
１とΔｔ２の分が遅延時間の計算に含めることができず
不正確な遅延時間となってしまう。
の入力スルーレートとセル２７の入力信号２５の入力ス
ルーレートとは、そこに接続される負荷容量や前段の駆
動能力により異なるので、単純に相殺しあうことはでき
ない。従って、マクロの遅延時間がセル２６，２７と異
なる判定レベルで定義されている場合は、上記したΔｔ
１とΔｔ２の分が遅延時間の計算に含めることができず
不正確な遅延時間となってしまう。
【００２９】図６は、ＬＳＩチップ内にマクロを埋め込
んだ場合の問題点を説明する図である。この例では、Ｌ
ＳＩチップ１００内でセルＡ，Ｂ，Ｃとマクロ３０とが
接続されている。マクロを埋め込む場合、マクロ内の基
本的な遅延時間に加えて、入力端子ＭＡ，ＭＢでの入力
スルーレートに依存した遅延時間と出力端子ＭＸでの負
荷容量に伴う遅延及び配線による遅延時間を考慮する必
要がある。マクロ３０内で入力信号が一端バッファリン
グされると、内部ではその入力に対する出力の遅延時間
は固定的であるので、基本遅延時間として画一的に登録
しておくことができる。入力スルーレートに依存した遅
延時間と出力端子ＭＸでの負荷容量に伴う遅延及び配線
による遅延時間とが、この場合外部の回路に依存した変
動要素である。即ち、入力部での入力端子ＭＡ、ＭＢで
の入力スルーレートと出力端子ＭＸでの負荷容量ＣＬ
は、論理回路の設計をして初めて特定されるファクタで
ある。
んだ場合の問題点を説明する図である。この例では、Ｌ
ＳＩチップ１００内でセルＡ，Ｂ，Ｃとマクロ３０とが
接続されている。マクロを埋め込む場合、マクロ内の基
本的な遅延時間に加えて、入力端子ＭＡ，ＭＢでの入力
スルーレートに依存した遅延時間と出力端子ＭＸでの負
荷容量に伴う遅延及び配線による遅延時間を考慮する必
要がある。マクロ３０内で入力信号が一端バッファリン
グされると、内部ではその入力に対する出力の遅延時間
は固定的であるので、基本遅延時間として画一的に登録
しておくことができる。入力スルーレートに依存した遅
延時間と出力端子ＭＸでの負荷容量に伴う遅延及び配線
による遅延時間とが、この場合外部の回路に依存した変
動要素である。即ち、入力部での入力端子ＭＡ、ＭＢで
の入力スルーレートと出力端子ＭＸでの負荷容量ＣＬ
は、論理回路の設計をして初めて特定されるファクタで
ある。
【００３０】そこで、ブラックボックス化されているマ
クロ３０の入力端子に接続される内部回路の例をみる
と、第一に、入力端子ＭＡに対してセルＯとセルＰとが
接続されている。従って、入力スルーレートから求めら
れる遅延時間の特性パラメータ或いは遅延特性をセルＯ
にすべきかセルＰにすべきかという問題が生じる。論理
ライブラリに登録されるマクロの属性データとして、入
力端子ＭＡにおける遅延時間計算の為のパラメータまた
は遅延特性を与える必要がある。しかし、図６の端子Ｍ
Ａの場合は、セルＯ，Ｐのどちらにすべきか決定でき
ず、一方のパラメータを与えると、他方のセルへのパス
の遅延時間が不正確なものになる。
クロ３０の入力端子に接続される内部回路の例をみる
と、第一に、入力端子ＭＡに対してセルＯとセルＰとが
接続されている。従って、入力スルーレートから求めら
れる遅延時間の特性パラメータ或いは遅延特性をセルＯ
にすべきかセルＰにすべきかという問題が生じる。論理
ライブラリに登録されるマクロの属性データとして、入
力端子ＭＡにおける遅延時間計算の為のパラメータまた
は遅延特性を与える必要がある。しかし、図６の端子Ｍ
Ａの場合は、セルＯ，Ｐのどちらにすべきか決定でき
ず、一方のパラメータを与えると、他方のセルへのパス
の遅延時間が不正確なものになる。
【００３１】第二に、入力端子ＭＢの場合には、マクロ
の初段のセルＱまでの配線ＴｌｉｎｅＢが長い為、その
配線ディレイを属性データとして与える必要があるが、
セルＳに対しては不要なディレイであり、入力端子ＭＢ
に与えるパラメータとしては不適切である。
の初段のセルＱまでの配線ＴｌｉｎｅＢが長い為、その
配線ディレイを属性データとして与える必要があるが、
セルＳに対しては不要なディレイであり、入力端子ＭＢ
に与えるパラメータとしては不適切である。
【００３２】更に、第三に出力端子ＭＸと最終段のセル
Ｒとの間の配線ＴｌｉｎｅＲが長いと、その遅延時間を
出力端子ＭＸの属性データとして与える必要がある。そ
して、第四に前述したセルＡ，Ｂ，Ｃとマクロの遅延時
間判定レベルに不整合があると、図５で説明したような
不整合に伴う遅延時間の調整を行うことが必要である。
Ｒとの間の配線ＴｌｉｎｅＲが長いと、その遅延時間を
出力端子ＭＸの属性データとして与える必要がある。そ
して、第四に前述したセルＡ，Ｂ，Ｃとマクロの遅延時
間判定レベルに不整合があると、図５で説明したような
不整合に伴う遅延時間の調整を行うことが必要である。
【００３３】以上４つの例で示した通り、ブラックボッ
クス化されたマクロを埋め込む場合に、内部回路の構成
にかかわりなく入力端子や出力端子に遅延時間計算に必
要な属性データを与えておくことが必要である。ところ
が、上記４つの例で示した通り、正しく属性データを与
えることが困難である。
クス化されたマクロを埋め込む場合に、内部回路の構成
にかかわりなく入力端子や出力端子に遅延時間計算に必
要な属性データを与えておくことが必要である。ところ
が、上記４つの例で示した通り、正しく属性データを与
えることが困難である。
【００３４】図７は、本発明を適用してモデリングされ
たマクロを示す図である。この例では、図６に示したマ
クロ３０をマクロコア３５として取り扱い、そのマクロ
コア３５の入力端子３６、３７と出力端子３８に境界セ
ル３１、３２、３３を追加して、新たなマクロ３４とし
ている。即ち、論理ライブラリにマクロを登録する場合
に、そのマクロ３０をマクロコア３５とし、更に境界セ
ル３１、３２、３３を入力初段セルと出力最終段セルと
して付加したマクロ３４を登録するのである。更に、境
界セル３１、３２、３３は、新たなマクロ３４の入力端
子ＭＡ，ＭＢと出力端子ＭＸの近傍に配置し、前述した
入力段と出力段での配線長による遅延時間を考慮する必
要がない様にする。
たマクロを示す図である。この例では、図６に示したマ
クロ３０をマクロコア３５として取り扱い、そのマクロ
コア３５の入力端子３６、３７と出力端子３８に境界セ
ル３１、３２、３３を追加して、新たなマクロ３４とし
ている。即ち、論理ライブラリにマクロを登録する場合
に、そのマクロ３０をマクロコア３５とし、更に境界セ
ル３１、３２、３３を入力初段セルと出力最終段セルと
して付加したマクロ３４を登録するのである。更に、境
界セル３１、３２、３３は、新たなマクロ３４の入力端
子ＭＡ，ＭＢと出力端子ＭＸの近傍に配置し、前述した
入力段と出力段での配線長による遅延時間を考慮する必
要がない様にする。
【００３５】上記の様に境界セルを入力端子ＭＡ，ＭＢ
と出力端子ＭＸの近傍に追加してマクロ３４を登録する
ことにより、第一にマクロの入力端子と境界セルとが１
対１になり、入力スルーレートに依存した遅延時間は境
界セルの特性、または特性パラメータを利用することで
簡単に且つ正確に計算することができる。従って、図６
で説明した端子ＭＡに対する特性をセルＯかＰかのどち
らにするかの問題はなくなる。
と出力端子ＭＸの近傍に追加してマクロ３４を登録する
ことにより、第一にマクロの入力端子と境界セルとが１
対１になり、入力スルーレートに依存した遅延時間は境
界セルの特性、または特性パラメータを利用することで
簡単に且つ正確に計算することができる。従って、図６
で説明した端子ＭＡに対する特性をセルＯかＰかのどち
らにするかの問題はなくなる。
【００３６】第二に、境界セルをマクロの外部端子Ｍ
Ａ，ＭＢ，ＭＸの近傍に配置することにより、入力スル
ーレートに依存する遅延時間の計算工程では、マクロ３
０の外部端子ＭＢからマクロの初段のセルＱまでの配線
ＴｌｉｎｅＢの遅延を無視することができる。そして、
図７におけるマクロコア３５の端子３７と初段セルＱま
での配線ＴｌｉｎｅＢの遅延時間は、入力端子ＭＢにあ
たえられる信号の入力スルーレートに依存せず、単純に
マクロ内の遅延時間として固定的に取り扱うことができ
る。従って、その分の遅延時間をマクロコア内の固定遅
延として取り扱うことができ、マクロ３４の境界部分の
遅延時間から切り離すことができる。この点は、出力端
子ＭＸの場合も、同等の理由で配線遅延ＴｌｉｎｅＲを
無視して遅延時間の計算を行うことができる。
Ａ，ＭＢ，ＭＸの近傍に配置することにより、入力スル
ーレートに依存する遅延時間の計算工程では、マクロ３
０の外部端子ＭＢからマクロの初段のセルＱまでの配線
ＴｌｉｎｅＢの遅延を無視することができる。そして、
図７におけるマクロコア３５の端子３７と初段セルＱま
での配線ＴｌｉｎｅＢの遅延時間は、入力端子ＭＢにあ
たえられる信号の入力スルーレートに依存せず、単純に
マクロ内の遅延時間として固定的に取り扱うことができ
る。従って、その分の遅延時間をマクロコア内の固定遅
延として取り扱うことができ、マクロ３４の境界部分の
遅延時間から切り離すことができる。この点は、出力端
子ＭＸの場合も、同等の理由で配線遅延ＴｌｉｎｅＲを
無視して遅延時間の計算を行うことができる。
【００３７】第三に、境界セルの遅延時間判定レベル
は、入力側の境界セル３１、３２では、入力側の判定レ
ベルをマクロ外部のセルＡ，Ｂと同じレベルにし、出力
側の判定レベルをマクロコア３５と同じレベルにする。
また、出力側の境界セル３３では、入力側の判定レベル
をマクロコア３５と同じレベルにし、出力側の判定レベ
ルをマクロ外部のセルＣと同じレベルにする。その様に
境界セルをそれぞれ定義して付加することにより、遅延
時間の判定レベルＶｔの不整合による不正確な遅延時間
をなくすことができる。
は、入力側の境界セル３１、３２では、入力側の判定レ
ベルをマクロ外部のセルＡ，Ｂと同じレベルにし、出力
側の判定レベルをマクロコア３５と同じレベルにする。
また、出力側の境界セル３３では、入力側の判定レベル
をマクロコア３５と同じレベルにし、出力側の判定レベ
ルをマクロ外部のセルＣと同じレベルにする。その様に
境界セルをそれぞれ定義して付加することにより、遅延
時間の判定レベルＶｔの不整合による不正確な遅延時間
をなくすことができる。
【００３８】この様に、ブラックボックス化されたマク
ロ３０に対して、上記の如き特性で定義される境界セル
を周辺に追加して新たなマクロ３４とすることにより、
マクロ３０（マクロコア３５）の内部回路を考慮するこ
となく、マクロを埋め込んだことに伴う境界部分での遅
延特性（または特性パラメータ）を属性データとして与
えることができ、その特性の属性データに従って正確な
遅延時間の計算を行うことができる。
ロ３０に対して、上記の如き特性で定義される境界セル
を周辺に追加して新たなマクロ３４とすることにより、
マクロ３０（マクロコア３５）の内部回路を考慮するこ
となく、マクロを埋め込んだことに伴う境界部分での遅
延特性（または特性パラメータ）を属性データとして与
えることができ、その特性の属性データに従って正確な
遅延時間の計算を行うことができる。
【００３９】上記した境界セルの種類は特に限定されな
い。通常のＮＡＮＤ，ＡＮＤ，ＮＯＲ，ＯＲゲート、フ
リップフロップ、双方向セル等、任意の回路が選択され
る。
い。通常のＮＡＮＤ，ＡＮＤ，ＮＯＲ，ＯＲゲート、フ
リップフロップ、双方向セル等、任意の回路が選択され
る。
【００４０】図８は、論理ライブラリを作成するフロー
チャートである。このフローチャートは、図１で示した
ステップＳ９における工程を詳述したものである。上記
の考え方にしたがって、ブラックボックス化されたマク
ロの特性抽出（キャラクタライズ）が行われる。
チャートである。このフローチャートは、図１で示した
ステップＳ９における工程を詳述したものである。上記
の考え方にしたがって、ブラックボックス化されたマク
ロの特性抽出（キャラクタライズ）が行われる。
【００４１】論理回路設計において、論理ライブラリに
登録されたセルやマクロが適宜使用される。そして、そ
の論理ライブラリに登録されている属性データにしたが
って遅延時間計算工程、論理シミュレーション工程が行
われる。通常、論理回路設計者により遅延時間の計算工
程と論理シミュレーション工程が実行される。従って、
マクロの内部が完全にブラックボックス化されて、マク
ロの入力端子での遅延特性と出力端子での駆動能力（遅
延特性）とがそれぞれの端子の属性データとして単純に
与えられることが必要である。
登録されたセルやマクロが適宜使用される。そして、そ
の論理ライブラリに登録されている属性データにしたが
って遅延時間計算工程、論理シミュレーション工程が行
われる。通常、論理回路設計者により遅延時間の計算工
程と論理シミュレーション工程が実行される。従って、
マクロの内部が完全にブラックボックス化されて、マク
ロの入力端子での遅延特性と出力端子での駆動能力（遅
延特性）とがそれぞれの端子の属性データとして単純に
与えられることが必要である。
【００４２】図８のフローチャートに従って説明するに
あたり、例として図９に示したマクロ３０を図１０に示
したＬＳＩチップ１００内にセルＡ，Ｂ，Ｃと共に埋め
込む論理回路を設計するとする。従って、本発明により
図１０での論理ライブラリ内のマクロ３４は境界セルを
追加したマクロである。
あたり、例として図９に示したマクロ３０を図１０に示
したＬＳＩチップ１００内にセルＡ，Ｂ，Ｃと共に埋め
込む論理回路を設計するとする。従って、本発明により
図１０での論理ライブラリ内のマクロ３４は境界セルを
追加したマクロである。
【００４３】図８のステップＳ１０に示される通り、論
理回路設計に使用されるセルの特性抽出（キャラクタラ
イズ）が行われる。このセルの特性のうち遅延時間の計
算に必要な特性は、図３で示した様な特性のテーブルで
ある。或いは、前述した通りの特性パラメータ（α値）
である。この様な特性テーブル或いは特性パラメータ
は、セルの入出力のパス毎に登録される。セルの属性デ
ータとしては、かかる特性テーブルまたはパラメータの
他に、例えば図１４に示される様に論理データ、入力端
子容量、出力駆動能力等である。
理回路設計に使用されるセルの特性抽出（キャラクタラ
イズ）が行われる。このセルの特性のうち遅延時間の計
算に必要な特性は、図３で示した様な特性のテーブルで
ある。或いは、前述した通りの特性パラメータ（α値）
である。この様な特性テーブル或いは特性パラメータ
は、セルの入出力のパス毎に登録される。セルの属性デ
ータとしては、かかる特性テーブルまたはパラメータの
他に、例えば図１４に示される様に論理データ、入力端
子容量、出力駆動能力等である。
【００４４】次に、マクロの特性の抽出（キャラクタラ
イズ）を行う為にマクロの周辺に追加する境界マクロの
特性の抽出を行う（Ｓ１１）。図１１は、かかる境界セ
ルの抽出される特性を説明する図である。この例は、境
界セル３１がバッファタイプの場合であり、図１１
（ａ）に示される通り、境界セル３１の入力端子３９に
異なる入力スルーレート（入力信号がＬからＨレベルに
立ち上がるのに要する時間）Ｔｓｉｎ１，２，３の信号
が入力し、出力端子４０に負荷容量ＣＬが接続される。
その場合、入力スルーレートに依存する遅延時間Ｔｐｄ
の特性（図１１（ｂ））と、同様に依存する出力スルー
レートＴｓｏｕｔの特性（図１１（ｃ））が抽出され
る。この特性は更に遅延時間計算用の特性パラメータ
（α値）として抽出される。
イズ）を行う為にマクロの周辺に追加する境界マクロの
特性の抽出を行う（Ｓ１１）。図１１は、かかる境界セ
ルの抽出される特性を説明する図である。この例は、境
界セル３１がバッファタイプの場合であり、図１１
（ａ）に示される通り、境界セル３１の入力端子３９に
異なる入力スルーレート（入力信号がＬからＨレベルに
立ち上がるのに要する時間）Ｔｓｉｎ１，２，３の信号
が入力し、出力端子４０に負荷容量ＣＬが接続される。
その場合、入力スルーレートに依存する遅延時間Ｔｐｄ
の特性（図１１（ｂ））と、同様に依存する出力スルー
レートＴｓｏｕｔの特性（図１１（ｃ））が抽出され
る。この特性は更に遅延時間計算用の特性パラメータ
（α値）として抽出される。
【００４５】これらの特性が抽出されることで、境界セ
ルがマクロの入力端子に接続される場合は入力スルーレ
ートに依存する遅延時間Ｔｐｄが簡単に計算でき、また
境界セルが出力端子に接続される場合はマクロの外部に
ある次段のセルの入力スルーレートを求めることができ
る。
ルがマクロの入力端子に接続される場合は入力スルーレ
ートに依存する遅延時間Ｔｐｄが簡単に計算でき、また
境界セルが出力端子に接続される場合はマクロの外部に
ある次段のセルの入力スルーレートを求めることができ
る。
【００４６】上記した遅延時間Ｔｐｄは、前述した通り
判定レベルがそれぞれ接続される前段または後段の判定
レベルに合わせられて抽出される。例えば、図１２には
マクロの外部のＬＳＩチップ１００内のセル４２の遅延
時間とマクロ３０の遅延時間を判定するレベルの例が示
されている。即ち、図１２の例では、セル４２の遅延時
間Ｔｐｄを判定する電圧レベルが入出力共に１Ｖであり
（図１２（ａ））、一方、マクロ３０の遅延時間Ｔｐｄ
を判定する電圧レベルが入出力共に１．６５Ｖである
（図１２（ｂ））。
判定レベルがそれぞれ接続される前段または後段の判定
レベルに合わせられて抽出される。例えば、図１２には
マクロの外部のＬＳＩチップ１００内のセル４２の遅延
時間とマクロ３０の遅延時間を判定するレベルの例が示
されている。即ち、図１２の例では、セル４２の遅延時
間Ｔｐｄを判定する電圧レベルが入出力共に１Ｖであり
（図１２（ａ））、一方、マクロ３０の遅延時間Ｔｐｄ
を判定する電圧レベルが入出力共に１．６５Ｖである
（図１２（ｂ））。
【００４７】そこで、図１３に境界セルの判定レベルを
示す。図１３（ａ）がマクロの入力端子に接続される境
界セルの例であり、入力信号の判定レベルはセル４２の
判定レベルの１Ｖに設定され出力信号の判定レベルはマ
クロ３０の判定レベルの１．６５Ｖに設定される。この
様にして定義された遅延時間Ｔｐｄが、図１１（ｂ）の
特性として定義される。図１３（ｂ）はマクロの出力端
子に接続される境界セルの例であり、入力信号の判定レ
ベルはマクロ３０の判定レベルの１．６５Ｖに設定され
出力信号の判定レベルはセル４２の判定レベルの１Ｖに
設定される。
示す。図１３（ａ）がマクロの入力端子に接続される境
界セルの例であり、入力信号の判定レベルはセル４２の
判定レベルの１Ｖに設定され出力信号の判定レベルはマ
クロ３０の判定レベルの１．６５Ｖに設定される。この
様にして定義された遅延時間Ｔｐｄが、図１１（ｂ）の
特性として定義される。図１３（ｂ）はマクロの出力端
子に接続される境界セルの例であり、入力信号の判定レ
ベルはマクロ３０の判定レベルの１．６５Ｖに設定され
出力信号の判定レベルはセル４２の判定レベルの１Ｖに
設定される。
【００４８】さて、図８に戻って、境界セルの特性抽出
が終わると、マクロ３０の周辺に境界セルが配置され、
新たなマクロが形成される（Ｓ１２）。即ち、図７で示
したマクロ３４の構成が形成される。入力用の境界セル
３１、３２はマクロコアの入力端子３６、３７と入力端
子ＭＡ，ＭＢとの間に追加される。出力用の境界セル３
３がマクロコアの出力端子３８と出力端子ＭＸとの間に
追加される。そして、前述の通り、境界マクロ３１、３
２、３３はそれぞれの入力端子ＭＡ，ＭＢや出力端子Ｍ
Ｘの近傍に配置される。
が終わると、マクロ３０の周辺に境界セルが配置され、
新たなマクロが形成される（Ｓ１２）。即ち、図７で示
したマクロ３４の構成が形成される。入力用の境界セル
３１、３２はマクロコアの入力端子３６、３７と入力端
子ＭＡ，ＭＢとの間に追加される。出力用の境界セル３
３がマクロコアの出力端子３８と出力端子ＭＸとの間に
追加される。そして、前述の通り、境界マクロ３１、３
２、３３はそれぞれの入力端子ＭＡ，ＭＢや出力端子Ｍ
Ｘの近傍に配置される。
【００４９】そして、ステップＳ１３に示す通り、境界
セルが追加された新しいマクロ３４に対して特性抽出
（キャラクタライズ）が行われる。マクロの遅延時間計
算に利用される特性は、図１１（ｂ）で示した入力スル
ーレートに依存する遅延時間の特性パラメータである。
この特性パラメータは、入力端子ＭＡ，ＭＢ毎に属性デ
ータとして与えられる。出力端子ＭＸに与えられるパラ
メータは図１１（ｂ）と更に、図１１（ｃ）で示した出
力スルーレートの特性である。この特性は出力駆動能力
の属性データとして出力端子ＭＸ毎に与えられる。
セルが追加された新しいマクロ３４に対して特性抽出
（キャラクタライズ）が行われる。マクロの遅延時間計
算に利用される特性は、図１１（ｂ）で示した入力スル
ーレートに依存する遅延時間の特性パラメータである。
この特性パラメータは、入力端子ＭＡ，ＭＢ毎に属性デ
ータとして与えられる。出力端子ＭＸに与えられるパラ
メータは図１１（ｂ）と更に、図１１（ｃ）で示した出
力スルーレートの特性である。この特性は出力駆動能力
の属性データとして出力端子ＭＸ毎に与えられる。
【００５０】図１４は、論理ライブラリに格納されるセ
ルＡ，Ｂ，ＣとマクロＤ（３４）の属性データの構成例
である。マクロの属性データとしては、上記の特性パラ
メータＤ２、出力駆動能力Ｄ３に加えて、入力スルーレ
ートに依存しない基本遅延時間Ｄ４がある。Ｄ１はマク
ロＤの論理データであり、論理シミュレーションで使用
される属性データである。図１４の如きマクロの属性デ
ータが与えられると、そのデータが論理ライブラリとし
て、ファイル１１内に格納される。このファイル１１
は、コンピュータにより読みとり可能は記録媒体であれ
ば、磁気テープ、磁気ディスク、その他光磁気を利用し
たファイル、半導体記憶装置などで実現される。
ルＡ，Ｂ，ＣとマクロＤ（３４）の属性データの構成例
である。マクロの属性データとしては、上記の特性パラ
メータＤ２、出力駆動能力Ｄ３に加えて、入力スルーレ
ートに依存しない基本遅延時間Ｄ４がある。Ｄ１はマク
ロＤの論理データであり、論理シミュレーションで使用
される属性データである。図１４の如きマクロの属性デ
ータが与えられると、そのデータが論理ライブラリとし
て、ファイル１１内に格納される。このファイル１１
は、コンピュータにより読みとり可能は記録媒体であれ
ば、磁気テープ、磁気ディスク、その他光磁気を利用し
たファイル、半導体記憶装置などで実現される。
【００５１】図１に戻り、論理ライブラリの登録された
マクロとセルにより論理回路が設計されると（Ｓ１）、
遅延時間計算プログラムにしたがって設計された論理回
路内の各遅延時間の計算が行われる。上記の様にマクロ
３４がライブラリに登録されているので、論理回路の遅
延時間の計算は簡単でかつ正確に行われる。マクロ３４
内の回路構成を考慮することなく、ブラックボックスと
して扱うことができる。即ち、入力端子ＭＡ，ＭＢに対
しては、入力パラメータに依存する遅延時間を求める為
の特性パラメータが属性データとして与えられているの
で、単純にその特性パラメータに従って遅延時間を計算
することができる。出力端子ＭＸに対しては、駆動能力
として負荷に対する遅延時間の特性（負荷依存性）と出
力スルーレートの特性が属性データとして与えられてい
るので、出力端子ＭＸに接続される負荷による遅延時間
の増加分と出力端子ＭＸに接続される次段のセルＣに与
えられる入力スルーレートが簡単に計算される。
マクロとセルにより論理回路が設計されると（Ｓ１）、
遅延時間計算プログラムにしたがって設計された論理回
路内の各遅延時間の計算が行われる。上記の様にマクロ
３４がライブラリに登録されているので、論理回路の遅
延時間の計算は簡単でかつ正確に行われる。マクロ３４
内の回路構成を考慮することなく、ブラックボックスと
して扱うことができる。即ち、入力端子ＭＡ，ＭＢに対
しては、入力パラメータに依存する遅延時間を求める為
の特性パラメータが属性データとして与えられているの
で、単純にその特性パラメータに従って遅延時間を計算
することができる。出力端子ＭＸに対しては、駆動能力
として負荷に対する遅延時間の特性（負荷依存性）と出
力スルーレートの特性が属性データとして与えられてい
るので、出力端子ＭＸに接続される負荷による遅延時間
の増加分と出力端子ＭＸに接続される次段のセルＣに与
えられる入力スルーレートが簡単に計算される。
【００５２】そして、入力スルーレートに依存した入力
側の境界セルの遅延時間及び出力側の負荷による遅延時
間の増分をマクロの基本遅延時間Ｄ４に加えることで、
マクロ３４全体の遅延時間を求めることができる。その
後は、既に説明した論理シミュレーション工程Ｓ３、レ
イアウト工程Ｓ４、抵抗と容量抽出工程Ｓ５、遅延時間
計算と論理シミュレーション工程Ｓ６，７を経て、ＬＳ
Ｉの製造工程Ｓ８へと移っていく。
側の境界セルの遅延時間及び出力側の負荷による遅延時
間の増分をマクロの基本遅延時間Ｄ４に加えることで、
マクロ３４全体の遅延時間を求めることができる。その
後は、既に説明した論理シミュレーション工程Ｓ３、レ
イアウト工程Ｓ４、抵抗と容量抽出工程Ｓ５、遅延時間
計算と論理シミュレーション工程Ｓ６，７を経て、ＬＳ
Ｉの製造工程Ｓ８へと移っていく。
【００５３】上記の様に境界セルが付加されたマクロを
埋め込んだＬＳＩは、その完成された構成には、マクロ
の入出力端子の近傍にかならず境界セルが設けられるこ
とになる。
埋め込んだＬＳＩは、その完成された構成には、マクロ
の入出力端子の近傍にかならず境界セルが設けられるこ
とになる。
【００５４】
【発明の効果】以上説明した通り、本発明によれば、ブ
ラックボックス化されたマクロの周辺に入出力端子と１
対１に対応して境界セルが付加されて、マクロとしての
特性の抽出が行われる。従って、入力端子の特性パラメ
ータ、出力端子の駆動能力等の属性データを単純に割り
当てることができる。よってそのようなマクロをライブ
ラリから引き出して論理回路の設計が行われる場合は、
その後の遅延時間の計算工程が極めて単純になり、より
正確な遅延時間の計算を行うことが可能になる。
ラックボックス化されたマクロの周辺に入出力端子と１
対１に対応して境界セルが付加されて、マクロとしての
特性の抽出が行われる。従って、入力端子の特性パラメ
ータ、出力端子の駆動能力等の属性データを単純に割り
当てることができる。よってそのようなマクロをライブ
ラリから引き出して論理回路の設計が行われる場合は、
その後の遅延時間の計算工程が極めて単純になり、より
正確な遅延時間の計算を行うことが可能になる。
【図１】ＬＳＩの製造工程の概略的なフローチャートの
一例である。
一例である。
【図２】ＬＳＩ設計システムの全体構成図である。
【図３】入力スルーレートや出力容量に依存するセルの
遅延時間を説明する図である。
遅延時間を説明する図である。
【図４】配線による遅延時間（配線ディレイ）を説明す
る図である。
る図である。
【図５】セルとマクロが接続された時のその接続部での
遅延時間の誤差を説明する図である。
遅延時間の誤差を説明する図である。
【図６】ＬＳＩチップ内にマクロを埋め込んだ場合の問
題点を説明する図である。
題点を説明する図である。
【図７】本発明を適用してモデリングされたマクロを示
す図である。
す図である。
【図８】論理ライブラリを作成するフローチャートであ
る。
る。
【図９】実施の形態例で使用されるマクロの回路例を示
す図である。
す図である。
【図１０】実施の形態例で使用されるＬＳＩチップの例
を示す図である。
を示す図である。
【図１１】境界セルの抽出される特性を説明する図であ
る。
る。
【図１２】セルの遅延時間とマクロの遅延時間を判定す
るレベルの例を示す図である。
るレベルの例を示す図である。
【図１３】境界セルの判定レベルを示す図である。
【図１４】論理ライブラリに格納されるセルとマクロの
属性データの構成例である。
属性データの構成例である。
１０ ＣＰＵ １１ 論理ライブラリを格納したファイル ３１、３２、３３ 境界セル ３４ マクロ ３５ マクロコア １００ ＬＳＩチップ ＭＡ，ＭＢ 入力端子 ＭＣ 出力端子
Claims (9)
- 【請求項１】所定の機能を有するマクロコアを有し入力
端子と出力端子の近傍に境界セルを付加したマクロに対
して、該入力端子と出力端子に該境界セルの遅延特性デ
ータを属性データとして与えた論理ライブラリデータを
生成してファイルに格納する工程と、 少なくとも複数のセルと前記マクロを有し、前記セルが
該マクロの入力端子及び出力端子に接続された境界セル
を介して前記マクロコアに接続される論理回路を設計す
る工程と、 該設計された論理回路について、該遅延特性データに基
づいてマクロの遅延時間を演算する工程と、 演算して求めた該遅延時間にしたがって該設計された論
理回路の論理シミュレーションを行う工程とを有するこ
とを特徴とする大規模集積回路装置の製造方法。 - 【請求項２】請求項１に記載の大規模集積回路装置の製
造方法において、 前記入力端子に接続される境界セルの遅延特性データ
は、入力スルーレートに依存する遅延時間特性について
のデータであることを特徴とする。 - 【請求項３】請求項２に記載の大規模集積回路装置の製
造方法において、 前記遅延時間特性についてのデータは、遅延時間の計算
に必要な特性パラメータであることを特徴とする。 - 【請求項４】請求項２に記載の大規模集積回路装置の製
造方法において、 前記遅延時間特性についてのデータは、該入力端子に接
続されるセルの遅延時間判定レベルと前記マクロコアの
遅延時間判定レベルとに整合した遅延時間特性であるこ
とを特徴とする。 - 【請求項５】請求項１に記載の大規模集積回路装置の製
造方法において、 前記出力端子に接続される境界セルの遅延特性データ
は、出力駆動能力についてのデータであることを特徴と
する。 - 【請求項６】請求項５に記載の大規模集積回路装置の製
造方法において、 前記出力駆動能力についてのデータは、入力スルーレー
ト及び負荷容量に依存した出力スルーレートのデータ
と、入力スルーレート及び負荷容量に依存した遅延時間
であることを特徴とする。 - 【請求項７】請求項５に記載の大規模集積回路装置の製
造方法において、 前記出力駆動能力についてのデータは、該出力端子に接
続されるセルの遅延時間判定レベルと前記マクロコアの
遅延時間判定レベルとに整合した遅延時間特性であるこ
とを特徴とする。 - 【請求項８】複数のセルと、所定の機能を有するマクロ
とを有する大規模集積回路装置において、 前記マクロは、 複数の入力端子と出力端子と、 上記所定の機能を有するマクロコアと、 該入力端子及び出力端子と該マクロコアとの間に設けら
れ該入力端子及び出力端子毎に接続された境界セルとを
有し、 前記セルが境界セルを介して該マクロコアに接続されて
なることを特徴とする大規模集積回路装置。 - 【請求項９】コンピュータにより読み取り可能な記録媒
体に格納され、複数種類のセルとマクロのデータを有す
る論理ライブラリにおいて、 前記セルのデータは、その属性データとして、少なくと
もその論理データ、入力スルーレートに依存した遅延時
間特性データ及び出力駆動能力データとを有し、 前記マクロは、所定の機能を有するマクロコアと、入力
端子及び出力端子と、該入力端子及び出力端子の近傍に
付加された境界セルとを有し、 前記マクロのデータは、その属性データとして、少なく
ともその論理データ、該入力端子に接続された境界セル
の入力スルーレートに依存した遅延時間特性データ、該
出力端子に接続された境界セルの駆動能力データとを有
することを特徴とする論理ライブラリを格納した記憶媒
体。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31892896A JP3938220B2 (ja) | 1996-11-29 | 1996-11-29 | 大規模集積回路装置の製造方法及び大規模集積回路装置 |
| US08/878,080 US6012833A (en) | 1996-11-29 | 1997-06-18 | Large-scale-integration circuit device and method of manufacturing same |
| DE69718134T DE69718134T2 (de) | 1996-11-29 | 1997-10-23 | Verfahren zur Herstellung einer hochintegrierten Schaltung |
| EP97308443A EP0845810B1 (en) | 1996-11-29 | 1997-10-23 | Method of manufacturing of a large scale integrated circuit |
| KR1019970058873A KR100336826B1 (ko) | 1996-11-29 | 1997-11-08 | 대규모집적회로장치의제조방법및대규모집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31892896A JP3938220B2 (ja) | 1996-11-29 | 1996-11-29 | 大規模集積回路装置の製造方法及び大規模集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10162040A true JPH10162040A (ja) | 1998-06-19 |
| JP3938220B2 JP3938220B2 (ja) | 2007-06-27 |
Family
ID=18104556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31892896A Expired - Fee Related JP3938220B2 (ja) | 1996-11-29 | 1996-11-29 | 大規模集積回路装置の製造方法及び大規模集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6012833A (ja) |
| EP (1) | EP0845810B1 (ja) |
| JP (1) | JP3938220B2 (ja) |
| KR (1) | KR100336826B1 (ja) |
| DE (1) | DE69718134T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636059B1 (ko) | 2003-05-09 | 2006-10-20 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 회로 장치의 설계 방법, 반도체 회로 장치, 설계시스템, 및 기록 매체 |
| WO2008120322A1 (ja) * | 2007-03-28 | 2008-10-09 | Fujitsu Microelectronics Limited | 信号遅延評価プログラム、信号遅延評価方法、および信号遅延評価装置 |
| JP2009037278A (ja) * | 2007-07-31 | 2009-02-19 | Nec Corp | 動作タイミング検証装置、方法、及び、プログラム |
| US7587693B2 (en) | 2005-05-02 | 2009-09-08 | Nec Electronics Corporation | Apparatus and method of delay calculation for structured ASIC |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304998B1 (en) * | 1997-03-27 | 2001-10-16 | Fujitsu Limited | Method of manufacturing integrated circuit device |
| JP2000011031A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 半導体集積回路の論理回路検証装置および論理回路検証方法 |
| US6370675B1 (en) * | 1998-08-18 | 2002-04-09 | Advantest Corp. | Semiconductor integrated circuit design and evaluation system using cycle base timing |
| JP2001021624A (ja) * | 1999-07-07 | 2001-01-26 | Fujitsu Ltd | テストデータ生成システム及び方法並びにテストデータ生成プログラムを記録した記録媒体 |
| US7024640B2 (en) * | 2001-06-29 | 2006-04-04 | Koninklijke Philips Electronics N.V. | Integrated circuit cell identification |
| US6567971B1 (en) | 2001-12-20 | 2003-05-20 | Logicvision, Inc. | Circuit synthesis method using technology parameters extracting circuit |
| JP2003196341A (ja) * | 2001-12-25 | 2003-07-11 | Nec Electronics Corp | 半導体装置の設計方法 |
| US7484193B2 (en) * | 2003-08-28 | 2009-01-27 | Sun Microsystems, Inc. | Method and software for predicting the timing delay of a circuit path using two different timing models |
| DE102004017313A1 (de) * | 2004-04-06 | 2005-07-28 | Infineon Technologies Ag | Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zum Anordnen derartiger Aussenkontakte |
| KR100688525B1 (ko) * | 2005-01-26 | 2007-03-02 | 삼성전자주식회사 | 이벤트 구동 스위치 레벨 시뮬레이션 방법 및 시뮬레이터 |
| US8762904B2 (en) | 2012-03-28 | 2014-06-24 | Synopsys, Inc. | Optimizing logic synthesis for environmental insensitivity |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62189739A (ja) * | 1986-02-17 | 1987-08-19 | Hitachi Ltd | 半導体集積回路装置 |
| US4849904A (en) * | 1987-06-19 | 1989-07-18 | International Business Machines Corporation | Macro structural arrangement and method for generating macros for VLSI semiconductor circuit devices |
| US4924430A (en) * | 1988-01-28 | 1990-05-08 | Teradyne, Inc. | Static timing analysis of semiconductor digital circuits |
| US4954953A (en) * | 1988-04-07 | 1990-09-04 | Vlsi Technology, Inc. | Machine process for converting one representation of an electronic integrated circuit into another representation |
| JPH02265268A (ja) * | 1989-04-05 | 1990-10-30 | Nec Corp | 順序論理回路の設計方法 |
| US5572437A (en) * | 1990-04-06 | 1996-11-05 | Lsi Logic Corporation | Method and system for creating and verifying structural logic model of electronic design from behavioral description, including generation of logic and timing models |
| US5617325A (en) * | 1990-06-22 | 1997-04-01 | Vlsi Technology, Inc. | Method for estimating interconnect delays in integrated circuits |
| JP2563663B2 (ja) * | 1990-08-20 | 1996-12-11 | 松下電器産業株式会社 | 論理設計処理装置およびタイミング調整方法 |
| JP2643585B2 (ja) * | 1990-11-05 | 1997-08-20 | 日本電気株式会社 | 集積回路 |
| US5274568A (en) * | 1990-12-05 | 1993-12-28 | Ncr Corporation | Method of estimating logic cell delay time |
| JPH04345051A (ja) * | 1991-05-22 | 1992-12-01 | Toshiba Corp | セミカスタム集積回路におけるマクロセル形成方法 |
| JPH04372169A (ja) * | 1991-06-21 | 1992-12-25 | Mitsubishi Electric Corp | マスタスライスｌｓｉ |
| JP3076410B2 (ja) * | 1991-07-08 | 2000-08-14 | 株式会社東芝 | 半導体集積回路の設計方法 |
| JP2854733B2 (ja) * | 1991-08-23 | 1999-02-03 | 三菱電機株式会社 | 遅延時間計算装置及び遅延時間計算方法 |
| JP3256597B2 (ja) * | 1993-06-21 | 2002-02-12 | 株式会社東芝 | 自動配置設計方法および自動配置設計装置 |
| US5774371A (en) * | 1994-08-03 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and layout designing method for the same |
-
1996
- 1996-11-29 JP JP31892896A patent/JP3938220B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-18 US US08/878,080 patent/US6012833A/en not_active Expired - Lifetime
- 1997-10-23 DE DE69718134T patent/DE69718134T2/de not_active Expired - Lifetime
- 1997-10-23 EP EP97308443A patent/EP0845810B1/en not_active Expired - Lifetime
- 1997-11-08 KR KR1019970058873A patent/KR100336826B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636059B1 (ko) | 2003-05-09 | 2006-10-20 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 회로 장치의 설계 방법, 반도체 회로 장치, 설계시스템, 및 기록 매체 |
| US7587693B2 (en) | 2005-05-02 | 2009-09-08 | Nec Electronics Corporation | Apparatus and method of delay calculation for structured ASIC |
| WO2008120322A1 (ja) * | 2007-03-28 | 2008-10-09 | Fujitsu Microelectronics Limited | 信号遅延評価プログラム、信号遅延評価方法、および信号遅延評価装置 |
| JPWO2008120322A1 (ja) * | 2007-03-28 | 2010-07-15 | 富士通マイクロエレクトロニクス株式会社 | 信号遅延評価プログラム、信号遅延評価方法、および信号遅延評価装置 |
| JP4526596B2 (ja) * | 2007-03-28 | 2010-08-18 | 富士通セミコンダクター株式会社 | 信号遅延評価プログラム、信号遅延評価方法、および信号遅延評価装置 |
| US8713500B2 (en) | 2007-03-28 | 2014-04-29 | Fujitsu Semiconductor Limited | Computer program and apparatus for evaluating signal propagation delays |
| JP2009037278A (ja) * | 2007-07-31 | 2009-02-19 | Nec Corp | 動作タイミング検証装置、方法、及び、プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69718134T2 (de) | 2009-09-17 |
| EP0845810A1 (en) | 1998-06-03 |
| KR19980042220A (ko) | 1998-08-17 |
| JP3938220B2 (ja) | 2007-06-27 |
| KR100336826B1 (ko) | 2002-10-25 |
| US6012833A (en) | 2000-01-11 |
| EP0845810B1 (en) | 2003-01-02 |
| DE69718134D1 (de) | 2003-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6286126B1 (en) | Methods, apparatus and computer program products for performing post-layout verification of microelectronic circuits using best and worst case delay models for nets therein | |
| US7016794B2 (en) | Floor plan development electromigration and voltage drop analysis tool | |
| US6026228A (en) | Integrated circuit design method, database apparatus for designing integrated circuit and integrated circuit design support apparatus | |
| JP2948437B2 (ja) | 論理シミュレーション用のデータ作成方法 | |
| US8117576B2 (en) | Method for using an equivalence checker to reduce verification effort in a system having analog blocks | |
| US6272668B1 (en) | Method for cell swapping to improve pre-layout to post-layout timing | |
| US20080127020A1 (en) | System and method for automatic elimination of voltage drop, also known as IR drop, violations of a mask layout block, maintaining the process design rules correctness | |
| JPH10162040A (ja) | 大規模集積回路装置の製造方法及び大規模集積回路装置 | |
| US20030145296A1 (en) | Formal automated methodology for optimal signal integrity characterization of cell libraries | |
| US20120123745A1 (en) | Adaptive Content-aware Aging Simulations | |
| KR20090077692A (ko) | 반도체 장치의 제조 방법, 반도체 장치의 제조 프로그램 및반도체 장치의 제조 시스템 | |
| US6751744B1 (en) | Method of integrated circuit design checking using progressive individual network analysis | |
| US10445457B1 (en) | Methods, systems, and articles of manufacture for implementing a physical design of an electronic design with DFM and design specification awareness | |
| US7496872B2 (en) | Library creating device and interconnect capacitance estimation system using the same | |
| US7185296B2 (en) | Method of extraction of wire capacitances in LSI device having diagonal wires and extraction program for same | |
| JP2004185374A (ja) | クロストークチェック方法 | |
| US6668356B2 (en) | Method for designing circuits with sections having different supply voltages | |
| US7925998B2 (en) | Delay calculating method in semiconductor integrated circuit | |
| US6195787B1 (en) | Layout designing method for semiconductor integrated circuits | |
| JP3092664B2 (ja) | 設計支援方法 | |
| JPH07129647A (ja) | Ｃａｄシステム | |
| US6701496B1 (en) | Synthesis with automated placement information feedback | |
| WO2009002301A1 (en) | System and method for automatic elimination of voltage drop | |
| TW202018508A (zh) | 測試系統與測試方法 | |
| JP2967174B2 (ja) | 設計装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060913 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060919 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061114 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070209 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070221 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070320 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070320 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140406 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |