DE102004017313A1 - Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zum Anordnen derartiger Aussenkontakte - Google Patents

Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zum Anordnen derartiger Aussenkontakte Download PDF

Info

Publication number
DE102004017313A1
DE102004017313A1 DE102004017313A DE102004017313A DE102004017313A1 DE 102004017313 A1 DE102004017313 A1 DE 102004017313A1 DE 102004017313 A DE102004017313 A DE 102004017313A DE 102004017313 A DE102004017313 A DE 102004017313A DE 102004017313 A1 DE102004017313 A1 DE 102004017313A1
Authority
DE
Germany
Prior art keywords
blocks
contact surfaces
external contact
function blocks
function
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102004017313A
Other languages
English (en)
Inventor
Bernd Memmler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004017313A priority Critical patent/DE102004017313A1/de
Publication of DE102004017313A1 publication Critical patent/DE102004017313A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

Die Erfindung betrifft ein Halbleiterbauteil (1) mit oberflächenmontierbaren Außenkontakten (3) und Verfahren zum Anordnen derartiger Außenkontakte (3). Dazu wird ein Halbleiterbauteil (19 angegeben, das ein Halbleiterchip (2) aufweist, der in Funktionsblöcke (4-9) gegliedert ist. Diese Funktionsblöcke (4-9) sind mit Außenkontaktflächen (11) elektrisch verbunden, wobei die Außenkontaktflächen (11) räumlich benachbart zu den Funktionsblöcken (4-9) angeordnet sind.

Description

  • Die Erfindung betrifft ein Halbleiterbauteil mit oberflächenmontierbaren Außenkontakten und ein Verfahren zum Anordnen derartiger Außenkontakte. Die oberflächenmontierbaren Außenkontakte sind bei den bekannten Halbleiterbauteilen auf einer Außenseite des Halbleitergehäuses gleichmäßig verteilt oder an den Rändern der Halbleiterbauteile angeordnet
  • Zu den Halbleiterbauteilen mit oberflächenmontierbaren Außenkontakten gehören beispielsweise Speicherbauteile, die als Außenkontakte eine Matrix von Außenkontakt kugeln, die sogenannte "BGA" (ball-grid-array)-Matrix aufweisen. Oftmals sind dort die Außenkontakte in Reihen parallel zu einer Außenkante angeordnet und stehen über Umverdrahtungsleitungen mit einem zentralen Bondkanal elektrisch in Verbindung. Der zentrale Bondkanal weist in einzelnen Reihen parallel zu den Bondkanalkanten angeordnete Kontaktflächen auf der aktiven Oberseite des Halbleiterchips auf. Diese Kontaktflächen stehen ihrerseits über Verbindungsleiterbahnen auf dem Halbleiterchip mit Elektroden der Halbleiterelemente einer integrierten Schaltung des Halbleiterchips in Verbindung.
  • Praktisch ergeben sich somit unterschiedlich lange und für schnelle Lade- und Schaltanwendungen unterschiedliche Laufzeiten beziehungsweise Verzögerungszeiten der Signale zwischen Außenkontakten und den Elektroden, da lange elektrische Verbindungsleitungen hin und zurück auf der aktiven Oberseite beziehungsweise in einer Umverdrahtungslage zu überwinden sind, nämlich hin zu dem Bondkanal von den Elektroden kom mend, und zurück zu den Außenkontakten von dem Bondkanal kommend. Für schnelle Schalt- und/oder Ladevorgänge im Gigaherzbereich erreichen somit die herkömmlichen „ball-grid-arrays"-Anordnungen kritische Grenzen, die nicht überwunden werden können.
  • Ein anderes Anordnungsmuster für oberflächenmontierbare Außenkontakte vorzugsweise von Hochfrequenzbauteilen sieht vor, dass die oberflächenmontierbaren Außenkontakte im Randbereich der Halbleiterbauteile angeordnet sind und den Halbleiterchip umgeben. Von diesen Außenkontakten führen unterschiedlich lange Verbindungsleitungen zu den Elektroden der integrierten Schaltung des Halbleiterbauteils beziehungsweise des Halbleiterchips. Zwar werden in diesem Fall keine Verbindungsleitungen hin und zurück geführt, doch sind auch hier die zurückzulegenden Signalwege unterschiedlich lang, um die unterschiedlich weit entfernten Funktionsblöcke eines Halbleiterchips für Hochfrequenzanwendungen zu erreichen. Dieses kann zu Signalverzerrungen führen, was besonders im Hochfrequenzbereich Übertragungsfehler nach sich ziehen kann.
  • Eine derartige Anordnung von Außenkontaktflächen eines Halbleiterbauteils zeigt 2. Die aktive Oberseite 10 des Halbleiterchips 2 ist in Funktionsblöcke 4–9 gegliedert, wobei der Funktionsblock 4 ein Ausgangsblock ist, zu dem die Ausgangskontaktflächen TX1 und die Versorgungskontaktflächen VDD und GND gehören. Diese Außenkontaktflächen 11 sind im Randbereich des Halbleiterbauteils angeordnet und über Verbindungsleiterbahnen 12 mit den Elektroden der Halbleiterelemente der integrierten Schaltung verbunden. Auch ein spannungsgesteuerter Oszillator VCO ist in Verbindung mit einem Reglerblock 9 über Verbindungsleiterbahnen 12 mit Außenkontaktflächen 11 im Randbereich des Halbleiterbauteils verbun den. Weiterhin umfasst der in 2 gezeigte Halbleiterchip 2 einen Logikblock 5, eine Nachlaufsynchronisationsschaltung beziehungsweise eine PLL (phase-locked-loop)-Schaltung als Funktionsblock 6 und einen Eingangsblock 7, die jeweils über unterschiedlich lange Leitungspfade bzw. Verbindungsleiterbahnen 12 mit den ringsum den Halbleiterchip 2 angeordneten Außenkontakten 3 des Halbleiterbauteils 1 verbunden sind.
  • Dieses bekannte Prinzip Hochfrequenzhalbleiterbauteile über Außenkontaktflächen im Randbereich des Halbleiterbauteil anzuschließen, hat den Nachteil, dass Signale unterschiedlich lange Wege zu den Elektroden der auf der aktiven Oberseite des Halbleiterchips 2 angeordneten Halbleiterelemente einer integrierten Schaltung zurücklegen müssen. Damit sind die oben erwähnten Signalverzögerungen beziehungsweise unterschiedlichen Laufzeiten der Signale verbunden, was die Zuverlässigkeit derartiger Hochfrequenzbauteile vermindert.
    •
  • Aufgabe der Erfindung ist es, die Zuverlässigkeit und Schaltungsgeschwindigkeit von oberflächenmontierbaren Halbleiterbauteilen zu erhöhen und ein Halbleiterbauteil zu schaffen, das eine verbesserte elektrische Performance erreicht.
  • Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindungen ergeben sich aus den abhängigen Ansprüchen.
  • Erfindungsgemäß wird ein Halbleiterbauteil mit oberflächenmontierbaren Außenkontakten geschaffen. Das Halbleiterbauteil weist einen Halbleiterchip auf. Dieser Halbleiterchip ist in Funktionsblöcke gegliedert, die auf der aktiven Oberseite des Halbleiterchips angeordnet sind. Die Funktionsblöcke stehen mit Außenkontaktflächen des Halbleiterbauteils in Verbindung.
  • Diese Außenkontaktflächen sind funktionell den Funktionsblöcken zugeordnet und räumlich benachbart zu den Funktionsblöcken angeordnet. Dazu weist das Halbleiterbauteil nahezu gleichbleibend kurze elektrische Verbindungsleiterbahnen zwischen den Funktionsblöcken und den zugehörigen Außenkontaktflächen auf.
  • In diesem Zusammenhang wird unter dem Ausdruck "räumlich benachbart" nicht allein eine seitliche Nachbarschaft der Außenkontaktflächen zu den Funktionsblöcken erfasst, sondern insbesondere eine höhengestaffelte räumliche Nachbarschaft verstanden, bei der besonders kritische Außenkontaktflächen über den Funktionsblöcken angeordnet sind. Dazu können kurze Durchkontakte durch entsprechende Isolationsschichten, die den Funktionsblock elektrisch von den Außenkontaktflächen isolieren, vorgesehen sein. Derartige Durchkontakte stellen eine direkte Verbindung zwischen Außenkontaktfläche und Elektrode eines Halbleiterelementes der integrierten Schaltung des Funktionsblockes bereit. Neben diesen kürzesten Verbindungen zwischen Außenkontaktfläche und Elektroden sind für weniger kritische Außenkontaktflächen auch Verbindungen über verkürzte Leiterbahnen zu den Elektroden des Funktionsblockes vorgesehen. Ein derartiges Halbleiterbauteil hat nicht nur den Vorteil, dass es oberflächenmontierbar bleibt, sondern dass für Hochfrequenzanwendungen ein Halbleiterbauteil geschaffen wird, das die kürzesten elektrischen Verbindungen zwischen Außenkontaktflächen und Funktionsblöcken zur Verfügung stellt.
  • In einer bevorzugten Ausführungsform der Erfindung weist das Halbleiterbauteil als Außenkontakt oberflächenmontierbare Lotbälle oder Lothöcker auf. Diese Technologie hat sich auch bereits bei Speicherbauteilen in der sogenannten "BGA"- Technologie bewährt und kann auch hier die Möglichkeit bieten, über die Lotbälle oder Lothöcker eine elektrische Verbindung zu übergeordneten Schaltungsplatinen herzustellen. Andererseits unterscheidet sich ein Hochfrequenzhalbleiterbauteil mit erfindungsgemäßen Anordnungen der Außenkontaktflächen von der sogenannten "BGA"-Technologie, da bei der "BGA"-Technologie äußerst lange und in ihrer Länge unterschiedliche Verbindungsleiterbahnen zwischen den Außenkontaktflächen und den Elektroden der Halbleiterelemente der integrierten Schaltungen, wie oben beschrieben, vorgesehen sind. Somit ergibt sich ein Vorteil der vorliegenden Erfindung darin, dass Halbleiterbauteile mit einem Halbleiterchip, der in Funktionsblöcken gegliedert ist, insbesondere für integrierte Hochfrequenzschaltungen einsetzbar ist, die in ihrer Grenzfrequenz über den bisher bekannten Frequenzbereich hinaus betrieben werden können.
  • Ein Verfahren zur Anordnung von Außenkontakten für ein Halbleiterbauteil mit einem Halbleiterchip, das Funktionsblöcke aufweisen soll, weist die nachfolgenden Verfahrensschritte auf. Zunächst wird die aktive Oberseite des Halbleiterchips in Funktionsblöcke gegliedert. Anschließend werden Außenkontaktflächen den Funktionsblöcken zugeordnet. Dabei findet besondere Beachtung, dass Außenkontaktflächen benachbart zu den zugehörigen Funktionsblöcken angeordnet werden. Dazu werden annähernd gleichbleibend kurze elektrische Verbindungsleiterbahnen zwischen den Funktionsblöcken und den zugehörigen Außenkontaktflächen vorgesehen. Vor einem praktischen Realisieren eines Hochfrequenzhalbleiterbauteils werden die Wechselwirkungen zwischen den Funktionsblöcken und den zugehörigen Außenkontaktflächen in Abhängigkeit der annähernd gleichbleibend kurzen elektrischen Verbindungsleiterbahnen simuliert und optimiert.
  • Ein derartiges Verfahren hat den Vorteil, dass mit Hilfe des Simulierens und Optimierens der Wechselwirkung zwischen den Funktionsblöcken und den zugehörigen Außenkontaktflächen kritische Außenkontaktverbindungen definiert werden können und die zugehörigen Außenkontakte in dem Oberflächenbereich des Funktionsblockes angeordnet werden können. Dabei können über Durchkontakte zwischen Funktionsblock und Außenkontaktfläche die kürzeste Verbindungsleiterbahn zwischen Außenkontaktfläche und Elektrode der Halbleiterelemente in dem Funktionsblock realisiert werden.
  • Eine weitere Ausführungsform der Erfindung sieht vor, dass annähernd gleichbleibend kurze Verbindungsleiterbahnen zwischen Funktionsblöcken und Außenkontaktflächen dadurch hergestellt werden, dass die Außenkontaktflächen in dem Oberflächenbereich des Halbleiterchips angeordnet werden, in dem sich der zugehörige Funktionsblock befindet. In dieser Ausführungsform der Erfindung bildet der Funktionsblock mit den zugehörigen Außenkontaktflächen eine kompakte Struktur, die in eine Bibliothek von Funktionsblöcken aufgenommen werden kann, auf die bei Wiederverwendung der Funktion jeweils zurückgegriffen werden kann. Somit wird in einer bevorzugten Ausführungsform der Erfindung ein Halbleiterchip geschaffen, dessen aktive Oberseite in Logikfunktionsblöcken und/oder Versorgungsblöcke und/oder Reglerblöcke und/oder Hochfrequenzblöcke und/oder Speicherblöcke und/oder Adressierblöcke und/oder Registrierblöcke und/oder Eingabeblöcke und/oder Ausgabeblöcke gegliedert ist.
  • Das Simulieren und Optimieren der Wechselwirkung zwischen den Funktionsblöcken und den zugehörigen Außenkontaktflächen in Abhängigkeit der Verbindungsleiterbahnen hat darüber hinaus den Vorteil, dass die Schaltung auf parasitäre Schaltungselemente geprüft und der Einfluss dieser parasitären Schaltungselemente minimiert werden kann. Diese parasitären Schaltungselemente können sowohl passiver als auch aktiver Art sein, wobei zu den passiven parasitären Schaltungselementen Induktivitäten und Kapazitäten gehören, die sich zwischen Leiterbahnen ausbilden. Zu den parasitären aktiven Schaltungselementen gehören Schaltungen, die sich quer und längs zu unterschiedlichen PN-Übergängen in dem Halbleitermaterial bilden.
  • Zusammenfassend ist festzustellen, dass bisher versucht wurde im Stand der Technik wie es die 2 zeigt hochfrequenzkritische Funktionsblöcke an den Rand des Halbleiterchips mit integrierter Schaltung zu plazieren, um die Zuleitung zu den Kontaktflächen im Randbereich des Halbleiterbauteil minimal zu halten. Nachdem dann das Layout des IC's einschließlich der TOP-Verdrahtung im Stand der Technik jeweils fertig gestellt ist, muss für jedes Design eine "parasitic extraction", eine "backannotation" und eine "resimulation of performance" folgen. Bei diesen Optimierungsverfahren werden die elektrischen Eigenschaften der Zuleitungen ermittelt und diese fließen dann in eine Simulation mit ein. Mit diesen Simulationsergebnissen wurden bisherige Layouts optimiert. Danach erfolgte bisher eine erneute Simulation bis das gewünschte Ergebnis erreicht ist. Dabei wurden oft Kompromisse zwischen Chipfläche und Performance getroffen. Jedoch können derartige IC-optimierte Funktionsblöcke nicht ohne großen Aufwand für andere ICs verwendet werden, zumal die Außenkontakte örtlich auf den Rändern der Halbleiterbauteile verteilt sind. Damit weisen die bisherigen Bauteile, wie sie 2 zeigt, einen "pinout" oder einen "floorplan" für einen neuen IC auf, der sich entscheidend von dem jeweiligen Vorgänger IC unterschei det. Ein Funktionsblock der bisherigen Technik müsste somit nochmals erneut optimiert werden.
  • Diese Probleme werden nun mit dem erfindungsgemäßen Halbleiterbauteil beziehungsweise dem erfindungsgemäßen Verfahren zur Anordnung von Außenkontakten für Halbleiterbauteile mit einem Halbleiterchip überwunden. Gleichzeitig werden die Eigenschaften der Funktionsblöcke verbessert und der Aufwand bei Wiederverwendung der Funktionsblöcke minimiert. Dieses wird dadurch erreicht, dass kritische Außenkontaktflächen direkt über dem jeweiligen Funktionsblock plaziert werden. Damit werden einerseits die Eigenschaften optimiert und andererseits die Wiederverwendung erleichtert, so dass sich die nachfolgenden Vorteile ergeben:
    • 1. Verbesserung der Performance von integrierten Schaltkreisen;
    • 2. Verkürzung von Leitungslängen;
    • 3. Vorhersagbarkeit der Performance;
    • 4. Verbesserung des Crosstalks beziehungsweise des Übersprechens;
    • 5. Verringerung parasitärer Halbleiterelemente;
    • 6. Erleichterung der Wiederverwendung von Funktionsblöcken.
  • Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
  • 1 zeigt eine Prinzipskizze eines Hochfrequenzhalbleiterbauteils mit einer Anordnung von Außenkontaktflächen und Funktionsblöcken einer Ausführungsform der Erfindung;
  • 2 zeigt eine Prinzipskizze eines herkömmlichen Hochfrequenzhalbleiterbauteils mit einer Anordnung von Außenkontaktflächen und Funktionsblöcken.
  • 1 zeigt eine Prinzipskizze eines Hochfrequenzhalbleiterbauteils 1 mit einer Anordnung von Außenkontaktflächen 11 und Funktionsblöcken 4–9 einer Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in 2, die zum Stand der Technik einleitend bereits erörtert wurden, werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra beschrieben.
  • Im Unterschied zum Stand der Technik gemäß 2 zeigt die 1, dass die Außenränder des Halbleiterbauteils 1 näher an den Halbleiterchip 2 herangerückt sind als es im Stand der Technik möglich ist, bei dem die Außenkontaktflächen 11 rings um den Halbleiterchip 2 angeordnet sind. Nun liegen die Außenkontaktflächen 11 auf den Bereichen der einzelnen Funktionsblöcke 4–9 als oberflächenmontierbare Außenkontakte 3. Der Halbleiterchip 2 weist in dieser Ausführungsform der Erfindung eines hochfrequenten Halbleiterbauteils 1, wie er als Sende- und Empfangsbauteil in mobilen Funkanlagen eingesetzt wird sechs Funktionsblöcke 4–9, die räumlich unterschiedlichen Bereichen der aktiven Oberseite 10 des Halbleiterchips 2 auf.
  • Der in dieser Prinzipskizze oben angesiedelte Ausgabeblock 4 umfasst vier Außenkontaktflächen 11, wobei eine der Außenkontaktflächen 11 mit GND bezeichnet ist und den Funktionsblock 4 mit einem Massepotential versorgt. Eine weitere Außenkontaktfläche 11 ist mit VDD gekennzeichnet und versorgt den Ausgabefunktionsblock 4 mit einem Versorgungsspannungspotential. Ferner weist der Ausgabeblock 4 zwei Ausgabekontaktflä chen TX1 und TX2 auf, über die Ausgabesignale an eine übergeordnete Schaltungsplatine weitergegeben werden können.
  • Im Zentrum des Halbleiterchips 2 ist ein spannungsgesteuerter Oszillator VCO in dem Funktionsblock 8 untergebracht. Dieser ist mit einem darunter angeordneten Funktionsblock 9 in Form eines Reglers elektrisch verbunden, der sowohl den Reglerblock 9 als auch den spannungsgesteuerten Oszillatorblock 8 mit dem Massepotential GND und dem Versorgungsspannungspotential VDD über die entsprechenden Außenkontaktflächen 11 verbindet. Die weiteren Funktionsblöcke 5 für Logikschaltungen 6 für eine Nachlaufsynchronisationsschaltung, genannt PLL (phace-locked-loop)-Schaltung und ein Eingabeblock 7 sind rund um den spannungsgesteuerten Oszillatorblock 8 im Randbereich des Hochfrequenzhalbleiterchips 2 angeordnet.
  • Der Logikfunktionsblock 5 ist in dieser Ausführungsform der Erfindung mit sechs Außenkontaktflächen 11 versehen und der Funktionsblock 6 für die Nachlaufsynchronisationsschaltung bzw. PLL-Schaltung ist mit fünf Außenkontaktflächen 11 versehen. Der Eingabefunktionsblock 7 weist in seinen äußeren Ecken jeweils eine Außenkontaktfläche 11 VDD für das Versorgungsspannungspotential und in seinem Zentrum eine Außenkontaktfläche 11 GND für ein Massepotential auf. Dazwischen sind jeweils zwei Eingabekontaktflächen RX1, RXlx und RX2, RX2x angeordnet, über die Eingangssignale an das Hochfrequenzhalbleiterbauteil 1 gelegt werden können.
  • Die flächige Erstreckung der einzelnen Funktionsblocks 4–9 ist so groß, dass sämtliche für das Hochfrequenzhalbleiterbauteil 1 erforderliche Außenkontaktflächen unmittelbar auf jedem der Funktionsblöcke 4–9 angeordnet werden können. Somit ist es auch möglich, eine entsprechende Bibliothek für diese Funktionsblöcke anzulegen, um bei der Entwicklung neuer Halbleiterbauteile 1 auf die Bibliothek der Funktionsblöcke zurückzugreifen, wobei die Anordnung der Außenkontakte pro Funktionsblock erhalten bleiben kann.
    • 1
    Halbleiterbauteil
    2
    Halbleiterchip
    3
    oberflächenmontierbare Außenkontakte
    4
    Funktionsblock (Ausgabefunktionsblock)
    5
    Funktionsblock (Logikfunktionsblock)
    6
    Funktionsblock (Nachlaufsynchronisationsschaltung)
    7
    Funktionsblock (Eingabefunktionsblock)
    8
    Funktionsblock (Spannungsgesteuerte Oszillatorschalt
    ung)
    9
    Funktionsblock (Reglerblock)
    10
    Aktive Oberseite des Halbleiterchips
    11
    Außenkontaktflächen
    12
    Verbindungsleiterbahnen
    TX1
    Ausgabekontaktflächen
    TX2
    Ausgabekontaktflächen
    VCO
    spannungsgesteuerter Oszillator
    GND
    Außenkontaktfläche für Massepotential
    VDD
    Außenkontaktfläche für Versorgungspotential
    PLL
    Nachlaufsynchronisationsschaltung
    RX1
    Eingabekontaktfläche
    RXlx
    Eingabekontaktfläche
    RX2
    Eingabekontaktfläche
    RX2x
    Eingabekontaktfläche

Claims (10)

  1. Halbleiterbauteil mit oberflächenmontierbaren Außenkontakten (3), wobei das Halbleiterbauteil (1) einen Halbleiterchip (2) aufweist, der in Funktionsblöcken (4–9) gegliedert ist, die auf der aktiven Oberseite (10) des Halbleiterchips (2) angeordnet sind, und wobei die Funktionsblöcke (4–9) mit Außenkontaktflächen (11) elektrisch in Verbindung stehen, die funktionell den Funktionsblöcken (4–9) zugeordnet sind und räumlich benachbart zu den Funktionsblöcken (4–9) angeordnet sind, wobei das Halbleiterbauteil (1) gleichbleibend kurze elektrische Verbindungsleiterbahnen (12) zwischen den Funktionsblöcken (4–11) und den zugehörigen Außenkontaktflächen (11) aufweist.
  2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet, dass das Halbleiterbauteil (1) als Außenkontakte (3) oberflächenmontierbare Lotbälle oder Lothöcker aufweist.
  3. Halbleiterbauteil nach Anspruch 2, dadurch gekennzeichnet, dass das Halbleiterbauteil (1) ein Halbleiterchip (2) mit Funktionsblöcken (4–9) für integrierte Hochfrequenzschaltungen aufweist.
  4. Verfahren zur Anordnung von Außenkontakten (3) für ein Halbleiterbauteil (1) mit einem Halbleiterchip (2), wobei das Verfahren folgende Verfahrensschritte aufweist: – Gliedern der aktiven Oberseite (10) des Halbleiterchips (2) in Funktionsblöcke (4–9); – Zuordnen von Außenkontaktflächen (11) den Funktionsblöcken (4–9); – räumliches Anordnen der Außenkontaktflächen (11) benachbart zu den zugehörigen Funktionsblöcken (4–9); – Vorsehen gleichbleibend kurzer elektrischer Verbindungsleiterbahnen (1) zwischen den Funktionsblöcken (4–9) und den zugehörigen Außenkontaktflächen (11); – Simulieren und Optimieren der Wechselwirkungen zwischen den Funktionsblöcken (4–9) und den zugehörigen Außenkontaktflächen (11) in Abhängigkeit der gleichbleibend kurzen elektrischen Verbindungsleiterbahnen (12).
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass nach der Optimierung der einzelnen Funktionsblöcke (4–9) mit den räumlich benachbarten Außenkontaktflächen (11) eine Bibliothek von Funktionsblöcken (4–9) mit zugehöriger räumlicher Positionierung der Außenkontaktflächen (11) angelegt wird, auf die bei Wiederverwendung der Funktion jeweils zurückgegriffen wird.
  6. Verfahren nach Anspruch 4 oder Anspruch 5, dadurch gekennzeichnet, dass beim Gliedern der aktiven Oberseite (10) des Halbleiterchips (2) in Funktionsblöcke (4–9) zwischen Logikfunktionsblöcken (5), Versorgungsblöcken, Reglerblöcken (9), Hochfrequenzblöcken, Modulationsblöcken (6), Oszillationsblöcken (8), Speicherblöcken, Adressierblöcken, Registerblöcken, Eingabeblöcken (7) und/oder Ausgabeblöcken (4) unterschieden wird.
  7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass beim Zuordnen von Außenkontaktflächen (11) zu den Funktionsblöcken (4–9) der räumliche Aufbau des Halbleiterchips (2) und die flächige Zuordnung der Funktionsblöcke (4–9) berücksichtigt wird.
  8. Verfahren nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass beim Vorsehen gleichbleibend kurzer Verbindungsleiterbahnen (12) zwischen Funktionsblöcken (4–9) und Außenkontaktflächen (11), die Außenkontaktflächen (11) in den Oberflächenbereichen angeordnet werden, in denen sich die Funktionsblöcke (4–9) befinden.
  9. Verfahren nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass beim Simulieren und Optimieren der Wechselwirkungen zwischen den Funktionsblöcken (4–9) und den zugehörigen Außenkontaktflächen (11) in Abhängigkeit der gleichbleibend kurzen elektrischen Verbindungsleiterbahnen (12) die Wechselwirkung mit parasitären Schaltungselementen geprüft und minimiert wird.
  10. Verfahren nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass beim Simulieren und Optimieren der Wechselwirkungen zwischen den Funktionsblöcken (4–9) und den zugehörigen Außenkontaktflächen (11) kritische Außenkontaktverbindungen definiert werden und die zugehörigen Außenkontakte (3) in dem Oberflächenbereich (19) des Funktionsblockes (4–9) angeordnet werden.
DE102004017313A 2004-04-06 2004-04-06 Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zum Anordnen derartiger Aussenkontakte Withdrawn DE102004017313A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102004017313A DE102004017313A1 (de) 2004-04-06 2004-04-06 Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zum Anordnen derartiger Aussenkontakte

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004017313A DE102004017313A1 (de) 2004-04-06 2004-04-06 Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zum Anordnen derartiger Aussenkontakte

Publications (1)

Publication Number Publication Date
DE102004017313A1 true DE102004017313A1 (de) 2005-07-28

Family

ID=34706932

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004017313A Withdrawn DE102004017313A1 (de) 2004-04-06 2004-04-06 Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zum Anordnen derartiger Aussenkontakte

Country Status (1)

Country Link
DE (1) DE102004017313A1 (de)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04148376A (ja) * 1990-10-11 1992-05-21 Hokuriku Nippon Denki Software Kk 印刷回路の階層的配置処理方式
JPH0548004A (ja) * 1991-08-12 1993-02-26 Fujitsu Ltd 半導体装置のセル配置方法及びセル配置装置
EP0997945A1 (de) * 1998-04-23 2000-05-03 Matsushita Electric Industrial Co., Ltd. Verfahren zum entwurf eines schaltkreises zur spannungsversorgung und halbleiterchip
DE19655006C2 (de) * 1995-03-30 2001-12-06 Mitsubishi Electric Corp Halbleiterchip
JP2002024310A (ja) * 2000-07-10 2002-01-25 Fujitsu Ltd マクロ作成方法、レイアウト方法、半導体装置及び記録媒体
US6448602B1 (en) * 1995-09-06 2002-09-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with improved arrangement of memory blocks and peripheral circuits
EP0845810B1 (de) * 1996-11-29 2003-01-02 Fujitsu Limited Verfahren zur Herstellung einer hochintegrierten Schaltung

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04148376A (ja) * 1990-10-11 1992-05-21 Hokuriku Nippon Denki Software Kk 印刷回路の階層的配置処理方式
JPH0548004A (ja) * 1991-08-12 1993-02-26 Fujitsu Ltd 半導体装置のセル配置方法及びセル配置装置
DE19655006C2 (de) * 1995-03-30 2001-12-06 Mitsubishi Electric Corp Halbleiterchip
US6448602B1 (en) * 1995-09-06 2002-09-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with improved arrangement of memory blocks and peripheral circuits
EP0845810B1 (de) * 1996-11-29 2003-01-02 Fujitsu Limited Verfahren zur Herstellung einer hochintegrierten Schaltung
EP0997945A1 (de) * 1998-04-23 2000-05-03 Matsushita Electric Industrial Co., Ltd. Verfahren zum entwurf eines schaltkreises zur spannungsversorgung und halbleiterchip
JP2002024310A (ja) * 2000-07-10 2002-01-25 Fujitsu Ltd マクロ作成方法、レイアウト方法、半導体装置及び記録媒体

Similar Documents

Publication Publication Date Title
DE112009000351B4 (de) Mikroelektronischer Baustein, der Siliziumpatches für Zwischenverbindungen hoher Dichte enthält, und Verfahren zum Herstellen desselben
DE202019005951U1 (de) Systeme zum Implementieren eines skalierbaren Systems
DE10250538B4 (de) Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung
DE2843144C2 (de)
DE102009030524B4 (de) Baugruppe und Verfahren für eine integrierte Schaltung mit mehreren Chips
DE102013105352A1 (de) Mehrchip-Verpackung und Verfahren zu deren Herstellung
DE10126310B4 (de) Leiterplattenvorrichtung, deren Verwendung und Halbleiterspeichervorrichtung
DE112021000867T5 (de) Hochdichte 3d-verbindungs-konfiguration
DE19714470A1 (de) Drahtbondchipverbindung mit hoher Dichte für Multichip-Module
DE112015003753T5 (de) Verbessertes substrat für system-in-package (sip)-vorrichtungen
DE102008048420A1 (de) Chip-Anordnung und Verfahren zum Herstellen einer Chip-Anordnung
DE19639247A1 (de) Schaltungsanordnung
DE102004004880A1 (de) Verbindungsverfahren für direkt verbundene gestapelte integrierte Schaltungen
DE102013202355B4 (de) Halbleiterchip, verfahren zur herstellung eines halbleiterchips, bauelement und verfahren zur herstellung eines bauelements
DE102006009561A1 (de) Stapel aus Chips mit einer flexiblen Verbindung
DE112005002373T5 (de) Geteilter Dünnschichtkondensator für mehrere Spannungen
DE10164606B4 (de) Flip-Chip-Halbleitereinrichtung mit außerhalb von Energiezufuhranschlussflächen angeordneten Signalanschlussflächen
DE19857043C1 (de) Schaltungsanordnung zum Entstören von integrierten Schaltkreisen
DE102006011473A1 (de) Verfahren zum MCP-Häusen für eine ausgeglichene Leistung
DE102013219780A1 (de) Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls
EP1661048B1 (de) Verfahren zum entwurf von integrierten schaltkreisen mit ersatz-logikgattern
DE102019129742A1 (de) Halbleiterpakete
DE19743344C2 (de) Verfahren zur Montage integrierter Schaltkreise mit Schutz der Schaltkreise vor elektrostatischer Entladung und entsprechende Anordnung von integrierten Schaltkreisen mit Schutz vor elektrostatischer Entladung
DE102021120183A1 (de) Chipbaugruppen
US5294754A (en) Direct write EC single metal layer

Legal Events

Date Code Title Description
OAV Applicant agreed to the publication of the unexamined application as to paragraph 31 lit. 2 z1
OP8 Request for examination as to paragraph 44 patent law
8130 Withdrawal