DE102021120183A1 - Chipbaugruppen - Google Patents

Chipbaugruppen Download PDF

Info

Publication number
DE102021120183A1
DE102021120183A1 DE102021120183.7A DE102021120183A DE102021120183A1 DE 102021120183 A1 DE102021120183 A1 DE 102021120183A1 DE 102021120183 A DE102021120183 A DE 102021120183A DE 102021120183 A1 DE102021120183 A1 DE 102021120183A1
Authority
DE
Germany
Prior art keywords
pads
board
pins
vias
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021120183.7A
Other languages
English (en)
Inventor
Choong Kooi Chee
Teong Guan Yew
Loke Yip Foo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE102021120183A1 publication Critical patent/DE102021120183A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4922—Bases or plates or solder therefor having a heterogeneous or anisotropic structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0245—Lay-out of balanced signal pairs, e.g. differential lines or twisted lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10719—Land grid array [LGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10992—Using different connection materials, e.g. different solders, for the same connection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Eine Chipbaugruppe kann ein Gehäusesubstrat beinhalten, das einen oder mehrere Pins beinhaltet. Die Chipbaugruppe kann auch ein oder mehrere Pads beinhalten. Das eine oder die mehreren Pads können elektrisch mit dem einen oder den mehreren Pins gekoppelt sein. Außerdem kann die Chipbaugruppe eine Platine beinhalten, die ein oder mehrere Platinenpads beinhaltet. Ferner kann die Chipbaugruppe eine anisotrope Schicht beinhalten. Die anisotrope Schicht kann zwischen der Platine und dem einen oder den mehreren Pads und zwischen der Platine und einem Teil des Gehäusesubstrats positioniert sein. Außerdem kann die anisotrope Schicht die Platine mechanisch mit dem einen oder den mehreren Pads und dem Teil des Gehäusesubstrats koppeln. Ferner kann die anisotrope Schicht das eine oder die mehreren Pads elektrisch mit dem einen oder den mehreren Platinenpads koppeln.

Description

  • GEBIET
  • Die in der vorliegenden Offenbarung besprochenen Aspekte betreffen Chipbaugruppen.
  • HINTERGRUND
  • Sofern nichts anderes in der vorliegenden Offenbarung angegeben ist, sind die in der vorliegenden Offenbarung beschriebenen Materialien nicht Stand der Technik zu den Ansprüchen in der vorliegenden Anmeldung und werden durch Einbeziehung in diesen Abschnitt nicht als Stand der Technik eingeräumt.
  • Eine Chipbaugruppe kann ein Gehäusesubstrat beinhalten, das zwischen einem Silizium-Die und einer Platine positioniert ist. Der Silizium-Die kann mechanisch mit einer ersten Oberfläche des Gehäusesubstrats gekoppelt sein. Außerdem können Pins oder andere Vorrichtungen innerhalb des Silizium-Die elektrisch mit Pins oder anderen Vorrichtungen innerhalb des Gehäusesubstrats gekoppelt sein. Ferner kann die Platine mechanisch mit einer zweiten Oberfläche des Gehäusesubstrats gekoppelt sein. Platinenpads innerhalb der Platine können auch elektrisch mit Pins oder anderen Vorrichtungen innerhalb des Gehäusesubstrats gekoppelt sein.
  • Der in der vorliegenden Offenbarung beanspruchte Gegenstand ist nicht auf Aspekte beschränkt, die jegliche Nachteile lösen oder die nur in Umgebungen, wie etwa jenen oben beschriebenen, arbeiten. Vielmehr wird dieser Hintergrund nur bereitgestellt, um einen beispielhaften Technologiebereich zu veranschaulichen, in dem manche in der vorliegenden Offenbarung beschriebenen Aspekte umgesetzt werden können.
  • Figurenliste
  • Beispielhafte Aspekte werden anhand der beiliegenden Zeichnungen mit zusätzlicher Spezifität und zusätzlichem Detail beschrieben und erläutert, wobei gilt:
    • 1 veranschaulicht eine Querschnittsansicht einer beispielhaften Chipbaugruppe, die einen Silizium-Die, ein Gehäusesubstrat und eine Platine beinhaltet;
    • 2 veranschaulicht eine Querschnittsansicht einer anderen beispielhaften Chipbaugruppe, die den Silizium-Die, das Gehäusesubstrat und die Platine beinhaltet;
    • 3 veranschaulicht eine Querschnittsansicht einer beispielhaften Chipbaugruppe, die eine Brückenvorrichtung beinhaltet;
    • 4 veranschaulicht eine Querschnittsansicht einer beispielhaften Chipbaugruppe, die eine Brückenvorrichtung und eine Mehrchipvorrichtung beinhaltet;
    • 5 veranschaulicht eine beispielhafte Anordnung eines Teils eines Kugelgitterarrays (Ball-Grid-Arrays);
    • 6 veranschaulicht beispielhafte Kugelgitterarrays;
    • 7 veranschaulicht beispielhafte Masseschichten und beispielhafte Pad-Arrays;
    • 8 veranschaulicht eine grafische Repräsentation von Einfügedämpfung gegenüber Frequenz von Signalleiterbahnen innerhalb des Gehäusesubstrats;
    • 9 veranschaulicht ein beispielhaftes Flussdiagramm eines Verfahrens zum Fertigen einer Chipbaugruppe;
    • 10 veranschaulicht ein anderes beispielhaftes Flussdiagramm eines Verfahrens zum Fertigen einer Chipbaugruppe;
    • 11 veranschaulicht ein beispielhaftes Flussdiagramm eines Verfahrens zum Fertigen einer Chipbaugruppe, die eine Umverdrahtungsschicht beinhaltet;
    • 12 veranschaulicht ein anderes beispielhaftes Flussdiagramm eines Verfahrens zum Fertigen einer Chipbaugruppe, die eine Umverdrahtungsschicht beinhaltet;
    • 13 veranschaulicht ein beispielhaftes Flussdiagramm eines Verfahrens zum Fertigen einer Chipbaugruppe; und
    • 14 veranschaulicht ein anderes beispielhaftes Flussdiagramm eines Verfahrens zum Fertigen einer Chipbaugruppe;
    alle gemäß mindestens einem in der vorliegenden Offenbarung beschriebenen Aspekt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Eine Chipbaugruppe kann ein Gehäusesubstrat beinhalten, das zwischen einem Silizium-Die und einer Platine positioniert ist. Das Gehäusesubstrat kann mehrere Leiterbahnen, Vias oder eine beliebige andere geeignete Vorrichtung zum Leiten von Signalen von Pins auf einer ersten Oberfläche des Gehäusesubstrats zu Pins auf einer zweiten Oberfläche des Gehäusesubstrats beinhalten. Wie in der vorliegenden Offenbarung verwendet, kann der Begriff „Pins“ eine beliebige geeignete Vorrichtung auf einer Oberfläche einer Komponente zum Leiten von Signalen zu oder von der Komponente beinhalten. Zum Beispiel kann ein Pin eine Struktur einschließlich eines Pins, eines Anschlusses, eines Kontakthügels, eines Pfostens, eines Pads, einer Leiterbahn, eines Vias oder eines Teils einer beliebigen dieser Strukturen sowie Kombinationen dieser oder anderer Strukturen beinhalten. Der Silizium-Die kann mehrere Pins beinhalten, die elektrisch mit den Pins auf der ersten Oberfläche der Gehäuseoberfläche gekoppelt sind. Außerdem kann der Silizium-Die mechanisch mit der ersten Oberfläche des Gehäusesubstrats gekoppelt sein. Die Platine kann mehrere Platinenpads beinhalten, die elektrisch mit den Pins auf der zweiten Oberfläche der Gehäuseoberfläche gekoppelt sind. Außerdem kann die Platine mechanisch mit der zweiten Oberfläche des Gehäusesubstrats gekoppelt sein. Bei manchen Aspekten kann das Gehäusesubstrat ein oder mehrere Signale von der Platine zu dem Silizium-Die leiten. Bei diesem und anderen Aspekten kann das Gehäusesubstrat ein oder mehrere Signale von dem Silizium-Die zu der Platine leiten. Die Platine kann mehrere Leiterbahnen, Vias oder eine beliebige andere geeignete Vorrichtung zum Leiten von Signalen von den Platinenpads zu anderen Orten innerhalb der Platine beinhalten. Bei manchen Aspekten kann die Platine die Signale zu oder von mehreren Vorrichtungen leiten, die elektrisch mit der Platine gekoppelt sind.
  • Bei manchen Chipbaugruppen kann ein Kugelgitterarray (BGA) Pins innerhalb des Gehäusesubstrats elektrisch mit den Platinenpads koppeln. Außerdem kann das BGA das Gehäusesubstrat mechanisch mit der Platine koppeln. Die Chipbaugruppe kann eine erhöhte Anzahl an Lötkugeln beinhalten, um einen guten Rückleitungspfad bereitzustellen und eine Kopplungsleistungsfähigkeit zum Leiten der Signale zu verbessern. Zum Beispiel kann die Chipbaugruppe eine erhöhte Anzahl an Lötkugeln beinhalten, die Systemmasse (z. B. Massekugeln) entsprechen, die zwischen Lötkugeln eingefügt sind, die Eingang-Ausgang(EA)-Signalen entsprechen (z. B. EA-Kugeln), um ein Simultanes-Schaltrauschen(SSN)-Verhältnis zu verbessern. Zum Beispiel kann die Chipbaugruppe für eine Vorrichtung für Hochgeschwindigkeits-Doppeldatenraten(DDR)-EA ein EA-zu-Massekugel-Verhältnis von vier zu eins beinhalten, um das SSN-Verhältnis zu verbessern. Als ein anderes Beispiel kann die Chipbaugruppe für ein feldprogrammierbares Gate-Array (FPGA: Field Programmable Gate Array) eine größere Anzahl von Lötkugeln beinhalten, um somit mehr EA-Signale (z. B. Bond-Out-EA-Anzahl) zu leiten (z. B. auszubonden). Außerdem kann die Chipbaugruppe eine größere Anzahl an Lötkugeln beinhalten, um eine Schleife mit niedriger Impedanz für die Leistungslieferung von der Platine zu dem Gehäusesubstrat bereitzustellen.
  • Eine Chipbaugruppe für eine Vorrichtung mit höherer EA-Dichte oder höherem Leistungsverbrauch kann eine größere Anzahl an Lötkugeln beinhalten, was eine Grundfläche des Gehäusesubstrats erhöhen kann. Bei einigen Aspekten kann das Erhöhen einer Anzahl an Lötkugeln (z. B. eine Kugelanzahl) eine Gehäusegröße (z. B. die Grundfläche des Gehäusesubstrats) erhöhen. Bei diesen und anderen Aspekten kann eine Größe der Lötkugeln relativ zu einer Größe von Siliziumkontakthügeln größer sein.
  • Eine Bond-EA-Anzahl (z. B. eine Anzahl von EA-Kugeln gegenüber Massekugeln und/oder Leistungskugeln) für die Chipbaugruppe kann begrenzt sein, wenn die Anzahl von Lötkugeln erhöht ist. Damit die Chipbaugruppe die Bond-EA-Anzahl erhöht, kann eine Gesamtanzahl an Lötkugeln erhöht werden, was die Grundfläche des Gehäusesubstrats weiter erhöhen kann. Außerdem kann mit zunehmender Grundfläche des Gehäusesubstrats eine Länge einer oder mehrerer Leiterbahnen innerhalb des Gehäusesubstrats entsprechend zunehmen. Das Erhöhen der Länge einer oder mehrerer Leiterbahnen innerhalb des Gehäusesubstrats kann die Einfügedämpfung, die innerhalb des Gehäusesubstrats auftritt, erhöhen.
  • Manche in der vorliegenden Offenbarung beschriebenen Aspekte können ein kugelloses Pad-Array zum elektrischen Koppeln des Gehäusesubstrats mit der Platine beinhalten. Bei einigen Aspekten kann eine Chipbaugruppe ein kugelloses Pad-Array hoher Dichte und eine anisotrope Schicht beinhalten, die das BGA ersetzen. Das Pad-Array und die anisotrope Schicht können die Pins der zweiten Oberfläche des Gehäusesubstrats elektrisch mit den Platinenpads koppeln. Außerdem kann die anisotrope Schicht das Gehäusesubstrat mechanisch mit der Platine koppeln.
  • Bei manchen Aspekten kann die Chipbaugruppe eine Brückenvorrichtung (z. B. eine Routing Distribution Layer (RDL) - Routing-Verteilungsschicht) beinhalten, um das eine oder die mehreren Signale gemäß einem Pinout bereitzustellen, das sich von dem Pinout des Gehäusesubstrats unterscheidet. Bei diesem und anderen Aspekten können das Pad-Array und die anisotrope Schicht Pins der Brückenvorrichtung elektrisch mit den Platinenpads koppeln. Außerdem kann die anisotrope Schicht die Brückenvorrichtung mechanisch mit der Platine koppeln. Ferner können zusätzliche Pad-Arrays und eine zusätzliche anisotrope Schicht die Pins auf einer zweiten Oberfläche des Gehäusesubstrats elektrisch mit Pins innerhalb der Brückenvorrichtung koppeln. Außerdem kann die zusätzliche anisotrope Schicht das Gehäusesubstrat mechanisch mit der Brückenvorrichtung koppeln.
  • Bei einigen Aspekten kann die Chipbaugruppe die Brückenvorrichtung und eine Mehrchipvorrichtung beinhalten. Bei diesem und anderen Aspekten kann die Brückenvorrichtung die Mehrchipvorrichtung beinhalten. Zusätzlich dazu kann die Chipbaugruppe bei diesen und anderen Aspekten mehrere Gehäusesubstrate beinhalten. Teile der Pads der zusätzlichen Pad-Arrays und der zusätzlichen anisotropen Schicht können einen Teil der Pins der zweiten Oberflächen der Gehäusesubstrate elektrisch mit der Brückenvorrichtung koppeln. Außerdem können andere Teile der Pads der zusätzlichen Pad-Arrays und der zusätzlichen anisotropen Schicht einen anderen Teil der Pins der zweiten Oberfläche der Gehäusesubstrate elektrisch mit der Mehrchipvorrichtung koppeln. Die Mehrchipvorrichtung kann ein oder mehrere Signale zwischen den Gehäusesubstraten leiten. Bei manchen Aspekten können die zusätzlichen Pad-Arrays Pads unterschiedlicher Größen beinhalten. Zum Beispiel können Pads, die eine Mikrogröße beinhalten, Pads entsprechen, die elektrisch mit der Mehrchipvorrichtung gekoppelt sind, um eine Pad-Dichte entsprechend der Mehrchipvorrichtung zu erhöhen. Ferner kann die Chipbaugruppe eine oder mehrere diskrete Komponenten beinhalten, um die Leistungsfähigkeit der Chipbaugruppe zu verbessern.
  • Ein oder mehrere Aspekte der vorliegenden Offenbarung können eine kompakte Zwischenverbindung von dem Gehäusesubstrat zu der Platine im Vergleich zu einer Chipbaugruppe, die ein BGA implementiert, bereitstellen. Außerdem können manche Aspekte der vorliegenden Offenbarung eine Größe der Zwischenverbindung im Vergleich zu einem BGA reduzieren, da eine Pad-Größe kleiner als die Kugelgröße der Lötkugeln im BGA ist. Bei einigen Aspekten kann die Chipbaugruppe eine reduzierte Grundfläche des Gehäusesubstrats im Vergleich zu einer Chipbaugruppe, die ein BGA implementiert, beinhalten. Ferner können manche Aspekte der vorliegenden Offenbarung Einfügedämpfung im Vergleich zu einer Chipbaugruppe, die ein BGA beinhaltet, aufgrund einer reduzierten Länge einer oder mehrerer Leiterbahnen innerhalb des Gehäusesubstrats reduzieren. Bei diesen Aspekten kann die Länge einer oder mehrerer Leiterbahnen aufgrund der reduzierten Grundfläche des Gehäusesubstrats reduziert werden. Manche Aspekte der vorliegenden Offenbarung können die EA-Dichte des Gehäusesubstrats erhöhen, ohne die Grundfläche des Gehäusesubstrats im Vergleich zu einer Chipbaugruppe, die das BGA implementiert, zu erhöhen.
  • Diese und andere Aspekte der vorliegenden Offenbarung werden unter Bezugnahme auf die begleitenden Figuren erläutert. Es versteht sich, dass die Figuren diagrammatische und schematische Repräsentationen solcher Beispielaspekte sind und weder beschränkend noch notwendigerweise maßstabsgetreu gezeichnet sind. In den Figuren geben Merkmale mit gleichen Nummern gleiche Struktur und Funktion an, sofern nichts anderes beschrieben ist.
  • 1 veranschaulicht eine Querschnittsansicht einer beispielhaften Chipbaugruppe 100, die einen Silizium-Die 118, ein Gehäusesubstrat 102 und eine Platine 104 beinhaltet, gemäß mindestens einem Aspekt, der in der vorliegenden Offenbarung beschrieben ist. Zusätzlich dazu kann die Chipbaugruppe 100 mehrere Lötkontakthügel 106 und mehrere Lötkugeln 114a-g (in der vorliegenden Offenbarung kollektiv als „Lötkugeln 114“ bezeichnet) beinhalten. In den Figuren ist zur Vereinfachung der Veranschaulichung ein einziger Lötkontakthügel 106 nummeriert.
  • Das Gehäusesubstrat 102 kann mehrere Pins 101a-g (in der vorliegenden Offenbarung kollektiv als „Pins 101“ bezeichnet) und eine Gehäuselötstoppschicht 110 beinhalten. Die Pins 101 können einen Teil einer zweiten Oberfläche 105 des Gehäusesubstrats 102 bilden. Außerdem kann das Gehäusesubstrat 102 mehrere (nicht veranschaulichte) Pins beinhalten, die einen Teil einer ersten Oberfläche 103 des Gehäusesubstrats 102 bilden. Die Platine 104 kann Platinenpads 116a-g (in der vorliegenden Offenbarung kollektiv als „Platinenpads 116“ bezeichnet), Vias 119a-g (in der vorliegenden Offenbarung kollektiv als „Vias 119“ bezeichnet) und eine Lötstoppschicht 108 beinhalten.
  • Die Lötkugeln 114 können zwischen der zweiten Oberfläche der Platine 104 und dem Gehäusesubstrat 102 positioniert sein. Die Lötkugeln 114 können die Pins 101 elektrisch mit den Platinenpads 116 koppeln. Außerdem können die Lötkugeln 114 das Gehäusesubstrat 102 mechanisch mit der Platine 104 koppeln (z. B. die Platinenpads 116 mechanisch mit dem Gehäusesubstrat 102 koppeln). Außerdem kann eine Unterfüllschicht 112 zwischen einem Teil des Gehäusesubstrats 102 und einem Teil der Platine 104 positioniert sein. Die Unterfüllschicht 112 kann das Gehäusesubstrat 102 mechanisch mit der Platine 104 koppeln. Bei manchen Aspekten kann die Unterfüllschicht 112 der mechanischen Kopplung, die durch die Lötkugeln 114 bereitgestellt wird, Unterstützung, Stabilität oder eine Kombination davon bereitstellen.
  • Die Lötkontakthügel 106 können zwischen dem Gehäusesubstrat 102 und dem Silizium-Die 118 positioniert sein. Die Lötkontakthügel 106 können den Silizium-Die 118 elektrisch mit den Pins der ersten Oberfläche 103 koppeln. Die Lötkontakthügel 106 können den Silizium-Die 118 auch mechanisch mit der ersten Oberfläche 103 koppeln.
  • Die Lötkontakthügel 106, das Gehäusesubstrat 102 (z. B. Pins, Vias, Leiterbahnen oder andere Vorrichtungen innerhalb des Gehäusesubstrats 102) und die Lötkugeln 114 können ein oder mehrere Signale von dem Silizium-Die 118 zu der Platine 104 unter Verwendung der Lötkontakthügel 106, des Gehäusesubstrats leiten. Die Vias 119, Pins, Leiterbahnen oder eine beliebige andere geeignete Vorrichtung können das eine oder die mehreren Signale innerhalb der Platine 104 leiten. Außerdem können die Lötkugeln 114, das Gehäusesubstrat 102 und die Lötkontakthügel 106 ein oder mehrere Signale von der Platine 104 zu dem Silizium-Die 118 leiten.
  • Bei manchen Aspekten kann ein Rastermaß der Lötkugeln 114 zwischen 0,5 mm und 1 mm beinhalten. Außerdem kann eine Größe der Lötkugeln 114 zwischen zehn Millimeter und achtzehn Millimeter einschließen.
  • 2 veranschaulicht eine Querschnittsansicht einer anderen beispielhaften Chipbaugruppe 200, die den Silizium-Die 118, das Gehäusesubstrat 102 und die Platine 104 beinhaltet, gemäß mindestens einem Aspekt, der in der vorliegenden Offenbarung beschrieben ist. Außerdem kann die Chipbaugruppe 200 mehrere Pads 222a-f (in der vorliegenden Offenbarung kollektiv als „Pads 222“ bezeichnet) und eine anisotrope Schicht 220 beinhalten. Die Pads 222 können mechanisch mit der zweiten Oberfläche 105 gekoppelt sein. Außerdem können die Pads 222 elektrisch mit den Pins 101 gekoppelt sein.
  • Die Lötstoppschicht 108 und eine Platinenmasseschicht (die physisch nahe der Lötstoppschicht 108 und den Platinenpads 116 positioniert ist) können mehrere Öffnungen 226a-f (die in der vorliegenden Offenbarung kollektiv als „Öffnungen 226“ bezeichnet werden) definieren. Bei manchen Aspekten können die Lötstoppschicht 108 und die Platinenmasseschicht die Öffnungen 226 so definieren, dass die Platinenpads 116 freigelegt sind. Die Platinenpads 116; die Pads 222; die Pins 101 oder eine Kombination davon können so positioniert sein, dass, wenn das Gehäusesubstrat 102 an der Platine 104 angebracht ist, die Pads 222 relativ zu den Platinenpads 226 positioniert sind. Außerdem kann die Platinenmasseschicht die Platinenpads 116, die Pads 222 oder eine Kombination davon abschirmen. Zum Beispiel kann die Platinenmasseschicht die Öffnungen 226 so definieren, dass ein erstes Pad 222a und ein erstes Platinenpad 116a von einem zweiten Pad 222b und einem zweiten Platinenpad 116b abgeschirmt sind.
  • Die anisotrope Schicht 220 kann zwischen der Platine 104 und den Pads 222 und dem Gehäusesubstrat 102 (z. B. einem Teil des Gehäusesubstrats 102) positioniert sein. Die anisotrope Schicht 220 kann die Pads 222 mechanisch mit der Platine 104 koppeln. Außerdem kann die anisotrope Schicht 220 das Gehäusesubstrat 102 mechanisch mit der Platine 104 koppeln. Ferner kann die anisotrope Schicht 220 die Pads 222 elektrisch mit den Platinenpads 116 koppeln. Bei manchen Aspekten kann die anisotrope Schicht 220 jedes Pad der Pads 222 elektrisch mit einem anderen Platinenpad der Platinenpads 116 koppeln.
  • Die Lötkontakthügel 106, das Gehäusesubstrat 102 (z. B. Pins, Vias, Leiterbahnen oder andere Vorrichtungen innerhalb des Gehäusesubstrats 102), die Pads 222 und die anisotrope Schicht 220 können ein oder mehrere Signale von dem Silizium-Die 118 zu der Platine 104 leiten. Die Vias 119, Pins, Leiterbahnen oder eine beliebige andere geeignete Vorrichtung können das eine oder die mehreren Signale innerhalb der Platine 104 leiten. Außerdem können die anisotrope Schicht 220, die Pads 222, das Gehäusesubstrat 102 und die Lötkontakthügel 106 ein oder mehrere Signale von der Platine 104 zu dem Silizium-Die 118 leiten.
  • 3 veranschaulicht eine Querschnittsansicht einer beispielhaften Chipbaugruppe 300, die eine Brückenvorrichtung 332 beinhaltet, gemäß mindestens einem Aspekt, der in der vorliegenden Offenbarung beschrieben ist. Die Chipbaugruppe 300 kann auch einen ersten Satz von Pads 321a-f (in der vorliegenden Offenbarung kollektiv als „erster Satz von Pads 321“ bezeichnet), einen zweiten Satz von Pads 328a-f (in der vorliegenden Offenbarung kollektiv als „zweiter Satz von Pads 328“ bezeichnet) und einen dritten Satz von Pads 330a-e (in der vorliegenden Offenbarung kollektiv als „dritter Satz von Pads 330“ bezeichnet) beinhalten. Bei manchen Aspekten kann das Gehäusesubstrat 102 die Signale über die Pins 101 gemäß einem ersten Pinout an den ersten Satz von Pads 321 bereitstellen. Der erste Satz von Pads 321 kann den an anderer Stelle in der vorliegenden Offenbarung besprochenen Pads 222 entsprechen.
  • Eine erste anisotrope Schicht 323a kann zwischen einem Teil des Gehäusesubstrats 102 und einem Teil der Brückenvorrichtung 332 positioniert sein. Die erste anisotrope Schicht 323a kann der anisotropen Schicht 220 entsprechen, die an anderer Stelle in der vorliegenden Offenbarung besprochen ist. Außerdem kann die erste anisotrope Schicht 323a zwischen dem ersten Satz von Pads 321 und dem zweiten Satz von Pads 328 positioniert sein. Die erste anisotrope Schicht 323a kann einen Teil des Gehäusesubstrats 102 mechanisch mit einem Teil der Brückenvorrichtung 332 koppeln. Außerdem kann die erste anisotrope Schicht 323a den ersten Satz von Pads 321 mechanisch mit dem zweiten Satz von Pads 328 koppeln. Ferner kann die erste anisotrope Schicht 323a den ersten Satz von Pads 321 elektrisch mit dem zweiten Satz von Pads 328 koppeln. Bei manchen Aspekten kann die erste anisotrope Schicht 323a jedes Pad des ersten Satzes von Pads 321 elektrisch mit einem anderen Pad des zweiten Satzes von Pads 328 koppeln.
  • Die Brückenvorrichtung 332 kann mehrere Vorrichtung-Vias 334 beinhalten. In den Figuren ist ein einziges Lötvorrichtung-Via 334 zur Vereinfachung der Veranschaulichung nummeriert. Bei manchen Aspekten kann der zweite Satz von Pads 328 elektrisch mit ersten Enden der Vorrichtung-Vias 334 gekoppelt sein. Bei diesem und anderen Aspekten kann jedes Pad des zweiten Satzes von Pads 328 elektrisch mit dem ersten Ende eines anderen Vorrichtung-Vias der Vorrichtung-Vias 336 gekoppelt sein. Die Brückenvorrichtung 332 kann die Vorrichtung-Vias 336, (nicht veranschaulichte) Leiterbahnen, Pins 336 oder andere Vorrichtungen zum Leiten der Signale innerhalb der Brückenvorrichtung 332 beinhalten. In den Figuren ist zur Vereinfachung der Veranschaulichung ein einziger Pin 336 nummeriert.
  • Der dritte Satz von Pads 330 kann elektrisch mit den Pins 336 gekoppelt sein. Die Brückenvorrichtung 332 kann das eine oder die mehreren Signale gemäß einem zweiten Pinout an den dritten Satz von Pads 330 (z. B. über unterschiedliche zweite Enden der Vorrichtung-Vias 334) bereitstellen. Bei einigen Aspekten kann sich das zweite Pinout von dem ersten Pinout unterscheiden. Zum Beispiel kann die Brückenvorrichtung 332 die Signale, die den Pins 101c und 101d entsprechen, so leiten und kombinieren, dass sie nur auf dem Pad 330c bereitgestellt werden.
  • Eine zweite anisotrope Schicht 323b kann zwischen einem Teil der Brückenvorrichtung 332 und der Platine 104 positioniert sein. Die zweite anisotrope Schicht 323b kann der anisotropen Schicht 220 entsprechen, die an anderer Stelle in der vorliegenden Offenbarung besprochen ist. Außerdem kann die zweite anisotrope Schicht 323b zwischen dem dritten Satz von Pads 330 und der Platine 104 positioniert sein. Die zweite anisotrope Schicht 323b kann den dritten Satz von Pads 330 mechanisch mit der Platine 104 koppeln. Außerdem kann die zweite anisotrope Schicht 323b den Teil der Brückenvorrichtung 332 mechanisch mit der Platine 104 koppeln. Ferner kann die zweite anisotrope Schicht 323b den dritten Satz von Pads 330 über die Öffnungen 226 elektrisch mit den Platinenpads 116 koppeln. Bei manchen Aspekten kann die zweite anisotrope Schicht 323b jedes Pad des dritten Satzes von Pads 330 elektrisch mit einem anderen Pad der Platinenpads 116 koppeln.
  • Die Lötkontakthügel 106, das Gehäusesubstrat 102 (z. B. Pins, Vias, Leiterbahnen oder andere Vorrichtungen innerhalb des Gehäusesubstrats 102), der erste Satz von Pads 321, die erste anisotrope Schicht 323a, der zweite Satz von Pads 328, die Brückenvorrichtung 323 (z. B. Pins 336, Vorrichtung-Vias 334, Leiterbahnen oder andere Vorrichtungen innerhalb der Brückenvorrichtung 332), der dritte Satz von Pads 330 und die zweite anisotrope Schicht 323b können ein oder mehrere Signale von dem Silizium-Die 118 zu der Platine 104 leiten. Die Vias 119, Pins, Leiterbahnen oder eine beliebige andere geeignete Vorrichtung können das eine oder die mehreren Signale innerhalb der Platine 104 leiten. Außerdem können die zweite anisotrope Schicht 323b, der dritte Satz von Pads 330, die Brückenvorrichtung 332, der zweite Satz von Pads 328, die erste anisotrope Schicht 323a, der erste Satz von Pads 321, das Gehäusesubstrat 102 und die Lötkontakthügel 106 ein oder mehrere Signale von der Platine 104 zu dem Silizium-Die 118 leiten.
  • 4 veranschaulicht eine Querschnittsansicht einer beispielhaften Chipbaugruppe 400, die eine Brückenvorrichtung 432 und eine Mehrchipvorrichtung 438 beinhaltet, gemäß mindestens einem Aspekt, der in der vorliegenden Offenbarung beschrieben ist. Die Chipbaugruppe 400 kann einen ersten Silizium-Die 118a, einen zweiten Silizium-Die 118b, ein erstes Gehäusesubstrat 102a, ein zweites Gehäusesubstrat 102b, eine diskrete Komponente 440, die Platine 104 und eine Brückenvorrichtung 432 beinhalten. Die Brückenvorrichtung 432 kann gleich oder ähnlich der in Bezug auf 3 beschriebenen Brückenvorrichtung 332 arbeiten.
  • Die Chipbaugruppe 400 kann einen ersten Satz von Brückenpads 401a-b (in der vorliegenden Offenbarung kollektiv als „erster Satz von Brückenpads 401“ bezeichnet) und einen zweiten Satz von Brückenpads 403a-b (in der vorliegenden Offenbarung kollektiv als „zweiter Satz von Brückenpads 403“ bezeichnet) beinhalten. Bei manchen Aspekten kann der erste Satz von Brückenpads 401 einen Teil des ersten Satzes von Pads 321 bilden. Bei diesem und anderen Aspekten kann der zweite Satz von Brückenpads 403 einen Teil des zweiten Satzes von Pads 328 bilden. In 4 sind Bezugsziffern für die Pins 101 zur Vereinfachung der Veranschaulichung weggelassen. Das erste Gehäusesubstrat 102a und das zweite Gehäusesubstrat 102b können zusammen die Signale gemäß einem dritten Pinout bereitstellen.
  • Die erste anisotrope Schicht 323a kann zwischen einem Teil des ersten Gehäusesubstrats 102a und einem Teil der Brückenvorrichtung 432 positioniert sein. Außerdem kann die erste anisotrope Schicht 323a zwischen einem Teil des zweiten Gehäusesubstrats 102b und einem anderen Teil der Brückenvorrichtung 432 positioniert sein. Die erste anisotrope Schicht 323a kann auch zwischen dem ersten Satz von Pads 321 und dem zweiten Satz von Pads 328 positioniert sein. Ferner kann die erste anisotrope Schicht 323a zwischen dem ersten Satz von Brückenpads 401 und dem zweiten Satz von Brückenpads 403 positioniert sein.
  • Die erste anisotrope Schicht 323a kann den Teil des ersten Gehäusesubstrats 102a mechanisch mit dem Teil der Brückenvorrichtung 432 koppeln. Die erste anisotrope Schicht 323a kann auch den Teil des zweiten Gehäusesubstrats 102b mechanisch mit dem anderen Teil der Brückenvorrichtung 432 koppeln. Außerdem kann die erste anisotrope Schicht 323a den ersten Satz von Pads 321 mechanisch mit dem zweiten Satz von Pads 328 koppeln. Ferner kann die erste anisotrope Schicht 323a den ersten Satz von Brückenpads 401 elektrisch mit dem zweiten Satz von Brückenpads 403 koppeln.
  • Die erste anisotrope Schicht 323a kann den ersten Satz von Pads 321 elektrisch mit dem zweiten Satz von Pads 328 koppeln. Die erste anisotrope Schicht 323a kann den ersten Satz von Brückenpads 401 elektrisch mit dem zweiten Satz von Brückenpads 403 koppeln. Bei manchen Aspekten kann die erste anisotrope Schicht 323a die Pads des ersten Satzes von Pads 321 elektrisch mit einer anderen Anzahl von Pads des zweiten Satzes von Pads 328 koppeln. Zum Beispiel kann die erste anisotrope Schicht 323a sowohl das Pad 321e als auch das Pad 321f des ersten Satzes von Pads 321 elektrisch mit dem Pad 328e des zweiten Satzes von Pads 328 koppeln. Bei anderen Aspekten kann die erste anisotrope Schicht 323a jedes Pad des ersten Satzes von Pads 321 elektrisch mit einem anderen Pad des zweiten Satzes von Pads 328 koppeln. Außerdem kann die erste anisotrope Schicht 323a jedes Pad des ersten Satzes von Brückenpads 401 elektrisch mit einem anderen Pad des zweiten Satzes von Brückenpads 403 koppeln.
  • Bei manchen Aspekten kann der zweite Satz von Pads 328 elektrisch mit den ersten Enden der Vorrichtung-Vias 334 gekoppelt sein. Bei diesem und anderen Aspekten kann der zweite Satz von Brückenpads 403 elektrisch mit der Mehrchipvorrichtung 438 gekoppelt sein. Die Brückenvorrichtung 432 kann die Vorrichtung-Vias 336, (nicht veranschaulichte) Leiterbahnen, Pins 336 oder andere Vorrichtungen zum Leiten der Signale innerhalb der Brückenvorrichtung 332 beinhalten. Die Mehrchipvorrichtung 438 kann die (nicht veranschaulichten) Vias, (nicht veranschaulichte) Leiterbahnen, (nicht veranschaulichte) Pins oder andere Vorrichtungen zum Leiten von Signalen innerhalb der Mehrchipvorrichtung 438 beinhalten. In 4 sind die Bezugsziffern für die Pins 336 zur Vereinfachung der Veranschaulichung weggelassen.
  • Der dritte Satz von Pads 330 kann elektrisch mit den Pins 336 gekoppelt sein. Die Brückenvorrichtung 432 kann die Signale an den dritten Satz von Pads 330 (z. B. über ein zweites Ende der Vorrichtung-Vias 336) gemäß einem vierten Pinout bereitstellen. Außerdem kann die Brückenvorrichtung 432 einen Teil der Signale zwischen dem ersten Satz von Brückenpads 401 und dem zweiten Satz von Brückenpads 403 gemäß dem vierten Pinout leiten. Das vierte Pinout kann sich von dem dritten Pinout unterscheiden.
  • Die zweite anisotrope Schicht 323b kann zwischen einem Teil der Brückenvorrichtung 432 und der Platine 104 positioniert sein. Außerdem kann die zweite anisotrope Schicht 323b zwischen dem dritten Satz von Pads 330 und der Platine 104 positioniert sein. Die zweite anisotrope Schicht 323b kann den dritten Satz von Pads 330 mechanisch mit der Platine 104 koppeln. Außerdem kann die zweite anisotrope Schicht 323b den Teil der Brückenvorrichtung 432 mechanisch mit der Platine 104 koppeln. Ferner kann die zweite anisotrope Schicht 323b den dritten Satz von Pads 330 über die Öffnungen 226 elektrisch mit den Platinenpads 116 koppeln. In 4 sind die Bezugsziffern für die Platinenpads 116 zur Vereinfachung der Veranschaulichung weggelassen. Bei manchen Aspekten kann die zweite anisotrope Schicht 323b die Pads des dritten Satzes von Pads 330 elektrisch mit einer anderen Anzahl der Platinenpads 116 koppeln. Zum Beispiel kann die zweite anisotrope Schicht 323b das Pad 330f des dritten Satzes von Pads 330 elektrisch mit dem Platinenpad 116g, dem Platinenpad 116h und dem Platinenpad 116i der Platinenpads 116 koppeln. Bei anderen Aspekten kann die zweite anisotrope Schicht 323b jedes Pad des dritten Satzes von Pads 330 elektrisch mit einem anderen Pad der Platinenpads 116 koppeln.
  • Bei manchen Aspekten kann die diskrete Komponente 440 physisch zwischen dem ersten Gehäusesubstrat 102a und dem zweiten Gehäusesubstrat 102b positioniert sein. Bei anderen Aspekten kann die diskrete Komponente 440 auf anderen Seiten des ersten Gehäusesubstrats 102a oder des zweiten Gehäusesubstrats 102b positioniert sein. Ein diskretes Pad 441 kann die diskrete Komponente 440 elektrisch mit der ersten anisotropen Schicht 323a koppeln. Bei manchen Aspekten kann die erste anisotrope Schicht 323a zwischen dem diskreten Pad 441 und einem Teil der Mehrchipvorrichtung 438 positioniert sein. Bei anderen Aspekten kann die erste anisotrope Schicht 323a zwischen dem diskreten Pad 441 und einem Teil der Brückenvorrichtung 432 positioniert sein. Die erste anisotrope Schicht 332a kann das diskrete Pad 441 mechanisch mit der Mehrchipvorrichtung 438, der Brücke 432 oder einer Kombination davon koppeln.
  • 5 veranschaulicht eine beispielhafte Anordnung eines Teils eines BGA 500 gemäß mindestens einem in der vorliegenden Offenbarung beschriebenen Aspekt. Das BGA 500 kann einem Pinout einer DDR-5-Vorrichtung entsprechen. Das BGA 500 kann Signalkugeln 544a-d (in der vorliegenden Offenbarung kollektiv als „Signalkugeln 544“ bezeichnet) und Massekugeln 542a-c (in der vorliegenden Offenbarung kollektiv als „Massekugeln 542“ bezeichnet) beinhalten. In 5 sind zur Vereinfachung der Veranschaulichung eine einzige Reihe der Signalkugeln 544 und eine einzige Reihe der Massekugeln 542 nummeriert. Um einen guten Signalrückleitungspfad und eine gute Kopplungsleistungsfähigkeit für die DDR5-Vorrichtung bereitzustellen, kann eine Chipbaugruppe ein Verhältnis von einer Kugel der Massekugeln 542 für jeweils vier Signalkugeln 544 beinhalten. Das Verhältnis der Massekugeln 542 zu den Signalkugeln 544 kann die SSN-Leistungsfähigkeit des Gehäusesubstrats verbessern oder verschlechtern.
  • 6 veranschaulicht beispielhafte BGAs 600a-b gemäß mindestens einem in der vorliegenden Offenbarung beschriebenen Aspekt. Das BGA 600a kann mehrere Massekugeln 646a-f (in der vorliegenden Offenbarung kollektiv als „Massekugeln 646“ bezeichnet), mehrere Leistungskugeln 648a-b (in der vorliegenden Offenbarung kollektiv als „Leistungskugeln 648“ bezeichnet) und mehrere Signalkugeln 650a-d (in der vorliegenden Offenbarung kollektiv als „Signalkugeln 650“ bezeichnet) beinhalten. In 6 ist zur Vereinfachung der Darstellung eine einzige Reihe der Signalkugeln 650 nummeriert. Die Anzahl der Massekugeln 646 kann den Rückleitungspfad und die Abschirmung für Hochgeschwindigkeitssignale auf den Signalkugeln 650 steuern. Wie in dem BGA 600a gezeigt, kann das BGA 600a ein Verhältnis von sechs Massekugeln 646 zu zwei Leistungskugeln 648 und sechzehn Signalkugeln 650 beinhalten, um die Rückleitungspfadabschirmung für Hochgeschwindigkeitssignale auf den Signalkugeln 650 zu erreichen.
  • Das BGA 600b kann einer Sendeempfängervorrichtung entsprechen, die unterschiedliche Paarsignale implementiert. Das BGA 600b kann Differenzsignalpaarsätze 652a-d beinhalten (in der vorliegenden Offenbarung kollektiv als „Differenzsignalpaarsätze 652“ bezeichnet). Jeder Satz der unterschiedlichen Signalpaarsätze 652 kann einem unterschiedlichen Differenzsignalpaar entsprechen. Das BGA 600b kann auch Massekugeln 646 beinhalten, die um die Differenzsignalpaarsätze 652 herum positioniert sind, um die Differenzpaarsätze 652 voneinander abzuschirmen. In 6 ist zur Vereinfachung der Veranschaulichung eine einzige Massekugel 646 nummeriert.
  • 7 veranschaulicht beispielhafte Masseschichten 754a-b und beispielhafte Pad-Arrays 700a-b gemäß mindestens einem Aspekt, der in der vorliegenden Offenbarung beschrieben ist. Die Masseschichten 754a-b können der in der vorliegenden Offenbarung beschriebenen Platinenmasseschicht entsprechen (wobei z. B. die Platinenmasseschicht physisch nahe der Lötstoppschicht 108 positioniert ist).
  • In dem Pad-Array 700a kann ein Teil der Masseschicht 754a mehrere Öffnungen 756a-f (in der vorliegenden Offenbarung kollektiv als „Öffnungen 756“ bezeichnet) definieren. In 7 ist zur Vereinfachung der Veranschaulichung nur ein Teil der Öffnungen 756, die durch die Masseschicht 754a definiert sind, nummeriert. Die Öffnungen 756 können den an anderer Stelle in der vorliegenden Offenbarung besprochenen Öffnungen 226 entsprechen. Die Öffnungen 756 können die Platinenpads 116 freilegen oder können den anderen Sätzen von Pads (z. B. dem Satz von Pads 222 und dem dritten Satz von Pads 330) entsprechen. Bei manchen Aspekten kann ein Teil der Pads Leistungspads 758a-e (in der vorliegenden Offenbarung kollektiv als „Leistungspads 758“ bezeichnet) beinhalten und ein anderer Teil der Pads kann Signalpads 762a-b (in der vorliegenden Offenbarung kollektiv als „Signalpads 762“ bezeichnet) beinhalten. Bei manchen Aspekten können zwei oder mehr der Leistungspads 758 zusammen relativ zu einer einzelnen Öffnung 756 positioniert sein. Zum Beispiel können die Leistungspads 758a-d zusammen so positioniert sein, dass sie der einzelnen Öffnung 756a entsprechen. Außerdem kann ein Gang-Pad 760 elektrisch mit jedem Pad der gruppierten Pads gekoppelt sein. Das Gang-Pad 760 kann einem Pad des Satzes von Pads 222, des dritten Satzes von Pads 330 oder der Platinenpads 116 entsprechen. Jedes Signalpad 762 kann relativ zu einer anderen Öffnung 756 positioniert sein. Die Masseschicht 754a kann jedes Signalpad 762 voneinander abschirmen und kann die Signalpads 762 von den Leistungspads 758 abschirmen.
  • In dem Pad-Array 700b kann ein Teil der Masseschicht 754b Öffnungen 756g-j definieren. In 7 ist der Einfachheit der Veranschaulichung halber nur ein Teil der Öffnungen 756 der Masseschicht 754b nummeriert. Bei manchen Aspekten können die Pads Differenzsignalpaarsätze 764a-d beinhalten (in der vorliegenden Offenbarung kollektiv als „Differenzsignalpaarsätze 764“ bezeichnet). In 7 ist zur Vereinfachung der Veranschaulichung nur ein Teil der Differenzsignalpaarsätze 764 nummeriert. Jeder Satz der unterschiedlichen Differenzsignalpaarsätze 764 kann einem unterschiedlichen Differenzsignalpaar entsprechen. Außerdem können die Pads, die den unterschiedlichen Differenzsignalpaarsätzen 764 entsprechen, relativ zu unterschiedlichen Öffnungen 756 positioniert sein. Die Masseschicht 754b kann die Pads, die unterschiedlichen Differenzsignalpaarsätzen 764 entsprechen, voneinander abschirmen.
  • 8 veranschaulicht eine grafische Repräsentation 800 von Einfügedämpfung gegenüber Frequenz von Signalleiterbahnen innerhalb des Gehäusesubstrats gemäß mindestens einem Aspekt, der in der vorliegenden Offenbarung beschrieben ist. Bei manchen Aspekten kann, falls die Größe des Gehäusesubstrats zunimmt, auch die Länge von Leiterbahnen innerhalb des Gehäusesubstrats zunehmen. Längere Leiterbahnen können die Signaleinfügedämpfung erhöhen und die Bandbreite von Hochgeschwindigkeitssignalen reduzieren.
  • Die Kurven 802, 804, 806 bzw. 808 repräsentieren Einfügedämpfung gegenüber Frequenz von Leiterbahnen, die fünf mm, fünfzehn mm, fünfundzwanzig mm bzw. dreißig mm betragen. Wie in 8 veranschaulicht, verbessert sich die Einfügedämpfung (z. B. nimmt ein Wert der Einfügedämpfung zu), wenn die Länge der Länge der Leiterbahnen reduziert wird.
  • 9 veranschaulicht ein beispielhaftes Flussdiagramm eines Verfahrens 900 zum Fertigen einer Chipbaugruppe gemäß mindestens einem in der vorliegenden Offenbarung beschriebenen Aspekt. Das Verfahren 900 kann durch ein beliebiges geeignetes System, eine beliebige geeignete Einrichtung oder eine beliebige geeignete Vorrichtung mit Bezug auf das Fertigen (z. B. Herstellen) einer Chipbaugruppe durchgeführt werden. Das Verfahren 900 kann einen oder mehrere Blöcke 902, 904, 906, 908, 910 oder 912 beinhalten. Obwohl mit diskreten Blöcken veranschaulicht, können die Schritte und Prozesse, die mit einem oder mehreren der Blöcke des Verfahrens 900 assoziiert sind, in Abhängigkeit von der speziellen Implementierung in zusätzliche Blöcke unterteilt, in weniger Blöcke kombiniert oder eliminiert werden.
  • Bei Block 902 kann das Verfahren 900 Durchführen von Front-of-Line-Prozessen beinhalten. Bei manchen Aspekten kann das Verfahren 900 Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Platinen-Dies beinhaltet. Jeder Platinen-Die kann derselbe wie oder ähnlich wie die an anderer Stelle in der vorliegenden Anmeldung beschriebene Platine 104 sein. Bei diesem und anderen Aspekten kann das Verfahren 900 Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Silizium-Dies beinhaltet. Jeder Silizium-Die kann derselbe wie oder ähnlich wie der Silizium-Die 118 sein, der an anderer Stelle in der vorliegenden Offenbarung beschrieben ist. Ferner kann das Verfahren 900 bei manchen Aspekten Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Gehäusesubstrat-Dies beinhaltet. Jeder Gehäusesubstrat-Die kann derselbe wie oder ähnlich wie das an anderer Stelle in der vorliegenden Offenbarung beschriebene Gehäusesubstrat 102 sein.
  • Das Verfahren 900 kann Hinzufügen von Schichten zu den Wafern beinhalten, um Vias, integrierte Schaltungen, Komponenten oder eine beliebige andere geeignete Vorrichtung innerhalb der Silizium-Dies, der Gehäusesubstrat-Dies oder der Platinen-Dies innerhalb der Wafer zu bilden. Zum Beispiel kann das Verfahren 900 Fotomaskierung, Ätzen, Diffusion, Metallabscheidung, Passivierung oder einen beliebigen anderen geeigneten Prozess beinhalten. Bei manchen Aspekten kann das Verfahren Schneiden der Wafer (z. B. Stanzen) beinhalten, um jeden Platinen-Die, jeden Silizium-Die oder jeden Gehäusesubstrat-Die innerhalb der Wafer zu separieren.
  • Bei Block 904 kann das Verfahren 900 Anbringen von Kugeln beinhalten. Bei manchen Aspekten kann das Verfahren 900 Anbringen der Kugeln an den Platinen-Dies beinhalten. Das Verfahren 900 kann Anbringen der Kugeln an den Platinen-Dies beinhalten, um BGAs zu bilden. Die BGAs können wie an anderer Stelle in der vorliegenden Offenbarung beschrieben gebildet werden.
  • Bei Block 906 kann das Verfahren 900 Drucken von Lötpaste auf die Platine beinhalten. Bei manchen Aspekten kann das Verfahren 900 Drucken der Lötpaste auf eine Oberfläche jedes der Platinen-Dies beinhalten. Bei manchen Aspekten kann das Verfahren 900 Drucken der Lötpaste auf die Oberfläche der Platinen-Dies beinhalten, um einer beliebigen mechanischen Kopplung, die durch die BGAs bereitgestellt wird, Unterstützung, Stabilität oder eine Kombination davon bereitzustellen.
  • Bei Block 908 kann das Verfahren 900 Platzieren eines Gehäuses auf der Platine beinhalten. Bei manchen Aspekten kann das Verfahren 900 Anbringen jedes der Silizium-Dies an unterschiedlichen Gehäusesubstrat-Dies unter Verwendung von Lötkontakthügeln beinhalten, um Gehäuse zu bilden. Das Verfahren 900 kann auch Platzieren jedes Gehäuses auf einem anderen Platinen-Die beinhalten. Das Verfahren 900 kann Platzieren der Gehäuse auf den Platinen-Dies relativ zu den BGAs beinhalten, sodass Pins innerhalb der Gehäusesubstrate elektrisch mit den Kugeln der BGAs gekoppelt werden.
  • Bei Block 910 kann das Verfahren 900 Durchführen eines Reflow beinhalten. Das Verfahren 900 kann Durchführen eines Reflow beinhalten, um zu bewirken, dass die Lötpaste in einen geschmolzenen Zustand übergeht, um die Gehäuse (z. B. die Gehäusesubstrate) mechanisch mit den Platinen-Dies zu koppeln. Außerdem kann das Verfahren 900 Durchführen eines Reflow beinhalten, um zu bewirken, dass die Kugeln der BGAs in einen geschmolzenen Zustand übergehen, um die Gehäusesubstrate mechanisch und elektrisch mit den BGAs zu koppeln.
  • Bei Block 912 kann das Verfahren 900 Aufbringen einer Unterfüllung oder eines Klebstoffs zweiter Ebene beinhalten. Das Verfahren 900 kann Aufbringen der Unterfüllung oder des Klebstoffs zweiter Ebene auf die Chipbaugruppen beinhalten, um offene Räume zwischen den Gehäusen und den Platinen-Dies, den Silizium-Dies und den Gehäusesubstraten oder eine Kombination davon zu füllen. Das Verfahren 900 kann Fertigen der Chipbaugruppen beinhalten, sodass die Lötkontakthügel, die Gehäusesubstrate und die BGAs Signale von den Silizium-Dies zu den Platinen leiten. Außerdem kann das Verfahren 900 Fertigen der Chipbaugruppen beinhalten, sodass die BGAs, die Gehäusesubstrate und die Lötkontakthügel Signale von den Platinen zu den Silizium-Dies leiten.
  • Modifikationen, Ergänzungen oder Auslassungen des Verfahrens 900 können vorgenommen werden, ohne vom Schutzumfang der vorliegenden Offenbarung abzuweichen. Beispielsweise kann das Verfahren 900 in unterschiedlicher Reihenfolge implementiert werden. Zusätzlich oder alternativ können zwei oder mehr Prozesse gleichzeitig durchgeführt werden. Des Weiteren sind die umrissenen Prozesse und Handlungen nur als Beispiele bereitgestellt und manche der Prozesse und Handlungen können optional in weniger Prozesse und Handlungen kombiniert oder in zusätzliche Prozesse und Handlungen erweitert sein, ohne das Wesen der beschriebenen Aspekte zu beeinträchtigen.
  • 10 veranschaulicht ein anderes beispielhaftes Flussdiagramm eines Verfahrens zum Fertigen einer Chipbaugruppe gemäß mindestens einem Aspekt, der in der vorliegenden Offenbarung beschrieben ist. Das Verfahren 1000 kann durch ein beliebiges geeignetes System, eine beliebige geeignete Einrichtung oder eine beliebige geeignete Vorrichtung mit Bezug auf das Fertigen (z. B. Herstellen) einer Chipbaugruppe durchgeführt werden. Das Verfahren 1000 kann einen oder mehrere Blöcke 1002, 1004, 1006 oder 1008 beinhalten. Obwohl mit diskreten Blöcken veranschaulicht, können die Schritte und Prozesse, die mit einem oder mehreren der Blöcke des Verfahrens 1000 assoziiert sind, in Abhängigkeit von der speziellen Implementierung in zusätzliche Blöcke unterteilt, in weniger Blöcke kombiniert oder eliminiert werden.
  • Bei Block 1002 kann das Verfahren 1000 Durchführen von Front-of-Line-Prozessen beinhalten. Bei manchen Aspekten kann das Verfahren 1000 Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Platinen-Dies beinhaltet. Jeder Platinen-Die kann derselbe wie oder ähnlich wie die an anderer Stelle in der vorliegenden Anmeldung beschriebene Platine 104 sein. Bei diesem und anderen Aspekten kann das Verfahren 1000 Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Silizium-Dies beinhaltet. Jeder Silizium-Die kann derselbe wie oder ähnlich wie der Silizium-Die 118 sein, der an anderer Stelle in der vorliegenden Offenbarung beschrieben ist. Ferner kann das Verfahren 1000 bei manchen Aspekten Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Gehäusesubstrat-Dies beinhaltet. Jeder Gehäusesubstrat-Die kann derselbe wie oder ähnlich wie das an anderer Stelle in der vorliegenden Offenbarung beschriebene Gehäusesubstrat 102 sein.
  • Das Verfahren 1000 kann Hinzufügen von Schichten zu den Wafern beinhalten, um Vias, integrierte Schaltungen, Komponenten oder eine beliebige andere geeignete Vorrichtung innerhalb der Silizium-Dies, der Gehäusesubstrat-Dies oder der Platinen-Dies innerhalb der Wafer zu bilden. Zum Beispiel kann das Verfahren 1000 Fotomaskierung, Ätzen, Diffusion, Metallabscheidung, Passivierung oder einen beliebigen anderen geeigneten Prozess beinhalten. Bei manchen Aspekten kann das Verfahren 1000 Schneiden der Wafer beinhalten, um jeden Platinen-Die, jeden Silizium-Die oder jeden Gehäusesubstrat-Die innerhalb der Wafer zu separieren. Außerdem kann das Verfahren 1000 Bilden mehrerer Öffnungen in einer Masseschicht der Wafer, die die Platinen-Dies enthalten, beinhalten. Das Verfahren 1000 kann Bilden der Öffnungen beinhalten, um Platinenpads innerhalb der Platinen-Dies freizulegen.
  • Bei Block 1004 kann das Verfahren 1000 Verteilen einer anisotropen Polymerpaste auf einer Platine beinhalten. Das Verfahren 1000 kann Verteilen der anisotropen Polymerpaste auf den Platinen-Dies relativ zu den Platinenpads beinhalten. Die anisotrope Polymerpaste kann den anisotropen Schichten 220 entsprechen, die an anderer Stelle in der vorliegenden Offenbarung beschrieben sind.
  • Bei Block 1006 kann das Verfahren 1000 Platzieren eines Gehäuses mit Thermokompressionsbonden beinhalten. Bei manchen Aspekten kann das Verfahren 1000 Anbringen jedes der Silizium-Dies an unterschiedlichen Gehäusesubstrat-Dies unter Verwendung von Lötkontakthügeln beinhalten, um Gehäuse zu bilden. Das Verfahren 1000 kann auch Bilden jedes Gehäuses beinhalten, sodass es mehrere Pads beinhaltet, die relativ zu Pins innerhalb der entsprechenden Gehäusesubstrat-Dies positioniert sind. Das Verfahren 1000 kann Platzieren der Gehäuse auf der anisotropen Polymerpaste relativ zu den Platinenpads der verschiedenen Platinen-Dies beinhalten. Das Verfahren 1000 kann Platzieren der Gehäuse auf der anisotropen Polymerpaste beinhalten, sodass die Pads relativ zu den Platinenpads innerhalb der entsprechenden Platinen-Dies positioniert sind.
  • Das Verfahren 1000 kann Bonden des Gehäuses an die anisotrope Polymerpaste unter Verwendung von Thermokompression beinhalten. Außerdem kann das Verfahren 1000 Bonden der Platinen-Dies und der Gehäuse an die anisotrope Polymerpaste unter Verwendung von Thermokompression beinhalten. Bei manchen Aspekten kann das Verfahren 1000 Anwenden einer Temperatur auf die anisotrope Polymerpaste beinhalten, um zu bewirken, dass die anisotrope Polymerpaste weich wird und an den Platinen-Dies und den Gehäusen (z. B. den Pads und einem Teil der Gehäusesubstrate) haftet. Bei diesem und anderen Aspekten kann das Verfahren 1000 Anwenden von Druck auf die Gehäuse beinhalten, um die anisotrope Polymerpaste zwischen den Gehäusen und den Platinen-Dies zu komprimieren, während die anisotrope Polymerpaste weich ist. Das Verfahren 1000 kann Anwenden des Drucks auf die Gehäuse beinhalten, um zu bewirken, dass sich die Pads innerhalb einer bestimmten physischen Nähe zu den Platinenpads der entsprechenden Platinen-Dies befinden. Das Verfahren 1000 kann Anwenden des Drucks auf die Gehäuse beinhalten, sodass die physische Nähe der Pads zu den Platinenpads der entsprechenden Platinen-Dies bewirken kann, dass die Pads elektrisch mit den Platinenpads gekoppelt werden.
  • Bei Block 1008 kann das Verfahren 1000 Härten des Polymers in dem Ofen beinhalten. Bei manchen Aspekten kann das Verfahren 1000 Härten der anisotropen Polymerpaste beinhalten, um zu bewirken, dass die anisotrope Polymerpaste härtet und die physische Nähe der Pads zu den Platinenpads der entsprechenden Platinen-Dies und die mechanische Kopplung zwischen den Gehäusen und den Platinen-Dies beibehält. Das Verfahren 1000 kann Fertigen der Chipbaugruppen beinhalten, sodass die Lötkontakthügel, die Gehäusesubstrate, die Pads und die anisotrope Polymerpaste Signale von den Silizium-Dies zu den Platinen-Dies leiten. Außerdem kann das Verfahren 1000 Fertigen der Chipbaugruppen beinhalten, sodass die anisotrope Polymerpaste, die Pads, die Gehäusesubstrate und die Lötkontakthügel Signale von den Platinen-Dies zu den Silizium-Dies leiten.
  • Modifikationen, Ergänzungen oder Auslassungen des Verfahrens 1000 können vorgenommen werden, ohne vom Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel können die Prozesse des Verfahrens 1000 in unterschiedlicher Reihenfolge implementiert werden. Zusätzlich oder alternativ können zwei oder mehr Prozesse gleichzeitig durchgeführt werden. Des Weiteren sind die umrissenen Prozesse und Handlungen nur als Beispiele bereitgestellt und manche der Prozesse und Handlungen können optional in weniger Prozesse und Handlungen kombiniert oder in zusätzliche Prozesse und Handlungen erweitert sein, ohne das Wesen der beschriebenen Aspekte zu beeinträchtigen.
  • 11 veranschaulicht ein beispielhaftes Flussdiagramm eines Verfahrens 1100 zum Fertigen einer Chipbaugruppe, die eine Umverdrahtungsschicht beinhaltet, gemäß mindestens einem Aspekt, der in der vorliegenden Offenbarung beschrieben ist. Das Verfahren 1100 kann durch ein beliebiges geeignetes System, eine beliebige geeignete Einrichtung oder eine beliebige geeignete Vorrichtung mit Bezug auf das Fertigen (z. B. Herstellen) einer Chipbaugruppe durchgeführt werden. Das Verfahren 1100 kann einen oder mehrere Blöcke 1102, 1104, 1106, 1108 oder 1110 beinhalten. Obwohl mit diskreten Blöcken veranschaulicht, können die Schritte und Prozesse, die mit einem oder mehreren der Blöcke des Verfahrens 1100 assoziiert sind, in Abhängigkeit von der speziellen Implementierung in zusätzliche Blöcke unterteilt, in weniger Blöcke kombiniert oder eliminiert werden.
  • Bei Block 1102 kann das Verfahren 1100 Durchführen von Front-of-Line-Prozessen beinhalten. Bei manchen Aspekten kann das Verfahren 1100 Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Platinen-Dies beinhaltet. Jeder Platinen-Die kann derselbe wie oder ähnlich wie die an anderer Stelle in der vorliegenden Anmeldung beschriebene Platine 104 sein. Bei diesem und anderen Aspekten kann das Verfahren 1100 Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Silizium-Dies beinhaltet. Jeder Silizium-Die kann derselbe wie oder ähnlich wie der Silizium-Die 118 sein, der an anderer Stelle in der vorliegenden Offenbarung beschrieben ist. Ferner kann das Verfahren 1100 bei manchen Aspekten Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Gehäusesubstrat-Dies beinhaltet. Jeder Gehäusesubstrat-Die kann derselbe wie oder ähnlich wie das an anderer Stelle in der vorliegenden Offenbarung beschriebene Gehäusesubstrat 102 sein.
  • Das Verfahren 1100 kann Hinzufügen von Schichten zu den Wafern beinhalten, um Vias, integrierte Schaltungen, Komponenten oder eine beliebige andere geeignete Vorrichtung innerhalb der Silizium-Dies, der Gehäusesubstrat-Dies oder der Platinen-Dies innerhalb der Wafer zu bilden. Zum Beispiel kann das Verfahren 1100 Fotomaskierung, Ätzen, Diffusion, Metallabscheidung, Passivierung oder einen beliebigen anderen geeigneten Prozess beinhalten. Bei manchen Aspekten kann das Verfahren 1100 Schneiden der Wafer beinhalten, um jeden Platinen-Die, jeden Silizium-Die oder jeden Gehäusesubstrat-Die innerhalb der Wafer zu separieren. Außerdem kann das Verfahren 1100 Bilden mehrerer Öffnungen in einer Masseschicht der Wafer beinhalten, um Platinenpads innerhalb der Platinen-Dies freizulegen.
  • Bei Block 1104 kann das Verfahren 1100 Bilden einer Umverdrahtungsschicht beinhalten. Bei manchen Aspekten kann das Verfahren 1100 Bilden der Umverdrahtungsschichten beinhalten, sodass sie Vias, Pins oder eine beliebige andere geeignete Komponente beinhalten. Die Umverdrahtungsschichten können gleich oder ähnlich der Brückenvorrichtung 332 sein, die an anderer Stelle in der vorliegenden Offenbarung beschrieben ist. Das Verfahren 1100 kann Bilden der Umverdrahtungsschichten beinhalten, sodass die Umverdrahtungsschicht Signale leitet und die Signale gemäß anderen Pinouts als die Gehäusesubstrat-Dies bereitstellt. Außerdem kann das Verfahren 1100 Bilden der Umverdrahtungsschichten als Teil der Gehäuse-Dies beinhalten.
  • Bei Block 1106 kann das Verfahren 1100 Verteilen einer anisotropen Polymerpaste auf einer Platine beinhalten. Das Verfahren 1100 kann Verteilen der anisotropen Polymerpaste auf den Platinen-Dies relativ zu den Platinenpads beinhalten. Die anisotrope Polymerpaste kann den anisotropen Schichten 323a,b entsprechen, die an anderer Stelle in der vorliegenden Offenbarung beschrieben sind.
  • Bei Block 1108 kann das Verfahren 1100 Platzieren eines Gehäuses mit Thermokompressionsbonden beinhalten. Bei manchen Aspekten kann das Verfahren 1100 Anbringen jedes der Silizium-Dies an unterschiedlichen Gehäusesubstrat-Dies einschließlich der Umverdrahtungsschichten unter Verwendung von Lötkontakthügeln zum Bilden von Gehäusen beinhalten. Das Verfahren 1100 kann auch Bilden jedes Gehäuses beinhalten, sodass es mehrere Pads beinhaltet, die relativ zu Pins innerhalb der entsprechenden Umverdrahtungsschichten positioniert sind. Das Verfahren 1100 kann Platzieren der Gehäuse auf der anisotropen Polymerpaste relativ zu den Platinenpads der verschiedenen Platinen-Dies beinhalten. Das Verfahren 1100 kann Platzieren der Gehäuse auf der anisotropen Polymerpaste beinhalten, sodass die Pads relativ zu den Platinenpads innerhalb der entsprechenden Platinen-Dies positioniert sind.
  • Das Verfahren 1100 kann Bonden des Gehäuses an die anisotrope Polymerpaste unter Verwendung von Thermokompression beinhalten. Außerdem kann das Verfahren 1100 Bonden der Platinen-Dies und der Gehäuse an die anisotrope Polymerpaste unter Verwendung von Thermokompression beinhalten. Bei manchen Aspekten kann das Verfahren 1100 Anwenden einer Temperatur auf die anisotrope Polymerpaste beinhalten, um zu bewirken, dass die anisotrope Polymerpaste weich wird und an den Platinen-Dies und den Gehäusen (z. B. den Pads und einem Teil der Gehäusesubstrate) haftet. Bei diesem und anderen Aspekten kann das Verfahren 1100 Anwenden von Druck auf die Gehäuse beinhalten, um die anisotrope Polymerpaste zwischen den Gehäusen und den Platinen-Dies zu komprimieren, während die anisotrope Polymerpaste weich ist. Das Verfahren 1100 kann Anwenden des Drucks auf die Gehäuse beinhalten, um zu bewirken, dass sich die Pads innerhalb einer bestimmten physischen Nähe zu den Platinenpads der entsprechenden Platinen-Dies befinden. Das Verfahren 1100 kann Anwenden des Drucks auf die Gehäuse beinhalten, sodass die physische Nähe der Pads zu den Platinenpads der entsprechenden Platinen-Dies bewirken kann, dass die Pads elektrisch mit den Platinenpads gekoppelt werden.
  • Bei Block 1110 kann das Verfahren 1100 Härten des Polymers in dem Ofen beinhalten. Bei manchen Aspekten kann das Verfahren 1100 Härten der anisotropen Polymerpaste beinhalten, um zu bewirken, dass die anisotrope Polymerpaste härtet und die physische Nähe der Pads zu den Platinenpads der entsprechenden Platinen-Dies und die mechanische Kopplung zwischen den Gehäusen und den Platinen-Dies beibehält. Das Verfahren 1100 kann Fertigen der Chipbaugruppen beinhalten, sodass die Lötkontakthügel, die Gehäusesubstrate, die Umverdrahtungsschichten, die Pads und die anisotrope Polymerpaste Signale von den Silizium-Dies zu den Platinen leiten. Außerdem kann das Verfahren 1100 Fertigen der Chipbaugruppen beinhalten, sodass die anisotrope Polymerpaste, die Pads, die Umverdrahtungsschichten, die Gehäusesubstrate und die Lötkontakthügel Signale von den Platinen zu den Silizium-Dies leiten. Außerdem kann das Verfahren 1100 die Umverdrahtungsschicht bilden, sodass die Umverdrahtungsschicht Signale an die Platine gemäß einem Pinout liefern kann, das sich von einem Pinout des Gehäusesubstrats unterscheidet.
  • Modifikationen, Ergänzungen oder Auslassungen des Verfahrens 1100 können vorgenommen werden, ohne vom Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel können die Prozesse des Verfahrens 1100 in unterschiedlicher Reihenfolge implementiert werden. Zusätzlich oder alternativ können zwei oder mehr Prozesse gleichzeitig durchgeführt werden. Des Weiteren sind die umrissenen Prozesse und Handlungen nur als Beispiele bereitgestellt und manche der Prozesse und Handlungen können optional in weniger Prozesse und Handlungen kombiniert oder in zusätzliche Prozesse und Handlungen erweitert sein, ohne das Wesen der beschriebenen Aspekte zu beeinträchtigen.
  • 12 veranschaulicht ein anderes beispielhaftes Flussdiagramm eines Verfahrens zum Fertigen einer Chipbaugruppe, die eine Umverdrahtungsschicht beinhaltet, gemäß mindestens einem Aspekt, der in der vorliegenden Offenbarung beschrieben ist. Das Verfahren 1200 kann durch ein beliebiges geeignetes System, eine beliebige geeignete Einrichtung oder eine beliebige geeignete Vorrichtung mit Bezug auf das Fertigen (z. B. Herstellen) einer Chipbaugruppe durchgeführt werden. Das Verfahren 1200 kann einen oder mehrere Blöcke 1202, 1204, 1206, 1208, 1210, 1212, 1214 oder 1216 beinhalten. Obwohl mit diskreten Blöcken veranschaulicht, können die Schritte und Prozesse, die mit einem oder mehreren der Blöcke des Verfahrens 1200 assoziiert sind, in Abhängigkeit von der speziellen Implementierung in zusätzliche Blöcke unterteilt, in weniger Blöcke kombiniert oder eliminiert werden.
  • Bei Block 1202 kann das Verfahren 1200 Bilden einer Umverdrahtungsschicht beinhalten. Bei manchen Aspekten kann das Verfahren 1200 Bilden der Umverdrahtungsschichten beinhalten, sodass sie Vias, Pins oder eine beliebige andere geeignete Komponente beinhalten. Bei manchen Aspekten kann das Verfahren 1200 Bilden der Umverdrahtungsschichten beinhalten, sodass sie Mehrchipvorrichtungen zum Leiten von Signalen von einem Gehäusesubstrat zu einem zusätzlichen Gehäusesubstrat beinhalten. Die Umverdrahtungsschichten können die gleichen wie oder ähnlich wie die Brückenvorrichtungen 332 und 432 sein, die an anderer Stelle in der vorliegenden Offenbarung beschrieben sind. Das Verfahren 1200 kann Bilden der Umverdrahtungsschichten beinhalten, sodass die Umverdrahtungsschichten Signale leiten.
  • Außerdem kann das Verfahren 1200 Bilden der Umverdrahtungsschichten mit zweiten Sätzen von Pads beinhalten, die mechanisch und elektrisch mit Oberflächen der entsprechenden Umverdrahtungsschichten gekoppelt sind. Ferner kann das Verfahren 1200 Bilden der Umverdrahtungsschichten mit dritten Sätzen von Pads beinhalten, die mechanisch und elektrisch mit unterschiedlichen Oberflächen der Umverdrahtungsschichten gekoppelt sind.
  • Bei Block 1204 kann das Verfahren 1200 Verteilen einer anisotropen Polymerpaste auf der Umverdrahtungsschicht beinhalten. Das Verfahren 1200 kann Verteilen der anisotropen Polymerpaste auf den Umverdrahtungsschichten relativ zu den zweiten Sätzen von Pads beinhalten. Die anisotrope Polymerpaste kann der anisotropen Schicht 323a entsprechen, die an anderer Stelle in der vorliegenden Offenbarung beschrieben ist.
  • Bei Block 1206 kann das Verfahren 1200 Durchführen von Front-of-Line-Prozessen beinhalten. Bei manchen Aspekten kann das Verfahren 1200 Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Platinen-Dies beinhaltet. Jeder Platinen-Die kann derselbe wie oder ähnlich wie die an anderer Stelle in der vorliegenden Anmeldung beschriebene Platine 104 sein. Bei diesem und anderen Aspekten kann das Verfahren 1200 Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Silizium-Dies beinhaltet. Jeder Silizium-Die kann derselbe wie oder ähnlich wie der Silizium-Die 118 sein, der an anderer Stelle in der vorliegenden Offenbarung beschrieben ist. Ferner kann das Verfahren 1200 bei manchen Aspekten Durchführen der Front-of-Line-Prozesse beinhalten, um einen Wafer zu bilden, der mehrere Gehäusesubstrat-Dies beinhaltet. Jeder Gehäusesubstrat-Die kann derselbe wie oder ähnlich wie das an anderer Stelle in der vorliegenden Offenbarung beschriebene Gehäusesubstrat 102 sein.
  • Das Verfahren 1200 kann Hinzufügen von Schichten zu den Wafern beinhalten, um Vias, integrierte Schaltungen, Komponenten oder eine beliebige andere geeignete Vorrichtung innerhalb der Silizium-Dies, der Gehäusesubstrat-Dies oder der Platinen-Dies innerhalb der Wafer zu bilden. Zum Beispiel kann das Verfahren 1200 Fotomaskierung, Ätzen, Diffusion, Metallabscheidung, Passivierung oder einen beliebigen anderen geeigneten Prozess beinhalten. Bei manchen Aspekten kann das Verfahren 1200 Schneiden der Wafer beinhalten, um jeden Platinen-Die, jeden Silizium-Die oder jeden Gehäusesubstrat-Die innerhalb der Wafer zu separieren. Außerdem kann das Verfahren 1200 Bilden mehrerer Öffnungen in einer Masseschicht des Wafers beinhalten, um Platinenpads innerhalb der Platinen-Dies freizulegen.
  • Bei Block 1208 kann das Verfahren 1200 Platzieren eines Gehäuses auf der Umverdrahtungsschicht beinhalten. Bei manchen Aspekten kann das Verfahren 1200 Anbringen jedes der Silizium-Dies an unterschiedlichen Gehäusesubstrat-Dies unter Verwendung von Lötkontakthügeln beinhalten, um Gehäuse zu bilden. Das Verfahren 1200 kann auch Bilden jedes Gehäuses beinhalten, sodass es mehrere Pads beinhaltet, die relativ zu Pins innerhalb der entsprechenden Gehäusesubstrate positioniert sind. Das Verfahren 1200 kann Platzieren der Gehäuse auf der anisotropen Polymerpaste relativ zu den zweiten Sätzen von Pads beinhalten. Das Verfahren 1200 kann Platzieren der Gehäuse auf der anisotropen Polymerpaste beinhalten, sodass die Pads relativ zu den zweiten Sätzen von Pads positioniert sind. Bei einigen Aspekten kann das Verfahren 1200 Platzieren mehrerer Gehäuse relativ zu einer einzelnen Umverdrahtungsschicht beinhalten.
  • Außerdem kann das Verfahren 1200 Bonden des Gehäuses an die anisotrope Polymerpaste unter Verwendung von Thermokompression beinhalten. Außerdem kann das Verfahren 1200 Bonden der Umverdrahtungsschichten und der Gehäuse an die anisotrope Polymerpaste unter Verwendung von Thermokompression beinhalten. Bei manchen Aspekten kann das Verfahren 1200 Anwenden einer Temperatur auf die anisotrope Polymerpaste beinhalten, um zu bewirken, dass die anisotrope Polymerpaste weich wird und an den Umverdrahtungsschichten (z. B. den zweiten Sätzen von Pads und einem Teil der Umverdrahtungsschichten) und den Gehäusen (z. B. den Pads und einem Teil der Gehäusesubstrate) haftet. Bei diesem und anderen Aspekten kann das Verfahren 1200 Anwenden von Druck auf die Gehäuse beinhalten, um die anisotrope Polymerpaste zwischen den Gehäusen und den Umverdrahtungsschichten zu komprimieren, während die anisotrope Polymerpaste weich ist. Das Verfahren 1200 kann Anwenden des Drucks auf die Gehäuse beinhalten, um zu bewirken, dass sich die Pads innerhalb einer bestimmten physischen Nähe zu den zweiten Sätzen von Pads der entsprechenden Umverdrahtungsschichten befinden. Das Verfahren 1200 kann Anwenden des Drucks auf die Gehäuse beinhalten, sodass die physische Nähe der Pads zu den zweiten Sätzen von Pads der entsprechenden Umverdrahtungsschichten bewirken kann, dass die Pads elektrisch mit den zweiten Sätzen von Pads gekoppelt werden.
  • Bei Block 1210 kann das Verfahren 1200 Härten des Polymers in dem Ofen beinhalten. Bei manchen Aspekten kann das Verfahren 1200 Härten der anisotropen Polymerpaste beinhalten, um zu bewirken, dass die anisotrope Polymerpaste härtet und die physische Nähe der Pads zu den zweiten Sätzen von Pads und die mechanische Kopplung zwischen den Gehäusen und den Umverdrahtungsschichten beibehält.
  • Bei Block 1212 kann das Verfahren 1200 Verteilen einer anisotropen Polymerpaste auf einer Platine beinhalten. Das Verfahren 1200 kann Verteilen der anisotropen Polymerpaste auf den Platinen-Dies relativ zu den Platinenpads beinhalten. Die anisotrope Polymerpaste kann der anisotropen Schicht 323b entsprechen, die an anderer Stelle in der vorliegenden Offenbarung beschrieben ist.
  • Bei Block 1214 kann das Verfahren 1200 Platzieren eines Gehäuses mit Thermokompressionsbonden beinhalten. Das Verfahren 1200 kann Platzieren der Gehäuse einschließlich der entsprechenden Umverdrahtungsschichten auf der anisotropen Polymerpaste relativ zu den Platinenpads der verschiedenen Platinen-Dies beinhalten. Das Verfahren 1200 kann Platzieren der Gehäuse auf der anisotropen Polymerpaste beinhalten, sodass die Pads relativ zu den Platinenpads innerhalb der entsprechenden Platinen-Dies positioniert sind.
  • Das Verfahren 1200 kann Bonden des Gehäuses einschließlich der entsprechenden Umverdrahtungsschicht an die anisotrope Polymerpaste unter Verwendung von Thermokompression beinhalten. Außerdem kann das Verfahren 1200 Bonden der Platinen-Dies und der Gehäuse einschließlich der entsprechenden Umverdrahtungsschichten an die anisotrope Polymerpaste unter Verwendung von Thermokompression beinhalten. Bei manchen Aspekten kann das Verfahren 1200 Anwenden einer Temperatur auf die anisotrope Polymerpaste beinhalten, um zu bewirken, dass die anisotrope Polymerpaste weich wird und an den Platinen-Dies und den Gehäusen (z. B. den Pads und einem Teil der Gehäusesubstrate) haftet. Bei diesem und anderen Aspekten kann das Verfahren 1200 Anwenden von Druck auf die Gehäuse einschließlich der entsprechenden Umverdrahtungsschichten beinhalten, um die anisotrope Polymerpaste zwischen den Gehäusen einschließlich der entsprechenden Umverdrahtungsschicht und den Platinen-Dies zu komprimieren, während die anisotrope Polymerpaste weich ist. Das Verfahren 1200 kann Anwenden des Drucks auf die Gehäuse einschließlich der entsprechenden Umverdrahtungsschichten beinhalten, um zu bewirken, dass sich der dritte Satz von Pads innerhalb einer speziellen physischen Nähe zu den Platinenpads der entsprechenden Platinen-Dies befindet. Das Verfahren 1200 kann Anwenden des Drucks auf die Gehäuse einschließlich der entsprechenden Umverteilungsschichten beinhalten, sodass die physische Nähe des dritten Satzes von Pads zu den Platinenpads der entsprechenden Platinen-Dies bewirken kann, dass der dritte Satz von Pads elektrisch mit den Platinenpads gekoppelt wird.
  • Bei Block 1216 kann das Verfahren 1200 Härten des Polymers in dem Ofen beinhalten. Bei manchen Aspekten kann das Verfahren 1200 Härten der anisotropen Polymerpaste beinhalten, um zu bewirken, dass die anisotrope Polymerpaste härtet und die physische Nähe der dritten Sätze von Pads zu den Platinenpads der entsprechenden Platinen-Dies und die mechanische Kopplung zwischen den Gehäusen einschließlich der entsprechenden Umverdrahtungsschichten und den Platinen-Dies beibehält. Das Verfahren 1200 kann Fertigen der Chipbaugruppen beinhalten, sodass die Chipbaugruppen Signale von den Silizium-Dies über die Lötkontakthügel, das Gehäusesubstrat, die Pads, die anisotrope Polymerpaste, die zweiten Sätze von Pads, die Umverdrahtungsschicht, die dritten Sätze von Pads und die anisotrope Polymerpaste zu den Platinen leiten. Außerdem kann das Verfahren 1200 Fertigen der Chipbaugruppen beinhalten, sodass die Chipbaugruppen Signale von den Platinen über die anisotrope Polymerpaste, die dritten Sätze von Pads, die Umverdrahtungsschicht, die zweiten Sätze von Pads, die anisotrope Polymerpaste, die Pads, die Gehäusesubstrate und die Lötkontakthügel zu den Silizium-Dies leiten. Außerdem kann das Verfahren 1200 die Umverdrahtungsschicht bilden, sodass die Umverdrahtungsschicht Signale an die Platine gemäß einem Pinout bereitstellt, das sich von einem Pinout des Gehäusesubstrats unterscheidet. Ferner kann das Verfahren 1200 die Mehrchipvorrichtung derart bilden, dass die Mehrchipvorrichtung Signale von den unterschiedlichen Gehäusesubstraten untereinander leitet. Zum Beispiel kann das Verfahren 1200 Bilden der Mehrchipvorrichtung beinhalten, sodass ein oder mehrere Signale von einem ersten Gehäusesubstrat zu einem zweiten Gehäusesubstrat unter Verwendung eines oder mehrerer Brückenpads geleitet werden, die Teil des zweiten Satzes von Pads sind.
  • Modifikationen, Ergänzungen oder Auslassungen des Verfahrens 1200 können vorgenommen werden, ohne vom Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel können die Prozesse des Verfahrens 1200 in unterschiedlicher Reihenfolge implementiert werden. Zusätzlich oder alternativ können zwei oder mehr Prozesse gleichzeitig durchgeführt werden. Des Weiteren sind die umrissenen Prozesse und Handlungen nur als Beispiele bereitgestellt und manche der Prozesse und Handlungen können optional in weniger Prozesse und Handlungen kombiniert oder in zusätzliche Prozesse und Handlungen erweitert sein, ohne das Wesen der beschriebenen Aspekte zu beeinträchtigen.
  • 13 veranschaulicht ein beispielhaftes Flussdiagramm eines Verfahrens 1300 zum Fertigen einer Chipbaugruppe gemäß mindestens einem in der vorliegenden Offenbarung beschriebenen Aspekt. Das Verfahren 1300 kann beinhalten: Bilden einer Platine einschließlich einer ersten Oberfläche, die ein oder mehrere Platinenpads beinhaltet 1302; Platzieren eines anisotropen Materials auf zumindest einem Teil der ersten Oberfläche der Platine 1304; Bilden eines Gehäusesubstrats einschließlich einer ersten Oberfläche, die einen oder mehrere Pins beinhaltet 1306; Anbringen eines oder mehrerer Pads an der ersten Oberfläche des Gehäusesubstrats relativ zu dem einen oder den mehreren Pins 1308; Positionieren des Gehäusesubstrats und des einen oder der mehreren Pads relativ zu der Platine, sodass sich das anisotrope Material zwischen der Platine und dem einen oder den mehreren Pads und zwischen der Platine und einem Teil des Gehäusesubstrats befindet 1310; und Härten des anisotropen Materials, sodass die Platine mechanisch mit dem einen oder den mehreren Pads gekoppelt ist und mechanisch mit dem Teil des Gehäusesubstrats gekoppelt ist und sodass das eine oder die mehreren Pads elektrisch mit dem einen oder den mehreren Platinenpads 1312 gekoppelt sind.
  • 14 veranschaulicht ein beispielhaftes Flussdiagramm eines Verfahrens 1400 zum Fertigen einer Chipbaugruppe gemäß mindestens einem in der vorliegenden Offenbarung beschriebenen Aspekt. Das Verfahren 1400 kann beinhalten: Bilden einer Platine einschließlich einer ersten Oberfläche, die mehrere Platinenpads beinhaltet 1402; Platzieren eines ersten anisotropen Materials auf zumindest einem Teil der ersten Oberfläche der Platine 1404; Bilden einer Brückenvorrichtung einschließlich einer ersten Oberfläche, einer zweiten Oberfläche und mehrerer Vorrichtung-Vias 1406; Bilden eines Gehäusesubstrats einschließlich einer ersten Oberfläche, die mehrere Pins beinhaltet 1408; Anbringen eines ersten Satzes von Pads an der ersten Oberfläche des Gehäusesubstrats relativ zu den Pins 1410; Anbringen eines zweiten Satzes von Pads an der ersten Oberfläche der Brückenvorrichtung relativ zu ersten Enden der Vorrichtung-Vias 1412; Anbringen eines dritten Satzes von Pads an der zweiten Oberfläche der Brückenvorrichtung relativ zu zweiten Enden der Vorrichtung-Vias 1414; Positionieren der Brückenvorrichtung und des dritten Satzes von Pads relativ zu der Platine, sodass sich das erste anisotrope Material zwischen der Platine und dem dritten Satz von Pads und zwischen der Platine und einem Teil der Brückenvorrichtung befindet 1416; Platzieren eines zweiten anisotropen Materials auf zumindest einem Teil der ersten Oberfläche der Brückenvorrichtung und dem zweiten Satz von Pads 1418; Positionieren des Gehäusesubstrats und des ersten Satzes von Pads relativ zu der Brückenvorrichtung, sodass sich das zweite anisotrope Material zwischen dem ersten Satz von Pads und dem zweiten Satz von Pads und zwischen einem Teil der Brückenvorrichtung und einem Teil des Gehäusesubstrats befindet 1420; Härten des ersten anisotropen Materials, sodass die Platine mechanisch mit dem dritten Satz von Pads und dem Teil der Brückenvorrichtung gekoppelt ist und sodass der dritte Satz von Pads elektrisch mit den Platinenpads gekoppelt ist 1422; und Härten des zweiten anisotropen Materials, sodass der Teil des Gehäusesubstrats mechanisch mit dem Teil der Brückenvorrichtung gekoppelt ist und sodass der erste Satz von Pads mechanisch und elektrisch mit dem zweiten Satz von Pads gekoppelt ist 1424.
  • Manche in der vorliegenden Offenbarung beschriebenen Aspekte können ein kugelloses Pad-Array und eine anisotrope Schicht zum elektrischen Koppeln des Gehäusesubstrats mit der Platine beinhalten. Eine Chipbaugruppe kann ein Gehäusesubstrat beinhalten, das mehrere Pins beinhaltet. Die Chipbaugruppe kann auch mehrere Pads beinhalten. Die Pads können elektrisch mit den Pins des Gehäusesubstrats gekoppelt sein. Außerdem kann die Chipbaugruppe eine Platine beinhalten, die mehrere Platinenpads beinhaltet. Ferner kann die Chipbaugruppe die anisotrope Schicht beinhalten, die zwischen der Platine und den Pads positioniert ist. Die anisotrope Schicht kann auch zwischen der Platine und einem Teil des Gehäusesubstrats positioniert sein. Bei manchen Aspekten kann die anisotrope Schicht unter Verwendung einer anisotropen Polymerpaste gebildet werden. Bei manchen Aspekten kann die anisotrope Schicht die Platine mechanisch mit den Pads koppeln. Bei diesem und anderen Aspekten kann die anisotrope Schicht die Platine mechanisch mit dem Teil des Gehäusesubstrats koppeln. Außerdem kann die anisotrope Schicht die Pads elektrisch mit den Platinenpads koppeln.
  • Bei manchen Aspekten können die Pads ein kugelloses Pad-Array hoher Dichte beinhalten, um eine kompakte Zwischenverbindung von dem Gehäusesubstrat zu der Platine bereitzustellen. Bei diesen und anderen Aspekten können das Pad-Array und die anisotrope Schicht ein BGA innerhalb der Chipbaugruppe ersetzen. Das Pad-Array kann sowohl auf dem Gehäusesubstrat als auch auf der Platine eingesetzt werden. Bei manchen Aspekten kann die anisotrope Schicht (z. B. das anisotrope leitfähige Material) die Pads, das Gehäusesubstrat und ein PCB-Substrat (z. B. die Platine) aneinander bonden. Bei manchen Aspekten kann die anisotrope Schicht eine starke Klebebindung zwischen dem Gehäusesubstrat und der Platine bereitstellen, ohne Lötkugeln zu verwenden.
  • Bei manchen Aspekten kann die anisotrope Schicht jedes Pad elektrisch mit einem anderen Platinenpad innerhalb der Platine koppeln. Bei anderen Aspekten kann die anisotrope Schicht die Pads elektrisch mit den Platinenpads koppeln, indem eine physische Nähe der Pads relativ zu den Platinenpads beibehalten wird.
  • Das Gehäusesubstrat kann eine Gehäusemasseschicht beinhalten. Die Gehäusemasseschicht kann eine Gehäuselötstoppschicht beinhalten.
  • Bei manchen Aspekten kann die Platine eine Platinenmasseschicht beinhalten. Die Platinenmasseschicht kann mehrere Öffnungen definieren, die die Platinenpads freilegen. Außerdem kann ein Teil der Pins in dem Gehäusesubstrat Leistungspins beinhalten. Bei diesem und anderen Aspekten kann jedes Pad, das elektrisch mit den Leistungspins gekoppelt ist, relativ zu einer einzelnen Öffnung positioniert sein, die durch die Masseschicht definiert ist. Zum Beispiel können die Leistungspins zusammen gruppiert und elektrisch mit einem Leistungspad als eine Ebene gekoppelt sein, um eine stärkere Verbindung zwischen dem Gehäusesubstrat und der Platine aufzuweisen.
  • Bei manchen Aspekten kann ein Teil der Pins in dem Gehäusesubstrat Signalpins beinhalten. Jeder der Signalpins kann elektrisch mit einem anderen Pad gekoppelt sein. Außerdem kann jedes Pad, das elektrisch mit den Signalpins gekoppelt ist, relativ zu unterschiedlichen Öffnungen positioniert sein. Die Pads, die elektrisch mit den Signalpins gekoppelt sind, können relativ zu unterschiedlichen Öffnungen positioniert sein. Die Platinenmasseschicht kann jedes entsprechende Pad (z. B. jedes Signalpad) voneinander abschirmen.
  • Bei manchen Aspekten kann ein Teil der Pins in dem Gehäusesubstrat Leistungspins beinhalten. Ein anderer Teil der Pads (z. B. ein Teil außer den Pads, die elektrisch mit den Signalpins gekoppelt sind) kann elektrisch mit den Leistungspins gekoppelt sein. Der Teil der Pads, der elektrisch mit den Leistungspins gekoppelt ist, kann relativ zu einer einzelnen Öffnung positioniert sein, die durch die Platinenmasseschicht definiert ist. Bei diesem und anderen Aspekten kann die Platinenmasseschicht die Pads, die elektrisch mit den Signalpins gekoppelt sind, von den Pads abschirmen, die elektrisch mit den Leistungspins gekoppelt sind.
  • Bei manchen Aspekten kann ein Teil der Pins in dem Gehäusesubstrat Sätze von Differenzsignalpins (z. B. einen ersten Satz von Differenzsignalpins und einen zweiten Satz von Differenzsignalpins) beinhalten. Jeder Pin der unterschiedlichen Sätze von Differenzsignalpins kann elektrisch mit einem unterschiedlichen Pad (z. B. Differenzsignalpads) gekoppelt sein. Jeder Satz von Differenzsignalpads kann relativ zu einer anderen Öffnung positioniert sein. Zum Beispiel kann ein erster Satz von Differenzsignalpads relativ zu einer ersten Öffnung positioniert sein und kann der zweite Satz von Differenzsignalpads relativ zu einer zweiten Öffnung positioniert sein. Die Sätze von Differenzsignalpads können relativ zu unterschiedlichen Öffnungen positioniert sein, um die Sätze von Differenzsignalpads voneinander abzuschirmen.
  • Bei einigen Aspekten kann die Chipbaugruppe Pads beinhalten, die eine Größe beinhalten, die kleiner als eine Kugelgröße von Lötkugeln ist. Bei diesen und anderen Aspekten kann die Chipbaugruppe Pads beinhalten, die eine Rastermaßgröße beinhalten, die kleiner als ein Kugelrastermaß der Lötkugeln ist. Ferner kann das Gehäusesubstrat Leiterbahnen beinhalten und die Pads können bewirken, dass eine Länge einer oder mehrerer der Leiterbahnen im Vergleich zu Chipbaugruppen, die Lötkugeln beinhalten, reduziert wird. Außerdem kann die Platine Leiterbahnen beinhalten und die Pads können bewirken, dass eine Länge einer oder mehrerer der Leiterbahnen im Vergleich zu Chipbaugruppen, die Lötkugeln beinhalten, reduziert wird.
  • Bei einigen Aspekten kann die Größe der Pads weniger als oder gleich einem Millimeter beinhalten.
  • Bei manchen Aspekten kann die Chipbaugruppe auch einen Silizium-Die beinhalten. Die Chipbaugruppe kann auch Lötkontakthügel beinhalten. Der Silizium-Die kann über die Lötkontakthügel mechanisch und elektrisch mit dem Gehäusesubstrat gekoppelt sein.
  • Bei einigen Aspekten kann eine Chipbaugruppe ein Gehäusesubstrat beinhalten, das mehrere Pins beinhaltet. Das Gehäusesubstrat kann dazu konfiguriert sein, Signale über die Pins gemäß einem ersten Pinout bereitzustellen. Die Chipbaugruppe kann einen ersten Satz von Pads beinhalten, die elektrisch mit den Pins gekoppelt sind. Die Chipbaugruppe kann auch eine Brückenvorrichtung beinhalten, die mehrere Vorrichtung-Vias beinhaltet. Außerdem kann die Chipbaugruppe einen zweiten Satz von Pads beinhalten, die elektrisch mit ersten Enden der Vorrichtung-Vias gekoppelt sind. Ferner kann die Chipbaugruppe eine anisotrope Schicht (z. B. eine erste anisotrope Schicht) beinhalten, die zwischen einem Teil der Brückenvorrichtung und einem Teil des Gehäusesubstrats positioniert ist. Außerdem kann die anisotrope Schicht zwischen dem ersten Satz von Pads und dem zweiten Satz von Pads positioniert sein. Die anisotrope Schicht kann den Teil der Brückenvorrichtung mechanisch mit dem Teil des Gehäusesubstrats koppeln. Die anisotrope Schicht kann auch den ersten Satz von Pads mechanisch mit dem zweiten Satz von Pads koppeln. Die anisotrope Schicht kann den ersten Satz von Pads elektrisch mit dem zweiten Satz von Pads koppeln. Die Brückenvorrichtung kann dazu konfiguriert sein, die Signale gemäß einem zweiten Pinout bereitzustellen, das sich von dem ersten Pinout unterscheidet.
  • Die Chipbaugruppe kann eine andere anisotrope Schicht und einen dritten Satz von Pads beinhalten. Der dritte Satz von Pads kann elektrisch mit den zweiten Enden der Vorrichtung-Vias gekoppelt sein. Die Chipbaugruppe kann auch eine Platine beinhalten, die mehrere Platinenpads beinhaltet. Die andere anisotrope Schicht (z. B. die zweite anisotrope Schicht) kann zwischen der Platine und dem dritten Satz von Pads positioniert sein. Außerdem kann die andere anisotrope Schicht zwischen dem dritten Satz von Pads und einem Teil der Brückenvorrichtung positioniert sein. Die andere anisotrope Schicht kann die Platine mechanisch mit dem dritten Satz von Pads und mit dem Teil der Brückenvorrichtung koppeln. Die andere anisotrope Schicht kann auch den dritten Satz von Pads elektrisch mit den Platinenpads koppeln.
  • Bei manchen Aspekten kann eine Chipbaugruppe eine kugellose Zwischenverbindung zweiter Ebene (SLI: Second Level Interconnect) hoher Dichte zwischen dem Gehäusesubstrat und der Platine beinhalten. Die SLI kann eine zusätzliche RDL zum Leiten oder Umverdrahten der Signale bereitstellen, um zu einem speziellen Pinout zu passen. Die oberen Pads der SLI können durch das anisotrope leitfähige Material (z. B. anisotrope Schicht) an das Gehäusesubstrat bonden und die unteren Pads der SLI können durch das anisotrope leitfähige Material (z. B. anisotrope Schicht) an das PCB-Substrat (z. B. die Platine) bonden, um eine starke Haftbondung ohne BGA-Kugeln bereitzustellen. Bei manchen Aspekten können Leistungspads, Massepads oder eine Kombination davon als Ebenen unterschiedlich zwischen den oberen und unteren Pads basierend auf den unterschiedlichen Pinouts gruppiert sein.
  • Die erste anisotrope Schicht kann jedes Pad des ersten Satzes von Pads elektrisch mit einem anderen Pad des zweiten Satzes von Pads koppeln. Außerdem kann die erste anisotrope Schicht den ersten Satz von Pads elektrisch mit dem zweiten Satz von Pads koppeln, indem eine physische Nähe des ersten Satzes von Pads relativ zu dem zweiten Satz von Pads beibehalten wird.
  • Die zweite anisotrope Schicht kann jedes Pad des dritten Satzes von Pads elektrisch mit einem anderen Pad der Platinenpads koppeln. Außerdem kann die zweite anisotrope Schicht den dritten Satz von Pads elektrisch mit den Platinenpads koppeln, indem eine physische Nähe des dritten Satzes von Pads relativ zu den Platinenpads beibehalten wird.
  • Das Gehäusesubstrat kann eine Gehäuselötstoppschicht beinhalten.
  • Bei manchen Aspekten kann ein Teil der Vorrichtung-Vias Leistungs-Vias beinhalten. Die Platine kann eine Platinenmasseschicht beinhalten, die Öffnungen definiert, die Platinenpads freilegen. Zumindest ein Teil des dritten Satzes von Pads ist elektrisch mit den Leistungs-Vias gekoppelt. Bei manchen Aspekten kann der Teil des dritten Satzes von Pads relativ zu einer einzelnen Öffnung positioniert sein, die durch die Platinenmasseschicht definiert ist. Bei einigen Aspekten kann die Platinenmasseschicht eine Lötstoppschicht beinhalten.
  • Ein Teil der Vorrichtung-Vias kann Signal-Vias beinhalten. Außerdem kann jedes Signal-Via elektrisch mit einem anderen Pad des dritten Satzes von Pads gekoppelt sein. Jedes Pad des dritten Satzes von Pads, das elektrisch mit den Signal-Vias gekoppelt ist, kann relativ zu unterschiedlichen Öffnungen positioniert sein, die durch die Platinenmasseschicht definiert sind, um jedes Pad des dritten Satzes von Pads, die elektrisch mit den Signal-Vias gekoppelt sind, voneinander abzuschirmen.
  • Bei manchen Aspekten kann ein anderer Teil der Vorrichtung-Vias Leistungs-Vias beinhalten. Außerdem kann zumindest ein anderer Teil des dritten Satzes von Pads elektrisch mit den Leistungs-Vias gekoppelt sein. Der andere Teil des dritten Satzes von Pads kann relativ zu einer einzelnen Öffnung positioniert sein, die durch die Platinenmasseschicht definiert ist. Ferner kann jedes Pad des dritten Satzes von Pads, das elektrisch mit den Signal-Vias gekoppelt ist, von dem Teil des dritten Satzes von Pads abgeschirmt sein, der elektrisch mit den Leistungs-Vias gekoppelt ist.
  • Ein Teil der Vorrichtung-Vias kann einen ersten Satz von Differenzsignal-Vias und einen zweiten Satz von Differenzsignal-Vias beinhalten. Jedes Via des ersten Satzes von Differenzsignal-Vias und jedes Via des zweiten Satzes von Differenzsignal-Vias können elektrisch mit einem anderen Pad des dritten Satzes von Pads (z. B. einem ersten Satz von Differenzsignalpads und einem zweiten Satz von Differenzsignalpads) gekoppelt sein. Der erste Satz von Differenzpads kann relativ zu einer ersten Öffnung positioniert sein und der zweite Satz von Differenzpads kann relativ zu einer zweiten Öffnung positioniert sein, um die Pads der unterschiedlichen Differenzsignale voneinander abzuschirmen.
  • Das Gehäusesubstrat kann Leiterbahnen beinhalten. Bei manchen Aspekten können der erste Satz von Pads, der zweite Satz von Pads und der dritte Satz von Pads bewirken, dass eine Länge einer oder mehrerer Leiterbahnen des Gehäusesubstrats relativ zu Systemen, die Lötkugeln implementieren, reduziert wird. Die Platine kann Leiterbahnen aufweisen. Bei manchen Aspekten können der erste Satz von Pads, der zweite Satz von Pads und der dritte Satz von Pads bewirken, dass eine Länge einer oder mehrerer Leiterbahnen der Platine relativ zu Systemen, die Lötkugeln implementieren, reduziert wird.
  • Eine Größe jedes Pads des ersten Satzes von Pads, des zweiten Satzes von Pads und des dritten Satzes von Pads kann weniger als oder gleich einem Millimeter beinhalten.
  • Bei manchen Aspekten kann die Brückenvorrichtung eine SLI-Brückenvorrichtung beinhalten.
  • Bei manchen Aspekten kann die Chipbaugruppe ein anderes Gehäusesubstrat (z. B. ein zweites Gehäusesubstrat) beinhalten, das Pins beinhaltet. Das zweite Gehäusesubstrat kann dazu konfiguriert sein, die Signale gemäß einem zweiten Pinout bereitzustellen. Ein Teil des ersten Satzes von Pads kann elektrisch mit den Pins des zweiten Gehäusesubstrats gekoppelt sein. Die Brückenvorrichtung kann auch eine Mehrchipvorrichtung beinhalten. Außerdem kann ein Teil der Pins des Gehäusesubstrats (z. B. des ersten Gehäusesubstrats) über einen Teil des ersten Satzes von Pads und einen Teil des zweiten Satzes von Pads elektrisch mit der Mehrchipvorrichtung gekoppelt sein. Ein Teil der Pins des zweiten Gehäusesubstrats kann über einen anderen Teil des ersten Satzes von Pads und einen anderen Teil des zweiten Satzes von Pads elektrisch mit der Mehrchipvorrichtung gekoppelt sein. Die Mehrchipvorrichtung kann dazu konfiguriert sein, Signale zwischen dem zweiten Gehäusesubstrat und dem ersten Gehäusesubstrat zu leiten. Außerdem kann ein Teil der ersten anisotropen Schicht ferner zwischen einem Teil der Mehrchipvorrichtung, dem ersten Gehäusesubstrat und dem zweiten Gehäusesubstrat positioniert sein.
  • Bei manchen Aspekten kann die Chipbaugruppe eine diskrete Komponente beinhalten, die physisch zwischen dem ersten Gehäusesubstrat und dem zweiten Gehäusesubstrat positioniert ist. Außerdem kann die Chipbaugruppe ein diskretes Pad beinhalten, das elektrisch mit der diskreten Komponente gekoppelt ist. Die erste anisotrope Schicht kann ferner zwischen einem Teil der Mehrchipvorrichtung und dem diskreten Pad positioniert sein.
  • Bei manchen Aspekten kann die kugellose SLI erweitert werden, um eine Mehrchipmodullösung zu ermöglichen, indem mehrere Vorrichtungen (z. B. Gehäuse) auf der RDL platziert werden, und die RDL kann als eine Zwischenverbindung zwischen den Gehäusen arbeiten. Bei diesem und anderen Aspekten kann die Mehrchipvorrichtung eine eingebettete Multi-Die-Interconnect-Brücke (EMIB) innerhalb der SLI beinhalten. Die EMIB kann die SLI-Co-EMIB-Lösung bereitstellen. Das kugellose Pad-Array und die SLI können Misch-Pad-Größen beinhalten, die Mikro-Pad-Größen beinhalten, die an der EMIB implementiert werden. Die Mikro-Pad-Größe kann Verbindungen mit hoher EA-Dichte von Gehäusen zu der EMIB ermöglichen. Ferner kann eine diskrete Komponente auf der kugellosen SLI platziert werden, um Entkopplungsschemen zu verbessern.
  • Manche in der vorliegenden Offenbarung beschriebenen Aspekte können eine Pad-Anzahl reduzieren, ohne eine große Menge an dedizierten individuellen Massepads hinzuzufügen. Außerdem können manche in der vorliegenden Offenbarung beschriebenen Aspekte Signalleitungsleiterbahnlängen innerhalb der Gehäusesubstrate und/oder der Platinen aufgrund einer reduzierten Gehäusegröße reduzieren. Reduzierte Leiterbahnlängen können die Signaleinfügedämpfungsleistung des Gehäusesubstrats und/oder der Platine verbessern, was für eine Hochgeschwindigkeitssignalbandbreite kritisch sein kann.
  • Manche in der vorliegenden Offenbarung beschriebenen Aspekte können ein Rastermaß des Pad-Arrays gleich oder größer als 0,5 mm beinhalten, was die Gehäusesubstratleiterbahnlängen im Vergleich zu Chipbaugruppen, die ein BGA mit einer Kugelgröße von 1 mm implementieren, um fünfzig Prozent reduzieren kann. Bei manchen Aspekten kann etwa eine Verbesserung von einem Dezibel auftreten, wenn eine Leiterbahn von dreißig mm auf fünfzehn mm reduziert wird.
  • Manche in der vorliegenden Offenbarung beschriebenen Aspekte können angrenzende Masserückleitungspfade und Abschirmung durch Gruppieren von Leistungspads und Pad-Plätzen im Vergleich zu einem separierten und kostspieligen Massekugelansatz bereitstellen.
  • Beispiel 1 kann eine Chipbaugruppe beinhalten, die Folgendes beinhaltet: ein Gehäusesubstrat einschließlich eines oder mehrerer Pins; ein oder mehrere Pads, wobei das eine oder die mehreren Pads elektrisch mit dem einen oder den mehreren Pins gekoppelt sind; eine Platine einschließlich eines oder mehrerer Platinenpads; und eine anisotrope Schicht, die zwischen der Platine und dem einen oder den mehreren Pads und zwischen der Platine und einem Teil des Gehäusesubstrats positioniert ist, wobei die anisotrope Schicht die Platine mechanisch mit dem einen oder den mehreren Pads und dem Teil des Gehäusesubstrats koppelt und das eine oder die mehreren Pads elektrisch mit dem einen oder den mehreren Platinenpads koppelt.
  • Beispiel 2 kann die Chipbaugruppe von Beispiel 1 beinhalten, wobei die anisotrope Schicht jedes Pad des einen oder der mehreren Pads elektrisch mit einem anderen Platinenpad des einen oder der mehreren Platinenpads koppelt.
  • Beispiel 3 kann die Chipbaugruppe von Beispiel 1 beinhalten, wobei die anisotrope Schicht das eine oder die mehreren Pads elektrisch mit dem einen oder den mehreren Platinenpads koppelt, indem eine physische Nähe des einen oder der mehreren Pads relativ zu dem einen oder den mehreren Platinenpads beibehalten wird.
  • Beispiel 4 kann die Chipbaugruppe von einem der Beispiele 1-3 beinhalten, wobei der Teil des Gehäusesubstrats eine Gehäusemasseschicht beinhaltet.
  • Beispiel 5 kann die Chipbaugruppe von Beispiel 4 beinhalten, wobei die Gehäusemasseschicht eine Gehäuselötstoppschicht beinhaltet.
  • Beispiel 6 kann die Chipbaugruppe von einem der Beispiele 1-5 beinhalten, wobei ein Teil des einen oder der mehreren Pins einen oder mehrere Leistungspins beinhaltet und ein Teil der Platine eine Platinenmasseschicht beinhaltet, die eine oder mehrere Öffnungen definiert, die das eine oder die mehreren Platinenpads freilegen, und wobei zumindest ein Teil des einen oder der mehreren Pads elektrisch mit dem einen oder den mehreren Leistungspins gekoppelt ist und der Teil des einen oder der mehreren Pads relativ zu einer einzelnen Öffnung der einen oder der mehreren Öffnungen positioniert ist.
  • Beispiel 7 kann die Chipbaugruppe von Beispiel 6 beinhalten, wobei die Platinenmasseschicht eine Lötstoppschicht beinhaltet.
  • Beispiel 8 kann die Chipbaugruppe von einem der Beispiele 1-5 beinhalten, wobei ein Teil des einen oder der mehreren Pins einen oder mehrere Signalpins beinhaltet und jeder Signalpin des einen oder der mehreren Signalpins mit einem anderen Pad des einen oder der mehreren Pads gekoppelt ist und ein Teil der Platine eine Platinenmasseschicht beinhaltet, die mehrere Öffnungen definiert, die das eine oder die mehreren Platinenpads freilegen, und wobei jedes Pad des einen oder der mehreren Pads, das elektrisch mit dem einen oder den mehreren Signalpins gekoppelt ist, relativ zu unterschiedlichen Öffnungen der mehreren Öffnungen positioniert ist, um jedes Pad des einen oder der mehreren Pads, das elektrisch mit dem einen oder den mehreren Signalpins gekoppelt ist, durch die Platinenmasseschicht voneinander abzuschirmen.
  • Beispiel 9 kann die Chipbaugruppe von Beispiel 8 beinhalten, wobei ein anderer Teil des einen oder der mehreren Pins einen oder mehrere Leistungspins beinhaltet und wobei zumindest ein anderer Teil des einen oder der mehreren Pads elektrisch mit dem einen oder den mehreren Leistungspins gekoppelt ist und relativ zu einer einzelnen Öffnung der mehreren Öffnungen positioniert ist, und wobei jedes Pad des einen oder der mehreren Pads, das elektrisch mit dem einen oder den mehreren Signalpins gekoppelt ist, von dem Teil des einen oder der mehreren Pads, die elektrisch mit den Leistungspins gekoppelt sind, durch die Platinenmasseschicht abgeschirmt ist.
  • Beispiel 10 kann die Chipbaugruppe von einem der Beispiele 1-5 beinhalten, wobei ein Teil des einen oder der mehreren Pins einen ersten Satz von Differenzsignalpins und einen zweiten Satz von Differenzsignalpins beinhaltet und wobei jeder Pin des ersten Satzes von Differenzsignalpins und jeder Pin des zweiten Satz von Differentsignalpins elektrisch mit einem anderen Pad des einen oder der mehreren Pads gekoppelt ist und ein Teil der Platine eine Platinenmasseschicht beinhaltet, die mehrere Öffnungen definiert, die das eine oder die mehreren Platinenpads freilegen, und wobei der erste Satz von Differenzpins relativ zu einer ersten Öffnung der mehreren Öffnungen positioniert ist und der zweite Satz von Differenzpins relativ zu einer zweiten Öffnung der mehreren Öffnungen positioniert ist, um die Pads des einen oder der mehreren Pads, die elektrisch mit dem ersten Satz von Differenzpins gekoppelt sind, von den Pads des einen oder der mehreren Pads, die elektrisch mit dem zweiten Satz von Differenzpins gekoppelt sind, durch die Platinenmasseschicht abzuschirmen.
  • Beispiel 11 kann die Chipbaugruppe von einem der Beispiele 1-10 beinhalten, wobei eine Größe jedes Pads des einen oder der mehreren Pads relativ zu einer Kugelgröße einer Lötkugel kleiner ist.
  • Beispiel 12 kann die Chipbaugruppe von einem der Beispiele 1-11 beinhalten, wobei ein Rastermaß des einen oder der mehreren Pads relativ zu einem Kugelrastermaß mehrerer Lötkugeln kleiner ist.
  • Beispiel 13 kann die Chipbaugruppe von einem der Beispiele 1-12 beinhalten, wobei das Gehäusesubstrat eine oder mehrere Leiterbahnen beinhaltet und das eine oder die mehreren Pads bewirken, dass eine Länge einer oder mehrerer der Leiterbahnen relativ zu Chipbaugruppen, die Lötkugeln implementieren, reduziert wird.
  • Beispiel 14 kann die Chipbaugruppe von einem der Beispiele 1-13 beinhalten, wobei eine Größe jedes Pads des einen oder der mehreren Pads weniger als ein Millimeter beträgt.
  • Beispiel 15 kann die Chipbaugruppe von einem der Beispiele 1-14 beinhalten, die ferner einen Silizium-Die und mehrere Lötkontakthügel beinhaltet, wobei der Silizium-Die über die mehreren Lötkontakthügel elektrisch mit dem Gehäusesubstrat gekoppelt ist.
  • Beispiel 16 kann eine Chipbaugruppe beinhalten, die Folgendes beinhaltet: ein Gehäusesubstrat, das mehrere Pins beinhaltet, wobei das Gehäusesubstrat dazu konfiguriert ist, ein oder mehrere Signale über die mehreren Pins gemäß einem ersten Pinout bereitzustellen, eine erste Mehrzahl von Pads, die elektrisch mit den mehreren Pins gekoppelt sind; eine Brückenvorrichtung, die mehrere Vorrichtung-Vias beinhaltet; eine zweite Mehrzahl von Pads, wobei die zweite Mehrzahl von Pads elektrisch mit ersten Enden der mehreren Vorrichtung-Vias gekoppelt ist; und eine anisotrope Schicht, die zwischen einem Teil der Brückenvorrichtung und einem Teil des Gehäusesubstrats und zwischen der ersten Mehrzahl von Pads und der zweiten Mehrzahl von Pads positioniert ist, wobei: die anisotrope Schicht den Teil der Brückenvorrichtung mit dem Teil des Gehäusesubstrats und die erste Mehrzahl von Pads mit der zweiten Mehrzahl von Pads mechanisch koppelt; die anisotrope Schicht die erste Mehrzahl von Pads mit der zweiten Mehrzahl von Pads elektrisch koppelt; und die Brückenvorrichtung dazu konfiguriert ist, das eine oder die mehreren Signale über zweite Enden der mehreren Vorrichtung-Vias gemäß einem zweiten Pinout bereitzustellen, das sich von dem ersten Pinout unterscheidet.
  • Beispiel 17 kann die Chipbaugruppe von Beispiel 16 beinhalten, wobei die anisotrope Schicht eine erste anisotrope Schicht beinhaltet, wobei die Chipbaugruppe ferner Folgendes beinhaltet: eine dritte Mehrzahl von Pads, wobei die dritte Mehrzahl von Pads elektrisch mit den zweiten Enden der mehreren Vorrichtung-Vias gekoppelt sind; eine Platine, die mehrere Platinenpads beinhaltet; und eine zweite anisotrope Schicht, die zwischen der Platine und der dritten Mehrzahl von Pads und einem Teil der Brückenvorrichtung positioniert ist, wobei die zweite anisotrope Schicht die Platine mechanisch mit der dritten Mehrzahl von Pads und dem Teil der Brückenvorrichtung koppelt und die dritte Mehrzahl von Pads elektrisch mit den mehreren Platinenpads koppelt.
  • Beispiel 18 kann die Chipbaugruppe von einem der Beispiele 16 und 17 beinhalten, wobei die erste anisotrope Schicht jedes Pad der ersten Mehrzahl von Pads elektrisch mit einem anderen Pad der zweiten Mehrzahl von Pads koppelt.
  • Beispiel 19 kann die Chipbaugruppe von einem der Beispiele 16-18 beinhalten, wobei die erste anisotrope Schicht die erste Mehrzahl von Pads elektrisch mit der zweiten Mehrzahl von Pads koppelt, indem eine physische Nähe der ersten Mehrzahl von Pads relativ zu der zweiten Mehrzahl von Pads beibehalten wird.
  • Beispiel 20 kann die Chipbaugruppe von einem der Beispiele 17-19 beinhalten, wobei die zweite anisotrope Schicht jedes Pad der dritten Mehrzahl von Pads elektrisch mit einem anderen Pad der mehreren Platinenpads koppelt.
  • Beispiel 21 kann die Chipbaugruppe von einem der Beispiele 17-20 beinhalten, wobei die zweite anisotrope Schicht die dritte Mehrzahl von Pads elektrisch mit den mehreren Platinenpads koppelt, indem eine physische Nähe der dritten Mehrzahl von Pads relativ zu den mehreren Platinenpads beibehalten wird.
  • Beispiel 22 kann die Chipbaugruppe von einem der Beispiele 16-21 beinhalten, wobei der Teil des Gehäusesubstrats eine Gehäuselötstoppschicht beinhaltet.
  • Beispiel 23 kann die Chipbaugruppe von einem der Beispiele 17-22 beinhalten, wobei ein Teil der mehreren Vorrichtung-Vias ein oder mehrere Leistungs-Vias beinhaltet und ein Teil der Platine eine Platinenmasseschicht beinhaltet, die mehrere Öffnungen definiert, die die mehreren Platinenpads freilegen, und wobei zumindest ein Teil der dritten Mehrzahl von Pads elektrisch mit dem einen oder den mehreren Leistungs-Vias gekoppelt ist und der Teil der dritten Mehrzahl von Pads relativ zu einer einzelnen Öffnung der mehreren Öffnungen positioniert ist.
  • Beispiel 24 kann die Chipbaugruppe von Beispiel 23 beinhalten, wobei die Platinenmasseschicht eine Lötstoppschicht beinhaltet.
  • Beispiel 25 kann die Chipbaugruppe von einem der Beispiele 17-22 beinhalten, wobei ein Teil der mehreren Vorrichtung-Vias ein oder mehrere Signal-Vias beinhaltet und jedes Signal-Via des einen oder der mehreren Signal-Vias mit einem anderen Pad der dritten Mehrzahl von Pads gekoppelt ist und ein Teil der Platine eine Platinenmasseschicht beinhaltet, die mehrere Öffnungen definiert, die die mehreren Platinenpads freilegen, und wobei jedes Pad der dritten Mehrzahl von Pads, das elektrisch mit dem einen oder den mehreren Signal-Vias gekoppelt ist, relativ zu unterschiedlichen Öffnungen der mehreren Öffnungen positioniert ist, um jedes Pad der dritten Mehrzahl von Pads, das elektrisch mit dem einen oder den mehreren Signal-Vias gekoppelt ist, durch die Platinenmasseschicht voneinander abzuschirmen.
  • Beispiel 26 kann die Chipbaugruppe von Beispiel 25 beinhalten, wobei ein anderer Teil der mehreren Vorrichtung-Vias ein oder mehrere Leistungs-Vias beinhaltet und wobei zumindest ein anderer Teil der dritten Mehrzahl von Pads elektrisch mit dem einen oder den mehreren Leistungs-Vias gekoppelt ist und relativ zu einer einzelnen Öffnung der mehreren Öffnungen elektrisch gekoppelt ist, und wobei jedes Pad der dritten Mehrzahl von Pads, das elektrisch mit dem einen oder den mehreren Signal-Vias gekoppelt ist, von dem Teil der dritten Mehrzahl von Pads, der elektrisch mit den Leistungs-Vias gekoppelt ist, durch die Platinenmasseschicht abgeschirmt ist.
  • Beispiel 27 kann die Chipbaugruppe von einem der Beispiele 17-22 beinhalten, wobei ein Teil der mehreren Vorrichtung-Vias einen ersten Satz von Differenzsignal-Vias und einen zweiten Satz von Differenzsignal-Vias beinhaltet und wobei jedes Via des ersten Satzes von Differenzsignal-Vias und jedes Via des zweiten Satz von Differenzsignal-Vias elektrisch mit einem anderen Pad der dritten Mehrzahl von Pads gekoppelt ist und ein Teil der Platine eine Platinenmasseschicht beinhaltet, die mehrere Öffnungen definiert, die die mehreren Platinenpads freilegen, und wobei der erste Satz von Differenz-Vias relativ zu einer ersten Öffnung der mehreren Öffnungen positioniert ist und der zweite Satz von Differenz-Vias relativ zu einer zweiten Öffnung der mehreren Öffnungen positioniert ist, um die Pads der dritten Mehrzahl von Pads, die elektrisch mit dem ersten Satz von Differenz-Vias gekoppelt sind, von den Pads der dritten Mehrzahl von Pads, die elektrisch mit dem zweiten Satz von Differenz-Vias gekoppelt sind, durch die Platinenmasseschicht abzuschirmen.
  • Beispiel 28 kann die Chipbaugruppe von einem der Beispiele 16-27 beinhalten, wobei eine Größe jedes Pads der ersten Mehrzahl von Pads, der zweiten Mehrzahl von Pads und der dritten Mehrzahl von Pads relativ zu einer Kugelgröße einer Lötkugel kleiner ist.
  • Beispiel 29 kann die Chipbaugruppe von einem der Beispiele 16-28 beinhalten, wobei ein Rastermaß von jedem der ersten Mehrzahl von Pads, der zweiten Mehrzahl von Pads und der dritten Mehrzahl von Pads relativ zu einem Kugelrastermaß mehrerer Lötkugeln kleiner ist.
  • Beispiel 30 kann die Chipbaugruppe von einem der Beispiele 16-29 beinhalten, wobei das Gehäusesubstrat mehrere Leiterbahnen beinhaltet und die erste Mehrzahl von Pads, die zweite Mehrzahl von Pads und die dritte Mehrzahl von Pads bewirken, dass eine Länge einer oder mehrerer Leiterbahnen der mehreren Leiterbahnen relativ zu Systemen, die Lötkugeln implementieren, reduziert wird.
  • Beispiel 31 kann die Chipbaugruppe von einem der Beispiele 16-30 beinhalten, wobei eine Größe jedes Pads der ersten Mehrzahl von Pads, der zweiten Mehrzahl von Pads und der dritten Mehrzahl von Pads weniger als ein Millimeter beträgt.
  • Beispiel 32 kann die Chipbaugruppe von einem der Beispiele 16-31 beinhalten, die ferner einen Silizium-Die und mehrere Lötkontakthügel beinhaltet, wobei der Silizium-Die über die mehreren Lötkontakthügel elektrisch mit dem Gehäusesubstrat gekoppelt ist.
  • Beispiel 33 kann die Chipbaugruppe von einem der Beispiele 16-32 beinhalten, wobei die Brückenvorrichtung eine Zweitebenen-Zwischenverbindung(SLI: Second Level Interconnect)-Brückenvorrichtung beinhaltet.
  • Beispiel 34 kann die Chipbaugruppe von Beispiel 17 beinhalten, wobei das Gehäusesubstrat ein erstes Gehäusesubstrat beinhaltet, wobei die Chipbaugruppe ferner ein zweites Gehäusesubstrat beinhaltet, das mehrere Pins beinhaltet, wobei das zweite Gehäusesubstrat dazu konfiguriert ist, ein oder mehrere Signale über die mehreren Pins gemäß einem zweiten Pinout bereitzustellen, wobei: ein Teil der ersten Mehrzahl von Pads elektrisch mit den mehreren Pins des zweiten Gehäusesubstrats gekoppelt ist; die Brückenvorrichtung ferner eine Mehrchipvorrichtung beinhaltet, wobei: ein Teil der mehreren Pins des ersten Gehäusesubstrats über einen Teil der ersten Mehrzahl von Pads und einen Teil der zweiten Mehrzahl von Pads elektrisch mit der Mehrchipvorrichtung gekoppelt ist; ein Teil der mehreren Pins des zweiten Gehäusesubstrats über einen anderen Teil der ersten Mehrzahl von Pads und einen anderen Teil der zweiten Mehrzahl von Pads elektrisch mit der Mehrchipvorrichtung gekoppelt ist; und die Mehrchipvorrichtung dazu konfiguriert ist, ein oder mehrere Signale des zweiten Gehäusesubstrats zu dem ersten Gehäusesubstrat und ein oder mehrere Signale des ersten Gehäusesubstrats zu dem zweiten Gehäusesubstrat zu leiten; und die erste anisotrope Schicht ferner zwischen einem Teil der Mehrchipvorrichtung, dem ersten Gehäusesubstrat und dem zweiten Gehäusesubstrat positioniert ist.
  • Beispiel 35 kann die Chipbaugruppe von Beispiel 34 beinhalten, die ferner Folgendes beinhaltet: eine diskrete Komponente, die physisch zwischen dem ersten Gehäusesubstrat und dem zweiten Gehäusesubstrat positioniert ist; und ein diskretes Pad, das elektrisch mit der diskreten Komponente gekoppelt ist, wobei die erste anisotrope Schicht ferner zwischen einem Teil der Mehrchipvorrichtung und dem diskreten Pad positioniert ist.
  • Beispiel 36 kann ein Verfahren beinhalten, das Folgendes beinhaltet: Bilden einer Platine einschließlich einer ersten Oberfläche, die ein oder mehrere Platinenpads beinhaltet; Platzieren eines anisotropen Materials auf zumindest einem Teil der ersten Oberfläche der Platine; Bilden eines Gehäusesubstrats einschließlich einer ersten Oberfläche, die einen oder mehrere Pins beinhaltet; Anbringen eines oder mehrerer Pads an der ersten Oberfläche des Gehäusesubstrats relativ zu dem einen oder den mehreren Pins; Positionieren des Gehäusesubstrats und des einen oder der mehreren Pads relativ zu der Platine, sodass sich das anisotrope Material zwischen der Platine und dem einen oder den mehreren Pads und zwischen der Platine und einem Teil des Gehäusesubstrats befindet; und Härten des anisotropen Materials, sodass die Platine mechanisch mit dem einen oder den mehreren Pads gekoppelt ist und mechanisch mit dem Teil des Gehäusesubstrats gekoppelt ist und sodass das eine oder die mehreren Pads elektrisch mit dem einen oder den mehreren Platinenpads gekoppelt sind.
  • Beispiel 37 kann das Verfahren von Beispiel 36 beinhalten, wobei das Gehäusesubstrat und das eine oder die mehreren Pads so positioniert sind, dass die anisotrope Schicht jedes Pad des einen oder der mehreren Pads elektrisch mit einem anderen Platinenpad des einen oder der mehreren Platinenpads koppelt.
  • Beispiel 38 kann das Verfahren von einem der Beispiele 36 und 37 beinhalten, das ferner Anwenden von Druck auf das Gehäusesubstrat beinhaltet, sodass das anisotrope Material zwischen der Platine und dem einen oder den mehreren Pads und zwischen der Platine und dem Teil des Gehäusesubstrats komprimiert wird.
  • Beispiel 39 kann das Verfahren von einem der Beispiele 36-38 beinhalten, wobei die Platine so gebildet wird, dass sie eine Platinenmasseschicht beinhaltet, die die erste Oberfläche der Platine beinhaltet, wobei das Verfahren ferner Bilden einer oder mehrerer Öffnungen in der Platinenmasseschicht beinhaltet, um das eine oder die mehreren Platinenpads freizulegen, und wobei das Gehäusesubstrat und das eine oder die mehreren Pads derart an der Platine angebracht sind, dass das eine oder die mehreren Pads nahe der einen oder den mehreren Öffnungen positioniert sind.
  • Beispiel 40 kann das Verfahren von einem der Beispiele 36-39 beinhalten, wobei das Gehäusesubstrat eine zweite Oberfläche beinhaltet, die gegenüber der ersten Oberfläche positioniert ist, wobei das Verfahren ferner Folgendes beinhaltet: Bilden mehrerer Lötkontakthügel auf der zweiten Oberfläche des Gehäusesubstrats; Positionieren eines Silizium-Dies relativ zu den Lötkontakthügeln; und Härten der Lötkontakthügel, sodass der Silizium-Die mechanisch und elektrisch mit dem Gehäusesubstrat gekoppelt ist.
  • Beispiel 41 kann das Verfahren von einem der Beispiele 36-40 beinhalten, wobei das anisotrope Material eine anisotrope Polymerpaste beinhaltet.
  • Beispiel 42 kann ein Verfahren beinhalten, das Folgendes beinhaltet: Bilden einer Platine einschließlich einer ersten Oberfläche, die mehrere Platinenpads beinhaltet; Platzieren eines ersten anisotropen Materials auf zumindest einem Teil der ersten Oberfläche der Platine; Bilden einer Brückenvorrichtung einschließlich einer ersten Oberfläche, einer zweiten Oberfläche und mehrerer Vorrichtung-Vias; Bilden eines Gehäusesubstrats einschließlich einer ersten Oberfläche, die mehrere Pins beinhaltet; Anbringen einer ersten Mehrzahl von Pads an der ersten Oberfläche des Gehäusesubstrats relativ zu den mehreren Pins; Anbringen einer zweiten Mehrzahl von Pads an der ersten Oberfläche der Brückenvorrichtung relativ zu ersten Enden der mehreren Vorrichtung-Vias; Anbringen einer dritten Mehrzahl von Pads an der zweiten Oberfläche der Brückenvorrichtung relativ zu zweiten Enden der mehreren Vorrichtung-Vias; Positionieren der Brückenvorrichtung und der dritten Mehrzahl von Pads relativ zu der Platine, sodass sich das erste anisotrope Material zwischen der Platine und der dritten Mehrzahl von Pads und zwischen der Platine und einem Teil der Brückenvorrichtung befindet; Platzieren eines zweiten anisotropen Materials auf zumindest einem Teil der ersten Oberfläche der Brückenvorrichtung und der zweiten Mehrzahl von Pads; Positionieren des Gehäusesubstrats und der ersten Mehrzahl von Pads relativ zu der Brückenvorrichtung, sodass sich das zweite anisotrope Material zwischen der ersten Mehrzahl von Pads und der zweiten Mehrzahl von Pads und zwischen einem Teil der Brückenvorrichtung und einem Teil des Gehäusesubstrats befindet; Härten des ersten anisotropen Materials, sodass die Platine mechanisch mit der dritten Mehrzahl von Pads und dem Teil der Brückenvorrichtung gekoppelt ist und sodass die dritte Mehrzahl von Pads elektrisch mit den mehreren Platinenpads gekoppelt ist; und Härten des zweiten anisotropen Materials, sodass der Teil des Gehäusesubstrats mechanisch mit dem Teil der Brückenvorrichtung gekoppelt ist und sodass die erste Mehrzahl von Pads mechanisch und elektrisch mit der zweiten Mehrzahl von Pads gekoppelt ist.
  • Beispiel 43 kann das Verfahren von Beispiel 42 beinhalten, wobei das Gehäusesubstrat ein erstes Gehäusesubstrat beinhaltet, wobei das Verfahren ferner Folgendes beinhaltet: Bilden eines zweiten Gehäusesubstrats einschließlich einer ersten Oberfläche, die mehrere Pins beinhaltet; Anbringen eines Teils der ersten Mehrzahl von Pads an der ersten Oberfläche des zweiten Gehäusesubstrats relativ zu den mehreren Pins des zweiten Gehäusesubstrats; Bilden einer Mehrchipvorrichtung innerhalb eines Teils der Brückenvorrichtung, wobei: ein Teil der ersten Mehrzahl von Pads an dem ersten Gehäusesubstrat relativ zu der Mehrchipvorrichtung angebracht ist; ein Teil der ersten Mehrzahl von Pads an dem zweiten Gehäusesubstrat relativ zu der Mehrchipvorrichtung angebracht ist; und Positionieren des zweiten Gehäusesubstrats und des Teils der ersten Mehrzahl von Pads, die an dem zweiten Gehäusesubstrat angebracht sind, relativ zu der Brückenvorrichtung und der Mehrchipvorrichtung, sodass sich das zweite anisotrope Material zwischen einem Teil des zweiten Gehäusesubstrats und einem Teil der Brückenvorrichtung befindet und sodass der Teil der ersten Mehrzahl von Pads, die an dem zweiten Gehäusesubstrat angebracht sind, mechanisch und elektrisch mit der Mehrchipvorrichtung und der zweiten Mehrzahl von Pads gekoppelt ist.

Claims (10)

  1. Chipbaugruppe, die Folgendes umfasst: ein Gehäusesubstrat, das einen oder mehrere Pins umfasst, ein oder mehrere Pads, wobei das eine oder die mehreren Pads elektrisch mit dem einen oder den mehreren Pins gekoppelt sind; eine Platine, die ein oder mehrere Platinenpads umfasst; und eine anisotrope Schicht, die zwischen der Platine und dem einen oder den mehreren Pads und zwischen der Platine und einem Teil des Gehäusesubstrats positioniert ist, wobei die anisotrope Schicht die Platine mechanisch mit dem einen oder den mehreren Pads und dem Teil des Gehäusesubstrats koppelt und das eine oder die mehreren Pads elektrisch mit dem einen oder den mehreren Platinenpads koppelt; wobei optional die anisotrope Schicht das eine oder die mehreren Pads elektrisch mit dem einen oder den mehreren Platinenpads koppelt, indem eine physische Nähe des einen oder der mehreren Pads relativ zu dem einen oder den mehreren Platinenpads beibehalten wird.
  2. Chipbaugruppe nach Anspruch 1, wobei ein Teil des einen oder der mehreren Pins einen oder mehrere Leistungspins umfasst und ein Teil der Platine eine Platinenmasseschicht umfasst, die eine oder mehrere Öffnungen definiert, die das eine oder die mehreren Platinenpads freilegen, und wobei zumindest ein Teil des einen oder der mehreren Pads elektrisch mit dem einen oder den mehreren Leistungspins gekoppelt ist und der Teil des einen oder der mehreren Pads relativ zu einer einzelnen Öffnung der einen oder der mehreren Öffnungen positioniert ist, und/oder wobei ein Teil des einen oder der mehreren Pins einen oder mehrere Signalpins umfasst und jeder Signalpin des einen oder der mehreren Signalpins mit einem anderen Pad des einen oder der mehreren Pads gekoppelt ist und ein Teil der Platine eine Platinenmasseschicht umfasst, die mehrere Öffnungen definiert, die das eine oder die mehreren Platinenpads freilegen, und wobei jedes Pad des einen oder der mehreren Pads, das elektrisch mit dem einen oder den mehreren Signalpins gekoppelt ist, relativ zu verschiedenen Öffnungen der mehreren Öffnungen positioniert ist, um jedes Pad des einen oder der mehreren Pads, das elektrisch mit dem einen oder den mehreren Signalpins gekoppelt ist, durch die Platinenmasseschicht voneinander abzuschirmen; wobei optional ein anderer Teil des einen oder der mehreren Pins einen oder mehrere Leistungspins umfasst und wobei zumindest ein anderer Teil des einen oder der mehreren Pads elektrisch mit dem einen oder den mehreren Leistungspins gekoppelt ist und relativ zu einer einzelnen Öffnung der mehreren Öffnungen positioniert ist, und wobei jedes Pad des einen oder der mehreren Pads, das elektrisch mit dem einen oder den mehreren Signalpins gekoppelt ist, von dem Teil des einen oder der mehreren Pads, die elektrisch mit den Leistungspins gekoppelt sind, durch die Platinenmasseschicht abgeschirmt ist.
  3. Chipbaugruppe nach einem der Ansprüche 1 oder 2, wobei ein Teil des einen oder der mehreren Pins einen ersten Satz von Differenzsignalpins und einen zweiten Satz von Differenzsignalpins umfasst und wobei jeder Pin des ersten Satzes von Differenzsignalpins und jeder Pin des zweiten Satz von Differenzsignalpins elektrisch mit einem anderen Pad des einen oder der mehreren Pads gekoppelt ist und ein Teil der Platine eine Platinenmasseschicht umfasst, die mehrere Öffnungen definiert, die das eine oder die mehreren Platinenpads freilegen, und wobei der erste Satz von Differenzpins relativ zu einer ersten Öffnung der mehreren Öffnungen positioniert ist und der zweite Satz von Differenzpins relativ zu einer zweiten Öffnung der mehreren Öffnungen positioniert ist, um die Pads des einen oder der mehreren Pads, die elektrisch mit dem ersten Satz von Differenzpins gekoppelt sind, von den Pads des einen oder der mehreren Pads, die elektrisch mit dem zweiten Satz von Differenzpins gekoppelt sind, durch die Platinenmasseschicht abzuschirmen.
  4. Chipbaugruppe, die Folgendes umfasst: ein Gehäusesubstrat, das mehrere Pins umfasst, wobei das Gehäusesubstrat dazu konfiguriert ist, ein oder mehrere Signale über die mehreren Pins gemäß einem ersten Pinout bereitzustellen, eine erste Mehrzahl von Pads, die elektrisch mit den mehreren Pins gekoppelt sind, eine Brückenvorrichtung, die mehrere Vorrichtung-Vias umfasst; eine zweite Mehrzahl von Pads, wobei die zweite Mehrzahl von Pads elektrisch mit ersten Enden der mehreren Vorrichtung-Vias gekoppelt ist; und eine anisotrope Schicht, die zwischen einem Teil der Brückenvorrichtung und einem Teil des Gehäusesubstrats und zwischen der ersten Mehrzahl von Pads und der zweiten Mehrzahl von Pads positioniert ist, wobei: die anisotrope Schicht mechanisch den Teil der Brückenvorrichtung mit dem Teil des Gehäusesubstrats und die erste Mehrzahl von Pads mit der zweiten Mehrzahl von Pads koppelt; die anisotrope Schicht die erste Mehrzahl von Pads elektrisch mit der zweiten Mehrzahl von Pads koppelt; und die Brückenvorrichtung dazu konfiguriert ist, das eine oder die mehreren Signale über zweite Enden der mehreren Vorrichtung-Vias gemäß einem zweiten Pinout bereitzustellen, das sich von dem ersten Pinout unterscheidet; wobei optional die erste anisotrope Schicht die erste Mehrzahl von Pads mit der zweiten Mehrzahl von Pads elektrisch koppelt, indem eine physische Nähe der ersten Mehrzahl von Pads relativ zu der zweiten Mehrzahl von Pads beibehalten wird.
  5. Chipbaugruppe nach Anspruch 4, wobei die anisotrope Schicht eine erste anisotrope Schicht umfasst, wobei die Chipbaugruppe ferner Folgendes umfasst: eine dritte Mehrzahl von Pads, wobei die dritte Mehrzahl von Pads elektrisch mit den zweiten Enden der mehreren Vorrichtung-Vias gekoppelt ist; eine Platine, die mehrere Platinenpads umfasst; und eine zweite anisotrope Schicht, die zwischen der Platine und der dritten Mehrzahl von Pads und einem Teil der Brückenvorrichtung positioniert ist, wobei die zweite anisotrope Schicht die Platine mechanisch mit der dritten Mehrzahl von Pads und dem Teil der Brückenvorrichtung koppelt und die dritte Mehrzahl von Pads elektrisch mit den mehreren Platinenpads koppelt; wobei optional die zweite anisotrope Schicht die dritte Mehrzahl von Pads elektrisch mit den mehreren Platinenpads koppelt, indem eine physische Nähe der dritten Mehrzahl von Pads relativ zu den mehreren Platinenpads beibehalten wird; und/oder wobei optional ein Teil der mehreren Vorrichtung-Vias ein oder mehrere Leistungs-Vias umfasst und ein Teil der Platine eine Platinenmasseschicht umfasst, die mehrere Öffnungen definiert, die die mehreren Platinenpads freilegen, und wobei zumindest ein Teil der dritten Mehrzahl von Pads elektrisch mit dem einen oder den mehreren Leistungs-Vias gekoppelt ist und der Teil der dritten Mehrzahl von Pads relativ zu einer einzelnen Öffnung der mehreren Öffnungen positioniert ist.
  6. Chipbaugruppe nach Anspruch 5, wobei ein Teil der mehreren Vorrichtung-Vias ein oder mehrere Signal-Vias umfasst und jedes Signal-Via des einen oder der mehreren Signal-Vias mit einem anderen Pad der dritten Mehrzahl von Pads gekoppelt ist und ein Teil der Platine eine Platinenmasseschicht umfasst, die mehrere Öffnungen definiert, die die mehreren Platinenpads freilegen, und wobei jedes Pad der dritten Mehrzahl von Pads, das elektrisch mit dem einen oder den mehreren Signal-Vias gekoppelt ist, relativ zu verschiedenen Öffnungen der mehreren Öffnungen positioniert ist, um jedes Pad der dritten Mehrzahl von Pads, das elektrisch mit dem einen oder den mehreren Signal-Vias gekoppelt ist, durch die Platinenmasseschicht voneinander abzuschirmen; wobei optional ein anderer Teil der mehreren Vorrichtung-Vias ein oder mehrere Leistungs-Vias umfasst und wobei zumindest ein anderer Teil der dritten Vielzahl von Pads elektrisch mit dem einen oder den mehreren Leistungs-Vias gekoppelt ist und relativ zu einer einzelnen Öffnung der mehreren Öffnungen positioniert ist, und wobei jedes Pad der dritten Mehrzahl von Pads, das elektrisch mit dem einen oder den mehreren Signal-Vias gekoppelt ist, von dem Teil der dritten Mehrzahl von Pads, der elektrisch mit den Leistungs-Vias gekoppelt ist, durch die Platinenmasseschicht abgeschirmt ist.
  7. Chipbaugruppe nach einem der Ansprüche 5 oder 6, wobei ein Teil der mehreren Vorrichtung-Vias einen ersten Satz von Differenzsignal-Vias und einen zweiten Satz von Differenzsignal-Vias umfasst und wobei jedes Via des ersten Satzes von Differenzsignal-Vias und jedes Via des zweiten Satzes von Differenzsignal-Vias elektrisch mit einem anderen Pad der dritten Mehrzahl von Pads gekoppelt ist und ein Teil der Platine eine Platinenmasseschicht umfasst, die mehrere Öffnungen definiert, die die mehreren Platinenpads freilegen, und wobei der erste Satz von Differenz-Vias relativ zu einer ersten Öffnung der mehreren Öffnungen positioniert ist und der zweite Satz von Differenz-Vias relativ zu einer zweiten Öffnung der mehreren Öffnungen positioniert ist, um die Pads der dritten Mehrzahl von Pads, die elektrisch mit dem ersten Satz von Differenz-Vias gekoppelt sind, von den Pads der dritten Mehrzahl von Pads, die elektrisch mit dem zweiten Satz von Differenz-Vias gekoppelt sind, durch die Platinenmasseschicht abzuschirmen; und/oder wobei das Gehäusesubstrat ein erstes Gehäusesubstrat umfasst, wobei die Chipbaugruppe ferner ein zweites Gehäusesubstrat umfasst, das mehrere Pins umfasst, wobei das zweite Gehäusesubstrat dazu konfiguriert ist, ein oder mehrere Signale über die mehreren Pins gemäß einem zweiten Pinout bereitzustellen, wobei: ein Teil der ersten Mehrzahl von Pads elektrisch mit den mehreren Pins des zweiten Gehäusesubstrats gekoppelt ist; die Brückenvorrichtung ferner eine Mehrchipvorrichtung umfasst, wobei: ein Teil der mehreren Pins des ersten Gehäusesubstrats über einen Teil der ersten Mehrzahl von Pads und einen Teil der zweiten Mehrzahl von Pads elektrisch mit der Mehrchipvorrichtung gekoppelt ist; ein Teil der mehreren Pins des zweiten Gehäusesubstrats über einen anderen Teil der ersten Mehrzahl von Pads und einen anderen Teil der zweiten Mehrzahl von Pads elektrisch mit der Mehrchipvorrichtung gekoppelt ist; und die Mehrchipvorrichtung dazu konfiguriert ist, ein oder mehrere Signale des zweiten Gehäusesubstrats zu dem ersten Gehäusesubstrat und ein oder mehrere Signale des ersten Gehäusesubstrats zu dem zweiten Gehäusesubstrat zu leiten; und die erste anisotrope Schicht ferner zwischen einem Teil der Mehrchipvorrichtung, dem ersten Gehäusesubstrat und dem zweiten Gehäusesubstrat positioniert ist.
  8. Verfahren, das Folgendes umfasst: Bilden einer Platine, die eine erste Oberfläche umfasst, die ein oder mehrere Platinenpads umfasst; Platzieren eines anisotropen Materials auf zumindest einem Teil der ersten Oberfläche der Platine; Bilden eines Gehäusesubstrats, das eine erste Oberfläche umfasst, die einen oder mehrere Pins umfasst, Anbringen eines oder mehrerer Pads an der ersten Oberfläche des Gehäusesubstrats relativ zu dem einen oder den mehreren Pins; Positionieren des Gehäusesubstrats und des einen oder der mehreren Pads relativ zu der Platine, sodass sich das anisotrope Material zwischen der Platine und dem einen oder den mehreren Pads und zwischen der Platine und einem Teil des Gehäusesubstrats befindet; und Härten des anisotropen Materials, sodass die Platine mechanisch mit dem einen oder den mehreren Pads gekoppelt ist und mechanisch mit dem Teil des Gehäusesubstrats gekoppelt ist und sodass das eine oder die mehreren Pad elektrisch mit dem einen oder den mehreren Platinenpads gekoppelt sind.
  9. Verfahren nach Anspruch 8, wobei das Gehäusesubstrat und das eine oder die mehreren Pads so positioniert sind, dass die anisotrope Schicht jedes Pad des einen oder der mehreren Pads elektrisch mit einem anderen Platinenpad des einen oder der mehreren Platinenpads koppelt; und/oder wobei das Verfahren ferner Anwenden von Druck auf das Gehäusesubstrat umfasst, sodass das anisotrope Material zwischen der Platine und dem einen oder den mehreren Pads und zwischen der Platine und dem Teil des Gehäusesubstrats komprimiert wird.
  10. Verfahren nach einem der Ansprüche 8 oder 9, wobei die Platine so gebildet ist, dass sie eine Platinenmasseschicht umfasst, die die erste Oberfläche der Platine umfasst, wobei das Verfahren ferner Bilden einer oder mehrerer Öffnungen in der Platinenmasseschicht umfasst, um das eine oder die mehreren Platinenpads freizulegen, und wobei das Gehäusesubstrat und das eine oder die mehreren Pads so an der Platine angebracht sind, dass das eine oder die mehreren Pads nahe der einen oder den mehreren Öffnungen positioniert sind; und/oder wobei das Gehäusesubstrat eine zweite Oberfläche umfasst, die gegenüber der ersten Oberfläche positioniert ist, wobei das Verfahren ferner Folgendes umfasst: Bilden mehrerer Lötkontakthügel auf der zweiten Oberfläche des Gehäusesubstrats; Positionieren eines Silizium-Dies relativ zu den Lötkontakthügeln; und Härten der Lötkontakthügel, sodass der Silizium-Die mechanisch und elektrisch mit dem Gehäusesubstrat gekoppelt ist.
DE102021120183.7A 2020-09-04 2021-08-03 Chipbaugruppen Pending DE102021120183A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
MYPI2020004594 2020-09-04
MYPI2020004594 2020-09-04

Publications (1)

Publication Number Publication Date
DE102021120183A1 true DE102021120183A1 (de) 2022-03-10

Family

ID=80266894

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021120183.7A Pending DE102021120183A1 (de) 2020-09-04 2021-08-03 Chipbaugruppen

Country Status (3)

Country Link
US (1) US11805602B2 (de)
CN (1) CN114141743A (de)
DE (1) DE102021120183A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220359323A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
WO2024022449A1 (zh) * 2022-07-27 2024-02-01 摩尔线程智能科技(北京)有限责任公司 印刷电路板和包括印刷电路板的电子设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543197B2 (en) * 2012-12-19 2017-01-10 Intel Corporation Package with dielectric or anisotropic conductive (ACF) buildup layer

Also Published As

Publication number Publication date
CN114141743A (zh) 2022-03-04
US11805602B2 (en) 2023-10-31
US20220078914A1 (en) 2022-03-10

Similar Documents

Publication Publication Date Title
DE102018132701B4 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE112009000351B4 (de) Mikroelektronischer Baustein, der Siliziumpatches für Zwischenverbindungen hoher Dichte enthält, und Verfahren zum Herstellen desselben
DE102009030524B4 (de) Baugruppe und Verfahren für eine integrierte Schaltung mit mehreren Chips
DE102014100512B4 (de) Chip-gehäuse mit anschlusspads mit unterschiedlichen formfaktoren
DE10295972B4 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung und Verfahren zur Herstellung
DE112009002155B4 (de) Computersystem mit einer Hauptplatinenbaugruppe mit einem Gehäuse über einem direkt auf der Hauptplatine angebrachten Chip und Verfahren zu dessen Herstellung
DE112004001678T5 (de) Verfahren und Vorrichtung für ein Paket mit zwei Substraten
DE102007052515A1 (de) Halbleiterchipstapelpackung
DE102014019379A1 (de) Verpackungsverfahren für eine Halbleitervorrichtung, verpackte Halbleitervorrichtungen, und Designverfahren solcher
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE102015102528B4 (de) Ein Verfahren zum Verbinden eines Halbleiter-Package mit einer Platine und ein Halbleiter-Package
DE10049551A1 (de) Gestapeltes Halbleiterbauteil
DE102004001829A1 (de) Halbleitervorrichtung
DE102007059162A1 (de) Mehrchip-Verpackung und Verfahren zu deren Herstellung
DE102008048420A1 (de) Chip-Anordnung und Verfahren zum Herstellen einer Chip-Anordnung
DE102007002707A1 (de) System-in Package-Modul
DE102008022352A1 (de) Stapelartige Chip-Package-Struktur
DE102021120183A1 (de) Chipbaugruppen
DE102008014736A1 (de) Halbleiterbausteinpackung mit Multi-Chips in einer Seite-an-Seite-Anordnung und das dazugehörige Verfahren
DE102005001851A1 (de) Mehrchippackung und Herstellungsverfahren
DE112007003208T5 (de) Ein Halbleitergehäuse
DE102008064373B4 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE102006011473B4 (de) Mehrchipgehäuse und Verfahren zum Bilden von Mehrchipgehäusen für eine ausgeglichene Leistung
DE10339770A1 (de) FBGA-Anordnung
DE10317018A1 (de) Multichipmodul mit mehreren Halbleiterchips sowie Leiterplatte mit mehreren Komponenten