JP2002024310A - マクロ作成方法、レイアウト方法、半導体装置及び記録媒体 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】配置配線情報を持ち、クロストークノイズによ
る信号遅延等の特性変動を抑えることのできるマクロの
作成方法を提供すること。 【解決手段】ＩＰマクロの形状、外部端子の位置に基づ
いてＩＰマクロ内にチップレベルの配線が通過可能な領
域を算出し（ステップ４２）、シールド配線挿入処理
（ステップ４４）後、その領域の配線条件を設定する
（ステップ４５）。その配線条件に基づいてＩＰマクロ
内の自動配置配線を行い（ステップ４６）、シールド配
線のコンタクト処理を行い（ステップ４７）、通過配線
可能領域の情報と自動配置配線結果を含むＩＰマクロの
ライブラリを作成する（ステップ４８）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
の設計に用いられる物理配線を有する機能ブロック（Ｉ
Ｐマクロ）の作成方法と、それを用いるレイアウト方
法、及びそれらの方法を実行するプログラムを記録した
記録媒体に関するものである。

【０００２】近年、半導体集積回路装置（ＬＳＩ）は、
大規模化・高集積化が進められるとともに、その開発期
間の短縮が要求されている。その半導体集積回路装置の
レイアウト設計を効率化（時間短縮）するために、所定
の機能を提供する既存のブロック（機能ブロック：以
下、ＩＰマクロという）の有効利用が望まれている。

【０００３】

【従来の技術】従来、ＬＳＩの設計では、そのレイアウ
ト設計を効率化して設計時間を短縮するためにＩＰマク
ロが用いられている。ＩＰマクロは、ＭＰＵやメモリ等
のように所望の機能に応じて予め作成され、ライブラリ
ファイルに格納されている。また、ＩＰマクロは他社や
供給業者などから導入される。設計者は、ＬＳＩの仕様
に基づいて、その仕様を満足する複数種類のＩＰマクロ
を指定し、それ以外の論理回路を機能ブロックとして設
計する。これらを用いて配置・配線処理のプログラムを
実行することでＬＳＩのレイアウトデータを設計する。
これにより、ＬＳＩの開発期間を短くする。

【０００４】

【発明が解決しようとする課題】ところで、ＩＰマクロ
には、ハードウェア記述言語で記述されたマクロ（以
下、ソフトマクロという）、配置配線情報等を持つマク
ロ（以下、ハードマクロという）がある。

【０００５】ソフトマクロを利用した設計は、ハードマ
クロのように配置配線情報等を持たないため、レイアウ
トの自由度が高い利点がある。しかし、マクロを構成す
る複数のセルの配置やセル間の配線経路がハードマクロ
のそれと異なる（又はＬＳＩを設計する度に異なる）た
め、マクロ内の信号に対して遅延時間等の検証を実施し
なければならず、マクロの規模によって検証に時間がか
かることがある。更に、信号の遅延時間が大きくなる等
して仕様が満足できない場合、信号の遅延時間等をレイ
アウトにフィードバック、即ち遅延時間が大きい信号配
線の経路変更やセルの再配置を行わなければならない。
これらは、ＬＳＩの設計時間を長くする。

【０００６】一方、ハードマクロを利用した設計は、配
置配線情報を持つためマクロ外の配置配線を行えばよ
く、その設計時間がソフトマクロを利用する場合に比べ
て短い。更に、マクロ単体での信号遅延等が変化しない
ため、マクロ以外の部分に対して検証を行えばよく、検
証時間がソフトマクロの場合と比べて短い。

【０００７】しかし、ＩＰマクロの領域にチップレベル
の配線（ＩＰマクロとそれ以外、及びＩＰマクロ以外の
機能ブロック間を接続する配線）を通過させると、その
配線と平行するＩＰマクロ内の既存配線との間で発生す
るクロストークノイズによりＩＰマクロの信号遅延等の
特性変動や誤動作を生じる場合がある。そのため、チッ
プレベルのレイアウト後にＩＰマクロ内の配線を含めて
ＲＣ(Resistance Capacitance)抽出と特性検証を行わな
ければならず、設計時間が長くなる。

【０００８】ハードマクロを利用し、ＩＰマクロの特性
変動を抑えるために、そのＩＰマクロを迂回する形でチ
ップレベルの配線を形成する方法がある。しかし、この
方法では、チップレベルの配線においてタイミング的に
間に合わないケースが発生し、フロアプランからやり直
さなければならなくなって設計時間が長くなる。また、
迂回する配線によりチップサイズの増大等を招いてい
た。

【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は配置配線情報を持ち、特
性変動を抑えることのできるマクロの作成方法、それを
用いた半導体装置のレイアウト方法、それらの方法を実
施するプログラムを記録した記録媒体を提供することに
ある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＩＰマクロ内にチップレベルの配線が通
過可能な領域を算出し、その領域の配線条件を設定す
る。その配線条件に基づいてＩＰマクロ内の自動配置配
線を行い、通過配線可能領域の情報と自動配置配線結果
を含むＩＰマクロのライブラリを作成するようにした。
このため、チップレベルの配線を配線通過可能領域に通
すことで、ＩＰマクロ内の配線とチップレベルの配線と
のクロストークが抑えられる。

【００１１】また、本発明の他の態様では、配線通過領
域にシールド配線を挿入し、シールド配線の電源及びグ
ランドへのコンタクトを形成する。このシールド配線の
情報をライブラリに含めるようにした。このシールド配
線によりＩＰマクロ内の配線とチップレベルの配線との
クロストークが抑えられ、シールド付き配線を配線通過
可能領域に通す場合には予め登録されたシールド配線を
利用することで、容易にシールド配線の形成が行える。

【００１２】また、本発明では、ライブラリに登録され
た配置配線情報を持つＩＰマクロを含む複数のブロック
のフロアプランを作成し、ＩＰマクロの配線通過可能領
域の情報を参照して該ＩＰマクロ内を通過する配線の条
件を作成する。そしてその配線の条件に基づいてチップ
レベルの配置配線を行うようにした。このため、チップ
レベルの配線を配線条件に基づいて配線通過可能領域に
通すことで、ＩＰマクロ内の配線とチップレベルの配線
とのクロストークが抑えられる。

【００１３】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図１０に従って説明する。図２は、本発
明のＩＰマクロレイアウト処理及びチップレベルレイア
ウト処理を実施するためのコンピュータシステム１１の
概略構成図を示す。

【００１４】このコンピュータ１１は、一般的なＣＡＤ
（Computer Aided Design ）装置からなり、中央処理装
置（以下、ＣＰＵという）１２、メモリ１３、記憶装置
１４、表示装置１５、入力装置１６、及び、ドライブ装
置１７により構成され、それらはバス１８を介して相互
に接続されている。

【００１５】ＣＰＵ１２は、メモリ１３を利用してプロ
グラムを実行し、各種処理を実施する。メモリ１３に
は、各種処理を提供するために必要なプログラムとデー
タが格納され、メモリ１３としては、通常、キャッシュ
・メモリ、システム・メモリおよびディスプレイ・メモ
リを含む。

【００１６】表示装置１５は、レイアウト表示、パラメ
ータ入力画面等の表示に用いられ、これにはＣＲＴ，Ｌ
ＣＤ，ＰＤＰ等が用いられる。入力装置１６は、ユーザ
からの要求や指示，パラメータの入力に用いられ、これ
にはキーボードおよびマウス装置（図示せず）等が用い
られる。

【００１７】記憶装置１４は、通常、磁気ディスク装
置、光ディスク装置、光磁気ディスク装置を含む。この
記憶装置１４には、図１に示すステップ２１のＩＰマク
ロレイアウト処理とステップ２２のチップレベルレイア
ウト処理からなる半導体装置の設計処理のためのプログ
ラムデータとファイル３１〜３３が格納され、ＣＰＵ１
２は、入力装置１６による指示に応答してプログラム，
データをメモリ１３へ転送し、それを実行する。

【００１８】ＣＰＵ１２が実行するプログラムデータ
は、記録媒体１９にて提供される。ドライブ装置１７
は、記録媒体１９を駆動し、その記憶内容にアクセスす
る。ＣＰＵ１２は、ドライブ装置１７を介して記録媒体
１９からプログラムデータを読み出し、それを記憶装置
１４にインストールする。

【００１９】記録媒体１９としては、磁気テープ（M
T）、メモリカード、フロッピー（登録商標）ディス
ク、光ディスク（CD-ROM,DVD-ROM,… ）、光磁気ディス
ク（MO,MD,…）等、任意のコンピュータ読み取り可能な
記録媒体を使用することができる。この記録媒体１９
に、上述のプログラム，データを格納しておき、必要に
応じて、メモリ１３にロードして使用することもでき
る。

【００２０】尚、記録媒体１９には、通信媒体を介して
アップロード又はダウンロードされたプログラムデータ
を記録した媒体、ディスク装置を含む。更に、コンピュ
ータによって直接実行可能なプログラムを記録した記録
媒体だけでなく、いったん他の記録媒体（ハードディス
ク等）にインストールすることによって実行可能となる
ようなプログラムを記録した記録媒体や、暗号化された
り、圧縮されたりしたプログラムを記録した記録媒体も
含む。

【００２１】次に、ＩＰマクロを用いた半導体装置のレ
イアウト設計処理の流れを、図１に従って説明する。フ
ァイル３１はＩＰマクロ論理ライブラリであり、ハード
ウェア記述言語で記述されたＭＰＵ(microprossor unit
)やメモリ等の機能ブロック（コアともいう）であるＩ
Ｐマクロの論理情報が予め格納されている。

【００２２】ステップ２１はＩＰマクロレイアウト処理
（手段）であり、図３のサブステップ４１〜４８から構
成される。図２のＣＰＵ１２は、ファイル３１のＩＰマ
クロの論理情報を読み出し、フロアプラン及び配線処理
を実施する。

【００２３】この時、ＣＰＵ１２は、ＩＰマクロ内をＩ
Ｐマクロ外の配線（チップレベルの配線であり、以下、
マクロ外配線という）が通過可能な領域を自動的に設定
し、この領域をシールドするシールド配線を付加し、そ
のシールド配線を電源又はグランドに接続する端子（コ
ンタクタ）を形成する。更に、ＣＰＵ１２は、配線通過
可能領域の情報から、ＩＰマクロ内にクロストークノイ
ズ問題を発生させないセルの配置条件と配線条件を決定
し、ＩＰマクロの自動配置配線を行う。

【００２４】この様にして、ＣＰＵ１２は、配置配線情
報を付加したＩＰマクロデータを生成し、そのデータを
ファイル３２のＩＰマクロレイアウトライブラリに格納
する。

【００２５】ステップ２２はチップレベルレイアウト処
理（手段）であり、図４のサブステップ５１〜５５から
構成される。図２のＣＰＵ１２は、ＩＰマクロレイアウ
トライブラリに登録したＩＰマクロを利用し、半導体装
置のチップのレイアウト（フロアプラン及び配線処理）
を実施する。そして、ＣＰＵ１２は、半導体装置のレイ
アウトデータをファイル３３に格納する。

【００２６】この時、ＣＰＵ１２は、マクロ外配線をＩ
Ｐマクロ内の配線通過可能領域を通過させてレイアウト
する。これにより、マクロ外配線の配線長を短くして配
線遅延を抑える。また、マクロ外配線の回り込みを減ら
すことにより集積度を向上させ、半導体チップの面積増
大を抑える。この場合、ＩＰマクロ内の配線（以下、マ
クロ内配線という）は、上記のセル配置条件及び配線条
件を満たしているため、領域を通過するマクロ外配線と
の間でクロストークノイズの問題は発生しない。これに
より、ＩＰマクロの修正を必要としないため設計工数が
少なくなり、設計時間が短くなる。

【００２７】更に、ＣＰＵ１２は、システムクロック配
線等のシールドが必要な被シールド配線を配線通過可能
領域を通過させる場合に、ＩＰマクロに付加したシール
ド配線を利用する。即ち、ＣＰＵ１２は、被シールド配
線を配線通過可能領域内においてシールド配線に沿うよ
うに配置し、ＩＰマクロ外において形成したシールド配
線を領域内のシールド配線に接続する。このように、内
部に形成されたシールド配線が形成されたＩＰマクロを
用いることで、配線及び電源又はグランドへの接続の手
間を省き、複数の半導体装置の設計時間を短縮すること
ができる。

【００２８】次に、ＩＰマクロレイアウト処理の詳細を
図３に従って説明する。図３はＩＰマクロレイアウト処
理の詳細なフローチャートである。ステップ４１は配置
処理（手段）であり、図１のＣＰＵ１２は、フロアプラ
ンナを使用してＩＰマクロ内のフロアプランを実施し、
ＩＰマクロを構成するセル及びＩＰマクロの外部端子を
配置する。

【００２９】ステップ４２は配線通過可能領域の算出処
理（手段）であり、サブステップ４２ａ〜４２ｃを含
む。図２のＣＰＵ１２は、ＩＰマクロの形状，外部端子
の位置等に基づいてサブステップ４２ａ〜４２ｃのうち
の何れか一つを実行し、ＩＰマクロ内をマクロ外配線が
通過可能な領域の大きさを算出する。

【００３０】マクロ外配線は、Ｘ軸又はＹ軸方向に沿っ
て形成される。従って、ＣＰＵ１２は、図５に示すよう
にＩＰマクロ６１に対する配線通過可能領域として、Ｙ
軸方向に沿って配線を通過させる第１配線領域６２と、
Ｘ軸方向に沿って配線を通過させる第２配線領域６３を
設定する。そして、ＣＰＵ１２は、第１配線領域６２の
Ｘ軸方向の大きさ（幅）X1と、第２配線領域６３のＹ軸
方向の大きさ（幅）Y1をサブステップ４２ａ〜４２ｃの
うちの何れか一つにより算出する。

【００３１】ステップ４２ａは第１の算出処理（手段）
であり、ＣＰＵ１２は、ＩＰマクロのアスペクト比とサ
イズを基に、配線通過可能領域を算出する。ＩＰマクロ
のアスペクト比が大きいものほど、ＩＰマクロの長辺を
通過する配線が必要となる。このため、ＣＰＵ１２は、
図５に示すように、ＩＰマクロ６１のサイズ（XL，YL）
に基づいて、アスペクト比に比例したＸ，Ｙ軸の配線通
過可能領域のサイズ（X1，Y1）を以下の式から算出す
る。

【００３２】 X1＝XL＊XL／（XL＋YL）＊Fx Y1＝YL＊YL／（XL＋YL）＊Fy 但し、Fx，FyはＩＰマクロに占める通過配線可能領域の
割合を設定するための係数であり、その値は例えばＩＰ
マクロの論理規模（ゲート数）とサイズによって決定さ
れる。

【００３３】また、ＩＰマクロのサイズが、あまりに小
さいとＩＰマクロ上を通過する効果が薄れる。例えば、
図５に示すＩＰマクロ６１において、Ｙ軸方向のサイズ
YLが小さいと、それにより幅Y1が算出された第２配線領
域６３では、マクロ外配線がほとんど通過しない（通過
する本数が僅かである）。このため、ＣＰＵ１２は、製
造プロセスにより、ＩＰマクロの配線通過可能領域を設
定しないＩＰマクロの上限サイズを規定し、それに基づ
いて上記サイズ（X1，Y1）の少なくとも一方のみを算出
する。

【００３４】ステップ４２ｂは第２の算出処理（手段）
であり、図２のＣＰＵ１２は、ＩＰマクロの外部端子情
報を基に、配線通過可能領域を算出する。図６に示すよ
うに、ＩＰマクロ６４には、ステップ４１において複数
の外部端子６５が配置され、その外部端子６５に対して
マクロ外配線が接続される。このマクロ外配線は、主に
その端子が配置された辺に近いマクロや機能ブロックに
接続されるが、配置された辺に対向する側にあるマクロ
や機能ブロックに接続されるものもある。従って、ＣＰ
Ｕ１２は、ＩＰマクロの外部端子が辺により端子数の比
が１：ｎ（又はｎ：１、ｎは２以上の実数）の場合、端
子数の多い辺に対して反対側の辺に引き出し可能である
配線領域を、１辺の最大端子数の１／２以下の配線が通
過可能なだけ確保する。尚、図６において、破線はＹ軸
方向に沿って形成されるマクロ外配線、一点鎖線はＸ軸
方向に沿って形成されるマクロ外配線を示す。

【００３５】ステップ４２ｃは第３の算出処理（手段）
であり、図２のＣＰＵ１２は、ＩＰマクロが四角形以外
の場合、配線通過可能領域を形状から算出する。図７に
示すように、形状が多角形のＩＰマクロ６６の場合、Ｃ
ＰＵ１２は、ＩＰマクロ６６の重心Ｇ１を中心としてス
テップ４２ａの式により算出した幅X1，Y1を持つ第１及
び第２配線領域６７，６８を設定する。その後、ＣＰＵ
１２は、第１及び第２配線領域６７，６８が四角形にな
るように補正した幅X2，Y2を持つ第３及び第４配線領域
６７ａ，６８ａを配線通過可能領域とする。

【００３６】ステップ４３は領域設定処理（手段）であ
り、図２のＣＰＵ１２は、ステップ４２においてそのサ
イズを算出した配線通過可能領域の配線層と配線禁止領
域を設定する。例えば、図５に示すＩＰマクロ６１の場
合、ＣＰＵ１２は、テクノロジルールに設定された配線
層とその配線方向を参照し、上記の第１及び第２配線領
域６２，６３に対して通過配線方向から求まる配線層を
設定する。

【００３７】更に、ＣＰＵ１２は、配線通過可能領域に
ＩＰマクロ内のレイアウトのための配線（マクロ内配
線）を通さないように、その領域と同じ大きさを持つ配
線禁止領域を同一層に設定する。

【００３８】例えば、テクノロジルールに配線層として
第１〜第４層が設定されている場合、ＣＰＵ１２は、図
８に示すように、第１配線領域６２を第３層に設定し、
第２配線領域６３を第４層に設定する。更に、ＣＰＵ１
２は、第１配線領域６２と同じ大きさを持つ第３層の配
線禁止領域６９を設定し、第２配線領域６３と同じ大き
さを持つ第４層の配線禁止領域７０を設定する。尚、図
８では、第１及び第２禁止領域６９，７０を判りやすく
するために第１及び第２配線領域６２，６３とずらして
大きく表示してある。

【００３９】尚、使用するテクノロジルールにより、配
線通過可能領域の層数を変更しても良い。例えば、第１
領域を第１及び第３層に設定し、第２配線領域６３を第
２及び第４層に設定する。

【００４０】ステップ４４はシールド配線挿入処理（手
段）であり、図２のＣＰＵ１２は、シールド配線を配線
通過可能領域の経路に沿う形で同層に配線する。詳述す
ると、図９に示すように、ＣＰＵ１２は、ＩＰマクロ６
１の第１配線領域６２に対して、ＩＰマクロ６１の枠か
ら枠まで到達する（ＩＰマクロ６１を横切る）シールド
配線７１ａ，７１ｂを境界線上に形成する。更に、ＣＰ
Ｕ１２は、枠上、即ちＩＰマクロ６１の枠とシールド配
線７１ａ，７１ｂの交点に、それらシールド配線７１
ａ，７１ｂをグランド（又は電源）に接続する端子（ヴ
ィアホール：viahole）７２ａ，７２ｂ，７２ｃ，７２
ｄを発生させる。

【００４１】同様に、ＣＰＵ１２は、第２配線領域６３
に対してシールド配線７３ａ，７３ｂをその配線領域６
３の境界線上に形成し、それら配線７３ａ，７３ｂをグ
ランド（又は電源）に接続するための端子７４ａ，７４
ｂ，７４ｃ，７４ｄを発生させる。

【００４２】そして、ＣＰＵ１２は、これら端子７２ａ
〜７２ｄ，７４ａ〜７４ｄをその他のＩＰマクロ外部の
電源またはグランド端子と区別するため、マクロライブ
ラリでは、通常の電源及びグランド端子とは別の属性を
設定する。後述するチップレベルレイアウト処理におい
て、ＣＰＵ１２は、この属性を判断し、チップレベルの
ＩＰマクロ上通過配線を制御する。

【００４３】尚、図９では、シールド配線７１ａ，７１
ｂ，７３ａ，７３ｂ及び端子７２ａ〜７２ｄ，７４ａ〜
７４ｄを判りやすくするために大きく表示してあるが、
実際にはテクノロジルールに基づく配線幅、端子サイズ
を持つ。

【００４４】ステップ４５は配線条件算出処理（手段）
であり、図２のＣＰＵ１２は、配線通過可能領域の上下
層は、配線方向を必ず配線通過方向と反対（直交）の方
向にのみ配線可能とする条件を配線プログラムの制御情
報に追加する。これは、ＩＰマクロ上の通過する配線と
ＩＰマクロ内の配線とのクロストークを回避するためで
ある。

【００４５】ステップ４６は配置配線処理（手段）であ
り、ＣＰＵ１２は、従来の手法で、ＩＰマクロ内の配置
・配線処理を行う。即ち、ＣＰＵ１２は、ＩＰマクロを
構成するセルを配置し、そのセル間及びセル−外部端子
間の配線を行う。

【００４６】ステップ４７はシールド配線のコンタクト
処理（手段）であり、図２のＣＰＵ１２は、ＩＰマクロ
内の電源配線を形成し、それとシールド配線を接続す
る。電源配線には、ＩＰマクロの周囲に沿って形成する
リング状の配線（リング配線）、セル列に沿って形成す
る電源配線（レール配線）、電源配線をメッシュ状にす
るための配線（ストライプ配線）がある。ＣＰＵ１２
は、これらとシールド配線又は端子との間に配線，端子
を形成する。

【００４７】図１０は、ＩＰマクロのレイアウト情報の
構造を示す。このレイアウト情報８１は、ヘッダ情報８
２とフィードスルー情報８３、サイズ等を含む。ヘッダ
情報８２には、マクロ作成のバージョン番号(version)
、作成日付(date)、テクノロジルール(technology)、
ユニット(units) 等の情報が格納される。フィードスル
ー情報８３はＩＰマクロを通過するマクロ外配線に関連
する情報であり、配線禁止のエリア、配線禁止レイヤ
ー、シールド配線の座標、シールド配線の幅、上下層の
配線方向の情報が格納される。

【００４８】ステップ４８はライブラリ作成処理（手
段）であり、ＣＰＵ１２は、レイアウトが完了したＩＰ
マクロを、次の２通りの方法によってライブラリ（ファ
イル３２）に登録する。

【００４９】（１）配線通過可能領域のみを配線通過可
能として定義し、併せて、配線方向の属性を設定する。
その他の部分は、配線禁止として定義する。 （２）配線通過可能領域の部分において、ＩＰマクロ内
の信号配線に対して、上下・左右・斜めの隣接関係（プ
ロセス条件ルールによって、隣接条件の範囲を指定す
る）にある配線トラックを直交可能配線禁止領域として
設定し、その他の領域を配線通過可能とする機能も有す
る。直交配線禁止領域は、その領域内でマクロ内配線と
平行してマクロ外配線をレイアウトすることは禁止し、
マクロ内配線と直交方向にマクロ外配線をレイアウトす
ることを許容する領域である。

【００５０】図１１は、ライブラリに登録されたＩＰマ
クロの配置配線情報の構造を示す。このレイアウト情報
（データ）９１は、ヘッダ情報９２、マクロ名９３、基
準点９４、サイズ９５、フィードスルー情報９６、ピン
情報９７、配線禁止のエリア９８、直交配線禁止のエリ
ア９９の領域を持つ。

【００５１】ヘッダ情報９２は、マクロ作成のバージョ
ン番号(version) 、作成日付(date)、テクノロジルール
(technology)、ユニット(units) 等の情報から構成さ
れ、マクロ名９３はこのＩＰマクロを呼び出すため名前
である。基準点９４はＩＰマクロを配置するときに基準
とする座標値であり、サイズ９５はＩＰマクロの外形サ
イズである。

【００５２】フィードスルー情報９６はマクロ外配線を
通過させるための情報であり、配線レイヤー、配線方
向、エリアサイズ、シールド配線の座標値、シールド配
線の幅の情報を持つ。そして、このフィードスルー情報
９６は、ＩＰマクロに設定された配線通過可能領域毎に
設けられる。例えば、図５のＩＰマクロ６１の場合、第
１及び第２配線領域６２，６３それぞれに対してフィー
ドスルー情報９６が作成される。

【００５３】ピン情報９７はＩＰマクロの外部端子の情
報であり、ピン名、配線を接続する方向、レイヤー、サ
イズの情報を持つ。配線禁止のエリア９８は上記（１）
にて定義された配線禁止の領域の情報であり、直交配線
禁止のエリア９９は上記（２）にて定義された領域の情
報である。

【００５４】そして、このようにライブラリに登録した
配線配置情報を持つＩＰマクロに対して、ＣＰＵ１２は
ＩＰマクロ内のＲＣ抽出とタイミングモデル作成を行
い、その結果を論理ライブラリに格納する。

【００５５】次に、チップレベルレイアウト処理の詳細
を説明する。図４はチップレベルレイアウト処理のフロ
ーチャートであり、ステップ５１〜５５はステップ２２
のサブステップである。

【００５６】ステップ５１はフロアプラン処理（手段）
及びマクロ配置条件決定処理（手段）であり、図２のＣ
ＰＵ１２は、フロアプランナを使用し、チップレベルの
フロアプランを実施する。この時、ＣＰＵ１２は、ＩＰ
マクロの配線通過可能領域を効率よく使用するためのＩ
Ｐマクロの位置、回転条件を決定する。

【００５７】図１２はチップレベルのフロアプラン図で
ある。図２のＣＰＵ１２は、チップ１０１上に、その周
囲に沿って複数のパッド１０２を配置し、それの内側に
複数の機能ブロック（マクロ）１０３〜１１０とＩＰマ
クロ６１を配置する。

【００５８】ステップ５２は配線条件作成処理（手段）
であり、図２のＣＰＵ１２は、ＩＰマクロ内を通過する
配線に対する条件設定として、ＩＰマクロのライブラリ
から通過可能領域とその領域での配線方向をチップレベ
ルの配線プログラムに制御情報として追加する。また、
詳細配線モードでは、通過配線領域に設定された直交配
線禁止情報を制御情報として追加する。直交配線禁止情
報は、ＩＰマクロが回転して配置された場合等におい
て、ＩＰマクロ内の配線とマクロ内を通過するチップレ
ベルの配線が上下層に平行して配線しないための禁止情
報として使用する。

【００５９】ステップ５３は配置配線処理（手段）であ
り、図２のＣＰＵ１２は、上記ステップにて追加された
制御情報に基づいて配線プログラムを実行し、チップレ
ベルの配置・配線処理を行う。例えば、図１２に示すブ
ロック１０４のセル１０４ａとブロック１０９のセル１
０９ａとを接続する配線を形成する場合、ＩＰマクロ６
１の第１配線領域６２を使用して、第３配線層に配線Ｌ
１０１を形成する。また、ブロック１０６のセル１０６
ａとパッド１０２ａを接続する配線を形成する場合、Ｃ
ＰＵ１２は、ＩＰマクロ６１の第２配線領域６３を使用
して、第４配線層に配線Ｌ１０２を形成する。これら配
線Ｌ１０１，Ｌ１０２は、ＩＰマクロ６１を迂回しない
ため配線長が短くなり、配線遅延が迂回する場合に比べ
て小さい。

【００６０】尚、配線Ｌ１０１は第３配線層に形成する
３つの配線（破線で示す）から構成される。また、配線
Ｌ１０２は、第３配線層に形成する２つの配線と第４配
線層に形成する１つの配線（一点鎖線で示す）とそれら
を接続する端子（記号×で示す）から構成される。

【００６１】このステップ５３において、ＩＰマクロに
通過可能領域が多数層設定されている場合であって、複
数の通過配線（マクロ外配線）を同一方向に沿って異な
る配線層に形成する場合、ＣＰＵ１２は、クロストーク
を回避するため上下で同じ配線トラック（同一座標値を
持つ配線トラック）を使用せず、別の配線トラック（Ｘ
座標又はＹ座標が互いに異なる複数の配線トラック）を
使用する。

【００６２】同様に、太幅配線を引く場合、ＣＰＵ１２
は、クロストークを回避するため、その配線幅に基づい
て、上下各層の配線が重ならないように使用する配線ト
ラックをずらせる。

【００６３】また、チップレベルのクリティカルネット
をＩＰマクロ内に同一方向、同一層で通過配線として引
く場合、ＣＰＵ１２は、クロストークを回避するため十
分な隣接スペースを確保するか、電源またはグランドを
使ったシールド配線を配線間に挿入する。

【００６４】ステップ５４はシールド配線の配線処理
（手段）であり、図２のＣＰＵ１２は、ＩＰマクロ内に
チップレベルのシールド付き配線を引く。この場合は、
ＣＰＵ１２は、ＩＰマクロに挿入したシールド用の電源
又はグランド端子属性をライブラリで認識し、ＩＰマク
ロ内では既に引かれているシールド配線を使用してシー
ルド配線を行う。

【００６５】例えば、図１２に示すように、機能ブロッ
ク１０３のセル１０３ａと機能ブロック１０９のセル１
０９ｂとを接続するシールド付き配線を引く場合、ＣＰ
Ｕ１２は、両セル１０３ａ，１０９ｂを接続する配線Ｌ
１０３（破線及び一点鎖線で示す）をＩＰマクロ６１の
シールド配線７１ａに沿って第１配線領域６２内に形成
する。次に、ＣＰＵ１２は、配線Ｌ１０３を囲むように
２点鎖線で示すシールド配線Ｌ１０４を形成し、そのシ
ールド配線Ｌ１０４をシールド配線７１ａ両端の端子７
２ａ，７２ｂに接続する。

【００６６】尚、図１２では、シールドを行う配線Ｌ１
０３を単純に囲うようにシールド配線Ｌ１０４を表示し
てあるが、実際には、配線Ｌ１０３が複数の層に形成さ
れた配線を端子で接続して形成されているため、配線Ｌ
１０３を構成する各層の配線のそれぞれを囲むようにシ
ールド配線Ｌ１０４が形成され、そのシールド配線Ｌ１
０４を構成する全ての配線がグランド（又は電源）と接
続される。

【００６７】ステップ５５はＲＣ抽出処理（手段）及び
レイアウト検証処理（手段）であり、図２のＣＰＵ１２
は、レイアウトが完了したＬＳＩのレイアウトデータか
ら、チップレベルのＲＣ抽出とタイミングモデル作成を
行う。そして、ＣＰＵ１２は、作成したタイミングモデ
ルに基づいて、レイアウトしたＬＳＩの各信号のタイミ
ングが仕様を満足しているか否かの検証を行う。

【００６８】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）ＩＰマクロ内にチップレベルの配線が通過可能な
領域を算出し、その領域の配線条件を設定する。その配
線条件に基づいてＩＰマクロ内の自動配置配線を行い、
通過配線可能領域の情報と自動配置配線結果を含むＩＰ
マクロのライブラリを作成する。そのライブラリに登録
された配置配線情報を持つＩＰマクロを含む複数のブロ
ックのフロアプランを作成し、ＩＰマクロの配線通過可
能領域の情報を参照して該ＩＰマクロ内を通過する配線
の条件を作成する。そしてその配線の条件に基づいてチ
ップレベルの配置配線を行うようにした。その結果、チ
ップレベルの配線を配線通過可能領域に通すことで、Ｉ
Ｐマクロ内の配線とチップレベルの配線とのクロストー
クを抑えることができる。

【００６９】（２）配線通過領域にシールド配線を挿入
し、シールド配線の電源及びグランドへのコンタクトを
形成する。このシールド配線の情報をライブラリに含め
るようにした。この結果、シールド配線によりＩＰマク
ロ内の配線とチップレベルの配線とのクロストークが抑
えることができる。そして、シールド付き配線を配線通
過可能領域に通す場合には予め登録されたシールド配線
を利用することで、シールド配線の形成を容易に行うこ
とができる。

【００７０】尚、前記実施形態は、以下の態様に変更し
てもよい。上記実施形態のステップ２１，２２（図１参
照）は、それぞれ別のコンピュータシステムにて実施さ
れてもよい。即ち、直接的に、又はネットワーク等を介
して間接的に接続された複数のコンピュータシステムに
おいて、ステップ２１のプログラムを実行する１つのコ
ンピュータシステムにて作成したファイル３２を転送す
る又は共有領域に作成するなどして、ステップ２２のプ
ログラムを実行する他の複数のコンピュータにて参照す
る。

【００７１】上記実施形態において、マクロレイアウト
のステップ４１，４６、チップレベルレイアウトのステ
ップ５１，５５は従来の方法で行うことが可能であるた
め、既存のプログラムモジュールを利用することができ
る。従って、これらのステップでは、既存のプログラム
モジュールを呼び出す命令（プログラムコード）が記述
されたプログラムデータを記録媒体１９等により提供す
ればよい。

【００７２】上記実施形態ではＣＡＤ装置からなるコン
ピュータシステムにより上記各ステップを実施するよう
にしたが、各ステップをそれぞれ手段とする機能を持つ
ハードウェア（回路ブロック）により実施するようにし
てもよい。

【００７３】以上の様々な実施の形態をまとめると、以
下のようになる。 （付記１） 配置配線情報を持つＩＰマクロを作成する
マクロ作成方法であって、ＩＰマクロ内にチップレベル
の配線が通過可能な領域を算出するステップと、前記配
線通過可能領域の配線条件を設定するステップと、前記
配線条件に基づいて前記ＩＰマクロ内の自動配置配線を
行うステップと、前記通過配線可能領域の情報と前記自
動配置配線結果を含むＩＰマクロのライブラリを作成す
るステップと、を備えたことを特徴とするマクロ作成方
法。 （付記２） 前記配線通過領域にシールド配線を挿入す
るステップと、前記シールド配線の電源及びグランドへ
のコンタクトを形成するステップと、を備え、前記ライ
ブラリを作成するステップでは、該ライブラリに前記シ
ールド配線の情報を含めるようにしたことを特徴とする
付記１記載のマクロ作成方法。 （付記３） 前記領域を算出するステップにおいて、通
過可能な領域をＩＰマクロのサイズ／形状から求めるこ
とを特徴とする付記１又は２記載のマクロ作成方法。 （付記４） 前記領域を算出するステップにおいて、前
記ＩＰマクロのアスペクト比とサイズを基に前記配線通
過可能領域を算出するステップと、前記ＩＰマクロの外
部端子情報を基に前記配線通過可能領域を算出するステ
ップと、前記ＩＰマクロの外形が四角形以外の場合に該
ＩＰマクロの重心を中心として配線通過可能領域を設定
し、該配線通過可能領域を四角形に補正するステップ
と、のうちの何れか一つにより前記サイズを算出するこ
とを特徴とする付記１又は２記載のマクロ作成方法。 （付記５） 前記配線条件を設定するステップにおい
て、配線通過領域の位置、レイヤー、配線方向を基に配
線通過領域の上下層に対する配線条件を決定することを
特徴とする付記１又は２記載のマクロ作成方法。 （付記６） 前記ライブラリを作成するステップにおい
て、前記配線通過可能領域のみを配線通過可能として定
義するとともに、配線方向の属性を設定し、その他の部
分は配線禁止として定義するステップと、前記配線通過
可能領域の上下層に存在する配線情報をチップレベルの
配線プログラムで参照するための直交方向に配線可能な
配線禁止情報として定義するステップと、の何れか一方
を実施することを特徴とする付記１又は２記載のマクロ
作成方法。 （付記７） 付記１〜６のうちの何れか一項に記載の方
法により作成された配置配線情報を持つＩＰマクロが登
録されたライブラリを利用する半導体装置のレイアウト
方法であって、前記ＩＰマクロを含む複数のブロックの
フロアプランを作成するステップと、前記ＩＰマクロの
配線通過可能領域の情報を参照して該ＩＰマクロ内を通
過する配線の条件を作成するステップと、前記配線条件
に基づいてチップレベルの配置配線を行うステップと、
を備えたことを特徴とするレイアウト方法。 （付記８） 付記２〜６のうちの何れか一項に記載の方
法により作成された配置配線情報を持つＩＰマクロが登
録されたライブラリを利用する半導体装置のレイアウト
方法であって、前記ＩＰマクロを含む複数のブロックの
フロアプランを作成するステップと、前記ＩＰマクロ内
を通過する配線の条件を作成するステップと、前記配線
条件に基づいてチップレベルの配置配線を行い、前記Ｉ
Ｐマクロ内をシールド付き配線を通過させる場合には、
前記ＩＰマクロに形成したシールド配線を利用してシー
ルド配線を通過させるステップと、を備えたことを特徴
とするレイアウト方法。 （付記９） 付記２〜６のうちの何れか一項に記載の方
法により作成されたＩＰマクロを備えた半導体装置。 （付記１０） 配置配線情報を持つＩＰマクロを作成す
るマクロ作成方法を実行するプログラムを記録したコン
ピュータ読み取り可能か記録媒体であって、前記プログ
ラムは、ＩＰマクロ内にチップレベルの配線が通過可能
な領域を算出するステップと、前記配線通過可能領域の
配線条件を設定するステップと、前記配線条件に基づい
て前記ＩＰマクロ内の自動配置配線を行うステップと、
前記通過配線可能領域の情報と前記自動配置配線結果を
含むＩＰマクロのライブラリを作成するステップと、を
備えたことを特徴とする記録媒体。 （付記１１） 前記配線通過領域にシールド配線を挿入
するステップと、前記シールド配線の電源及びグランド
へのコンタクトを形成するステップと、を備え、前記ラ
イブラリを作成するステップでは、該ライブラリに前記
シールド配線の情報を含めるようにしたことを特徴とす
る付記１０記載の記録媒体。 （付記１２） 付記１〜６のうちの何れか一項に記載の
方法により作成された配置配線情報を持つＩＰマクロが
登録されたライブラリを利用する半導体装置のレイアウ
ト方法を実行するプログラムを記録したコンピュータ読
み取り可能か記録媒体であって、前記プログラムは、前
記ＩＰマクロを含む複数のブロックのフロアプランを作
成するステップと、前記ＩＰマクロの配線通過可能領域
の情報を参照して該ＩＰマクロ内を通過する配線の条件
を作成するステップと、前記配線条件に基づいてチップ
レベルの配置配線を行うステップと、を備えたことを特
徴とする記録媒体。 （付記１３） 付記２〜６のうちの何れか一項に記載の
方法により作成された配置配線情報を持つＩＰマクロが
登録されたライブラリを利用する半導体装置のレイアウ
ト方法を実行するプログラムを記録したコンピュータ読
み取り可能か記録媒体であって、前記プログラムは、前
記ＩＰマクロを含む複数のブロックのフロアプランを作
成するステップと、前記ＩＰマクロ内を通過する配線の
条件を作成するステップと、前記配線条件に基づいてチ
ップレベルの配置配線を行い、前記ＩＰマクロ内をシー
ルド付き配線を通過させる場合には、前記ＩＰマクロに
形成したシールド配線を利用してシールド配線を通過さ
せるステップと、を備えたことを特徴とする記録媒体。

【００７４】

【発明の効果】以上詳述したように、本発明によれば、
配置配線情報を持ち、特性変動を抑えることのできるマ
クロの作成方法、それを用いた半導体装置のレイアウト
方法、それらの方法を実施するプログラムを記録した記
録媒体を提供することができる。

【図面の簡単な説明】

【図１】 ＬＳＩのレイアウト設計処理のフローチャー
トである。

【図２】 レイアウト装置の概略構成図である。

【図３】 ＩＰマクロレイアウト処理のフローチャート
である。

【図４】 チップレベルレイアウト処理のフローチャー
トである。

【図５】 第１の算出処理による配線通過可能領域算出
の説明図である。

【図６】 第２の算出処理による配線通過可能領域算出
の説明図である。

【図７】 第３の算出処理による配線通過可能領域算出
の説明図である。

【図８】 領域設定処理の説明図である。

【図９】 シールド配線挿入処理の説明図である。

【図１０】 ＩＰマクロのレイアウト情報の構造を示す
説明図である。

【図１１】 ＩＰマクロのライブラリ情報の構造を示す
説明図である。

【図１２】 チップレベルのフロアプラン図である。

【符号の説明】

１１ コンピュータシステム ２１ ＩＰマクロレイアウト処理 ２２ チップレベルレイアウト処理 ４２ 配線通過可能領域算出処理 ４３ 領域設定処理 ４４ シールド配線挿入処理 ４５ 配線条件算出処理 ４６ 配置配線処理 ４７ シールド配線のコンタクト処理 ４８ ライブラリ作成処理 ５１ フロアプラン処理 ５２ 配線条件作成処理 ５３ 配置配線処理 ５４ シールド配線の配線処理

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/82 Ｃ 21/822 27/04 Ｄ (72)発明者 伊藤 文彦 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B046 AA08 BA05 BA06 KA06 5F038 CA03 CA17 CD05 EZ09 EZ20 5F064 EE03 EE14 EE46 HH06 HH08 HH12

Claims (5)

【特許請求の範囲】
1. 【請求項１】 配置配線情報を持つＩＰマクロを作成す
   るマクロ作成方法であって、 ＩＰマクロ内にチップレベルの配線が通過可能な領域を
   算出するステップと、 前記配線通過可能領域の配線条件を設定するステップ
   と、 前記配線条件に基づいて前記ＩＰマクロ内の自動配置配
   線を行うステップと、 前記通過配線可能領域の情報と前記自動配置配線結果を
   含むＩＰマクロのライブラリを作成するステップと、を
   備えたことを特徴とするマクロ作成方法。
2. 【請求項２】 前記配線通過領域にシールド配線を挿入
   するステップと、 前記シールド配線の電源及びグランドへのコンタクトを
   形成するステップと、を備え、 前記ライブラリを作成するステップでは、該ライブラリ
   に前記シールド配線の情報を含めるようにしたことを特
   徴とする請求項１記載のマクロ作成方法。
3. 【請求項３】 請求項１又は２の方法により作成された
   配置配線情報を持つＩＰマクロが登録されたライブラリ
   を利用する半導体装置のレイアウト方法であって、 前記ＩＰマクロを含む複数のブロックのフロアプランを
   作成するステップと、 前記ＩＰマクロの配線通過可能領域の情報を参照して該
   ＩＰマクロ内を通過する配線の条件を作成するステップ
   と、 前記配線条件に基づいてチップレベルの配置配線を行う
   ステップと、を備えたことを特徴とするレイアウト方
   法。
4. 【請求項４】 請求項１又は２の方法により作成された
   ＩＰマクロを備えた半導体装置。
5. 【請求項５】 配置配線情報を持つＩＰマクロを作成す
   るマクロ作成方法を実行するプログラムを記録したコン
   ピュータ読み取り可能か記録媒体であって、 前記プログラムは、 ＩＰマクロ内にチップレベルの配線が通過可能な領域を
   算出するステップと、 前記配線通過可能領域の配線条件を設定するステップ
   と、 前記配線条件に基づいて前記ＩＰマクロ内の自動配置配
   線を行うステップと、 前記通過配線可能領域の情報と前記自動配置配線結果を
   含むＩＰマクロのライブラリを作成するステップと、を
   備えたことを特徴とする記録媒体。