JP4274814B2 - 半導体集積回路の設計方法、設計装置、セルライブラリのデータ構造および自動レイアウトプログラム - Google Patents
半導体集積回路の設計方法、設計装置、セルライブラリのデータ構造および自動レイアウトプログラム Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、スタンダードセルを用いた自動配置による、異なる設計基準が適用される複数種類のトランジスタを同一チップ上に集積する半導体集積回路の設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムに関する。
【０００２】
【従来の技術】
近年、設計のレイアウト設計の効率化のためスタンダードセルを用いた自動配置、自動配線が行われている。（例えば、特許文献１参照。）スタンダードセルを用いた自動配置による設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムにおいては、異なる設計基準が適用される複数の種類のトランジスタを同一チップ上に集積する場合、次のような方法が取られていた。
図１３のフローを用いて、従来手法を用いたときの異なる設計基準が適用される複数の種類のトランジスタを同一チップ上に集積する設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムについて説明する。
【０００３】
まず、高速で動作しなければならないタイミングクリティカルな回路部分を高速タイプのセルを用いて設計しようとした場合、全体のネットリスト１３０１に対して、タイミングクリティカルな部分と、その他の部分にモジュールを分割する。（ステップ１３０２）ここで、高速タイプのセルとは、その他のセルとレイアウト上の違いはないが、その他のセルとは拡散工程でのドーズ量が異なるセルのことを言う。以降、高速タイプのセルを高速セル、その他のセルを低リークセルと呼ぶことにする。さらに、高速セルの含まれるライブラリを高速セルライブラリ１３０５、低リークセルの含まれるライブラリを低リークライブラリ１３１０と定義する。分割されたタイミングクリティカルモジュール１３０３はフロアプランデータ１３０４および高速セルライブラリ１３０５を用いて、一般的な配置工程を実施し（ステップ１３０６）、タイミングクリティカルモジュールライブラリ１３０７として設計される。モジュール分割１３０２で残ったトップモジュール１３０８はフロアプランデータ１３０９および低リークセルライブラリ１３１０を用いて、配置工程が実施され（ステップ１３１１）、１チップのレイアウトデータ１３１２が作成される。こうした設計フローでは図１４に示すような配置の１チップレイアウトデータを得ることができる。
【０００４】
【特許文献１】
特開平８−８７５３３公報
【０００５】
【発明が解決しようとする課題】
ところで、高速セルマクロのようなタイミングクリティカルな回路と、その他の回路との間には、拡散工程上一定の距離をおいて形成する必要がある。これは、高速セルマクロのような回路とその他の回路とでは、レイアウト上の違いはないものの、先に述べたように、拡散領域のイオン注入のドーズ量が異なるのでマスクを使い分ける必要があり、目合わせのためのマージンが必要だからである。
【０００６】
このため、前述の従来手法では、階層的に設計されるマクロの外形は矩形の組み合わせで構成される一つの塊となってしまい、かつ、トップレベルでの配置においては残りの回路部分の配置品質を上げるため、タイミングクリティカルな回路（図１３での高速セルマクロ）がチップや他のマクロの周辺に配置される場合が多くなる。しかし、タイミングクリティカルな回路をチップや他のマクロの周辺に配置したのでは無駄な信号の往復が発生するために、性能向上を見込めなくなり、高速なセルライブラリで設計する意義を見出せないことが多い。
【０００７】
このように従来の設計手法では、異なる設計基準が適用される複数のトランジスタを用いたライブラリを混在させて設計する場合には、無駄な信号の往復のため、配線長が延びるなどの無駄が生じるために最適な性能の向上を得ることができない。前述の従来例においては、高速セルと低リークセルが別々の塊として自動レイアウトされていたことに対して、本発明は、複数の種類のトランジスタセル、たとえば高速セルと低リークセルとが混在した自動レイアウトを可能とするセルライブラリの作成方法および配置方法を用いた半導体集積回路の設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムを提供するものである。
【０００８】
【課題を解決するための手段】
本願の半導体集積回路の設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムにおいては、２種類以上のセルライブラリをを有する半導体集積回路の設計方法において、少なくとも１種類のセル境界枠の拡大処理工程を行った後に、配置を行うことを特徴としており、特に、前記拡大処理を行うセルが高速セルであることを特徴としている。このようにすることにより、高速セルが低リークセルに囲まれた形の混在したレイアウトに配置され、かつ、高速セルと低リークセルとの間に、拡散工程上必要な一定の間隔を確保することができる。
【０００９】
また、本願の半導体集積回路の設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムにおいては、トランジスタの種別を論理属性として論理ライブラリに格納し、前記属性に対応した複数のセル境界枠を物理ライブラリとして格納することを特徴とし、さらに、第１のセル境界と、第２のセル境界とを有する複数のセルを有し、前記セルが同一属性であるときには、第１のセル境界の重なりを許可しつつ、第２のセル境界の重なりを除く処理を行い、前記セルが異属性であるときには、第１のセル境界の重なりを取り除く配置工程を備えることを特徴としている。このことにより、低リークセルと高速セルとの間に拡散工程上必要な間隔が確保された上で、高速セルが低リークセルに囲まれた混在したレイアウトの配置とし、かつ、高速セル同士も隣接した配置とすることができる。
【００１０】
さらに、本願の半導体集積回路の設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムにおいては、前記セルが同一属性であり、かつ、横方向に接することなく所定の間隔以下となる際に、フィルセルを用いることを特徴としている。このことにより、高速セルが低リークセルに囲まれた混在したレイアウトの配置となり、かつ、高速セル同士も隣接した配置を確保した上で、設計ルール違反を訂正することができる。
【００１１】
【発明の実施の形態】
（第１の実施例）
図１を用いて本願の第１の実施例について説明する。第一の高速セルライブラリ１０１および低リークセルライブラリ１０４には単一のセル境界をもつセルのみ存在する。すなわち、図２を参照してセルの構造を説明すると、電源端子２０１、グランド端子２０２０および信号端子２０３を囲む第１のセル境界２０５をもつセルのみ存在する。ここで、ウェル２０４は、隣接するセルとの接続を考慮し、第１のセル境界２０５をはみ出す形で破線に示すような形に形成される。第１の高速セルライブラリ１０１に対しては、セル枠拡大処理工程１０２を行って、図２の第２のセル境界２０６を設け、第２の高速セルライブラリ１０３を形成する。このセル枠拡大処理工程１０２では、矩形のセルの４方向各々に、一定寸法を拡大する。この一定寸法とは、種類の異なるトランジスタのセルを作り分ける際に、拡散工程などで必要になるマスクのマージンを十分確保できる寸法のことである。
次に、第２の高速セルライブラリ１０３、低リークセルライブリラリ１０４、前記ライブラリを用いて記述された接続記述ネットリスト１０５、回路の動作タイミングを規定するタイミング制約１０６および配置可能領域を示すフロアプラン１０７を用いて、配置工程１０８を行い、最終的に１チップレイアウトデータ１０９を得る。配置工程１０８の詳しいフローチャートを図３に示す。まず、配置工程の概略配置３０１を行う。次に、第２の高速セルライブラリ１０３および低リークセルライブラリ１０４に含まれるセルの最外郭のセル境界、すなわち低リークセルにおいては第１のセル境界、高速セルにおいては第２のセル境界が重なっているかどうかを判断する。（ステップ３０２）ここで、重なっているセル境界が無ければ要求タイミングを満たしているかの確認工程３０５に進む。重なっているセル境界が存在した場合には、最外郭のセル境界が重ならなくて、かつ、近隣の配置可能位置に移動する（ステップ３０３）。次に、これらの判断を全てのセルについてチェックしたかを判断する（ステップ３０４）。ステップ３０２および３０３を、全てのセルについて判断した場合には要求タイミングを満たしているかの確認工程３０５に進む。ここでいう、要求タイミングの確認とは、配置の段階で配線長を推測してタイミングを計算することをいう。このようなタイミングの計算は、配置後に行う自動配線工程は処理時間が長いため、自動配線工程まで終えてからタイミングの計算を行うと、フィードバックに多くの時間がかかるので、設計の初期の段階の配置工程でタイミングを考慮するために行う。全てのセルについて判断していない場合には、最外郭のセル境界がかさなっているかどうかを判断するステップ（ステップ３０２）に戻る。以上のステップが終了したら、システムの要求タイミングを満たしているかどうか判断し（ステップ３０５）、満たしていない場合は、タイミング最適化３０６を行った後、概略配置３０１の直後に戻り、要求タイミングを満たしている場合には配置工程を終了する。
【００１２】
以上のフローを経て得られた１チップレイアウトデータの配置図を図４に示す。図４において、低リークセル境界４０２は、低リークセルにおける第１のセル境界であり、高速セル境界４０４は、高速セルにおける第２のセル境界を示している。図４から、明らかなように、高速セルが、低リークセルに囲まれた形の混在したレイアウトに配置されており、かつ、高速セルと低リークセルとの間には、拡散工程上必要な一定の間隔が確保されていることがわかる。
（第２の実施例）
第１の実施例において、すべての高速セルに対して第２のセル境界を設け、これを最外郭のセル境界としているので、高速セル同士にも一定の間隔が確保されるが、本来であれば高速セル同士は隣接配置が可能である。このことを実現することにより、次の第２の実施例では、より好適なチップレイアウトの配置を行うことができる。
【００１３】
図５は本願の第２の実施例のフロー図である。図５を参照すると本実施例は物理ライブラリ５０１と、論理ライブラリ５０２と、前記ライブラリを用いて記述された接続記述ネットリスト５０３と、配置可能領域を示すフロアプラン５０４と、回路の動作タイミングを規定するタイミング制約５０５を入力とし、概略配置工程５０６と、詳細配置工程５０７と、タイミング判定工程５０８と、タイミング最適化工程５０９を備える。図６に示すように、物理ライブラリ５０１は信号端子などの物理形状のほかに、セル同士の重なりを制御するセル境界を備え、論理ライブラリ５０２にはセルの動作の記述のほかにトランジスタの種類を区別する属性情報をもつ。接続記述ネットリスト５０３を構成する各セルはタイミング制約５０５から得られるタイミング情報とフロアプラン５０４から得られる混雑度を考慮しながら概略配置工程５０６において概略の配置を得る。その後、詳細配置工程５０７において、セルの重なりを取り除きながら、最終的な１チップレイアウトデータ５１０を得る。前記詳細配置工程５０７における重なり判定において、異属性のセルの隣接に関しては同一属性のセルの隣接と異なる基準で重なり判定をおこない、異属性セル間で必要な設計ルールを満たすようセル間隔を確保する。詳細配置５０７完了後にタイミング判定工程５０８で要求タイミングを満たしているかを確認し、満たしていない場合はタイミング最適化工程５０９においてセルの移動や変換によりタイミング改善をおこない、概略配置５０６および詳細配置５０７を繰り返す。
【００１４】
次に図６から図１０をもちいて、本願の第２の実施例の動作についてさらに詳細に説明する。図６において、論理ライブラリ６０１には、セルの論理的な属性であるファンクション、タイミング、パワーの情報が格納されるとともに、トランジスタの種別を示すセル属性を格納する。このセル属性には、高速セルタイプや低リークセルタイプなどの情報が含まれ、同一論理・物理構造であっても異なる種別のセルを区別するために用いられる。
【００１５】
物理ライブラリ６０２にはセルに含まれる端子図形などの物理情報が格納される。その他に物理ライブラリ６０１に格納されたセルには、第１の実施例で、高速セルに対して行ったセル枠の拡大が、全てのセルについて行われており、物理ライブラリ６０１に格納された全てのセルは、第１のセル境界と第２のセル境界を有する。ここで、第１のセル境界は、同一属性セルどうしの重なりを判定するために用いられ、第２のセル境界は、異属性セル間での重なりを判定するために用いられる。
【００１６】
図５における詳細配置工程５０７について図７をもちいて詳細に説明する。図５の概略配置工程５０６の結果において、第２のセル境界を用いて互いに重なっているセルが存在するかをチェックする（ステップ７０１）。セルの重なりが存在しない場合は、詳細配置工程を終了する（ステップ７０２）。次に、第２のセル境界におけるセルの重なりが存在する場合、重なっているセル群が同一属性をもつセルかを判定する（ステップ７０３）。同一属性のセル同士の重なりであった場合には、さらに、第１のセル境界をもちいて再度、セルの重なりを検証する（ステップ７０４）。ここで、第１のセル境界での重なりが生じている場合、第１のセル境界が重ならない範囲で近隣の配置可能位置に当該セルを移動させ、セルの重なりを解消させる。また、第１のセル境界での重なりが生じていない場合には、そのままにしておく。一方、ステップ７０３において異属性セルとの重なりが生じていた場合には、第２のセル境界が重ならない範囲で近隣の配置可能位置に該当セルを移動させ、セルの重なりを解消させる（ステップ７０６）。これらステップ７０１からステップ７０６までをすべてのセルの重なりがなくなるまで、全てのセルについて繰り返す。（ステップ７０７）
図８、図９、図１０をもちいて本実施例で得られるセルの配置を示す。
図８は同一属性セル（この場合、第１の低リークセルと第２の低リークセル）の隣接配置の様子であり、第２のセル境界は重なった状態で第１のセル境界が隣接するように配置されている。図８から明らかなように、第１の低リークセルの第２のセル境界８０２と第２の低リークセルの第２のセル境界８０４は重なっており、第１の低リークセルの第１のセル境界８０１と第２の低リークセルの第１のセル境界８０３は隣接している。
図９は異属性セルの隣接配置の様子であり、第２のセル境界が隣接するよう配置されることで、必要な設計間隔９０１を自動的に確保することができる。すなわち、高速セルの第２のセル境界９０３と低リークセルの第２のセル境界９０５を隣接するように配置することによって、高速セルの第１のセル境界９０２と低リークセルの第１のセル境界９０４との間に必要な設計間隔９０１を確保している。
図１０は、異なる属性のセルを含む全体の配置を示す図であり、異属性セル間には必要とされる設計間隔を保ちつつ、同一属性セル間は必要最小限の間隔となることで緻密な配置を得ることができる。図１０より明らかなように、低リークセル１００１と高速セル１００２との間には、第２のセル境界１００３によって、拡散工程上必要な間隔が確保された上で、高速セルが低リークセルに囲まれた混在したレイアウトの配置となり、かつ、高速セル同士も隣接した配置となっていることがわかる。
（第３の実施例）
図１１、図１２をもちいて、本願の第３の実施例について説明する。図１１は第３の実施例のフローチャートである。第２の実施例との違いは、第２の実施例と同様に詳細配置をおこなったのち、スリット埋め工程１１１０を有することである。
図１２をもちいてスリット埋め工程について説明する。第２の実施例にて述べた詳細配置工程で同属性のセルの配置をおこなった際に横方向に第２のセル境界が重なっているが、第１のセル境界は接していない配置となる場合が存在する（１２０１）。ここで、横方向とは、図２で示す電源端子２０１またはグランド端子２０２が延びる方向のことをいう。こうしたスリットは設計ルール違反となるため、該当する間隔の幅をもつフィルセル(１２０２)を用意し該当箇所に配置する。先に説明した詳細配置と同様にフィルセルにもセル属性を付加することで同一種類のフィルセルのみを当該領域にのみ配置することができる(１２０３)。すなわち、図１２に示すように、第１の低リークセルの第２のセル境界１２０６と第２の低リークセルの第２のセル境界１２０８は重なっているが、第１の低リークセルの第１のセル境界１２０５と第２の低リークセルの第１のセル境界１２０７とは接しておらず、スリット１２０４が存在する。このスリットを埋め込むため、スリット埋めデータ１２０９とフィルセルの第２の境界１２１０を持つフィルセル１２０２を用意し、フィルセル配置工程１２１１を行い、スリット１２０４をフィルセル１２０２で埋め込んだ配置１２０３を得る。このようにすることで、高速セルが低リークセルに囲まれた混在したレイアウトの配置となり、かつ、高速セル同士も隣接した配置を確保した上で、設計ルール違反を訂正することができる。
【００１７】
以上詳述した設計方法は、前記各々の手順をコンピュータで実行するためのプログラムとすることができ、また、前記プログラムを実行するための装置、例えば、メモリ、演算装置、データバス等を備えた半導体集積回路の自動レイアウトを行う設計装置とすることができ、さらに、前記コンピュータを用いて半導体集積回路の自動レイアウトを行うためのセルライブラリのデータ構造であって、隣接するセルが同種のセルである場合に前記隣接する同種セルとの境界となる第１のセル境界枠と、前記第１のセル境界枠より外側の境界枠であって隣接するセルが異種セルである場合に前記隣接する異種セルとの境界となる第２のセル境界枠とを、各々のセル毎に有することを特徴とする半導体集積回路の自動レイアウトを行うためのセルライブラリのデータ構造を特徴としている。
【００１８】
【発明の効果】
高速動作向けのセルライブラリと低リーク電力向けのセルライブラリなど複数の異なる特性をもつトランジスタから構成されるセルライブラリをもちいた混在したレイアウトの自動配置が可能となり、高速動作と低リーク電力を兼ね備えたＬＳＩを短TATで開発できる。
【図面の簡単な説明】
【図１】本願の第１の実施例のフローを示す図面である。
【図２】本願の第１の実施例の高速セルを示す図面である。
【図３】本願の第１の実施例の配置フローチャートを示す図面である。
【図４】本願の第１の実施例のできあがりのレイアウトデータの配置を示す図面である。
【図５】本願の第２の実施例のフローを示す図面である。
【図６】本願の第２の実施例のライブラリを説明する図面である。
【図７】本願の第２の実施例の詳細配置のフローを示す図面である。
【図８】本願の第２の実施例の同一種類のセルの隣接配置結果を示す図面である。
【図９】本願の第２の実施例の異種類のセルの隣接配置結果を示す図面である。
【図１０】本願の第２の実施例のできあがりのレイアウトデータの配置を示す図面である。
【図１１】本願の第３の実施例のフローを示す図面である。
【図１２】本願の第３の実施例のフィルセルを説明する図面である。
【図１３】本願の従来例のフローを示す図面である。
【図１４】本願の従来例のできあがりのレイアウトデータの配置を示す図面である。
【符号の説明】
１０１ 第１の高速セルライブラリ
１０２ セル拡大処理工程
１０３ 第２の高速セルライブラリ
１０４ 低リークセルライブラリ
１０５、５０３ ネットリスト
１０６、５０５ タイミング制約
１０７、５０４ フロアプランデータ
１０８ 配置工程
１０９ １チップレイアウトデータ
２０１、６０３ 電源端子
２０２、６０４ グラウンド端子
２０３、６０５ 信号端子
２０４、６０６ ウェル
２０５、６０７ 第１のセル境界
２０６、６０８、１００３ 第２のセル境界
４０１、１００１ 低リークセルトランジスタ領域
４０２、１００２ 低リークセル境界
４０３ 高速セルトランジスタ領域
４０４ 高速セル境界
５０１、６０１ 物理ライブラリ
５０２、６０２ 論理ライブラリ
５０６ 概略配置
５０７ 詳細配置
５０８ 要求タイミングの判断工程
８０１、１２０５ 第１の低リークセルの第１のセル境界
８０２、１２０６ 第１の低リークセルの第２のセル境界
８０３、１２０７ 第２の低リークセルの第１のセル境界
８０４、１２０８ 第２の低リークセルの第２のセル境界
９０１ 設計間隔
９０２ 高速セルの第１のセル境界
９０３ 高速セルの第２のセル境界
９０４ 低リークセルの第１のセル境界
９０５ 低リークセルの第２のセル境界
１１１０ スリットセルのフィルセル埋め込み工程
１２０１ スリットの生じる配置結果
１２０２ フィルセル
１２０３ スリットをフィルセルで埋めた配置結果
１２０４ スリット
１２０９ スリット埋めデータ
１２１０ フィルセルの第２のセル境界
１２１１ フィルセル配置工程
【発明の属する技術分野】
本発明は、スタンダードセルを用いた自動配置による、異なる設計基準が適用される複数種類のトランジスタを同一チップ上に集積する半導体集積回路の設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムに関する。
【０００２】
【従来の技術】
近年、設計のレイアウト設計の効率化のためスタンダードセルを用いた自動配置、自動配線が行われている。（例えば、特許文献１参照。）スタンダードセルを用いた自動配置による設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムにおいては、異なる設計基準が適用される複数の種類のトランジスタを同一チップ上に集積する場合、次のような方法が取られていた。
図１３のフローを用いて、従来手法を用いたときの異なる設計基準が適用される複数の種類のトランジスタを同一チップ上に集積する設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムについて説明する。
【０００３】
まず、高速で動作しなければならないタイミングクリティカルな回路部分を高速タイプのセルを用いて設計しようとした場合、全体のネットリスト１３０１に対して、タイミングクリティカルな部分と、その他の部分にモジュールを分割する。（ステップ１３０２）ここで、高速タイプのセルとは、その他のセルとレイアウト上の違いはないが、その他のセルとは拡散工程でのドーズ量が異なるセルのことを言う。以降、高速タイプのセルを高速セル、その他のセルを低リークセルと呼ぶことにする。さらに、高速セルの含まれるライブラリを高速セルライブラリ１３０５、低リークセルの含まれるライブラリを低リークライブラリ１３１０と定義する。分割されたタイミングクリティカルモジュール１３０３はフロアプランデータ１３０４および高速セルライブラリ１３０５を用いて、一般的な配置工程を実施し（ステップ１３０６）、タイミングクリティカルモジュールライブラリ１３０７として設計される。モジュール分割１３０２で残ったトップモジュール１３０８はフロアプランデータ１３０９および低リークセルライブラリ１３１０を用いて、配置工程が実施され（ステップ１３１１）、１チップのレイアウトデータ１３１２が作成される。こうした設計フローでは図１４に示すような配置の１チップレイアウトデータを得ることができる。
【０００４】
【特許文献１】
特開平８−８７５３３公報
【０００５】
【発明が解決しようとする課題】
ところで、高速セルマクロのようなタイミングクリティカルな回路と、その他の回路との間には、拡散工程上一定の距離をおいて形成する必要がある。これは、高速セルマクロのような回路とその他の回路とでは、レイアウト上の違いはないものの、先に述べたように、拡散領域のイオン注入のドーズ量が異なるのでマスクを使い分ける必要があり、目合わせのためのマージンが必要だからである。
【０００６】
このため、前述の従来手法では、階層的に設計されるマクロの外形は矩形の組み合わせで構成される一つの塊となってしまい、かつ、トップレベルでの配置においては残りの回路部分の配置品質を上げるため、タイミングクリティカルな回路（図１３での高速セルマクロ）がチップや他のマクロの周辺に配置される場合が多くなる。しかし、タイミングクリティカルな回路をチップや他のマクロの周辺に配置したのでは無駄な信号の往復が発生するために、性能向上を見込めなくなり、高速なセルライブラリで設計する意義を見出せないことが多い。
【０００７】
このように従来の設計手法では、異なる設計基準が適用される複数のトランジスタを用いたライブラリを混在させて設計する場合には、無駄な信号の往復のため、配線長が延びるなどの無駄が生じるために最適な性能の向上を得ることができない。前述の従来例においては、高速セルと低リークセルが別々の塊として自動レイアウトされていたことに対して、本発明は、複数の種類のトランジスタセル、たとえば高速セルと低リークセルとが混在した自動レイアウトを可能とするセルライブラリの作成方法および配置方法を用いた半導体集積回路の設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムを提供するものである。
【０００８】
【課題を解決するための手段】
本願の半導体集積回路の設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムにおいては、２種類以上のセルライブラリをを有する半導体集積回路の設計方法において、少なくとも１種類のセル境界枠の拡大処理工程を行った後に、配置を行うことを特徴としており、特に、前記拡大処理を行うセルが高速セルであることを特徴としている。このようにすることにより、高速セルが低リークセルに囲まれた形の混在したレイアウトに配置され、かつ、高速セルと低リークセルとの間に、拡散工程上必要な一定の間隔を確保することができる。
【０００９】
また、本願の半導体集積回路の設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムにおいては、トランジスタの種別を論理属性として論理ライブラリに格納し、前記属性に対応した複数のセル境界枠を物理ライブラリとして格納することを特徴とし、さらに、第１のセル境界と、第２のセル境界とを有する複数のセルを有し、前記セルが同一属性であるときには、第１のセル境界の重なりを許可しつつ、第２のセル境界の重なりを除く処理を行い、前記セルが異属性であるときには、第１のセル境界の重なりを取り除く配置工程を備えることを特徴としている。このことにより、低リークセルと高速セルとの間に拡散工程上必要な間隔が確保された上で、高速セルが低リークセルに囲まれた混在したレイアウトの配置とし、かつ、高速セル同士も隣接した配置とすることができる。
【００１０】
さらに、本願の半導体集積回路の設計方法、設計装置、自動レイアウトを行うためのセルライブラリのデータ構造および自動レイアウトプログラムにおいては、前記セルが同一属性であり、かつ、横方向に接することなく所定の間隔以下となる際に、フィルセルを用いることを特徴としている。このことにより、高速セルが低リークセルに囲まれた混在したレイアウトの配置となり、かつ、高速セル同士も隣接した配置を確保した上で、設計ルール違反を訂正することができる。
【００１１】
【発明の実施の形態】
（第１の実施例）
図１を用いて本願の第１の実施例について説明する。第一の高速セルライブラリ１０１および低リークセルライブラリ１０４には単一のセル境界をもつセルのみ存在する。すなわち、図２を参照してセルの構造を説明すると、電源端子２０１、グランド端子２０２０および信号端子２０３を囲む第１のセル境界２０５をもつセルのみ存在する。ここで、ウェル２０４は、隣接するセルとの接続を考慮し、第１のセル境界２０５をはみ出す形で破線に示すような形に形成される。第１の高速セルライブラリ１０１に対しては、セル枠拡大処理工程１０２を行って、図２の第２のセル境界２０６を設け、第２の高速セルライブラリ１０３を形成する。このセル枠拡大処理工程１０２では、矩形のセルの４方向各々に、一定寸法を拡大する。この一定寸法とは、種類の異なるトランジスタのセルを作り分ける際に、拡散工程などで必要になるマスクのマージンを十分確保できる寸法のことである。
次に、第２の高速セルライブラリ１０３、低リークセルライブリラリ１０４、前記ライブラリを用いて記述された接続記述ネットリスト１０５、回路の動作タイミングを規定するタイミング制約１０６および配置可能領域を示すフロアプラン１０７を用いて、配置工程１０８を行い、最終的に１チップレイアウトデータ１０９を得る。配置工程１０８の詳しいフローチャートを図３に示す。まず、配置工程の概略配置３０１を行う。次に、第２の高速セルライブラリ１０３および低リークセルライブラリ１０４に含まれるセルの最外郭のセル境界、すなわち低リークセルにおいては第１のセル境界、高速セルにおいては第２のセル境界が重なっているかどうかを判断する。（ステップ３０２）ここで、重なっているセル境界が無ければ要求タイミングを満たしているかの確認工程３０５に進む。重なっているセル境界が存在した場合には、最外郭のセル境界が重ならなくて、かつ、近隣の配置可能位置に移動する（ステップ３０３）。次に、これらの判断を全てのセルについてチェックしたかを判断する（ステップ３０４）。ステップ３０２および３０３を、全てのセルについて判断した場合には要求タイミングを満たしているかの確認工程３０５に進む。ここでいう、要求タイミングの確認とは、配置の段階で配線長を推測してタイミングを計算することをいう。このようなタイミングの計算は、配置後に行う自動配線工程は処理時間が長いため、自動配線工程まで終えてからタイミングの計算を行うと、フィードバックに多くの時間がかかるので、設計の初期の段階の配置工程でタイミングを考慮するために行う。全てのセルについて判断していない場合には、最外郭のセル境界がかさなっているかどうかを判断するステップ（ステップ３０２）に戻る。以上のステップが終了したら、システムの要求タイミングを満たしているかどうか判断し（ステップ３０５）、満たしていない場合は、タイミング最適化３０６を行った後、概略配置３０１の直後に戻り、要求タイミングを満たしている場合には配置工程を終了する。
【００１２】
以上のフローを経て得られた１チップレイアウトデータの配置図を図４に示す。図４において、低リークセル境界４０２は、低リークセルにおける第１のセル境界であり、高速セル境界４０４は、高速セルにおける第２のセル境界を示している。図４から、明らかなように、高速セルが、低リークセルに囲まれた形の混在したレイアウトに配置されており、かつ、高速セルと低リークセルとの間には、拡散工程上必要な一定の間隔が確保されていることがわかる。
（第２の実施例）
第１の実施例において、すべての高速セルに対して第２のセル境界を設け、これを最外郭のセル境界としているので、高速セル同士にも一定の間隔が確保されるが、本来であれば高速セル同士は隣接配置が可能である。このことを実現することにより、次の第２の実施例では、より好適なチップレイアウトの配置を行うことができる。
【００１３】
図５は本願の第２の実施例のフロー図である。図５を参照すると本実施例は物理ライブラリ５０１と、論理ライブラリ５０２と、前記ライブラリを用いて記述された接続記述ネットリスト５０３と、配置可能領域を示すフロアプラン５０４と、回路の動作タイミングを規定するタイミング制約５０５を入力とし、概略配置工程５０６と、詳細配置工程５０７と、タイミング判定工程５０８と、タイミング最適化工程５０９を備える。図６に示すように、物理ライブラリ５０１は信号端子などの物理形状のほかに、セル同士の重なりを制御するセル境界を備え、論理ライブラリ５０２にはセルの動作の記述のほかにトランジスタの種類を区別する属性情報をもつ。接続記述ネットリスト５０３を構成する各セルはタイミング制約５０５から得られるタイミング情報とフロアプラン５０４から得られる混雑度を考慮しながら概略配置工程５０６において概略の配置を得る。その後、詳細配置工程５０７において、セルの重なりを取り除きながら、最終的な１チップレイアウトデータ５１０を得る。前記詳細配置工程５０７における重なり判定において、異属性のセルの隣接に関しては同一属性のセルの隣接と異なる基準で重なり判定をおこない、異属性セル間で必要な設計ルールを満たすようセル間隔を確保する。詳細配置５０７完了後にタイミング判定工程５０８で要求タイミングを満たしているかを確認し、満たしていない場合はタイミング最適化工程５０９においてセルの移動や変換によりタイミング改善をおこない、概略配置５０６および詳細配置５０７を繰り返す。
【００１４】
次に図６から図１０をもちいて、本願の第２の実施例の動作についてさらに詳細に説明する。図６において、論理ライブラリ６０１には、セルの論理的な属性であるファンクション、タイミング、パワーの情報が格納されるとともに、トランジスタの種別を示すセル属性を格納する。このセル属性には、高速セルタイプや低リークセルタイプなどの情報が含まれ、同一論理・物理構造であっても異なる種別のセルを区別するために用いられる。
【００１５】
物理ライブラリ６０２にはセルに含まれる端子図形などの物理情報が格納される。その他に物理ライブラリ６０１に格納されたセルには、第１の実施例で、高速セルに対して行ったセル枠の拡大が、全てのセルについて行われており、物理ライブラリ６０１に格納された全てのセルは、第１のセル境界と第２のセル境界を有する。ここで、第１のセル境界は、同一属性セルどうしの重なりを判定するために用いられ、第２のセル境界は、異属性セル間での重なりを判定するために用いられる。
【００１６】
図５における詳細配置工程５０７について図７をもちいて詳細に説明する。図５の概略配置工程５０６の結果において、第２のセル境界を用いて互いに重なっているセルが存在するかをチェックする（ステップ７０１）。セルの重なりが存在しない場合は、詳細配置工程を終了する（ステップ７０２）。次に、第２のセル境界におけるセルの重なりが存在する場合、重なっているセル群が同一属性をもつセルかを判定する（ステップ７０３）。同一属性のセル同士の重なりであった場合には、さらに、第１のセル境界をもちいて再度、セルの重なりを検証する（ステップ７０４）。ここで、第１のセル境界での重なりが生じている場合、第１のセル境界が重ならない範囲で近隣の配置可能位置に当該セルを移動させ、セルの重なりを解消させる。また、第１のセル境界での重なりが生じていない場合には、そのままにしておく。一方、ステップ７０３において異属性セルとの重なりが生じていた場合には、第２のセル境界が重ならない範囲で近隣の配置可能位置に該当セルを移動させ、セルの重なりを解消させる（ステップ７０６）。これらステップ７０１からステップ７０６までをすべてのセルの重なりがなくなるまで、全てのセルについて繰り返す。（ステップ７０７）
図８、図９、図１０をもちいて本実施例で得られるセルの配置を示す。
図８は同一属性セル（この場合、第１の低リークセルと第２の低リークセル）の隣接配置の様子であり、第２のセル境界は重なった状態で第１のセル境界が隣接するように配置されている。図８から明らかなように、第１の低リークセルの第２のセル境界８０２と第２の低リークセルの第２のセル境界８０４は重なっており、第１の低リークセルの第１のセル境界８０１と第２の低リークセルの第１のセル境界８０３は隣接している。
図９は異属性セルの隣接配置の様子であり、第２のセル境界が隣接するよう配置されることで、必要な設計間隔９０１を自動的に確保することができる。すなわち、高速セルの第２のセル境界９０３と低リークセルの第２のセル境界９０５を隣接するように配置することによって、高速セルの第１のセル境界９０２と低リークセルの第１のセル境界９０４との間に必要な設計間隔９０１を確保している。
図１０は、異なる属性のセルを含む全体の配置を示す図であり、異属性セル間には必要とされる設計間隔を保ちつつ、同一属性セル間は必要最小限の間隔となることで緻密な配置を得ることができる。図１０より明らかなように、低リークセル１００１と高速セル１００２との間には、第２のセル境界１００３によって、拡散工程上必要な間隔が確保された上で、高速セルが低リークセルに囲まれた混在したレイアウトの配置となり、かつ、高速セル同士も隣接した配置となっていることがわかる。
（第３の実施例）
図１１、図１２をもちいて、本願の第３の実施例について説明する。図１１は第３の実施例のフローチャートである。第２の実施例との違いは、第２の実施例と同様に詳細配置をおこなったのち、スリット埋め工程１１１０を有することである。
図１２をもちいてスリット埋め工程について説明する。第２の実施例にて述べた詳細配置工程で同属性のセルの配置をおこなった際に横方向に第２のセル境界が重なっているが、第１のセル境界は接していない配置となる場合が存在する（１２０１）。ここで、横方向とは、図２で示す電源端子２０１またはグランド端子２０２が延びる方向のことをいう。こうしたスリットは設計ルール違反となるため、該当する間隔の幅をもつフィルセル(１２０２)を用意し該当箇所に配置する。先に説明した詳細配置と同様にフィルセルにもセル属性を付加することで同一種類のフィルセルのみを当該領域にのみ配置することができる(１２０３)。すなわち、図１２に示すように、第１の低リークセルの第２のセル境界１２０６と第２の低リークセルの第２のセル境界１２０８は重なっているが、第１の低リークセルの第１のセル境界１２０５と第２の低リークセルの第１のセル境界１２０７とは接しておらず、スリット１２０４が存在する。このスリットを埋め込むため、スリット埋めデータ１２０９とフィルセルの第２の境界１２１０を持つフィルセル１２０２を用意し、フィルセル配置工程１２１１を行い、スリット１２０４をフィルセル１２０２で埋め込んだ配置１２０３を得る。このようにすることで、高速セルが低リークセルに囲まれた混在したレイアウトの配置となり、かつ、高速セル同士も隣接した配置を確保した上で、設計ルール違反を訂正することができる。
【００１７】
以上詳述した設計方法は、前記各々の手順をコンピュータで実行するためのプログラムとすることができ、また、前記プログラムを実行するための装置、例えば、メモリ、演算装置、データバス等を備えた半導体集積回路の自動レイアウトを行う設計装置とすることができ、さらに、前記コンピュータを用いて半導体集積回路の自動レイアウトを行うためのセルライブラリのデータ構造であって、隣接するセルが同種のセルである場合に前記隣接する同種セルとの境界となる第１のセル境界枠と、前記第１のセル境界枠より外側の境界枠であって隣接するセルが異種セルである場合に前記隣接する異種セルとの境界となる第２のセル境界枠とを、各々のセル毎に有することを特徴とする半導体集積回路の自動レイアウトを行うためのセルライブラリのデータ構造を特徴としている。
【００１８】
【発明の効果】
高速動作向けのセルライブラリと低リーク電力向けのセルライブラリなど複数の異なる特性をもつトランジスタから構成されるセルライブラリをもちいた混在したレイアウトの自動配置が可能となり、高速動作と低リーク電力を兼ね備えたＬＳＩを短TATで開発できる。
【図面の簡単な説明】
【図１】本願の第１の実施例のフローを示す図面である。
【図２】本願の第１の実施例の高速セルを示す図面である。
【図３】本願の第１の実施例の配置フローチャートを示す図面である。
【図４】本願の第１の実施例のできあがりのレイアウトデータの配置を示す図面である。
【図５】本願の第２の実施例のフローを示す図面である。
【図６】本願の第２の実施例のライブラリを説明する図面である。
【図７】本願の第２の実施例の詳細配置のフローを示す図面である。
【図８】本願の第２の実施例の同一種類のセルの隣接配置結果を示す図面である。
【図９】本願の第２の実施例の異種類のセルの隣接配置結果を示す図面である。
【図１０】本願の第２の実施例のできあがりのレイアウトデータの配置を示す図面である。
【図１１】本願の第３の実施例のフローを示す図面である。
【図１２】本願の第３の実施例のフィルセルを説明する図面である。
【図１３】本願の従来例のフローを示す図面である。
【図１４】本願の従来例のできあがりのレイアウトデータの配置を示す図面である。
【符号の説明】
１０１ 第１の高速セルライブラリ
１０２ セル拡大処理工程
１０３ 第２の高速セルライブラリ
１０４ 低リークセルライブラリ
１０５、５０３ ネットリスト
１０６、５０５ タイミング制約
１０７、５０４ フロアプランデータ
１０８ 配置工程
１０９ １チップレイアウトデータ
２０１、６０３ 電源端子
２０２、６０４ グラウンド端子
２０３、６０５ 信号端子
２０４、６０６ ウェル
２０５、６０７ 第１のセル境界
２０６、６０８、１００３ 第２のセル境界
４０１、１００１ 低リークセルトランジスタ領域
４０２、１００２ 低リークセル境界
４０３ 高速セルトランジスタ領域
４０４ 高速セル境界
５０１、６０１ 物理ライブラリ
５０２、６０２ 論理ライブラリ
５０６ 概略配置
５０７ 詳細配置
５０８ 要求タイミングの判断工程
８０１、１２０５ 第１の低リークセルの第１のセル境界
８０２、１２０６ 第１の低リークセルの第２のセル境界
８０３、１２０７ 第２の低リークセルの第１のセル境界
８０４、１２０８ 第２の低リークセルの第２のセル境界
９０１ 設計間隔
９０２ 高速セルの第１のセル境界
９０３ 高速セルの第２のセル境界
９０４ 低リークセルの第１のセル境界
９０５ 低リークセルの第２のセル境界
１１１０ スリットセルのフィルセル埋め込み工程
１２０１ スリットの生じる配置結果
１２０２ フィルセル
１２０３ スリットをフィルセルで埋めた配置結果
１２０４ スリット
１２０９ スリット埋めデータ
１２１０ フィルセルの第２のセル境界
１２１１ フィルセル配置工程
Claims (7)
- 第１のセル境界を示す第１の枠と、前記第１の枠の中に設けられ半導体集積回路の構成に必要となる所定の図形と、前記第１の枠を囲むと共に第２のセル境界を示す第２の枠とを備える第１のセル、および、前記第１のセル境界を示す第３の枠と、前記第３の枠の中に設けられ半導体集積回路の構成に必要となる所定の図形と、前記第３の枠を囲むと共に前記第２のセル境界を示す第４の枠とを備える第２のセル、を格納する物理ライブラリと、
前記第１のセルに含まれるトランジスタの種別を示す第１のセル属性および前記第２のセルに含まれるトランジスタの種別を示す第２のセル属性を格納する論理ライブラリと、
前記第１のセル属性と前記第２のセル属性が同一である場合、前記第２のセルの前記第３の枠が、少なくとも前記第１のセルの前記第１の枠と前記第２の枠の間に含まれるように、前記第１および第２のセルを配置すると共に、
前記第１のセル属性と前記第２のセル属性が異なる場合、前記第１のセルの前記第２の枠と前記第２のセルの前記第４の枠とが重ならないように、前記第１および第２のセルを配置する配置手段と、
を有することを特徴とする半導体集積回路の設計装置。 - 前記配置手段は、前記第１のセル属性と前記第２のセル属性が同一である場合、前記第１のセルの前記第１の枠と前記第２のセルの前記第３の枠が隣接するように前記第１および第２のセルを配置することを特徴とする請求項１に記載の半導体集積回路の設計装置。
- 前記配置手段は、前記第１のセル属性と前記第２のセル属性が異なる場合、前記第１のセルの前記第２の枠と前記第２のセルの前記第４の枠とが隣接するように前記第１および第２のセルを配置することを特徴とする請求項１に記載の半導体集積回路の設計装置。
- 前記配置手段は、前記第１のセル属性と前記第２のセル属性が同一である場合に、前記第１のセルの前記第１の枠と、前記第２のセルの前記第３の枠の間をフィルセルで埋めることを特徴とする請求項１に記載の半導体集積回路の設計装置。
- 前記フィルセルは、前記第１のセル属性および前記第２のセル属性と同じセル属性を有することを特徴とする請求項４に記載の半導体集積回路の設計装置。
- 前記第１のセルおよび前記第２のセルのそれぞれは、前記第１および第３の枠が囲む領域内に、それぞれ所定の端子を含むことを特徴とする請求項１に記載の半導体集積回路の設計装置。
- 前記第１のセルおよび前記第２のセルのそれぞれは、前記第１および第３の枠が囲む領域内に、それぞれ電源端子、グランド端子、および信号端子を含むことを特徴とする請求項１に記載の半導体集積回路の設計装置。
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