JPH04101276A

JPH04101276A - 集積回路設計装置

Info

Publication number: JPH04101276A
Application number: JP2218697A
Authority: JP
Inventors: Yoko Mitsuma; 三間　葉子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-08-20
Filing date: 1990-08-20
Publication date: 1992-04-02
Anticipated expiration: 2014-08-30
Also published as: JP2943282B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、集積回路設計装置に利用され、特に、階層を
もつ集積回路のレイアウト設計を自動的に行う集積回路
設計装置に関する。

〔概要〕

本発明は、トップダウン方式により集積回路のレイアウ
ト設計を自動的に行う集積回路設計装置において、下位階層のレイアウト時に、マクロ面積を増大しない範
囲で外部端子として仮に定めた仮端子と等電位に接続さ
れた等電位端子を仮端子とは別の辺上に発生し、上位階
層レイアウト時にチップ面積最適化に従って仮端子また
は等電位端子のいずれかを外部端子として選択してマク
ロ間配線を行うようにすることにより、チップ面積の最適化を確実に行えるようにしたものであ
る。

〔従来の技術〕

従来、集積回路のレイアウトを自動的に行う場合、第６
図に示すように、各要素間の接続は回路図等の論理情報
１をもとにして設計される。集積回路が大規模になると
、工数の分散、管理の簡易化等の面より、機能別に分割
して回路設計を行うことが多い。このような集積回路を
レイアウトする場合、下位階層と上位階層とを分けてレ
イアウト設計を行うが、このとき、インタフェースとし
て下位階層の形状と外部端子情報が受は渡される。

チップ面積を縮小するためにはこの情報が最適化される
必要がある。

この最適化手法として、第６図に示すように、まず下位
階層マクロの面接見積りをもきにフロアプラン手段１１
により上位階層でフロアプランを行い、面積を最小とす
る場合の前記インタフェース情報を下位階層に与え、マ
クロレイアウト手段１２により下位階層レイアウト時に
できるだけそれに従ってレイアウトを行い、その結果を
上位階層へ渡しチップレイアウト手段１３によりチップ
レイアウトを行い、レイアウト設計結果２を出力するト
ップダウンレイアウトがある。

なお、第６図において、フロアプラン手段１１、マクロ
レイアウト手段１２およびチップレイアウト手段１３は
プロセッサ（ＣＰＵ）１０内に含まれる。

〔発明が解決しようとする課題〕

前述した従来の集積回路設計装置における、階層のある
半導体集積回路のトップダウンレイアウト方法は、イン
タフェース情報を階層間で受渡し合うことにより最適化
を図っているが、下位階層マクロ面積見積の精度、フロ
アプランの性能、上位階層と下位階層との実レイアウト
設計の分割等の要因により、最終的にチップ面積を最適
化することは難しい。これを図を用いて説明する。

第７図および第８図は上位階層でフロアプランを行い、
その結果をもとに下位階層マクロレイアウト設計後、上
位階層をレイアウト設計した設計例（１）および設計例
（２）である。下位階層のマクロ（Ａ）２１の外部端子
ａとマクロ（Ｂ）の外部端子すとは接続しており、マク
ロ（Ａ＞２１の右、マクロ（Ｂ）２２の下方向にマクロ
（Ｃ）２３がある。この外部端子ａおよびｂの位置はフ
ロアプランによって最適化されているとする。このフロ
アプランの見積りが実レイアウトにかなり近く、下位階
層マクロのレイアウト設計結果が見積りと余り変わらな
い場合は、第７図のように最適となることもある。

しかし、フロアプランの見積りと実レイアウトとの差、
下位階層マクロの設計結果とフロアプランの見積りの差
等の要因により、各マクロの位置関係自体は変わらない
が、実際のマクロ配置位置やマクロ間における外部端子
の相対的な位置関係がくずれ、それが予想以上にチップ
面積を増大する原因となることが多い。第８図はマクロ
（Ｃ）２３の下側のチャネルが見積時より膨らんだため
、このマクロ（Ｃ）２３が若干上方向に配置され、下位
階層のマクロ（Ａ）２１の縦方向がフロアプラン時より
大きくなったため、外部端子ａの位置がずれ、マクロ（
Ａ）２１　とマクロ（Ｃ）２３間のチャネル２４の幅が
増−大した例である。

本発明の目的は、前記の欠点を除去することにより、チ
ップ面積の最適化を確実に行うことができる集積回路設
計装置を提供することにある。

〔課題を解決するための手段〕

本発明は、上位階層でフロアプランを行うフロアプラン
手段と、その結果をもとに下位階層でマクロレイアウト
を行うマクロレイアウト手段と、その結果をもとにチッ
プレイアウトを行うチップレイアウト手段とを備えた集
積回路設計装置において、前記フロアプラン手段は、マ
クロの一辺に外部端子の仮端子を発生する仮端子発生手
段を含み、前記マクロレイアウト手段は、前記仮端子と
は別の辺に前記仮端子と等電位に接続された等電位端子
を発生する等電位端子発生手段を含み、前記チップレイ
アウト手段は、チップ面積最適化に従って前記仮端子ま
たは前記等電位端子のいずれかを選択する外部端子選択
手段とを含むことを特微とする。

〔作用〕

フロアプラン手段は、上位階層のフロアプランを行う際
、仮端子発生手段により外部端子としての仮端子をマク
ロの一辺に発生する。マクロレイアウト手段は、等電位
発生手段により、例えば前記仮端子とは等電位に接続さ
れ前記仮端子に近いマクロの別の辺上に等電位端子を発
生する。そして、チップレイアウト手段は、外部端子選
択手段によりチップ面積最適化に従って、外部端子とし
て前記仮端子または前記等電位端子のいずれかを選択し
て、マクロ間の配線を行う。

従って、チップ面積最適化における外部端子の位置選択
の自由度が増し、確実にチップ面積最適化を行うことが
可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構成図である
。

本実施例は、上位階層でフロアプランを行うフロアプラ
ン手段１１と、その結果をもとに下位階層でマクロレイ
アウトを行うマクロレイアウト手段１２と、その結果を
もとにチップレイアウトを行うチップレイアウト手段１
３とを備えた集積回路設計装置において、本発明の特徴とするところの、フロアプラン手段１１は、マクロの一辺に外部端子の仮
端子を発生する仮端子発生手段１１ａを含み、マクロレ
イアウト手段１２は、前記仮端子とは別の辺に前記仮端
子と等電位に接続された等電位端子を発生する等電位端
子発生手段１２ａを含み、チップレイアウト手段１３は
、チップ面積最適化に従って前記仮端子または前記等電
位端子のいずれかを選択する外部端子選択手段１３ａと
を含んでいる。

なお、第１図において、１は論理情報および２はレイア
ウトデータであり、記憶装置に格納される。また、フロ
アプラン手段１１、マクロレイアウト手段１２、および
チップレイアウト手段１３はプロセッサ（ＣＰ　Ｕ）１
０内に含まれる。

次に、本実施例の動作について第２図ないし第５図を参
照して説明する。ここで、第２図は本実施例の動作を示
す流れ図、第３図および第４図は配線途中を示す説明図
、ならびに第５図はその結果の設計例を示すブロック構
成図である。

まず、論理情報１に従って配線処理を行う。このとき、
フロアプラン手段１１は、この配線が外部端子に接続す
るかどうか判別しくステップＳｌ）、外部端子間隔辺を
決定する（ステップＳ２）。次に、仮端子発生手段１１
ａにより、その外部端子としての仮端子１０１の位置を
求める（ステップＳ３）。

次に、処理がマクロレイアウト手段１２に移り、等電位
端子発生手段１２ａにより、仮端子１０１の隣接辺のう
ち近い方を求める。第３図の仮端子１０１はブロック１
０５を含むマクロの外枠１０４の上辺にあるが、これは
左右辺のうち右辺に近いため、この場合、右辺が選択さ
れる。次に、この仮端子１０１に接続する配線１０２を
求約、前処理で選択した辺にマツピングする。このマツ
ピングした範囲１０３内で、選択辺に対して垂直方向を
主軸とする層の外部端子が発生できる位置を層別に求釣
る。具体的には、外部端子の層番号が低いものから、選
択辺が上下辺の場合は左から、左右辺の場合は下から、
既にある外部端子間隔を考慮しながら発生できる位置を
求め、配線１０２から配線できるか試行を行う。こうし
て求めたのが第４図の等電位端子１０６と、仮端子１０
１　と等電位端子１０６をつなぐ配線１０７である（ス
テップＳ４）。

次に、チップレイアウト手段１３は、チップレイアウト
時に、外部端子選択手段１３ａにより、フロアプランに
あては狛、仮端子１０１または等電位端子１０６のいず
れかを、チップ面積を最適化する観点から選びマクロ間
配線を行う（ステップＳ５）。

第５図は第８図の下位階層のマクロ（Ａ）２１　に本発
明を施した設計例である。この場合は、仮端子１０１の
代わりに等電位端子１０６を外部端子ａとして選ぶこと
により、マクロ（Ａ）２１　とマクロ（Ｂ）２２間に配
線１０８を合理的に配線でき、チップ面積最適化が達成
されている。

なお、本実施例は、仮端子の等電位端子を隣接辺のうち
該当仮端子の近い辺に等電位端子を１個発生させるだけ
であるが、上位階層レイアウト時にこの端子位置を導い
たフロアプランにあてはめるため、これで充分である。

〔発明の効果〕

以上説明したように、本発明は、階層をもつ集積回路を
トップダウン手法を用いてレイアウト設計を行う場合、
下位階層マクロの外部端子をフロアプラン時に求めた位
置だけではなく、その等電位端子を隣接辺に発生するこ
とにより、上位階層レイアウト時にフロアプラン時の見
積りと若干の差があってもチップ面積を最適化する方を
選択でき、確実にチップ面積を最適化できる効果がある
。

また、上位階層のフロアプランをもとに下位階層マクロ
の外部端子の等電位端子を発生し、それをもとのフロア
プランにあてはめていくため、再フロアプランの必要が
なく、レイアウト設計工数を削減できる効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。第２図はその動作を示す流れ図。第３図はその設計例における途中工程を示す説明図。第４図はその設計例における途中工程を示す説明図。第５図はその設計例を示すブロック構成図。第６図は従来例を示すブロック構成図。第７図はその設計例（１）を示すブロック構成図。第８図はその設計例（２）を示すブロック構成図。１・・・論理情報、２・・・レイアウトデータ、１０・
・・プロセッサ（ＣＰＵ）　、１１・・・フロアプラン
手段、１１？Ｌ・・・仮端子発生手段、１２・・・マク
ロレイアウト手段、１２ａ・・・等電位端子発生手段、
１３・・・チップレイアウト手段、１３ａ・・・外部端
子選択手段、２１・・・マクロ（Ａ）、２２・・・マク
ロ（Ｂ）　、２３・・・マクロ（Ｃ）　、２４・・・チ
ャネル、１０１・・・仮端子、１０２．１０７．１０ｇ
・・・配線、１０３・・・範囲、１０４・・・マクロ外
枠、１０５・・・ブロック、１０６・・・等電位端子、
ａ、ｂ・・・外部端子、８１〜Ｓ５・・・ステップ。

Claims

【特許請求の範囲】１、上位階層でフロアプランを行うフロアプラン手段と
、その結果をもとに下位階層でマクロレイアウトを行うマ
クロレイアウト手段と、その結果をもとにチップレイアウトを行うチップレイア
ウト手段とを備えた集積回路設計装置において、前記フロアプラン手段は、マクロの一辺に外部端子の仮
端子を発生する仮端子発生手段を含み、前記マクロレイ
アウト手段は、前記仮端子とは別の辺に前記仮端子と等
電位に接続された等電位端子を発生する等電位端子発生
手段を含み、前記チップレイアウト手段は、チップ面積
最適化に従って前記仮端子または前記等電位端子のいず
れかを選択する外部端子選択手段とを含むことを特徴と
する集積回路設計装置。２、前記等電位端子発生手段は、前記等電位端子を前記
仮端子に近いマクロの他の辺上に発生する手段を含む請
求項１記載の集積回路設計装置。