JP3132554B2 - 半導体装置の自動レイアウト設計方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路を含む半
導体装置の自動レイアウト設計方法及び自動レイアウト
装置に関し、特に自動レイアウト用のライブラリを作成
するための半導体装置の自動レイアウト設計方法および
自動レイアウト装置に関する。

【０００２】

【従来の技術】近年、半導体装置のＦＰＧＡ（Field Pr
ogrammable Gate Array）やＡＳＩＣ（Application Spe
cific Integrated Circuit）等で、付与された機能や動
作を達成するために、パターン配置、配線の設計を要求
される場合が増加している。最近は、手作業での設計で
は時間的に、労力的に不十分であり、更に数十万素子以
上を要する集積回路も要求されるときに至り、自動レイ
アウト設計のためにスーパーコンピュータやＷＳ（Work
station）等を用いて、ミスレスで正確且つ短時間で、
効率的にレイアウト設計を行うことが求められている。

【０００３】ここで、セルやマクロ等を利用して自動レ
イアウト設計を行う場合、セルやマクロの内部に存在す
るレイアウトパターンとセルやマクロ間を配線する配線
層が干渉すると、出来上がったチップが正常に動作しな
い。そこで、自動配線がセルやマクロ内部の図形パター
ンとの干渉を避けられる様に、セルやマクロ内部に配線
禁止を設定する必要がある。ここで言う「セル」とは、
集積回路に必要となる機能を、予め、機能単位に分けて
レイアウト設計し、用意したものを指す。またここで言
う「マクロ」とは、集積回路に必要となる機能を、例え
ば複数のセルをまとめて、一塊にしてレイアウト設計
し、用意したものを指す。

【０００４】セル内に配線禁止領域を作成する要求に応
えるものとして、特開平４−１０７９５２号公報に記載
されている配線禁止領域作成装置が提案されている。特
開平４−１０７９５２号公報を例にとって従来の技術を
説明する。

【０００５】図１３は、従来の技術である配線禁止領域
作成装置の原理を説明する原理説明図である。領域決定
手段４１には物理パターンのデータ４２とその物理パタ
ーンに対する配線隣接条件４３が入力される。そして領
域決定手段４１は隣接条件４３に基づいて物理パターン
を包含した一定範囲の領域を決定する。

【０００６】配線禁止領域作成手段４４は領域決定手段
４１が定義した物理パターンを含む一定範囲の領域デー
タ、即ち配線禁止領域パターンデータ４５を作成する。

【０００７】一方、配置手段４６は配線禁止領域作成手
段４４にて作成された配線禁止領域パターンデータ４５
を入力する。そして、配置手段４６は配線禁止領域パタ
ーンデータ４５を使用して配線禁止領域パターンをレイ
アウトする。

【０００８】拡大領域決定手段４７は配線条件４８を入
力し、配線条件４８に基づいて前記配置手段４６にて配
置された各配線禁止領域パターンのうち、複数の配線禁
止領域パターンを包含した範囲の拡大領域を決定する。

【０００９】拡大配線禁止領域作成手段４９はその拡大
領域決定手段４７が決定した拡大領域のパターンデー
タ、即ち拡大配線禁止パターンデータ４０を作成する。

【００１０】上記構成の配線禁止領域作成装置によれ
ば、領域決定手段４１によって、物理パターンを隣接条
件４３にて外周に向かって拡張した領域が決定される。
即ち、所望の物理パターンがレイアウトされ、かつ隣接
条件４３に基づいた同物理パターンを包含した一定範囲
のパターンがレイアウトされる。そして、配線禁止領域
作成手段４４によって、領域決定手段４１にて決定され
た領域がデータ化され、パターンデータ（配線禁止領域
パターンデータ）４５となる。

【００１１】又、配置手段４６によって、所望の配線禁
止領域パターンデータ４５を使用して、所望の配線禁止
領域パターンがレイアウトされる。所望の配線禁止領域
パターンがレイアウトされると、拡大領域決定手段４７
によって、その時の配線条件４８に基づいてそのレイア
ウトされた各配線禁止領域パターンのうち複数の配線禁
止領域パターンを含む範囲の拡大領域が決定される。そ
して、拡大配線禁止領域作成手段４９によって、その拡
大領域がデータ化されパターンデータ（拡大配線禁止領
域パターンデータ）４０となる。

【００１２】図１４と図１５を参照して、上記処理につ
いて詳細に説明する。図１４で、データ入力装置からデ
バイスパターン等の物理パターンのデータと隣接条件の
データと配線ルールとを入力する。物理パターン５４に
対して隣接条件データ（距離５９）に基づいて補正を
し、図１４に示す物理パターン５４に対して配線５１が
隣接できない範囲（配線禁止領域）５３を決める。図１
５に示したパターン５６は、配線禁止領域作成装置によ
って配線禁止領域５３を配線禁止領域パターン５６にパ
ターンデータ化したものである。

【００１３】又、配置手段４６によって、所望の配線禁
止領域パターンデータ４５を使用して、所望の配線禁止
領域パターンがレイアウトされる。所定の配線禁止領域
パターンがレイアウトされると、拡大領域決定手段４７
によって、その時の配線条件４８に基づいてそのレイア
ウトされた各配線禁止領域パターンのうち複数の配線禁
止領域パターンを含む範囲の拡大領域が拡大領域決定手
段４７によって決定される。そして、拡大配線禁止領域
作成手段４９によって、その拡大領域がデータ化されパ
ターンデータ（拡大配線禁止パターンデータ）４０とな
る。

【００１４】つぎに、図１６と図１７を参照して上記処
理について詳細に説明する。図１６に示すセル列上に配
線禁止パターン５６がレイアウトされた配線層におい
て、各配線禁止領域パターン５６以外の領域は配線可能
な領域となる。ここで、各配線禁止領域パターン５６が
レイアウトされた配線層において、その自動配線ルール
が同図左右方向（Ｘ軸方向）にしかセル列を通過するこ
とができないというルールの場合に作成される拡大配線
禁止領域が図１７の拡大配線禁止領域５８である。ま
ず、このルールに基づいて各配線禁止領域パターン５６
以外の自動配線不可能な領域を認識する。即ち、水平方
向の配線格子５７が配線禁止領域パターン５６に当っ
て、通過できない領域を求める。そして、その通過でき
ない領域と各配線禁止領域パターン５６を合成して拡大
配線禁止領域５８を決める。この拡大配線禁止領域５８
を拡大配線禁止領域パターンデータ４０として、ライブ
ラリの１つとして、記憶手段に格納したり、表示装置に
表示する。

【００１５】なお、上記の従来の技術の例では、セル等
の物理パターンの隣接位置に配線パターンが配置される
ときに、物理パターンと配線との間に、存在する静電容
量等の物理的な制約（隣接する距離に制限が存在する）
のために、セルの物理パターンを含む一定の範囲を配線
禁止領域としている（上記の配線禁止領域パターン４
５）。

【００１６】しかし、それらの制約を配線パターンを配
置するツール側で考慮している場合は、上記の手法で
の、領域決定手段４１および配線禁止領域作成手段４４
で行われる物理パターンの外周に向かって拡張すること
は不要となる。

【００１７】

【発明が解決しようとする課題】しかしながら、上記従
来技術では、配線禁止領域を配線不可能な領域と配線禁
止領域パターンを含む範囲を拡大配線禁止領域として求
めるために、セル内の配線不可能な領域を探索する必要
があるため、配線禁止領域を求める場合に、配線ルール
に従って、配線不可能な部分を求めているが、配線ルー
ルが複雑になった場合には、配線可能領域を求めるのが
難しく、時間が掛かっていた。

【００１８】すなわち、特開平４−１０７９５２号公報
に記載されている実施例では、左右方向にセル上を内部
で配線が折れ曲がらずに通過する配線ルールに従って、
まず配線不可能な部分を探し、それと各配線禁止領域パ
ターンを合わせて包含している。このように、配線ルー
ルとして水平あるいは垂直方向のどちらかの単一方向へ
の配線のみを考慮した場合、配線不可能な領域は、配線
格子上に配線禁止図形パターンが存在するかどうかチェ
ックするだけで求められる。そのため各配線禁止領域パ
ターンの包含は、容易に行え、現実的である。しかし、
内部で配線の折れ曲がりを許すルールでは、包含可能な
領域を見つけるためにセル内部の全図形パターン間の領
域を配線が通れるかどうか、自動配線処理と同等の処理
によって、全ての配線可能パターンを探索する。配線禁
止を作成するセルの規模が大きい場合には、その探索に
掛かる時間や使用メモリは増大するため、現実的ではな
いという問題がある。

【００１９】さらに、規模の大きなセルやマクロに対し
て、従来例の方法でセル内部に配線可能領域が細かく存
在した場合に、拡張配線禁止領域を求めると、その拡張
配線禁止領域の数が増え、データ容量が増大するという
問題点がある。

【００２０】その理由は、セルの規模が大きいために内
部に存在する配線禁止図形パターンは多く、配線不可能
な領域が内部に点在するように存在し、そのため、配線
禁止図形パターンと配線可能な領域を包含する拡大配線
禁止領域が複数に分かれ、セルの規模が大きい場合、作
成される拡大配線禁止領域の数は増大する。セル上の配
線可能な領域が作成された拡大配線禁止領域間に残るた
め、作成された配線禁止パターンを用いて自動配線を行
った場合、配線性は最良であるが、作成された配線禁止
領域パターンデータのデータ容量が多くなる。この容量
増大によって、次のような問題がある。多くなったデー
タ容量によって、そのセルを用いて自動レイアウトする
際の実行時間と使用メモリ量は、レイアウトを行う配線
処理ツールに依存するが、最良の場合でもＮｌｏｇＮの
オーダー（ここで、Ｎはデータ容量）で増加するため、
データ容量が多くなりすぎ、それにより自動配線の実行
時間や使用メモリ量といった性能が極端に悪化し、問題
である。

【００２１】

【課題を解決するための手段】本発明は、上記問題点を
解消するべくなされたもので、複数の図形パターンの集
まりである入力レイアウトパターンを入力として、配線
禁止図形パターンを求める半導体装置の自動レイアウト
設計方法において、入力されたレイアウトパターンに対
してレイアウトパターンを予め与えられた幅に従って、
外周を拡大することにより、図形パターンの外周の重な
りをまとめる平坦化を行う第１の段階と、平坦化した図
形パターンを縮小する第２の段階とを有し、前記第２の
段階により得られた図形パターンを前記配線禁止図形パ
ターンとすることを特徴とする。

【００２２】また、本発明は、複数の図形パターンの集
まりである入力レイアウトパターンを入力として、配線
禁止図形パターンを求める半導体装置の自動レイアウト
装置において、入力されたレイアウトパターンを配線禁
止図形パターンと端子配線パターンとに分割する図形分
割手段と、前記配線禁止図形パターンに対して配線条件
に与えられた幅に従って、外周を拡大して平坦化する図
形平坦化手段と、前記平坦化した図形パターンの前記配
線条件に与えられた幅に従って縮小する図形サイズ調整
手段と、を備えたことを特徴とする。

【００２３】図１に示す本発明のレイアウト設計方式お
よび装置の主要部分を示すフローチャートにより説明す
る。端子図形パターンと配線禁止図形パターンとを分割
する図形分割手段Ｓ１と、分割して得られた配線禁止図
形パターンに対して外周の拡大を行うことによって、図
形パターンの平坦化を行う図形平坦化手段Ｓ２と図形平
坦化手段Ｓ２により大きさが大きくなった各図形サイズ
を元に戻す図形サイズ調整手段Ｓ３を備えている。

【００２４】［作用］上記構成のレイアウト設計方式お
よび装置によれば、配線禁止図形パターンの外周を拡大
する図形平坦化手段Ｓ２を実行することで、配線不可能
な領域が埋められることにより配線不可能領域を容易に
探すことができる。これにより、配線可能領域を自動配
線処理と同等の処理を行うことなく、高速に配線禁止図
形パターンを得ることができる。

【００２５】また、配線禁止図形パターンの外周を拡大
する幅を調節することにより、セル内の配線可能な領域
を減らして、作成される配線禁止図形パターンのデータ
容量を減らすことが可能であり、自動配線での配線性と
データ容量をトレードオフで制御することが可能であ
る。これによって入力されるセルのレイアウトパターン
や入力されるセルの規模によって、それぞれのセルに適
した配線禁止図形パターンを得ることが出来る。

【００２６】

【発明の実施の形態】

［実施形態１］次に本発明の実施形態を図面を参照して
詳細に説明する。初めに図１の本実施形態のレイアウト
設計方式および装置の主要部分を示すフローチャート
で、本実施形態の処理の全体の流れを説明する。まず、
不図示のデータ入力装置からデバイスパターン等の物理
パターンのデータと隣接条件のデータと配線ルールとを
入力して、レイアウトパターンを生成する。この隣接条
件は当該レイアウトパターン１を形成するための条件で
ある。

【００２７】次に、入力されたレイアウトパターン１
を、端子図形パターンと配線禁止図形パターンに分割す
る図形分割手段Ｓ１によって、端子図形パターンと配線
禁止図形パターンとの各層に分割する。端子図形パター
ンの層は、セルの外部へ配線を接続するために設定され
た配線層である。なお、レイアウトパターン１内の端子
図形パターン以外の配線層は配線禁止図形パターンの層
である。配線禁止図形パターンの層は、通常、配線層毎
に設定される。

【００２８】次に条件２に記述された、図形パターンの
外周を拡大する幅によって、図形平坦化手段Ｓ２は、分
割された図形パターンの層のうち、配線禁止図形パター
ンの外周を条件２の幅だけ拡大し、まとめて、配線禁止
図形パターンの窪み等を埋め込んで平坦化を行う。

【００２９】その後、図形サイズ調整手段Ｓ３を実行
し、拡大されて大きくなった配線禁止図形パターンのサ
イズを条件２の幅を付与した部分を削除して元に戻す。
以上の処理によって、配線禁止図形パターンが作成され
る。

【００３０】以下、各処理の詳細について図面を参照し
て説明する。図形分割手段Ｓ１では、入力されたレイア
ウトパターン１に、図２に示すセル１０を入力として、
内部で等電位追跡を行い、端子図形パターンと配線禁止
図形パターンをそれぞれ認識して、図３に示す端子図形
パターン１１と、図４に示す配線禁止図形パターン１２
に分割する。分割された図形パターンを図形平坦化手段
Ｓ２に入力する。

【００３１】図形平坦化手段Ｓ２では、図形平坦化手段
Ｓ２に入力された図形パターンのうち、配線禁止図形パ
ターン１２の外周を条件２に記述された、図形パターン
の外周を拡大する幅に従って、拡大し、まとめる。

【００３２】図形平坦化手段Ｓ２において、図形の外周
を拡大することについて詳細に説明する。図５に示す配
線禁止図形パターン１３を入力としたとき、図６に示す
配線禁止図形パターン１３の外周を、図１の図形平坦化
処理Ｓ２に与えられる条件２に記述された幅２４で外側
に拡大すると、図６に示す外周を拡大した配線禁止図形
パターン１４となる。外周を拡大した際に、重なった部
分はまとめて一つにする。図６に示す外周を拡大した配
線禁止図形パターン１４を見ると、図５に示す入力され
た配線禁止図形パターン１３に存在していた凹部２１
が、拡大された外周の重なりにより、まとめられ消滅し
ている。

【００３３】また、図８に示す配線禁止図形パターン１
６と配線禁止図形パターン１７を入力として、各々の配
線禁止図形パターンの外周を拡大すると、図９に示す外
周を拡大した配線禁止図形パターン１８となる。

【００３４】図９に示す外周を拡大した配線禁止図形パ
ターン１８を見ると、図８に示す入力された配線禁止図
形パターン１６と配線禁止図形パターン１７の２つの配
線禁止図形パターンが図９に示す重なり合う重合ライン
２２で重なり、まとめられて配線禁止図形パターン１８
の一つになっている。

【００３５】上記で説明した図６および図９に示すよう
に、図形平坦化手段Ｓ２は、入力される配線禁止図形パ
ターン１６，１７の外周を拡大し、まとめることによっ
て、図１０に示すように配線禁止図形パターン１６，１
７の平坦化を行う。

【００３６】上記の平坦化を行うことにより、配線が通
ることのできない隙間が埋まる。図９で示すように複数
の図形が一つの図形になり、図形パターンデータの容量
を減らすことができる。

【００３７】また、条件２に記述された幅２４によっ
て、平坦化を行う隙間の間隔を制御できる。条件２に記
述された幅２４を大きくした場合は、例えば図８の配線
禁止図形パターン１６，１７の辺を外側に向かって広げ
る距離が大きくなる。そのため、平坦化により埋まる隙
間の間隔が広くなる。条件２に記述された指定する値の
幅２４を小さくした場合は、平坦化により埋まる隙間の
間隔は狭くなる。指定する値を大きくした場合は、図１
に示す作成される配線禁止図形パターン３の配線性は悪
くなるが、データ容量は減る。指定する値を小さくした
場合は、配線性は良くなるが、データ容量は増える。こ
のことにより、作成される配線禁止図形パターン３の配
線性とデータ容量との兼ね合いを指定することが可能で
ある。

【００３８】作成される配線禁止図形パターン３のデー
タ容量が減ると、自動レイアウトによって配線禁止図形
パターン３を用いてレイアウトを行う際に、データの読
み込みや、自動配線を高速に行うことができる。自動配
線が高速化されるのは、配線禁止図形パターン３が平坦
化されているために、自動配線で行われる配線領域およ
び経路の探索を行う領域が減るからである。

【００３９】ここで、図６に示す外周を拡大した配線禁
止図形パターン１４は、入力された配線禁止図形パター
ン１３より幅２４だけ大きい。同様に、図９に示す外周
を拡大した配線禁止図形パターン１８の図形サイズは、
入力された配線禁止図形パターン１６および１７より幅
２４だけ大きい。このままでは、不正な配線禁止図形パ
ターンであるため、図６に示す外周を拡大した配線禁止
図形パターン１４と図９に示す外周を拡大した配線禁止
図形パターン１８を、図形サイズ調整手段Ｓ３でそれぞ
れ条件２に記述された幅２４で縮小する。図６および図
９で示した外周を拡大した配線禁止図形パターン１４と
１８を入力として、図形サイズ調整手段Ｓ３で図７の配
線禁止パターン１５および図１０の配線禁止図形パター
ン１９のように、図５および図８の入力された図形パタ
ーン１３および図形パターン１６と１７と同じ図形パタ
ーンサイズに図形パターンサイズを調節する。

【００４０】配線禁止図形パターンの図形パターンサイ
ズを調節する際には、配線禁止図形パターンの外周を拡
大する際に平坦化された部分は、そのまま縮小されるた
め、配線禁止図形パターンは図形サイズ調整手段Ｓ３を
実行した後も、平坦化されたままである。

【００４１】上記の図形平坦化手段Ｓ２と図形サイズ調
整手段Ｓ３を、全ての配線禁止図形パターンに施して、
得られた配線禁止図形パターンと端子図形パターンを合
わせて１層として、パターンデータ化して記憶する。

【００４２】本実施形態によって得られたパターンデー
タを自動レイアウトツールで用いる場合には、まず、得
られたパターンデータを自動レイアウトツールに読み込
む。次に配置装置によって、パターンデータの配置を行
う。配線装置によって配線を行う際に、パターンデータ
内部に設定された配線禁止図形パターンにより、セル内
部のレイアウトパターンと干渉することなく配線を行う
ことが可能である。

【００４３】以上、記述したように本実施形態によれ
ば、セルやマクロのレイアウトパターンから、セルやマ
クロ内部に外部配線が通れないような隙間を埋め、外部
配線が通れるような隙間を残すような適切な配線禁止図
形パターンを求めることができ、本実施形態で求められ
た配線禁止図形パターンを持つセルやマクロを自動レイ
アウトツールで用いることにより、セルやマクロの内部
の領域を有効に利用した高集積なレイアウトを得ること
ができる。

【００４４】上記レイアウトパターンの入力により、配
線禁止図形パターンと端子図形パターンを図形分割手段
で各層に分割する例を示したが、この分割には、図形的
に処理を容易にする四角形や３角形、円形等の記憶容量
の小さい図形毎に各層に分割し、それぞれの層毎に図形
平坦化手段Ｓ２、図形サイズ調整手段Ｓ３の処理を行
い、この際に学習理論（Learning Theory）を用いるエ
キスパートシステムや知識ベースマシンを使用してもよ
いことは勿論である。

【００４５】［実施形態２］本発明の第２の実施形態を
図面を参照しつつ詳細に説明する。通常、マクロ等、規
模の大きなセルは、一般にマクロを作成する際にマクロ
の中央部に配線が集中するため、内部を通過する領域は
少ない。そこで、本実施形態を適用して配線禁止領域を
作成する場合に、予め、中心部分に図１の条件２に記述
された配線禁止矩形作成条件の間隔２５および２６で、
図１１に示すマクロ２０の外枠から離して、図１２に示
す配線禁止図形パターン２３を作成して、図１１の入力
レイアウトパターンであるマクロ２０に追加しておくこ
とで、本実施形態の実行時間の短縮、および、作成され
るデータ容量の削減をすることができる。なお、図１１
では、端子図形パターンに関しては省略している。

【００４６】図１１と図１２を比べると、図１２の方
が、図１１の中央部に存在していた、第１メタル層配線
３３と第２メタル層配線３２のデータが減っている。第
１メタル層配線３３と第２メタル層配線３２は、端子図
形パターン以外の図形なので配線禁止図形パターンとし
て扱う。

【００４７】追加される配線禁止図形パターン２３は、
図１の条件２に記述された配線禁止矩形作成条件の間隔
２５および２６を指定し、配線禁止図形パターン２３に
従って条件２の間隔２５および２６を割り当てることで
図形平坦化手段Ｓ２により、各手段をコンピュータプロ
グラムに従って自動的に作成される。

【００４８】実施形態１と同様に、入力レイアウトパタ
ーンを端子図形パターンの層と配線禁止図形パターンの
層とに分割する。分割後、与えられる条件２に記載され
た配線禁止矩形作成条件の間隔２５および２６によっ
て、図１２のようにマクロの中央部に配線禁止図形パタ
ーン２３を作成する。なお、図１２の場合、横長の配線
禁止図形パターン２３の層と縦長の配線禁止図形パター
ン２３の層とは別個に図形平坦化手段で計算処理しても
よいし、同一の配線禁止図形パターン２３の層として計
算処理してもよい。これは、両配線禁止図形パターン２
３のパターン図形が簡単な形状だからである。その後、
マクロの中央部に作成した配線禁止図形パターン２３内
にある配線禁止図形パターンの層は配線禁止図形パター
ン２３とまとめて一つにする。

【００４９】上記によって得られた配線禁止図形パター
ンに対して、実施形態１と同様に、図形平坦化手段Ｓ２
と図形サイズ調整手段Ｓ３を行う。

【００５０】以上、記述したように本実施形態によれ
ば、マクロ中央部に作成した配線禁止図形パターン２３
内に存在した配線禁止図形パターンの第２メタル層配線
３２および第１メタル層配線３３の分だけ処理されるデ
ータ容量を減らすことができ、図形平坦化処理Ｓ２およ
び図形サイズ調整処理Ｓ３を短時間で実行でき、データ
容量のより少ない配線禁止図形パターン３を作成するこ
とができる。

【００５１】こうして、得られた配線禁止図形パターン
と端子図形パターンとを統合して配線禁止図形パターン
３として記憶手段に格納する。その後この配線禁止図形
パターン３はレイアウトパターン上に読み出され、入力
された配線条件に従って配線禁止図形パターン３の領域
にクロスすることなく、また配線に基づく浮遊容量等を
気にすることなく、コンピュータプログラムに従って容
易に自動配線が可能となる。

【００５２】

【発明の効果】以上記述したように、本発明は、セルや
マクロのレイアウトパターンのうち、配線禁止図形パタ
ーンの外周を拡大し、縮小することにより、容易に、優
れた配線性と生かしたデータ容量の少ない配線禁止図形
パターンを求めることができ、本発明で求められた配線
禁止図形パターンを持つセルやマクロを自動レイアウト
ツールで用いることにより、セルやマクロの内部の領域
を有効に利用した高集積なレイアウトを得ることができ
る。

【図面の簡単な説明】

【図１】本発明の主要部分を示したフローチャートであ
る。

【図２】本発明による実施形態１で入力されたレイアウ
トパターンを示すモデル図である。

【図３】本発明による図２のモデル図から端子図形パタ
ーンを分割した図である。

【図４】本発明による図２のモデル図から配線禁止図形
パターンを分割した図である。

【図５】本発明による配線禁止図形パターンのモデル図
である。

【図６】本発明による図５の配線禁止図形パターンの外
周を拡大した図である。

【図７】本発明による図６の配線禁止図形パターンのサ
イズを調節した図である。

【図８】本発明による配線禁止図形パターンのモデル図
である。

【図９】本発明による図８の配線禁止図形パターンの外
周を拡大した図である。

【図１０】本発明による図９の配線禁止図形パターンの
サイズを調節した図である。

【図１１】本発明による実施形態２で入力されたレイア
ウトパターンのモデル図である。

【図１２】本発明による実施形態２で入力されたレイア
ウトパターンに対して、中央部に配線禁止図形パターン
を追加した様子を示す図である。

【図１３】従来の技術である配線禁止領域作成装置の原
理を説明する原理説明図である。

【図１４】従来の技術の実施例における補正前の配線禁
止領域を示す図である。

【図１５】従来の技術の実施例における補正後の配線禁
止領域を示す図である。

【図１６】従来の技術の実施例を説明する配線禁止領域
のレイアウトを示す図である。

【図１７】従来の技術の実施例を説明する拡大配線禁止
領域のレイアウトを示す図である。

【符号の説明】

１ レイアウトパターン ２ 図形平坦化手段に与えられる条件 ３ 本発明により得られる配線禁止図形を含むパター
ン １０ セル １１ 端子図形パターン １２ 配線禁止図形パターン １３ 配線禁止図形パターン １４ 外周を拡大した配線禁止図形パターン １５ 図形パターンサイズを調節した配線禁止図形パ
ターン １６ 配線禁止図形パターン １７ 配線禁止図形パターン １８ 外周を拡大した配線禁止図形パターン １９ 図形パターンサイズを調節した配線禁止図形パ
ターン ２０ マクロ ２１ 配線禁止図形パターンにおける凹部 ２２ 配線禁止図形パターンの重なりを示す点線 ２３ マクロ中央部に追加するために作成した配線禁
止図形パターン ２４ 配線禁止図形の外周を拡大する幅 ２５ 配線禁止矩形作成条件の間隔 ２６ 配線禁止矩形作成条件の間隔 ３１ セル列 ３２ 第２メタル層配線 ３３ 第１メタル層配線 ４０ 拡大配線禁止領域パターンデータ ４１ 領域決定手段 ４２ 物理パターンのデータ ４３ 隣接条件 ４４ 配線禁止領域作成手段 ４５ 配線禁止領域パターンデータ ４６ 配置手段 ４７ 拡大領域決定手段 ４８ 配線条件 ４９ 拡大配線禁止領域作成手段 ５１ 配線 ５３ 配線禁止領域 ５４ 物理パターン ５５ 配線との距離 ５６ 配線禁止領域パターン ５７ 配線格子（水平方向） ５８ 拡大配線禁止領域パターン ５９ 静電容量を考慮した距離 Ｓ１ 図形分割手段 Ｓ２ 図形平坦化手段 Ｓ３ 図形サイズ調整手段

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数の図形パターンの集まりである入力
   レイアウトパターンを入力として、配線禁止図形パター
   ンを求める半導体装置の自動レイアウト設計方法におい
   て、 入力されたレイアウトパターンに対してレイアウトパタ
   ーンを予め与えられた幅に従って、外周を拡大すること
   により、図形パターンの外周の重なりをまとめる平坦化
   を行う第１の段階と、平坦化した図形パターンを縮小す
   る第２の段階とを有し、前記第２の段階により得られた
   図形パターンを前記配線禁止図形パターンとすることを
   特徴とする半導体装置の自動レイアウト設計方法。
2. 【請求項２】 入力された前記入力レイアウトパターン
   の外枠から内側に与えられた間隔に従って前記配線禁止
   図形パターンを作成する第３の段階と、前記配線禁止図
   形パターンと前記入力レイアウトパターンを統合する第
   ４の段階を有し、前記配線禁止図形パターンのデータ容
   量を削減し、高速処理を可能にすることを特徴とする請
   求項１に記載の半導体装置の自動レイアウト設計方法。
3. 【請求項３】 複数の図形パターンの集まりである入力
   レイアウトパターンを入力として、配線禁止図形パター
   ンを求める半導体装置の自動レイアウト装置において、 入力されたレイアウトパターンを配線禁止図形パターン
   と端子配線パターンとに分割する図形分割手段と、 前記配線禁止図形パターンに対して配線条件に与えられ
   た幅に従って、外周を拡大して平坦化する図形平坦化手
   段と、 前記平坦化した図形パターンの前記配線条件に与えられ
   た幅に従って縮小する図形サイズ調整手段と、 を備えたことを特徴とする半導体装置の自動レイアウト
   装置。
4. 【請求項４】 前記図形サイズ調整手段は、平坦化され
   た図形パターンの外枠から内側に与えられた間隔に従っ
   て調整配線禁止図形パターンを作成し、前記調整配線禁
   止図形パターンと端子配線パターンとを統合し、記憶手
   段に格納することを特徴とする請求項３に記載の半導体
   装置の自動レイアウト装置。