JPH04344979A - パターンレイアウト検証装置 - Google Patents

パターンレイアウト検証装置

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Publication number
JPH04344979A
JPH04344979A JP3117139A JP11713991A JPH04344979A JP H04344979 A JPH04344979 A JP H04344979A JP 3117139 A JP3117139 A JP 3117139A JP 11713991 A JP11713991 A JP 11713991A JP H04344979 A JPH04344979 A JP H04344979A
Authority
JP
Japan
Prior art keywords
design rule
rule check
pattern layout
area
layout data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3117139A
Other languages
English (en)
Inventor
Kayoko Sakai
酒井 香代子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3117139A priority Critical patent/JPH04344979A/ja
Publication of JPH04344979A publication Critical patent/JPH04344979A/ja
Pending legal-status Critical Current

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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はIC,LSI 等のパタ
ーンレイアウトデータが、実製造プロセスから定まる所
定のデザイン基準を満たしているか否かをチェックする
パターンレイアウト検証装置に関する。
【0002】
【従来の技術】近年LSI の大規模化に伴ってパター
ンレイアウトデータ量が増大し、またプロセス技術の進
歩に伴う設計基準の複雑化,多様化に伴ってパターンレ
イアウト検証の実行に長い時間を要し、また使用メモリ
量が増大するという問題が生じている。このためパター
ンレイアウトデータの検証に際しては、設計者はデザイ
ンルールチェックの不必要な部分についてはブロック単
位でデザインルールチェックに先立ってチェック対象か
ら除外し、パターンレイアウトデータ量を縮減すること
が行われている。
【0003】図4は従来におけるパターンレイアウトデ
ータ検証装置を構成する各手段及びその入出力情報を示
す説明図であり、図中6はブロック選択機能付パターン
入力手段を示している。ブロック選択機能付パターン入
力手段6は予め作成された階層的にブロック化されてい
る検証対象たるパターンレイアウトデータ11を読み込
み、パターンレイアウトデータを上位階層のブロックか
ら階層展開しつつ、ブロック指定手段5にて指定された
デザインルールチェックを必要としないブロックを除い
てデザインルールチェック実行手段3へ入力する。
【0004】図5はブロック選択機能付パターン入力手
段6による処理内容を示す説明図であり、パターンレイ
アウトデータ11中からブロック指定手段5により指定
されたブロック5aを除外した領域、即ち斜線を付して
示す領域をデザインルールチェック対象領域11g と
してデザインルールチェック実行手段3へ出力するよう
になっている。
【0005】デザインルールチェック実行手段3は入力
されたパターンレイアウトデータと、これに対応するル
ールファイル13とに基づきデザインルールチェックを
行ってデザインルールチェック実行結果14を出力し、
図示しない表示装置に表示させるようになっている。
【0006】
【発明が解決しようとする課題】ところで上述した如き
従来装置にあっては、デザインルールチェックを必要と
しない除外領域は階層ブロック構造となっているパター
ンレイアウトデータに対しブロック5a単位で指定する
構成となっているため、例えば図6に示す如く、ブロッ
ク5aとの境界領域についてデザインルールチェックを
行う必要が生じた場合には、デザインルールチェック領
域11h を斜線を付して示す如くブロック5a内の境
界近傍にまで拡大する必要があるが、このためにはデザ
インルールチェック除外領域として5bの領域を設定し
なければならない。
【0007】しかしデザインルールチェック除外領域の
設定は従来図5に示す如くブロック単位でしか行うこと
が出来ないため、前述の如き場合には結局デザインルー
ルチェック除外領域5aの設定を行わずにパターンレイ
アウトデータ11の全体についてデザインルールチェッ
クを実行することとなり、その実行に長い時間を要し、
またデザインルールチェック実行結果14のデータ量も
増大する結果になるという問題があった。
【0008】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところはパターンレイアウトの
階層ブロック構造に左,右されることなく、任意の領域
についてデザインルールチェック除外領域の設定が可能
なパターンレイアウト検証装置を提供するにある。
【0009】
【課題を解決するための手段】本発明に係るパターンレ
イアウト検証装置はデザインルールチェック除外領域入
力手段と、パターンレイアウトデータからデザインルー
ルチェック除外領域を除去して出力する図形演算機能付
パターン入力手段とを具備する。
【0010】
【作用】本発明にあってはデザインルールチェック除外
領域入力手段によって、パターンレイアウトデータ中の
デザインルールチェック除外領域を指定し、図形演算機
能付パターン入力手段によりデザインルールチェック除
外領域を除いた部分を図形演算により求め、この領域に
対してデザインルールチェックを実行することで階層ブ
ロック構造に左右されることなく任意の領域についての
デザインルールチェックが可能となる。
【0011】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図1は本発明に係るパターンレイア
ウト検証装置を構成する各手段及びその入出力情報を示
すブロック図であり、図中1はデザインルールチェック
除外領域入力手段を示している。設計者はIC,LSI
等のパターンレイアウトデータ11中でデザインルール
チェックが不要と考えた領域をデザインルールチェック
除外領域12としてデザインルールチェック除外領域入
力手段1を使用して図形演算機能付パターン入力手段2
へ入力する。
【0012】図形演算機能付パターン入力手段2は検証
対象であるパターンレイアウトデータ11を取り込み、
これとデザインルールチェック除外領域入力手段1から
入力されたデザインルールチェック除外領域12とに基
づき図形演算を行う。即ちパターンレイアウトデータ1
1からデザインルールチェック除外領域12を除外した
領域、換言すればデザインルールチェック対象領域を図
形演算によって算出し、これをデザインルールチェック
実行手段3へ入力する。
【0013】図2は図形演算機能付パターン入力手段2
の処理内容を示す説明図であり、図2(a) に示す如
きパターンレイアウトデータ11中のパターン11a,
11b,11c に対し、斜線を付して示す如きデザイ
ンルールチェック除外領域12a,12b が設定され
たとすると、パターンレイアウトデータ11からデザイ
ンルールチェック除外領域12a,12b と重複する
領域を除外した領域、即ち図2(b) において斜線を
付していないパターン11a,11b,11d の領域
を図形演算し、これをデザインルールチェック実行手段
3へ出力することとなる。
【0014】このようなパターンレイアウトデータ11
中からデザインルールチェック実行手段3へ入力すべき
領域は図形演算機能付パターン入力手段2の図形演算機
能と、デザインルールチェック除外領域入力手段1によ
る設定内容との組合せによって種々の態様の設定が可能
であり、例えばデザインルールチェック除外領域入力手
段1によりデザインルールチェック対象領域として12
a,12b を設定し、これとオーバラップしているパ
ターン11a,11b,11c の領域のみをデザイン
ルールチェック実行手段3へ出力することとしてもよい
ことは言うまでもない。
【0015】デザインルールチェック実行手段3はパタ
ーンレイアウトデータ11に対応するルールファイル1
3を取り込み、パターンレイアウトデータに対するデザ
インルールチェックを実行し、その結果をデザインルー
ルチェック実行結果14として例えば表示装置等へ出力
する。
【0016】而してこのような本発明装置における処理
手順を図3に示すフローチャートに従って説明する。先
ず設計者がデザインルールチェックが不必要と判断した
領域についてデザインルールチェック除外領域入力手段
1を通じて設定入力し(ステップS1) 、デザインル
ールチェック除外領域12を図形演算機能付パターン入
力手段2へ入力し、該図形演算機能付パターン入力手段
2にてパターンレイアウトデータ11からデザインルー
ルチェック除外領域12を除去した後のパターンレイア
ウトデータを図形演算によって求め (ステップS2)
 、これをデザインルールチェック実行手段3へ入力す
る。デザインルールチェック実行手段3はルールファイ
ル13に基づきパターンレイアウトデータ11について
のデザインルールチェックを実行し (ステップS3)
 、その結果をデザインルールチェック実行結果14と
して表示装置等へ出力する。
【0017】なお上述の実施例ではデザインルールチェ
ックの実行時にデザインルールチェック除外領域入力手
段1を通じてデザインルールチェック除外領域12を図
形演算機能付パターン入力手段2へ入力する構成につい
て説明したが、例えば定形的なデザインルールチェック
除外領域12として同じ領域を繰り返し使用する場合は
予め図形演算機能付パターン入力手段2へ設定しておく
こととしてもよい。
【0018】また上述した実施例では図形演算機能とし
てパターンレイアウトデータ11からデザインルールチ
ェック除外領域12を除去する場合について説明したが
、これに限らず、例えばパターンレイアウトデータ11
に対しデザインルールチェック対象領域を指定して指定
した領域のみについてデザインルールチェックを実行す
ることも可能である。
【0019】
【発明の効果】以上の如く本発明装置にあっては、デザ
インルールチェック除外領域入力手段と図形演算機能付
パターン入力手段とを具備するから、パターンレイアウ
トデータからデザインルールチェックの不必要な任意の
領域を除外したパターンレイアウトデータを求め、この
領域に対するルールチェックを行うことにより実行時間
の大幅な短縮、並びに使用メモリ量の削減が可能となり
、パターンレイアウト検証の効率の向上が図れる等本発
明は優れた効果を奏するものである。
【図面の簡単な説明】
【図1】本発明装置を構成する各手段及びその入出力情
報を示す説明図である。
【図2】本発明装置における図形演算機能付パターン入
力手段の処理内容を示す説明図である。
【図3】本発明装置における処理内容を示すフローチャ
ートである。
【図4】従来装置を構成する各手段及び入出力情報を示
す説明図である。
【図5】従来装置におけるブロック選択機能付パターン
入力手段の処理内容を示す説明図である。
【図6】従来装置の問題点を示す説明図である。
【符号の説明】
1  デザインルールチェック除外領域入力手段2  
図形演算機能付パターン入力手段3  デザインルール
チェック実行手段11  パターンレイアウトデータ 12  デザインルールチェック除外領域13  ルー
ルファイル

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  パターンレイアウトデータに対するデ
    ザインルールチェック除外領域を入力する手段と、パタ
    ーンレイアウトデータからデザインルールチェック除外
    領域と対応する領域を除去した後のパターンレイアウト
    データを求めてこれを出力する手段と、該手段から出力
    されたパターンレイアウトデータに対し、ルールファイ
    ルに基づきデザインルールチェックを実行する手段とを
    具備することを特徴とするパターンレイアウト検証装置
JP3117139A 1991-05-22 1991-05-22 パターンレイアウト検証装置 Pending JPH04344979A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3117139A JPH04344979A (ja) 1991-05-22 1991-05-22 パターンレイアウト検証装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3117139A JPH04344979A (ja) 1991-05-22 1991-05-22 パターンレイアウト検証装置

Publications (1)

Publication Number Publication Date
JPH04344979A true JPH04344979A (ja) 1992-12-01

Family

ID=14704424

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3117139A Pending JPH04344979A (ja) 1991-05-22 1991-05-22 パターンレイアウト検証装置

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JP (1) JPH04344979A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120144351A1 (en) * 2006-11-09 2012-06-07 Mentor Graphics Corporation Analysis optimzer
US9361424B2 (en) 2004-05-07 2016-06-07 Mentor Graphics Corporation Integrated circuit layout design methodology with process variation bands

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