JPH04344979A - パターンレイアウト検証装置 - Google Patents
パターンレイアウト検証装置Info
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- JPH04344979A JPH04344979A JP3117139A JP11713991A JPH04344979A JP H04344979 A JPH04344979 A JP H04344979A JP 3117139 A JP3117139 A JP 3117139A JP 11713991 A JP11713991 A JP 11713991A JP H04344979 A JPH04344979 A JP H04344979A
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- Japan
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- rule check
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- Pending
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- 230000007717 exclusion Effects 0.000 claims description 31
- 230000006870 function Effects 0.000 abstract description 21
- 238000004364 calculation method Methods 0.000 abstract description 20
- 238000007689 inspection Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000012795 verification Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 238000013524 data verification Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＩＣ，ＬＳＩ 等のパタ
ーンレイアウトデータが、実製造プロセスから定まる所
定のデザイン基準を満たしているか否かをチェックする
パターンレイアウト検証装置に関する。
ーンレイアウトデータが、実製造プロセスから定まる所
定のデザイン基準を満たしているか否かをチェックする
パターンレイアウト検証装置に関する。
【０００２】
【従来の技術】近年ＬＳＩ の大規模化に伴ってパター
ンレイアウトデータ量が増大し、またプロセス技術の進
歩に伴う設計基準の複雑化，多様化に伴ってパターンレ
イアウト検証の実行に長い時間を要し、また使用メモリ
量が増大するという問題が生じている。このためパター
ンレイアウトデータの検証に際しては、設計者はデザイ
ンルールチェックの不必要な部分についてはブロック単
位でデザインルールチェックに先立ってチェック対象か
ら除外し、パターンレイアウトデータ量を縮減すること
が行われている。
ンレイアウトデータ量が増大し、またプロセス技術の進
歩に伴う設計基準の複雑化，多様化に伴ってパターンレ
イアウト検証の実行に長い時間を要し、また使用メモリ
量が増大するという問題が生じている。このためパター
ンレイアウトデータの検証に際しては、設計者はデザイ
ンルールチェックの不必要な部分についてはブロック単
位でデザインルールチェックに先立ってチェック対象か
ら除外し、パターンレイアウトデータ量を縮減すること
が行われている。
【０００３】図４は従来におけるパターンレイアウトデ
ータ検証装置を構成する各手段及びその入出力情報を示
す説明図であり、図中６はブロック選択機能付パターン
入力手段を示している。ブロック選択機能付パターン入
力手段６は予め作成された階層的にブロック化されてい
る検証対象たるパターンレイアウトデータ１１を読み込
み、パターンレイアウトデータを上位階層のブロックか
ら階層展開しつつ、ブロック指定手段５にて指定された
デザインルールチェックを必要としないブロックを除い
てデザインルールチェック実行手段３へ入力する。
ータ検証装置を構成する各手段及びその入出力情報を示
す説明図であり、図中６はブロック選択機能付パターン
入力手段を示している。ブロック選択機能付パターン入
力手段６は予め作成された階層的にブロック化されてい
る検証対象たるパターンレイアウトデータ１１を読み込
み、パターンレイアウトデータを上位階層のブロックか
ら階層展開しつつ、ブロック指定手段５にて指定された
デザインルールチェックを必要としないブロックを除い
てデザインルールチェック実行手段３へ入力する。
【０００４】図５はブロック選択機能付パターン入力手
段６による処理内容を示す説明図であり、パターンレイ
アウトデータ１１中からブロック指定手段５により指定
されたブロック５ａを除外した領域、即ち斜線を付して
示す領域をデザインルールチェック対象領域１１ｇ と
してデザインルールチェック実行手段３へ出力するよう
になっている。
段６による処理内容を示す説明図であり、パターンレイ
アウトデータ１１中からブロック指定手段５により指定
されたブロック５ａを除外した領域、即ち斜線を付して
示す領域をデザインルールチェック対象領域１１ｇ と
してデザインルールチェック実行手段３へ出力するよう
になっている。
【０００５】デザインルールチェック実行手段３は入力
されたパターンレイアウトデータと、これに対応するル
ールファイル１３とに基づきデザインルールチェックを
行ってデザインルールチェック実行結果１４を出力し、
図示しない表示装置に表示させるようになっている。
されたパターンレイアウトデータと、これに対応するル
ールファイル１３とに基づきデザインルールチェックを
行ってデザインルールチェック実行結果１４を出力し、
図示しない表示装置に表示させるようになっている。
【０００６】
【発明が解決しようとする課題】ところで上述した如き
従来装置にあっては、デザインルールチェックを必要と
しない除外領域は階層ブロック構造となっているパター
ンレイアウトデータに対しブロック５ａ単位で指定する
構成となっているため、例えば図６に示す如く、ブロッ
ク５ａとの境界領域についてデザインルールチェックを
行う必要が生じた場合には、デザインルールチェック領
域１１ｈ を斜線を付して示す如くブロック５ａ内の境
界近傍にまで拡大する必要があるが、このためにはデザ
インルールチェック除外領域として５ｂの領域を設定し
なければならない。
従来装置にあっては、デザインルールチェックを必要と
しない除外領域は階層ブロック構造となっているパター
ンレイアウトデータに対しブロック５ａ単位で指定する
構成となっているため、例えば図６に示す如く、ブロッ
ク５ａとの境界領域についてデザインルールチェックを
行う必要が生じた場合には、デザインルールチェック領
域１１ｈ を斜線を付して示す如くブロック５ａ内の境
界近傍にまで拡大する必要があるが、このためにはデザ
インルールチェック除外領域として５ｂの領域を設定し
なければならない。
【０００７】しかしデザインルールチェック除外領域の
設定は従来図５に示す如くブロック単位でしか行うこと
が出来ないため、前述の如き場合には結局デザインルー
ルチェック除外領域５ａの設定を行わずにパターンレイ
アウトデータ１１の全体についてデザインルールチェッ
クを実行することとなり、その実行に長い時間を要し、
またデザインルールチェック実行結果１４のデータ量も
増大する結果になるという問題があった。
設定は従来図５に示す如くブロック単位でしか行うこと
が出来ないため、前述の如き場合には結局デザインルー
ルチェック除外領域５ａの設定を行わずにパターンレイ
アウトデータ１１の全体についてデザインルールチェッ
クを実行することとなり、その実行に長い時間を要し、
またデザインルールチェック実行結果１４のデータ量も
増大する結果になるという問題があった。
【０００８】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところはパターンレイアウトの
階層ブロック構造に左，右されることなく、任意の領域
についてデザインルールチェック除外領域の設定が可能
なパターンレイアウト検証装置を提供するにある。
あって、その目的とするところはパターンレイアウトの
階層ブロック構造に左，右されることなく、任意の領域
についてデザインルールチェック除外領域の設定が可能
なパターンレイアウト検証装置を提供するにある。
【０００９】
【課題を解決するための手段】本発明に係るパターンレ
イアウト検証装置はデザインルールチェック除外領域入
力手段と、パターンレイアウトデータからデザインルー
ルチェック除外領域を除去して出力する図形演算機能付
パターン入力手段とを具備する。
イアウト検証装置はデザインルールチェック除外領域入
力手段と、パターンレイアウトデータからデザインルー
ルチェック除外領域を除去して出力する図形演算機能付
パターン入力手段とを具備する。
【００１０】
【作用】本発明にあってはデザインルールチェック除外
領域入力手段によって、パターンレイアウトデータ中の
デザインルールチェック除外領域を指定し、図形演算機
能付パターン入力手段によりデザインルールチェック除
外領域を除いた部分を図形演算により求め、この領域に
対してデザインルールチェックを実行することで階層ブ
ロック構造に左右されることなく任意の領域についての
デザインルールチェックが可能となる。
領域入力手段によって、パターンレイアウトデータ中の
デザインルールチェック除外領域を指定し、図形演算機
能付パターン入力手段によりデザインルールチェック除
外領域を除いた部分を図形演算により求め、この領域に
対してデザインルールチェックを実行することで階層ブ
ロック構造に左右されることなく任意の領域についての
デザインルールチェックが可能となる。
【００１１】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係るパターンレイア
ウト検証装置を構成する各手段及びその入出力情報を示
すブロック図であり、図中１はデザインルールチェック
除外領域入力手段を示している。設計者はＩＣ，ＬＳＩ
等のパターンレイアウトデータ１１中でデザインルール
チェックが不要と考えた領域をデザインルールチェック
除外領域１２としてデザインルールチェック除外領域入
力手段１を使用して図形演算機能付パターン入力手段２
へ入力する。
具体的に説明する。図１は本発明に係るパターンレイア
ウト検証装置を構成する各手段及びその入出力情報を示
すブロック図であり、図中１はデザインルールチェック
除外領域入力手段を示している。設計者はＩＣ，ＬＳＩ
等のパターンレイアウトデータ１１中でデザインルール
チェックが不要と考えた領域をデザインルールチェック
除外領域１２としてデザインルールチェック除外領域入
力手段１を使用して図形演算機能付パターン入力手段２
へ入力する。
【００１２】図形演算機能付パターン入力手段２は検証
対象であるパターンレイアウトデータ１１を取り込み、
これとデザインルールチェック除外領域入力手段１から
入力されたデザインルールチェック除外領域１２とに基
づき図形演算を行う。即ちパターンレイアウトデータ１
１からデザインルールチェック除外領域１２を除外した
領域、換言すればデザインルールチェック対象領域を図
形演算によって算出し、これをデザインルールチェック
実行手段３へ入力する。
対象であるパターンレイアウトデータ１１を取り込み、
これとデザインルールチェック除外領域入力手段１から
入力されたデザインルールチェック除外領域１２とに基
づき図形演算を行う。即ちパターンレイアウトデータ１
１からデザインルールチェック除外領域１２を除外した
領域、換言すればデザインルールチェック対象領域を図
形演算によって算出し、これをデザインルールチェック
実行手段３へ入力する。
【００１３】図２は図形演算機能付パターン入力手段２
の処理内容を示す説明図であり、図２（ａ） に示す如
きパターンレイアウトデータ１１中のパターン１１ａ，
１１ｂ，１１ｃ に対し、斜線を付して示す如きデザイ
ンルールチェック除外領域１２ａ，１２ｂ が設定され
たとすると、パターンレイアウトデータ１１からデザイ
ンルールチェック除外領域１２ａ，１２ｂ と重複する
領域を除外した領域、即ち図２（ｂ） において斜線を
付していないパターン１１ａ，１１ｂ，１１ｄ の領域
を図形演算し、これをデザインルールチェック実行手段
３へ出力することとなる。
の処理内容を示す説明図であり、図２（ａ） に示す如
きパターンレイアウトデータ１１中のパターン１１ａ，
１１ｂ，１１ｃ に対し、斜線を付して示す如きデザイ
ンルールチェック除外領域１２ａ，１２ｂ が設定され
たとすると、パターンレイアウトデータ１１からデザイ
ンルールチェック除外領域１２ａ，１２ｂ と重複する
領域を除外した領域、即ち図２（ｂ） において斜線を
付していないパターン１１ａ，１１ｂ，１１ｄ の領域
を図形演算し、これをデザインルールチェック実行手段
３へ出力することとなる。
【００１４】このようなパターンレイアウトデータ１１
中からデザインルールチェック実行手段３へ入力すべき
領域は図形演算機能付パターン入力手段２の図形演算機
能と、デザインルールチェック除外領域入力手段１によ
る設定内容との組合せによって種々の態様の設定が可能
であり、例えばデザインルールチェック除外領域入力手
段１によりデザインルールチェック対象領域として１２
ａ，１２ｂ を設定し、これとオーバラップしているパ
ターン１１ａ，１１ｂ，１１ｃ の領域のみをデザイン
ルールチェック実行手段３へ出力することとしてもよい
ことは言うまでもない。
中からデザインルールチェック実行手段３へ入力すべき
領域は図形演算機能付パターン入力手段２の図形演算機
能と、デザインルールチェック除外領域入力手段１によ
る設定内容との組合せによって種々の態様の設定が可能
であり、例えばデザインルールチェック除外領域入力手
段１によりデザインルールチェック対象領域として１２
ａ，１２ｂ を設定し、これとオーバラップしているパ
ターン１１ａ，１１ｂ，１１ｃ の領域のみをデザイン
ルールチェック実行手段３へ出力することとしてもよい
ことは言うまでもない。
【００１５】デザインルールチェック実行手段３はパタ
ーンレイアウトデータ１１に対応するルールファイル１
３を取り込み、パターンレイアウトデータに対するデザ
インルールチェックを実行し、その結果をデザインルー
ルチェック実行結果１４として例えば表示装置等へ出力
する。
ーンレイアウトデータ１１に対応するルールファイル１
３を取り込み、パターンレイアウトデータに対するデザ
インルールチェックを実行し、その結果をデザインルー
ルチェック実行結果１４として例えば表示装置等へ出力
する。
【００１６】而してこのような本発明装置における処理
手順を図３に示すフローチャートに従って説明する。先
ず設計者がデザインルールチェックが不必要と判断した
領域についてデザインルールチェック除外領域入力手段
１を通じて設定入力し（ステップＳ１） 、デザインル
ールチェック除外領域１２を図形演算機能付パターン入
力手段２へ入力し、該図形演算機能付パターン入力手段
２にてパターンレイアウトデータ１１からデザインルー
ルチェック除外領域１２を除去した後のパターンレイア
ウトデータを図形演算によって求め （ステップＳ２）
、これをデザインルールチェック実行手段３へ入力す
る。デザインルールチェック実行手段３はルールファイ
ル１３に基づきパターンレイアウトデータ１１について
のデザインルールチェックを実行し （ステップＳ３）
、その結果をデザインルールチェック実行結果１４と
して表示装置等へ出力する。
手順を図３に示すフローチャートに従って説明する。先
ず設計者がデザインルールチェックが不必要と判断した
領域についてデザインルールチェック除外領域入力手段
１を通じて設定入力し（ステップＳ１） 、デザインル
ールチェック除外領域１２を図形演算機能付パターン入
力手段２へ入力し、該図形演算機能付パターン入力手段
２にてパターンレイアウトデータ１１からデザインルー
ルチェック除外領域１２を除去した後のパターンレイア
ウトデータを図形演算によって求め （ステップＳ２）
、これをデザインルールチェック実行手段３へ入力す
る。デザインルールチェック実行手段３はルールファイ
ル１３に基づきパターンレイアウトデータ１１について
のデザインルールチェックを実行し （ステップＳ３）
、その結果をデザインルールチェック実行結果１４と
して表示装置等へ出力する。
【００１７】なお上述の実施例ではデザインルールチェ
ックの実行時にデザインルールチェック除外領域入力手
段１を通じてデザインルールチェック除外領域１２を図
形演算機能付パターン入力手段２へ入力する構成につい
て説明したが、例えば定形的なデザインルールチェック
除外領域１２として同じ領域を繰り返し使用する場合は
予め図形演算機能付パターン入力手段２へ設定しておく
こととしてもよい。
ックの実行時にデザインルールチェック除外領域入力手
段１を通じてデザインルールチェック除外領域１２を図
形演算機能付パターン入力手段２へ入力する構成につい
て説明したが、例えば定形的なデザインルールチェック
除外領域１２として同じ領域を繰り返し使用する場合は
予め図形演算機能付パターン入力手段２へ設定しておく
こととしてもよい。
【００１８】また上述した実施例では図形演算機能とし
てパターンレイアウトデータ１１からデザインルールチ
ェック除外領域１２を除去する場合について説明したが
、これに限らず、例えばパターンレイアウトデータ１１
に対しデザインルールチェック対象領域を指定して指定
した領域のみについてデザインルールチェックを実行す
ることも可能である。
てパターンレイアウトデータ１１からデザインルールチ
ェック除外領域１２を除去する場合について説明したが
、これに限らず、例えばパターンレイアウトデータ１１
に対しデザインルールチェック対象領域を指定して指定
した領域のみについてデザインルールチェックを実行す
ることも可能である。
【００１９】
【発明の効果】以上の如く本発明装置にあっては、デザ
インルールチェック除外領域入力手段と図形演算機能付
パターン入力手段とを具備するから、パターンレイアウ
トデータからデザインルールチェックの不必要な任意の
領域を除外したパターンレイアウトデータを求め、この
領域に対するルールチェックを行うことにより実行時間
の大幅な短縮、並びに使用メモリ量の削減が可能となり
、パターンレイアウト検証の効率の向上が図れる等本発
明は優れた効果を奏するものである。
インルールチェック除外領域入力手段と図形演算機能付
パターン入力手段とを具備するから、パターンレイアウ
トデータからデザインルールチェックの不必要な任意の
領域を除外したパターンレイアウトデータを求め、この
領域に対するルールチェックを行うことにより実行時間
の大幅な短縮、並びに使用メモリ量の削減が可能となり
、パターンレイアウト検証の効率の向上が図れる等本発
明は優れた効果を奏するものである。
【図１】本発明装置を構成する各手段及びその入出力情
報を示す説明図である。
報を示す説明図である。
【図２】本発明装置における図形演算機能付パターン入
力手段の処理内容を示す説明図である。
力手段の処理内容を示す説明図である。
【図３】本発明装置における処理内容を示すフローチャ
ートである。
ートである。
【図４】従来装置を構成する各手段及び入出力情報を示
す説明図である。
す説明図である。
【図５】従来装置におけるブロック選択機能付パターン
入力手段の処理内容を示す説明図である。
入力手段の処理内容を示す説明図である。
【図６】従来装置の問題点を示す説明図である。
１ デザインルールチェック除外領域入力手段２
図形演算機能付パターン入力手段３ デザインルール
チェック実行手段１１ パターンレイアウトデータ １２ デザインルールチェック除外領域１３ ルー
ルファイル
図形演算機能付パターン入力手段３ デザインルール
チェック実行手段１１ パターンレイアウトデータ １２ デザインルールチェック除外領域１３ ルー
ルファイル
Claims (1)
- 【請求項１】 パターンレイアウトデータに対するデ
ザインルールチェック除外領域を入力する手段と、パタ
ーンレイアウトデータからデザインルールチェック除外
領域と対応する領域を除去した後のパターンレイアウト
データを求めてこれを出力する手段と、該手段から出力
されたパターンレイアウトデータに対し、ルールファイ
ルに基づきデザインルールチェックを実行する手段とを
具備することを特徴とするパターンレイアウト検証装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117139A JPH04344979A (ja) | 1991-05-22 | 1991-05-22 | パターンレイアウト検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117139A JPH04344979A (ja) | 1991-05-22 | 1991-05-22 | パターンレイアウト検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344979A true JPH04344979A (ja) | 1992-12-01 |
Family
ID=14704424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117139A Pending JPH04344979A (ja) | 1991-05-22 | 1991-05-22 | パターンレイアウト検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344979A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120144351A1 (en) * | 2006-11-09 | 2012-06-07 | Mentor Graphics Corporation | Analysis optimzer |
| US9361424B2 (en) | 2004-05-07 | 2016-06-07 | Mentor Graphics Corporation | Integrated circuit layout design methodology with process variation bands |
-
1991
- 1991-05-22 JP JP3117139A patent/JPH04344979A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9361424B2 (en) | 2004-05-07 | 2016-06-07 | Mentor Graphics Corporation | Integrated circuit layout design methodology with process variation bands |
| US9977856B2 (en) | 2004-05-07 | 2018-05-22 | Mentor Graphics Corporation | Integrated circuit layout design methodology with process variation bands |
| US20120144351A1 (en) * | 2006-11-09 | 2012-06-07 | Mentor Graphics Corporation | Analysis optimzer |
| US8504959B2 (en) * | 2006-11-09 | 2013-08-06 | Mentor Graphics Corporation | Analysis optimizer |
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