JPH08288395A - 配置処理方法及び配置処理装置 - Google Patents
配置処理方法及び配置処理装置Info
- Publication number
- JPH08288395A JPH08288395A JP7086868A JP8686895A JPH08288395A JP H08288395 A JPH08288395 A JP H08288395A JP 7086868 A JP7086868 A JP 7086868A JP 8686895 A JP8686895 A JP 8686895A JP H08288395 A JPH08288395 A JP H08288395A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- information
- path
- constraint
- analysis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 パス遅延時間の改善。
【構成】 論理接続情報、物理情報、遅延情報を入力す
る論理／ライブラリ入力手段と、パスの遅延時間制約を
入力しそれら制約されたパスについて遅延解析を行うた
めの遅延解析用構造を生成するパス遅延時間制約入力手
段と、ブロックの配置状態（位置）に基づいて制約パス
上ネットの配線形状を見積り前記遅延情報と遅延解析用
構造を用いて制約パスの遅延解析を行う遅延解析手段
と、制約パスの遅延違反が起こらないように前記遅延解
析手段を動的に用いて遅延検証しながらブロックの配置
を行う初期配置手段と、同改良配置手段と、配置結果を
出力する出力手段と、各手段を制御する制御手段とを、
有している。パス遅延時間制約入力手段については追加
入力可能で、改良配置手段については遅延違反を無くす
ように配置改良が可能である。
る論理／ライブラリ入力手段と、パスの遅延時間制約を
入力しそれら制約されたパスについて遅延解析を行うた
めの遅延解析用構造を生成するパス遅延時間制約入力手
段と、ブロックの配置状態（位置）に基づいて制約パス
上ネットの配線形状を見積り前記遅延情報と遅延解析用
構造を用いて制約パスの遅延解析を行う遅延解析手段
と、制約パスの遅延違反が起こらないように前記遅延解
析手段を動的に用いて遅延検証しながらブロックの配置
を行う初期配置手段と、同改良配置手段と、配置結果を
出力する出力手段と、各手段を制御する制御手段とを、
有している。パス遅延時間制約入力手段については追加
入力可能で、改良配置手段については遅延違反を無くす
ように配置改良が可能である。
Description
【０００１】
【産業上の利用分野】本発明は、配置処理方法に関し、
特に、ＬＳＩ、ＰＷＢ等の設計に利用される配置処理方
法に関する。
特に、ＬＳＩ、ＰＷＢ等の設計に利用される配置処理方
法に関する。
【０００２】
【従来の技術】ＬＳＩ（Large-Scaled Integrated circ
uit ）、ＰＷＢ（Printed wiring boad ）等の設計に
は、従来からＣＡＤ（Computer-Aided Disign ）が利用
されている。
uit ）、ＰＷＢ（Printed wiring boad ）等の設計に
は、従来からＣＡＤ（Computer-Aided Disign ）が利用
されている。
【０００３】従来のこの種の配置処理方法では、どの回
路ブロックがどの回路ブロックに接続されるといった論
理接続情報に基づき、配線の総延長がより短くなるよう
に、かつ配線性が向上するように（配線が簡略化される
ように）、配置処理が行われる。そして、遅延時間制約
の厳しいクリティカルパスが存在する場合には、その制
約を満足するようにパス上のブロックを自動配置の対象
とせず、予め近接した位置に人手で配置しておく。ま
た、配置配線後に遅延解析を行った結果、制約違反が見
つかった場合には、パス上のブロックの配置を人手で修
正して違反を取り除くように再配線していた。なお、こ
のような配置処理方法は、「論理装置のＣＡＤ」、情報
処理学会、昭和５６年３月２０日発行に記載されてい
る。
路ブロックがどの回路ブロックに接続されるといった論
理接続情報に基づき、配線の総延長がより短くなるよう
に、かつ配線性が向上するように（配線が簡略化される
ように）、配置処理が行われる。そして、遅延時間制約
の厳しいクリティカルパスが存在する場合には、その制
約を満足するようにパス上のブロックを自動配置の対象
とせず、予め近接した位置に人手で配置しておく。ま
た、配置配線後に遅延解析を行った結果、制約違反が見
つかった場合には、パス上のブロックの配置を人手で修
正して違反を取り除くように再配線していた。なお、こ
のような配置処理方法は、「論理装置のＣＡＤ」、情報
処理学会、昭和５６年３月２０日発行に記載されてい
る。
【０００４】また、クリティカルパスの電気的制約を満
足して自動的に回路ブロックの配置処理を行う配置設計
方法もある。このような方法は、特開平４−２５１９６
１号公報に記載されている。
足して自動的に回路ブロックの配置処理を行う配置設計
方法もある。このような方法は、特開平４−２５１９６
１号公報に記載されている。
【０００５】
【発明が解決しようとする課題】上述した従来の配置処
理方式では、論理接続情報にのみ基づいて配置処理を行
なうため、遅延時間制約の厳しいクリティカルパスが遅
延違反を起こすという問題点がある。また、制約を満足
するようにパス上のブロックを予め接近させて人手で配
置したり、配置配線後に遅延解析を行った結果で制約違
反となったパス上のブロックの配置を人手で修正して違
反を取り除いたりする作業は多大な工数を要するという
問題点がある。
理方式では、論理接続情報にのみ基づいて配置処理を行
なうため、遅延時間制約の厳しいクリティカルパスが遅
延違反を起こすという問題点がある。また、制約を満足
するようにパス上のブロックを予め接近させて人手で配
置したり、配置配線後に遅延解析を行った結果で制約違
反となったパス上のブロックの配置を人手で修正して違
反を取り除いたりする作業は多大な工数を要するという
問題点がある。
【０００６】さらに、従来のクリティカルパスの電気的
制約を満足して自動的に回路ブロックの配置処理を行う
配置設計方法では、２つのブロック間を接続するパスに
ついては電気的制約を満足することができるものの、複
数のブロック間を接続するパスについての電気的制約を
満足することができないという問題点がある。
制約を満足して自動的に回路ブロックの配置処理を行う
配置設計方法では、２つのブロック間を接続するパスに
ついては電気的制約を満足することができるものの、複
数のブロック間を接続するパスについての電気的制約を
満足することができないという問題点がある。
【０００７】本発明は、複数の回路ブロックを接続パス
について電気的制約がある場合であっても、その電気的
制約を満足する配置処理を自動的に行うことができる配
置処理方法を提供することを目的とする。
について電気的制約がある場合であっても、その電気的
制約を満足する配置処理を自動的に行うことができる配
置処理方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、複数の
回路ブロックと該複数の回路ブロック間を接続する配線
とを回路基板上にどのように配置するか決定する配置処
理方法において、前記複数の回路ブロック間の接続を表
す論理接続情報と、前記回路ブロック及び前記回路基板
の物理情報と、ブロック内部遅延情報と配線遅延計算用
パラメータとを含むパス遅延解析に必要な遅延情報と、
を入力して記憶部に記憶させる工程と、制約パスの遅延
時間制約情報を入力して記憶させる工程と、前記遅延時
間制約情報に基づいて前記制約パスについて遅延解析を
行うための遅延解析用構造を生成し記憶させる工程と、
ブロックの配置状態に基づいて前記制約パス上のネット
の配線形状を見積り、前記遅延情報と遅延解析用構造を
用いて前記制約パスの遅延解析を行う工程と、前記論理
接続情報、前記物理情報、及び前記パス遅延時間制約情
報を読出し、前記制約パスについて遅延違反が起こらな
いように前記遅延解析を行う工程を繰り返させながら、
遅延検証をおこなって前記複数のブロックと配線の配置
を行う配置工程と、該配置工程により得られた配置結果
を出力する工程とを含むことを特徴とする配置処理方法
が得られる。
回路ブロックと該複数の回路ブロック間を接続する配線
とを回路基板上にどのように配置するか決定する配置処
理方法において、前記複数の回路ブロック間の接続を表
す論理接続情報と、前記回路ブロック及び前記回路基板
の物理情報と、ブロック内部遅延情報と配線遅延計算用
パラメータとを含むパス遅延解析に必要な遅延情報と、
を入力して記憶部に記憶させる工程と、制約パスの遅延
時間制約情報を入力して記憶させる工程と、前記遅延時
間制約情報に基づいて前記制約パスについて遅延解析を
行うための遅延解析用構造を生成し記憶させる工程と、
ブロックの配置状態に基づいて前記制約パス上のネット
の配線形状を見積り、前記遅延情報と遅延解析用構造を
用いて前記制約パスの遅延解析を行う工程と、前記論理
接続情報、前記物理情報、及び前記パス遅延時間制約情
報を読出し、前記制約パスについて遅延違反が起こらな
いように前記遅延解析を行う工程を繰り返させながら、
遅延検証をおこなって前記複数のブロックと配線の配置
を行う配置工程と、該配置工程により得られた配置結果
を出力する工程とを含むことを特徴とする配置処理方法
が得られる。
【０００９】また、本発明によれば、複数の回路ブロッ
クと該複数の回路ブロック間を接続する配線とを回路基
板上にどのように配置するか決定する配置処理を支援す
る配置処理装置において、前記複数の回路ブロック間の
接続を表す論理接続情報と、前記複数の回路ブロック及
び該ブロックを配置するための前記回路基板上の配置領
域の物理情報と、ブロック内部遅延と配線遅延計算用パ
ラメータとを含むパス遅延解析に必要な遅延情報と、を
入力するための論理／ライブラリ入力手段と、制約パス
の遅延時間制約情報を入力し、前記制約パスについて遅
延解析を行うための遅延解析用構造を生成するためのパ
ス遅延時間制約入力手段と、前記論理接続情報、前記物
理情報、前記遅延情報、前記遅延時間制約情報、及び前
記遅延解析用構造を記憶する記憶手段と、ブロックの配
置状態に基づいて前記制約パス上のネットの配線形状を
見積り、前記遅延情報と前記遅延解析用構造を用いて前
記制約パスの遅延解析を行う遅延解析手段と、前記論理
接続情報、前記物理情報、及び前記遅延時間制約情報を
読出し、前記制約パスの遅延違反が起こらないように前
記遅延解析手段を動的に用いて遅延検証しながら前記複
数の回路ブロックと前記配線の配置を行う配置手段と、
該配置手段から得られる配置結果を出力する出力手段
と、前記論理／ライブラリ入力手段、前記パス遅延時間
制約入力手段、前記記憶手段、前記遅延解析手段、前記
配置手段、及び前記出力手段を制御する制御手段とを有
することを特徴とする配置処理装置が得られる。
クと該複数の回路ブロック間を接続する配線とを回路基
板上にどのように配置するか決定する配置処理を支援す
る配置処理装置において、前記複数の回路ブロック間の
接続を表す論理接続情報と、前記複数の回路ブロック及
び該ブロックを配置するための前記回路基板上の配置領
域の物理情報と、ブロック内部遅延と配線遅延計算用パ
ラメータとを含むパス遅延解析に必要な遅延情報と、を
入力するための論理／ライブラリ入力手段と、制約パス
の遅延時間制約情報を入力し、前記制約パスについて遅
延解析を行うための遅延解析用構造を生成するためのパ
ス遅延時間制約入力手段と、前記論理接続情報、前記物
理情報、前記遅延情報、前記遅延時間制約情報、及び前
記遅延解析用構造を記憶する記憶手段と、ブロックの配
置状態に基づいて前記制約パス上のネットの配線形状を
見積り、前記遅延情報と前記遅延解析用構造を用いて前
記制約パスの遅延解析を行う遅延解析手段と、前記論理
接続情報、前記物理情報、及び前記遅延時間制約情報を
読出し、前記制約パスの遅延違反が起こらないように前
記遅延解析手段を動的に用いて遅延検証しながら前記複
数の回路ブロックと前記配線の配置を行う配置手段と、
該配置手段から得られる配置結果を出力する出力手段
と、前記論理／ライブラリ入力手段、前記パス遅延時間
制約入力手段、前記記憶手段、前記遅延解析手段、前記
配置手段、及び前記出力手段を制御する制御手段とを有
することを特徴とする配置処理装置が得られる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１に本発明の一実施例の配置処理装置のブロッ
ク図を示す。本実施例の配置処理装置は、制御手段１０
１、論理／ライブラリ入力手段１０２、パス遅延時間制
約入力手段１０３、遅延解析手段１０４、初期配置手段
１０５、改良配置手段１０６、配置結果出力手段１０
７、物理情報記憶部１０８、遅延情報記憶部１０９、パ
ス遅延時間制約情報記憶部１１０、パス遅延解析用構造
記憶部１１１、及び配置結果情報情報部１１２を有して
いる。
する。図１に本発明の一実施例の配置処理装置のブロッ
ク図を示す。本実施例の配置処理装置は、制御手段１０
１、論理／ライブラリ入力手段１０２、パス遅延時間制
約入力手段１０３、遅延解析手段１０４、初期配置手段
１０５、改良配置手段１０６、配置結果出力手段１０
７、物理情報記憶部１０８、遅延情報記憶部１０９、パ
ス遅延時間制約情報記憶部１１０、パス遅延解析用構造
記憶部１１１、及び配置結果情報情報部１１２を有して
いる。
【００１１】論理／ライブラリ入力手段１０２は、配置
するブロック間の論理接続情報、及び各ブロックやブロ
ックを配置する配置領域の物理情報を物理情報記憶部１
０８に記憶させ、パス遅延解析に必要なブロック内部遅
延や配線遅延計算用パラメータ等の遅延情報を遅延情報
記憶部１０９に記憶させるために使用される。
するブロック間の論理接続情報、及び各ブロックやブロ
ックを配置する配置領域の物理情報を物理情報記憶部１
０８に記憶させ、パス遅延解析に必要なブロック内部遅
延や配線遅延計算用パラメータ等の遅延情報を遅延情報
記憶部１０９に記憶させるために使用される。
【００１２】パス遅延時間制約入力手段１０３は、各パ
スの遅延時間制約情報をパス遅延時間制約情報記憶部１
１０に記憶させるとともに、制約されたパスについて遅
延解析を行うための遅延解析用構造を生成してパス遅延
解析用構造記憶部１１１に記憶させる。
スの遅延時間制約情報をパス遅延時間制約情報記憶部１
１０に記憶させるとともに、制約されたパスについて遅
延解析を行うための遅延解析用構造を生成してパス遅延
解析用構造記憶部１１１に記憶させる。
【００１３】遅延解析手段１０４は、各ブロックの配置
状態（位置）に基づいて制約パス上ネットの配線形状を
見積り、遅延情報記憶部１０９に記憶された遅延情報と
パス遅延解析用構造１１１に記憶された遅延解析用構造
を用いて制約パスの遅延解析を行う。
状態（位置）に基づいて制約パス上ネットの配線形状を
見積り、遅延情報記憶部１０９に記憶された遅延情報と
パス遅延解析用構造１１１に記憶された遅延解析用構造
を用いて制約パスの遅延解析を行う。
【００１４】初期配置手段１０５は、制約パスの遅延違
反が起こらないように遅延解析手段１０４を動的に用い
て遅延検証しながらブロックの配置を行う。その配置結
果を示す情報は、配置結果情報記憶部１１２に記憶され
る。
反が起こらないように遅延解析手段１０４を動的に用い
て遅延検証しながらブロックの配置を行う。その配置結
果を示す情報は、配置結果情報記憶部１１２に記憶され
る。
【００１５】改良配置手段１０６は、初期配置手段１０
５が一旦配置したブロックに対し、新たなパス遅延時間
制約情報が追加された場合に、追加された制約パスの遅
延違反を無くすように遅延解析手段１０４を動的に用い
て遅延検証しながらブロックの配置改良を行う。配置改
良を終えた配置結果も配置結果情報記憶部１１２に記憶
される。
５が一旦配置したブロックに対し、新たなパス遅延時間
制約情報が追加された場合に、追加された制約パスの遅
延違反を無くすように遅延解析手段１０４を動的に用い
て遅延検証しながらブロックの配置改良を行う。配置改
良を終えた配置結果も配置結果情報記憶部１１２に記憶
される。
【００１６】配置結果出力手段１０７は、配置結果情報
記憶部１１２に記憶された配置結果を画面表示したり、
印刷出力したりする。
記憶部１１２に記憶された配置結果を画面表示したり、
印刷出力したりする。
【００１７】制御手段１０１は、上記各手段を制御す
る。
る。
【００１８】以下、この配置処理装置の動作を説明す
る。ここでは、図２に示す様に論理接続されるブロック
の配置処理について説明する。即ち、フリップフロップ
２０１と、ゲート２０２、２０３、及び２０４と、フリ
ップフロップ２０５と、これらを接続するネット２１
６、２１７、２１８、及び２１９で構成されるパス２２
７と、フリップフロップ２０１と、ゲート２０６、及び
２０７と、フリップフロップ２０８と、これらを接続す
るネット２１６、２２０、及び２２１で構成されるパス
２２８と、フリップフロップ２０９と、ゲート２１０、
及び２１１と、フリップフロップ２１２と、これらを接
続するネット２２２、２２３、及び２２４で構成される
パス２２９と、フリップフロップ２０９と、ゲート２１
３、及び２１４と、フリップフロップ２１５と、これら
を接続するネット２２２、２２５、及び２２６で構成さ
れるパス２３０とを構成する例について説明する。な
お、ここで行う配置処理は、図２に示すブロック以外
に、多数のブロックを有する回路に対して行うものとす
る。
る。ここでは、図２に示す様に論理接続されるブロック
の配置処理について説明する。即ち、フリップフロップ
２０１と、ゲート２０２、２０３、及び２０４と、フリ
ップフロップ２０５と、これらを接続するネット２１
６、２１７、２１８、及び２１９で構成されるパス２２
７と、フリップフロップ２０１と、ゲート２０６、及び
２０７と、フリップフロップ２０８と、これらを接続す
るネット２１６、２２０、及び２２１で構成されるパス
２２８と、フリップフロップ２０９と、ゲート２１０、
及び２１１と、フリップフロップ２１２と、これらを接
続するネット２２２、２２３、及び２２４で構成される
パス２２９と、フリップフロップ２０９と、ゲート２１
３、及び２１４と、フリップフロップ２１５と、これら
を接続するネット２２２、２２５、及び２２６で構成さ
れるパス２３０とを構成する例について説明する。な
お、ここで行う配置処理は、図２に示すブロック以外
に、多数のブロックを有する回路に対して行うものとす
る。
【００１９】まず、参考のために、従来の論理接続情報
にのみ基づいて配置処理を行なう方法、即ち、パス遅延
時間制約を入力せずに配置処理を行った結果を図３に示
す。なお、図３では、説明を簡単にするために、フリッ
プフロップ及びゲートの物理的大きさはすべて等しいも
のとし、端子位置もすべてブロックの中央に存在するも
のとした。また、隣り合うブロック同士の距離は、上下
左右、すべて１Ｌで等しいものとした。さらに、配線遅
延時間は、長さ１Ｌにつき１Ｔであり、端子間の距離に
比例するものとした。さらにまた、各ゲートの内部遅延
時間もすべて１Ｔで等しいものとした。
にのみ基づいて配置処理を行なう方法、即ち、パス遅延
時間制約を入力せずに配置処理を行った結果を図３に示
す。なお、図３では、説明を簡単にするために、フリッ
プフロップ及びゲートの物理的大きさはすべて等しいも
のとし、端子位置もすべてブロックの中央に存在するも
のとした。また、隣り合うブロック同士の距離は、上下
左右、すべて１Ｌで等しいものとした。さらに、配線遅
延時間は、長さ１Ｌにつき１Ｔであり、端子間の距離に
比例するものとした。さらにまた、各ゲートの内部遅延
時間もすべて１Ｔで等しいものとした。
【００２０】上記条件で、図３における、各パスの遅延
時間は、パス２２７が９Ｔ、パス２２８が５Ｔ、パス２
２９が５Ｔである。
時間は、パス２２７が９Ｔ、パス２２８が５Ｔ、パス２
２９が５Ｔである。
【００２１】本発明の配置処理装置では、論理／ライブ
ラリ入力手段１０２から、配置するブロック間の論理接
続情報、ブロックやそれを配置する配置領域の物理情
報、パス遅延解析に必要なブロック内部遅延や配線遅延
計算用パラメータ等の遅延情報を入力した後に、図１の
パス遅延時間制約入力手段１０３から、例えばパス２２
７のようなゲート遅延の大きいパス（クリティカルパ
ス）についてパスの遅延時間制約情報（例えば、遅延時
間を８Ｔ以下に制限する情報）を入力することができ
る。このようなパス遅延時間制約情報が入力されと、制
約されたパスについて遅延解析を行うための遅延解析用
構造がパス遅延時間制約入力手段１０３で生成される。
ラリ入力手段１０２から、配置するブロック間の論理接
続情報、ブロックやそれを配置する配置領域の物理情
報、パス遅延解析に必要なブロック内部遅延や配線遅延
計算用パラメータ等の遅延情報を入力した後に、図１の
パス遅延時間制約入力手段１０３から、例えばパス２２
７のようなゲート遅延の大きいパス（クリティカルパ
ス）についてパスの遅延時間制約情報（例えば、遅延時
間を８Ｔ以下に制限する情報）を入力することができ
る。このようなパス遅延時間制約情報が入力されと、制
約されたパスについて遅延解析を行うための遅延解析用
構造がパス遅延時間制約入力手段１０３で生成される。
【００２２】次に、図１の遅延解析手段１０４が制約パ
ス上ネットの配線形状を見積り遅延情報と遅延解析用構
造を用いて制約パスの遅延解析を行う。そして、図１の
初期配置手段１０５と改良配置手段１０６が、パス遅延
時間制約入力手段１０３によって入力された制約パス２
２７の遅延違反が起こらないように遅延解析手段１０４
を動的に用いて遅延検証しながらブロックの初期配置、
改良配置を行う。ここで、遅延解析手段１０４を動的に
用いるとは、配置位置の変更によって配線形状の変化し
たネットを含む制約パスの遅延解析のみを行い解析結果
を更新することをいう。
ス上ネットの配線形状を見積り遅延情報と遅延解析用構
造を用いて制約パスの遅延解析を行う。そして、図１の
初期配置手段１０５と改良配置手段１０６が、パス遅延
時間制約入力手段１０３によって入力された制約パス２
２７の遅延違反が起こらないように遅延解析手段１０４
を動的に用いて遅延検証しながらブロックの初期配置、
改良配置を行う。ここで、遅延解析手段１０４を動的に
用いるとは、配置位置の変更によって配線形状の変化し
たネットを含む制約パスの遅延解析のみを行い解析結果
を更新することをいう。
【００２３】上記のようにして、配置処理を行った結
果、本実施例によれば、図４に示すような遅延時間制約
のあるパス２２７がパス遅延エラーを起こしていない配
置結果を得る。すなわち、パス２２７の遅延時間は８Ｔ
となり遅延制約の８Ｔ以下となる。
果、本実施例によれば、図４に示すような遅延時間制約
のあるパス２２７がパス遅延エラーを起こしていない配
置結果を得る。すなわち、パス２２７の遅延時間は８Ｔ
となり遅延制約の８Ｔ以下となる。
【００２４】その後、図１の配置結果出力手段１０７に
より出力された図４の配置結果に対して、網羅的な遅延
解析を行うと、パス２２７は８Ｔ、パス２２８は５Ｔ、
パス２２９は５Ｔ、パス２３０は９Ｔとなる。
より出力された図４の配置結果に対して、網羅的な遅延
解析を行うと、パス２２７は８Ｔ、パス２２８は５Ｔ、
パス２２９は５Ｔ、パス２３０は９Ｔとなる。
【００２５】ここで、新たに、パス２３０に遅延時間８
Ｔ以下という遅延時間制約を与えることとする。即ち、
図１のパス遅延時間制約入力手段１０３からパス２３０
の遅延時間制約を追加入力し、先に入力されたパス２２
７とともにパスについて遅延解析を行うための遅延解析
用構造を生成させる。そして、図１の初期配置手段１０
５と改良配置手段１０６が、パス２２７、２３０の遅延
違反が起こらないように遅延解析手段１０４を動的に用
いて遅延検証しながらブロックの初期配置、改良配置を
行う。そして、図５に示すような遅延時間制約のあるパ
スが、遅延エラーを起こしていない配置結果を得ること
ができる。即ち、パス２２７の遅延時間は７Ｔ、パス２
３０の遅延時間は８Ｔとなり、いずれも遅延制約の８Ｔ
以下となっている。
Ｔ以下という遅延時間制約を与えることとする。即ち、
図１のパス遅延時間制約入力手段１０３からパス２３０
の遅延時間制約を追加入力し、先に入力されたパス２２
７とともにパスについて遅延解析を行うための遅延解析
用構造を生成させる。そして、図１の初期配置手段１０
５と改良配置手段１０６が、パス２２７、２３０の遅延
違反が起こらないように遅延解析手段１０４を動的に用
いて遅延検証しながらブロックの初期配置、改良配置を
行う。そして、図５に示すような遅延時間制約のあるパ
スが、遅延エラーを起こしていない配置結果を得ること
ができる。即ち、パス２２７の遅延時間は７Ｔ、パス２
３０の遅延時間は８Ｔとなり、いずれも遅延制約の８Ｔ
以下となっている。
【００２６】その後、図１の配置結果出力手段１０７に
より出力された図５の配置結果で網羅的な遅延解析を行
うと、パス２２７は７Ｔ、パス２２８は６Ｔ、パス２２
９は５Ｔ、パス２３０は８Ｔとなっている。
より出力された図５の配置結果で網羅的な遅延解析を行
うと、パス２２７は７Ｔ、パス２２８は６Ｔ、パス２２
９は５Ｔ、パス２３０は８Ｔとなっている。
【００２７】なお、上記実施例では、まずパス遅延時間
制約の無い配置結果を求め、必要に応じてパス遅延時間
制約を入力する場合について説明したが、始めに全ての
パスについてパス遅延時間制約を図１のパス遅延制約入
力手段１０３から入力しておけば、全てのパスに遅延エ
ラーの無い配置結果を最初から得ることができる。
制約の無い配置結果を求め、必要に応じてパス遅延時間
制約を入力する場合について説明したが、始めに全ての
パスについてパス遅延時間制約を図１のパス遅延制約入
力手段１０３から入力しておけば、全てのパスに遅延エ
ラーの無い配置結果を最初から得ることができる。
【００２８】
【発明の効果】以上説明したように本発明は、遅延時間
制約のあるクリティカルパスが遅延違反を起こさない配
置結果を自動で得ることができる。さらに、配置・配線
後の網羅的な遅延解析の結果で予期せぬパスが遅延違反
を起こした場合にもそのパスの遅延時間制約を追加入力
して遅延違反の改良配置をさせることにより自動で修正
することができる。これによって、回路の遅延時間制約
を満足する配置結果を自動で得ることができるという効
果がある。
制約のあるクリティカルパスが遅延違反を起こさない配
置結果を自動で得ることができる。さらに、配置・配線
後の網羅的な遅延解析の結果で予期せぬパスが遅延違反
を起こした場合にもそのパスの遅延時間制約を追加入力
して遅延違反の改良配置をさせることにより自動で修正
することができる。これによって、回路の遅延時間制約
を満足する配置結果を自動で得ることができるという効
果がある。
【図１】本発明の一実施例の配置処理装置のブロック図
である。
である。
【図２】図１の装置を適用して配置処理行おうとする論
理配線を示す図。
理配線を示す図。
【図３】図１の装置を用い、パス遅延時間制約情報を与
えずに配置処理を行った結果を示す図である。
えずに配置処理を行った結果を示す図である。
【図４】図３の処理結果に対し、パス２２７に対するパ
ス遅延時間制約情報の入力ｗ行って配置処理を行った結
果を示す図である。
ス遅延時間制約情報の入力ｗ行って配置処理を行った結
果を示す図である。
【図５】図４の処理結果に対し、パス２２７に対するパ
ス遅延時間制約情報の入力ｗ行って配置処理を行った結
果を示す図である。
ス遅延時間制約情報の入力ｗ行って配置処理を行った結
果を示す図である。
１０１ 制御手段 １０２ 論理／ライブラリ入力手段 １０３ パス遅延時間制約入力手段 １０４ 遅延解析手段 １０５ 初期配置手段 １０６ 改良配置手段 １０７ 配置結果出力手段 １０８ 物理情報記憶部 １０９ 遅延情報記憶部 １１０ パス遅延時間制約情報記憶部 １１１ パス遅延解析用構造記憶部 １１２ 配置結果情報情報部
Claims (4)
- 【請求項１】 複数の回路ブロックと該複数の回路ブロ
ック間を接続する配線とを回路基板上にどのように配置
するか決定する配置処理方法において、前記複数の回路
ブロック間の接続を表す論理接続情報と、前記回路ブロ
ック及び前記回路基板の物理情報と、ブロック内部遅延
情報と配線遅延計算用パラメータとを含むパス遅延解析
に必要な遅延情報と、を入力して記憶部に記憶させる工
程と、制約パスの遅延時間制約情報を入力して記憶させ
る工程と、前記遅延時間制約情報に基づいて前記制約パ
スについて遅延解析を行うための遅延解析用構造を生成
し記憶させる工程と、ブロックの配置状態に基づいて前
記制約パス上のネットの配線形状を見積り、前記遅延情
報と遅延解析用構造を用いて前記制約パスの遅延解析を
行う工程と、前記論理接続情報、前記物理情報、及び前
記パス遅延時間制約情報を読出し、前記制約パスについ
て遅延違反が起こらないように前記遅延解析を行う工程
を繰り返させながら、遅延検証をおこなって前記複数の
ブロックと配線の配置を行う配置工程と、該配置工程に
より得られた配置結果を出力する工程とを含むことを特
徴とする配置処理方法。 - 【請求項２】 前記配置結果を配置結果情報として記憶
する工程と、新たなパス遅延時間制約情報を入力して記
憶させる工程と、前記新たなパス遅延時間制約情報に基
づいて新たな制約パスについて遅延解析を行うための新
たな遅延解析用構造を生成し記憶させる工程と、前記配
置結果情報を読出し、前記新たな制約パスについて遅延
違反が起こらないように前記遅延解析を行う工程を繰り
返させながら、遅延検証をおこなって前記複数のブロッ
クと配線の再配置を行う再配置工程とを含むことを特徴
とする請求項１の配置処理方法。 - 【請求項３】 複数の回路ブロックと該複数の回路ブロ
ック間を接続する配線とを回路基板上にどのように配置
するか決定する配置処理を支援する配置処理装置におい
て、前記複数の回路ブロック間の接続を表す論理接続情
報と、前記複数の回路ブロック及び該ブロックを配置す
るための前記回路基板上の配置領域の物理情報と、ブロ
ック内部遅延と配線遅延計算用パラメータとを含むパス
遅延解析に必要な遅延情報と、を入力するための論理／
ライブラリ入力手段と、制約パスの遅延時間制約情報を
入力し、前記制約パスについて遅延解析を行うための遅
延解析用構造を生成するためのパス遅延時間制約入力手
段と、前記論理接続情報、前記物理情報、前記遅延情
報、前記遅延時間制約情報、及び前記遅延解析用構造を
記憶する記憶手段と、ブロックの配置状態に基づいて前
記制約パス上のネットの配線形状を見積り、前記遅延情
報と前記遅延解析用構造を用いて前記制約パスの遅延解
析を行う遅延解析手段と、前記論理接続情報、前記物理
情報、及び前記遅延時間制約情報を読出し、前記制約パ
スの遅延違反が起こらないように前記遅延解析手段を動
的に用いて遅延検証しながら前記複数の回路ブロックと
前記配線の配置を行う配置手段と、該配置手段から得ら
れる配置結果を出力する出力手段と、前記論理／ライブ
ラリ入力手段、前記パス遅延時間制約入力手段、前記記
憶手段、前記遅延解析手段、前記配置手段、及び前記出
力手段を制御する制御手段とを有することを特徴とする
配置処理装置。 - 【請求項４】 前記配置結果を表す配置結果情報を記憶
する配置結果情報記憶手段と、該記憶手段から読出した
前記配置結果情報と、前記パス遅延時間制約入力手段に
新たに入力されパス遅延時間情報と、該前記パス遅延時
間制約入力手段が前記新たに入力されたパス遅延時間情
報に基づいて生成した新たなパス遅延解析構造とに基づ
いて、前記複数の回路ブロックと前記配線とを再配置す
る改良配置手段とを有することを特徴とする請求項３の
配置処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086868A JPH08288395A (ja) | 1995-04-12 | 1995-04-12 | 配置処理方法及び配置処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086868A JPH08288395A (ja) | 1995-04-12 | 1995-04-12 | 配置処理方法及び配置処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288395A true JPH08288395A (ja) | 1996-11-01 |
Family
ID=13898808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7086868A Pending JPH08288395A (ja) | 1995-04-12 | 1995-04-12 | 配置処理方法及び配置処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288395A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205573B1 (en) | 1997-10-22 | 2001-03-20 | Nec Corporation | Delay analysis result display device |
| US7650582B2 (en) | 2006-05-29 | 2010-01-19 | Nec Corporation | Circuit analysis device allowing more accurate analysis of signal propagation delay in circuit representation of a highly abstract level |
| US8312411B2 (en) | 2009-03-31 | 2012-11-13 | Nec Corporation | Wiring verification system, wiring verification method, and wiring verification program product |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02215148A (ja) * | 1989-02-15 | 1990-08-28 | Nec Corp | 配置処理方式 |
| JPH05181938A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 引きはがし再配線処理装置 |
-
1995
- 1995-04-12 JP JP7086868A patent/JPH08288395A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02215148A (ja) * | 1989-02-15 | 1990-08-28 | Nec Corp | 配置処理方式 |
| JPH05181938A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 引きはがし再配線処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205573B1 (en) | 1997-10-22 | 2001-03-20 | Nec Corporation | Delay analysis result display device |
| US7650582B2 (en) | 2006-05-29 | 2010-01-19 | Nec Corporation | Circuit analysis device allowing more accurate analysis of signal propagation delay in circuit representation of a highly abstract level |
| US8312411B2 (en) | 2009-03-31 | 2012-11-13 | Nec Corporation | Wiring verification system, wiring verification method, and wiring verification program product |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7370302B1 (en) | Partitioning a large design across multiple devices | |
| JP2882359B2 (ja) | レイアウト設計装置 | |
| JP2800527B2 (ja) | フロアプラン装置 | |
| JP2993239B2 (ja) | 階層間ディレイ配分方法 | |
| JP2005158075A (ja) | 相互接続対応の集積回路設計 | |
| JPH0743742B2 (ja) | 自動配線方法 | |
| JP5444985B2 (ja) | 情報処理装置 | |
| US7073142B2 (en) | Wiring diagram verifying method, program, and apparatus | |
| US6763510B2 (en) | Automatic placement and routing apparatus | |
| JPH08288395A (ja) | 配置処理方法及び配置処理装置 | |
| JP3107207B2 (ja) | 論理回路改善方法および論理回路改善方式 | |
| JP2872216B1 (ja) | マクロの設計方法 | |
| JPH04251961A (ja) | Ｃａｄによる回路ブロックの配置設計方式 | |
| JPH09330339A (ja) | 自動記述分割装置 | |
| JPH06266801A (ja) | フロアプランを考慮した論理合成方法 | |
| JP2001308189A (ja) | 半導体集積回路装置及びクロック配線方法並びに記録媒体 | |
| JPH04151853A (ja) | 配線方法 | |
| JP2630218B2 (ja) | 回路設計装置 | |
| JP2000150659A (ja) | 半導体集積回路装置のレイアウト設計方法 | |
| JPH06310601A (ja) | レイアウト設計方法 | |
| JPH0540802A (ja) | 配置設計方式 | |
| JPH07296027A (ja) | プリント基板の自動束配線ルート決定方法 | |
| JP2000068381A (ja) | Ｌｓｉの自動レイアウト方法、及びｌｓｉの自動レイアウトプログラムを記録した記録媒体 | |
| JP2848097B2 (ja) | 配置設計方式 | |
| JP2580982B2 (ja) | Ｌｓｉ電源配線レイアウトシステム |