JP2993239B2 - 階層間ディレイ配分方法 - Google Patents
階層間ディレイ配分方法Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は階層的に実装設計される
電子装置において、複数の階層間にまたがるパスのディ
レイ基準値を各階層に配分する階層間ディレイ配分方法
に関する。
電子装置において、複数の階層間にまたがるパスのディ
レイ基準値を各階層に配分する階層間ディレイ配分方法
に関する。
【０００２】
【従来の技術】ＬＳＩ等の電子装置のレイアウト設計で
は、あらかじめ論理情報に基づいて信号のディレイ時間
の計算を行ない、その結果を配置配線で利用するという
ことがしばしば行なわれている。例えば、アイ・イー・
イー・イー、トランザクションオン コンピュータ エイ
ディッドデザイン、ボリューム８（１９８９年）第８６
０頁から第８７４頁（IEEE Trans. on CAD, Vol. 8, 19
89, pp. 860-874）には、信号が入力ピンからある点に
到達する時刻と、ディレイ基準値を守りながら、その点
から出力ピンに到達することができるための時刻との差
であるスラック、という概念を用いてパスの余裕度をネ
ットに与え、これを利用してディレイ制約違反のない配
置配線を行なう方法が記載されている。この方法は、１
つの階層内に適用できる設計方法である。
は、あらかじめ論理情報に基づいて信号のディレイ時間
の計算を行ない、その結果を配置配線で利用するという
ことがしばしば行なわれている。例えば、アイ・イー・
イー・イー、トランザクションオン コンピュータ エイ
ディッドデザイン、ボリューム８（１９８９年）第８６
０頁から第８７４頁（IEEE Trans. on CAD, Vol. 8, 19
89, pp. 860-874）には、信号が入力ピンからある点に
到達する時刻と、ディレイ基準値を守りながら、その点
から出力ピンに到達することができるための時刻との差
であるスラック、という概念を用いてパスの余裕度をネ
ットに与え、これを利用してディレイ制約違反のない配
置配線を行なう方法が記載されている。この方法は、１
つの階層内に適用できる設計方法である。
【０００３】
【発明が解決しようとする課題】論理回路において、フ
リップフロップからフリップフロップに至る信号経路を
パスと呼ぶ。信号がこのパスを伝播するのに要する時間
をパスディレイと呼ぶ。それぞれのパスには、始点と終
点のフリップフロップに入力されるクロック信号のタイ
ミングに応じて、パスディレイ値に対する最大許容値及
び最小許容値が決まっている。実装を行なう際には、パ
スディレイ値がこれらの基準値を満足していることが要
請される。これが、パスディレイ制約である。以下で
は、この最大値に対するパスディレイ制約を例にとって
説明する。
リップフロップからフリップフロップに至る信号経路を
パスと呼ぶ。信号がこのパスを伝播するのに要する時間
をパスディレイと呼ぶ。それぞれのパスには、始点と終
点のフリップフロップに入力されるクロック信号のタイ
ミングに応じて、パスディレイ値に対する最大許容値及
び最小許容値が決まっている。実装を行なう際には、パ
スディレイ値がこれらの基準値を満足していることが要
請される。これが、パスディレイ制約である。以下で
は、この最大値に対するパスディレイ制約を例にとって
説明する。
【０００４】電子装置の実装設計では、装置内の全ての
パスについて、パスディレイ制約を満足するように、装
置内の全部品の配置及び配線を行なわなければならな
い。
パスについて、パスディレイ制約を満足するように、装
置内の全部品の配置及び配線を行なわなければならな
い。
【０００５】しかし、装置の規模が大きくなると、ＬＳ
Ｉ、モジュールあるいはボード等の実装を階層化する必
要がある。これに対応して、その設計においても、まず
装置全体の論理を階層的に分割し、各階層内の部品の実
装設計が並行して行なわれる。例えば、モジュール上に
は複数のＬＳＩが搭載されるが、これらＬＳＩはそれぞ
れ独立に並行して配置配線の設計がなされる。
Ｉ、モジュールあるいはボード等の実装を階層化する必
要がある。これに対応して、その設計においても、まず
装置全体の論理を階層的に分割し、各階層内の部品の実
装設計が並行して行なわれる。例えば、モジュール上に
は複数のＬＳＩが搭載されるが、これらＬＳＩはそれぞ
れ独立に並行して配置配線の設計がなされる。
【０００６】この様に、階層設計がなされた装置では、
複数の階層間にまたがるパスが必ず存在する。このよう
なパスは１つの階層全体の一部である。パスに対するデ
ィレイの基準値はパス全体に対してのみ与えられている
が、この部分パスに対するディレイ基準値は与えられて
いなかった。
複数の階層間にまたがるパスが必ず存在する。このよう
なパスは１つの階層全体の一部である。パスに対するデ
ィレイの基準値はパス全体に対してのみ与えられている
が、この部分パスに対するディレイ基準値は与えられて
いなかった。
【０００７】２つのＬＳＩが搭載されたモジュールにお
いて、１つのＬＳＩ内から始まって、モジュール上の配
線を通過し、別のＬＳＩ内で終るパスがあったとする。
２つのＬＳＩは独立に配置配線が行なわれるため、従来
は、各ＬＳＩ内の部分パスに、例えばマシンサイクルの
１／３という厳しい基準値を仮に与えて、配置配線を行
なっていた。
いて、１つのＬＳＩ内から始まって、モジュール上の配
線を通過し、別のＬＳＩ内で終るパスがあったとする。
２つのＬＳＩは独立に配置配線が行なわれるため、従来
は、各ＬＳＩ内の部分パスに、例えばマシンサイクルの
１／３という厳しい基準値を仮に与えて、配置配線を行
なっていた。
【０００８】しかし、電子装置に要求される性能が高く
なるにつれ、このように、部分パスに一様に厳しいディ
レイ制約条件を課したのではこれを守ることが困難にな
る。また、一様なディレイ制約条件を与えた場合、ゲー
ト段数が少なくディレイ値に余裕がある部分パスに対し
ては、厳しい制約は無駄になることが多い。すなわち、
部分パスに応じてディレイ基準値を設定しないと、効果
的な実装を行なうことができない。
なるにつれ、このように、部分パスに一様に厳しいディ
レイ制約条件を課したのではこれを守ることが困難にな
る。また、一様なディレイ制約条件を与えた場合、ゲー
ト段数が少なくディレイ値に余裕がある部分パスに対し
ては、厳しい制約は無駄になることが多い。すなわち、
部分パスに応じてディレイ基準値を設定しないと、効果
的な実装を行なうことができない。
【０００９】本発明の目的は、階層的に設計される電子
装置の階層内の部分パスにディレイの基準値を与える階
層間ディレイ配分方法を提供し、部分パスのディレイ値
の余裕度に応じて配置配線の優先度を変えてより効果的
な実装を行なうことにある。
装置の階層内の部分パスにディレイの基準値を与える階
層間ディレイ配分方法を提供し、部分パスのディレイ値
の余裕度に応じて配置配線の優先度を変えてより効果的
な実装を行なうことにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、実装を行なう第１の階層と、第１の階層の部品が複
数搭載される第２の階層からなる実装構造において、
（１）あらかじめ第２の階層でパスディレイを計算し、
その階層内のクローズドパスに関して、第１の階層との
信号の入出力端子位置でのディレイ値を求め、（２）上
記クローズドパスの基準値を、このディレイ値に応じて
第１の階層との信号の入出力端子に比例配分することに
よって基準値を計算し、（３）これをディレイ制約条件
として出力する。
に、実装を行なう第１の階層と、第１の階層の部品が複
数搭載される第２の階層からなる実装構造において、
（１）あらかじめ第２の階層でパスディレイを計算し、
その階層内のクローズドパスに関して、第１の階層との
信号の入出力端子位置でのディレイ値を求め、（２）上
記クローズドパスの基準値を、このディレイ値に応じて
第１の階層との信号の入出力端子に比例配分することに
よって基準値を計算し、（３）これをディレイ制約条件
として出力する。
【００１１】
【作用】本発明では、あらかじめ第２の階層においてデ
ィレイ計算を行うので、各々独立に実装を行う第１の階
層の部品内だけからは得られない情報を利用できる。第
１の階層の部分パスの始点または終点となる信号の入出
力端子に信号の通過目標時刻を与えることにより、これ
らの部分パスに対しても終点の時刻から始点の時刻を差
し引くことによって実装時に守るべきディレイ基準値が
与えられる。
ィレイ計算を行うので、各々独立に実装を行う第１の階
層の部品内だけからは得られない情報を利用できる。第
１の階層の部分パスの始点または終点となる信号の入出
力端子に信号の通過目標時刻を与えることにより、これ
らの部分パスに対しても終点の時刻から始点の時刻を差
し引くことによって実装時に守るべきディレイ基準値が
与えられる。
【００１２】
【実施例】以下に述べる本発明の一実施例では、ディレ
イ計算を行なう第２の階層をモジュールとし、実装を行
なう第１の階層をＬＳＩとして説明する。図１に階層間
ディレイ配分方法の処理手順の一例を示す。図２は、階
層間ディレイ配分方法を実施する装置の構成を示してい
る。図５は、階層間ディレイ配分の入力データであるモ
ジュール内クローズドパスのディレイ解析結果テーブル
２０４の作成方法を示す。図６は、階層間ディレイ配分
方法の出力データであるディレイ配分情報テーブル２０
５を利用したＬＳＩ配置配線処理の概要を示す。
イ計算を行なう第２の階層をモジュールとし、実装を行
なう第１の階層をＬＳＩとして説明する。図１に階層間
ディレイ配分方法の処理手順の一例を示す。図２は、階
層間ディレイ配分方法を実施する装置の構成を示してい
る。図５は、階層間ディレイ配分の入力データであるモ
ジュール内クローズドパスのディレイ解析結果テーブル
２０４の作成方法を示す。図６は、階層間ディレイ配分
方法の出力データであるディレイ配分情報テーブル２０
５を利用したＬＳＩ配置配線処理の概要を示す。
【００１３】図７を用いて、階層間にまたがるパスの概
念とモジュール上のＬＳＩの実装状態を説明する。図７
では、上位階層であるモジュール７０１上に下位の階層
であるＬＳＩ７０２〜７０５が搭載されている。図７
は、フリップフロップ７０６〜７０８から始まりフリッ
プフロップ７０９〜７１１で終了し、階層間にまたがる
パス（ＬＳＩ内のフリップフロップから始まり、モジュ
ール上の配線を通過した後再びＬＳＩ内のフリップフロ
ップで終るパス。）が合計４つある場合を示している。
モジュールの階層は、下位の階層であるＬＳＩ７０２〜
７０５とそれらを結ぶ結線７２０〜７２３とから構成さ
れる。モジュールの階層とＬＳＩの階層の境界は信号入
出力端子７１２〜７１９である。下位の階層である各Ｌ
ＳＩには、フリップフロップ７０６〜７１１と論理ゲー
ト７２４〜７４１があり、これらは相互に結線されてい
る。
念とモジュール上のＬＳＩの実装状態を説明する。図７
では、上位階層であるモジュール７０１上に下位の階層
であるＬＳＩ７０２〜７０５が搭載されている。図７
は、フリップフロップ７０６〜７０８から始まりフリッ
プフロップ７０９〜７１１で終了し、階層間にまたがる
パス（ＬＳＩ内のフリップフロップから始まり、モジュ
ール上の配線を通過した後再びＬＳＩ内のフリップフロ
ップで終るパス。）が合計４つある場合を示している。
モジュールの階層は、下位の階層であるＬＳＩ７０２〜
７０５とそれらを結ぶ結線７２０〜７２３とから構成さ
れる。モジュールの階層とＬＳＩの階層の境界は信号入
出力端子７１２〜７１９である。下位の階層である各Ｌ
ＳＩには、フリップフロップ７０６〜７１１と論理ゲー
ト７２４〜７４１があり、これらは相互に結線されてい
る。
【００１４】第１のパスは、フリップフロップ７０６か
ら始まり、ゲ−ト７２４〜７２６、出力端子７１２、配
線７２０、入力端子７１３、ゲ−ト７３３〜７３５を順
に経て、フリップフロップ７０９で終わる（パス１）。
第２のパスは、フリップフロップ７０７から始まり、ゲ
−ト７２７、７２８、出力端子７１２、配線７２０、入
力端子７１３、ゲ−ト７３３〜７３５を経て、フリップ
フロップ７０９で終わる（パス２）。第１のパスと第２
のパスは、共通ピン７１２と７１３を持つ。第３のパス
は、フリップフロップ７０８から始まり、ゲ−ト７２９
〜７３１、出力端子７１４、配線７２１、入力端子７１
５、ゲ−ト７３６、７３７を経て、フリップフロップ７
１０で終わる（パス３）。第４のパスは、フリップフロ
ップ７０８から始まり、ゲ−ト７２９、７３２、出力端
子７１６、配線７２２、入力端子７１７、ゲ−ト７３８
〜７４０、出力端子７１８、配線７２３、入力端子７１
９、ゲ−ト７４１を経てフリップフロップ７１１で終わ
る（パス４）。
ら始まり、ゲ−ト７２４〜７２６、出力端子７１２、配
線７２０、入力端子７１３、ゲ−ト７３３〜７３５を順
に経て、フリップフロップ７０９で終わる（パス１）。
第２のパスは、フリップフロップ７０７から始まり、ゲ
−ト７２７、７２８、出力端子７１２、配線７２０、入
力端子７１３、ゲ−ト７３３〜７３５を経て、フリップ
フロップ７０９で終わる（パス２）。第１のパスと第２
のパスは、共通ピン７１２と７１３を持つ。第３のパス
は、フリップフロップ７０８から始まり、ゲ−ト７２９
〜７３１、出力端子７１４、配線７２１、入力端子７１
５、ゲ−ト７３６、７３７を経て、フリップフロップ７
１０で終わる（パス３）。第４のパスは、フリップフロ
ップ７０８から始まり、ゲ−ト７２９、７３２、出力端
子７１６、配線７２２、入力端子７１７、ゲ−ト７３８
〜７４０、出力端子７１８、配線７２３、入力端子７１
９、ゲ−ト７４１を経てフリップフロップ７１１で終わ
る（パス４）。
【００１５】下位の階層である一つのＬＳＩの範囲内で
は、上記の４つのパスはいずれも、始点と終点両方にフ
リップフロップを持つクローズドパスにはなっておら
ず、クローズドパスの一部分である部分パスになってい
る。部分パスのうち、始点にフリップフロップを持つも
のを出力オープンパス、終点にフリップフロップを持つ
ものを入力オープンパス、始点にも終点にもフリップフ
ロップを持たないものをスルーパスと呼ぶ。
は、上記の４つのパスはいずれも、始点と終点両方にフ
リップフロップを持つクローズドパスにはなっておら
ず、クローズドパスの一部分である部分パスになってい
る。部分パスのうち、始点にフリップフロップを持つも
のを出力オープンパス、終点にフリップフロップを持つ
ものを入力オープンパス、始点にも終点にもフリップフ
ロップを持たないものをスルーパスと呼ぶ。
【００１６】ＬＳＩ７０２では、（１）フリップフロッ
プ７０６から始まってゲ−ト７２４〜７２６を経て出力
端子７１２で終わる部分パス、（２）フリップフロップ
７０７から始まってゲ−ト７２７、７２８を経て出力端
子７１２で終わる部分パス、（３）フリップフロップ７
０８から始まってゲ−ト７２９〜７３１を経て出力端子
７１４で終わる部分パス、及び、（４）フリップフロッ
プ７０８から始まってゲ−ト７２９、７３２を経て出力
端子７１６で終わる部分パスという４つの出力オープン
パスがある。
プ７０６から始まってゲ−ト７２４〜７２６を経て出力
端子７１２で終わる部分パス、（２）フリップフロップ
７０７から始まってゲ−ト７２７、７２８を経て出力端
子７１２で終わる部分パス、（３）フリップフロップ７
０８から始まってゲ−ト７２９〜７３１を経て出力端子
７１４で終わる部分パス、及び、（４）フリップフロッ
プ７０８から始まってゲ−ト７２９、７３２を経て出力
端子７１６で終わる部分パスという４つの出力オープン
パスがある。
【００１７】ＬＳＩ７０３では、（１）入力端子７１３
から始まってゲ−ト７３３〜７３５を経てフリップフロ
ップ７０９で終わる部分パス、及び、（２）入力端子７
１５から始まってゲ−ト７３６、７３７を経てフリップ
フロップ７１０で終わる部分パスという２つの入力オー
プンパスがある。
から始まってゲ−ト７３３〜７３５を経てフリップフロ
ップ７０９で終わる部分パス、及び、（２）入力端子７
１５から始まってゲ−ト７３６、７３７を経てフリップ
フロップ７１０で終わる部分パスという２つの入力オー
プンパスがある。
【００１８】ＬＳＩ７０４には、入力端子７１７から始
まってゲ−ト７３８〜７４０を経て出力端子７１８で終
わるスルーパスがある。
まってゲ−ト７３８〜７４０を経て出力端子７１８で終
わるスルーパスがある。
【００１９】ＬＳＩ７０５には、入力端子７１９から始
まってゲ−ト７４１を経てフリップフロップ７１１に終
わる入力オープンパスがある。
まってゲ−ト７４１を経てフリップフロップ７１１に終
わる入力オープンパスがある。
【００２０】階層間ディレイ配分処理に先立って、モジ
ュール内クローズドパスのディレイ計算処理５０４によ
りモジュール内クローズドパスのディレイ解析結果テー
ブル２０４が作成される。図５に示すように、モジュー
ル内クローズドパスのディレイ計算処理５０４は、モジ
ュール上に搭載されている各ＬＳＩの論理ファイル５０
１、各ＬＳＩ同志の結線関係を記述するモジュール論理
ファイル５０２、及びディレイ計算に必要な定数を記述
したディレイ定数ライブラリ５０３を入力し、モジュー
ル上の各クローズドパスについてディレイ計算を行な
い、その結果をモジュール内クローズドパスのディレイ
解析結果テーブル２０４を出力する。パスの数が膨大に
なると、モジュール上の全てのクローズドパスについて
ディレイ計算を行なうことは困難である。そのため、モ
ジュール内クローズドパスのディレイ計算処理５０４で
は以下の処理を行なう。
ュール内クローズドパスのディレイ計算処理５０４によ
りモジュール内クローズドパスのディレイ解析結果テー
ブル２０４が作成される。図５に示すように、モジュー
ル内クローズドパスのディレイ計算処理５０４は、モジ
ュール上に搭載されている各ＬＳＩの論理ファイル５０
１、各ＬＳＩ同志の結線関係を記述するモジュール論理
ファイル５０２、及びディレイ計算に必要な定数を記述
したディレイ定数ライブラリ５０３を入力し、モジュー
ル上の各クローズドパスについてディレイ計算を行な
い、その結果をモジュール内クローズドパスのディレイ
解析結果テーブル２０４を出力する。パスの数が膨大に
なると、モジュール上の全てのクローズドパスについて
ディレイ計算を行なうことは困難である。そのため、モ
ジュール内クローズドパスのディレイ計算処理５０４で
は以下の処理を行なう。
【００２１】モジュールよりも下位の階層であるＬＳＩ
内で閉じているクローズドパスについては、モジュール
上のディレイ計算の対象から除外する。残りのＬＳＩと
モジュールとにまたがるクローズドパスに関しては、モ
ジュール内の始点と終点であるフリップフロップのペア
の組合せについて、クリティカルパストレース法を用い
てパスディレイを計算し、同一の始点及び終点を持つパ
スの中で最もディレイ値の大きいパス（クリティカルパ
ス）をパスディレイとする。計算結果は、パスごとにモ
ジュール内クローズドパスのディレイ解析結果テーブル
２０４に格納される。ディレイ解析結果テーブル２０４
のデ−タの格納形式を図３に示す。
内で閉じているクローズドパスについては、モジュール
上のディレイ計算の対象から除外する。残りのＬＳＩと
モジュールとにまたがるクローズドパスに関しては、モ
ジュール内の始点と終点であるフリップフロップのペア
の組合せについて、クリティカルパストレース法を用い
てパスディレイを計算し、同一の始点及び終点を持つパ
スの中で最もディレイ値の大きいパス（クリティカルパ
ス）をパスディレイとする。計算結果は、パスごとにモ
ジュール内クローズドパスのディレイ解析結果テーブル
２０４に格納される。ディレイ解析結果テーブル２０４
のデ−タの格納形式を図３に示す。
【００２２】図３の２０４ａに示すように、ディレイ解
析結果テーブル２０４には、対象パスの始点フリップフ
ロップ名３０１、終点フリップフロップ名３０２、始点
及び終点のフリップフロップに入るクロック信号の相名
３０３、３０４、及びパスディレイ値３０５がそれぞれ
記録される。また、対象パスの全ディレイ値だけではな
く、途中にあるＬＳＩの入出力ピンにおけるディレイ値
も記録される。このＬＳＩの入出力ピン数はパス毎に異
なるため、図３に示す詳細ディレイ値テーブル２０４ｂ
には、パス上のＬＳＩ入出力ピン名３０８及びそのピン
におけるディレイ値３０９を記録し、２０４ａには、詳
細ディレイ値テーブルへのエントリ３０６とパス上のＬ
ＳＩ入出力ピン数３０７を記録する。
析結果テーブル２０４には、対象パスの始点フリップフ
ロップ名３０１、終点フリップフロップ名３０２、始点
及び終点のフリップフロップに入るクロック信号の相名
３０３、３０４、及びパスディレイ値３０５がそれぞれ
記録される。また、対象パスの全ディレイ値だけではな
く、途中にあるＬＳＩの入出力ピンにおけるディレイ値
も記録される。このＬＳＩの入出力ピン数はパス毎に異
なるため、図３に示す詳細ディレイ値テーブル２０４ｂ
には、パス上のＬＳＩ入出力ピン名３０８及びそのピン
におけるディレイ値３０９を記録し、２０４ａには、詳
細ディレイ値テーブルへのエントリ３０６とパス上のＬ
ＳＩ入出力ピン数３０７を記録する。
【００２３】実装を行なう前の状態では、ＬＳＩ及びモ
ジュールの論理情報からＬＳＩ内のフリップフロップ及
びゲート間の配線長を推定してディレイ計算を行なう
が、実装を行なった後には、その配置配線結果６０２を
使ってより精度の高いディレイ計算を行なうことができ
る。
ジュールの論理情報からＬＳＩ内のフリップフロップ及
びゲート間の配線長を推定してディレイ計算を行なう
が、実装を行なった後には、その配置配線結果６０２を
使ってより精度の高いディレイ計算を行なうことができ
る。
【００２４】図２に示す階層間ディレイ配分処理を行な
う装置の構成を説明する。装置は、本発明の処理方法を
記録したプログラムファイル２０２、処理の入力及び出
力データを格納するデータファイル２０３、及び処理を
実行するＣＰＵ（中央処理装置）２０１からなる。ＣＰ
Ｕ２０１は、プログラムファイル２０２に格納されてい
る階層間ディレイ配分処理１０１〜１１１に従って、デ
ータファイル２０３中のモジュール内クローズドパスの
ディレイ解析結果テーブル２０４を入力としてディレイ
配分情報を計算し、その結果をデータファイル２０３に
ディレイ配分情報テーブル２０５に出力する。このディ
レイ配分情報テーブル２０５は、図４に示すようにモジ
ュール上のクリティカルパスが通過したＬＳＩ入出力ピ
ン名４０１とそのピンの信号通過目標時刻４０２からな
る。
う装置の構成を説明する。装置は、本発明の処理方法を
記録したプログラムファイル２０２、処理の入力及び出
力データを格納するデータファイル２０３、及び処理を
実行するＣＰＵ（中央処理装置）２０１からなる。ＣＰ
Ｕ２０１は、プログラムファイル２０２に格納されてい
る階層間ディレイ配分処理１０１〜１１１に従って、デ
ータファイル２０３中のモジュール内クローズドパスの
ディレイ解析結果テーブル２０４を入力としてディレイ
配分情報を計算し、その結果をデータファイル２０３に
ディレイ配分情報テーブル２０５に出力する。このディ
レイ配分情報テーブル２０５は、図４に示すようにモジ
ュール上のクリティカルパスが通過したＬＳＩ入出力ピ
ン名４０１とそのピンの信号通過目標時刻４０２からな
る。
【００２５】図６に示すＬＳＩ配置配線処理６０１は、
ＬＳＩ論理ファイル５０１とディレイ配分情報テーブル
２０５とを入力して配置配線処理を行ない、ＬＳＩ配置
配線結果６０２を出力する。このとき、ＬＳＩ内のクロ
ーズドパスに対しては、始点と終点のクロック相からパ
スに対するディレイの基準値を求めることができる。一
方、オープンパス及びスルーパスの場合には、始点又は
終点がＬＳＩ入出力ピンであるため、従来はディレイの
基準値を求めることができなかったが、ディレイ配分情
報テーブル２０５の信号通過目標時刻４０２の値を使う
ことにより、この様な部分パスに対しても基準値を与え
ることが可能になる。この様に、クローズドパスだけで
なくオープンパス及びスルーパスにもディレイの基準値
を与え、ＬＳＩ配置配線処理６０１で、これらの基準値
を守った処理を行なうことにより実装の基準値を守った
ＬＳＩ配置配線結果６０２を得ることができる。
ＬＳＩ論理ファイル５０１とディレイ配分情報テーブル
２０５とを入力して配置配線処理を行ない、ＬＳＩ配置
配線結果６０２を出力する。このとき、ＬＳＩ内のクロ
ーズドパスに対しては、始点と終点のクロック相からパ
スに対するディレイの基準値を求めることができる。一
方、オープンパス及びスルーパスの場合には、始点又は
終点がＬＳＩ入出力ピンであるため、従来はディレイの
基準値を求めることができなかったが、ディレイ配分情
報テーブル２０５の信号通過目標時刻４０２の値を使う
ことにより、この様な部分パスに対しても基準値を与え
ることが可能になる。この様に、クローズドパスだけで
なくオープンパス及びスルーパスにもディレイの基準値
を与え、ＬＳＩ配置配線処理６０１で、これらの基準値
を守った処理を行なうことにより実装の基準値を守った
ＬＳＩ配置配線結果６０２を得ることができる。
【００２６】図１のＰＡＤ図を用いて、階層間ディレイ
配分の処理手順の概要を説明する。 １）モジュール内クローズドパスのディレイ解析結果テ
ーブル入力処理１０１の後、このモジュール内クローズ
ドパスのディレイ解析結果テーブル２０４に含まれる全
クローズドパス（１０３）の順位付け１０２を行なう。
この過程は、ディレイ解析結果テーブル２０４に格納さ
れている全てのパスについて、パスの始点クロック相名
３０３と終点クロック相名３０４及びパスディレイ値３
０５から、ラッチタイミングの推定を行なうラッチタイ
ミングの推定処理１０４と、このラッチタイミングの値
とパスディレイ値３０５とからパスのシビアリティ（＝
ディレイ値／ラッチタイミング）を計算し、このシビア
リティの大きい順に２０４の全クローズドパスを順位付
けするパス優先順位の算出処理１０５とからなる。 ２）ディレイ解析結果テーブル２０４を基に、パスが通
過したＬＳＩの入出力ピンについて信号通過目標時刻の
決定処理１０６を行なう。この過程では、さきほど決め
たパス優先順位の高いパスから順に全てのパスについて
（１０７）、以下に示す（１）から（３）の処理を行な
う。（１）これまでに処理されたパスが通過するＬＳＩ
入出力ピンと、現在対象としているパスが通過するＬＳ
Ｉ入出力ピンとの間の共通ピンを調べる、パスの共通ピ
ンチェック１０８を行なう。（２）この共通ピンにより
現在対象としているパスを分断して細分化する、パスの
細分化１０９を行なう。（３）細分化されたそれぞれの
パスについて、始点と終点の信号通過目標時刻の差を求
め、この値を２０４ｂのＬＳＩ入出力ピンでのディレイ
値３０９を使って、ＬＳＩ入出力ピンの間で比例配分す
ることによって、細分化されたパスのＬＳＩ入出力ピン
の信号通過目標時刻を求めるディレイ基準値の配分処理
１１０を行なう。
配分の処理手順の概要を説明する。 １）モジュール内クローズドパスのディレイ解析結果テ
ーブル入力処理１０１の後、このモジュール内クローズ
ドパスのディレイ解析結果テーブル２０４に含まれる全
クローズドパス（１０３）の順位付け１０２を行なう。
この過程は、ディレイ解析結果テーブル２０４に格納さ
れている全てのパスについて、パスの始点クロック相名
３０３と終点クロック相名３０４及びパスディレイ値３
０５から、ラッチタイミングの推定を行なうラッチタイ
ミングの推定処理１０４と、このラッチタイミングの値
とパスディレイ値３０５とからパスのシビアリティ（＝
ディレイ値／ラッチタイミング）を計算し、このシビア
リティの大きい順に２０４の全クローズドパスを順位付
けするパス優先順位の算出処理１０５とからなる。 ２）ディレイ解析結果テーブル２０４を基に、パスが通
過したＬＳＩの入出力ピンについて信号通過目標時刻の
決定処理１０６を行なう。この過程では、さきほど決め
たパス優先順位の高いパスから順に全てのパスについて
（１０７）、以下に示す（１）から（３）の処理を行な
う。（１）これまでに処理されたパスが通過するＬＳＩ
入出力ピンと、現在対象としているパスが通過するＬＳ
Ｉ入出力ピンとの間の共通ピンを調べる、パスの共通ピ
ンチェック１０８を行なう。（２）この共通ピンにより
現在対象としているパスを分断して細分化する、パスの
細分化１０９を行なう。（３）細分化されたそれぞれの
パスについて、始点と終点の信号通過目標時刻の差を求
め、この値を２０４ｂのＬＳＩ入出力ピンでのディレイ
値３０９を使って、ＬＳＩ入出力ピンの間で比例配分す
ることによって、細分化されたパスのＬＳＩ入出力ピン
の信号通過目標時刻を求めるディレイ基準値の配分処理
１１０を行なう。
【００２７】３）モジュール内クローズドパスのディレ
イ解析結果テーブル２０４に格納されたパスが通過する
ＬＳＩの全ての入出力ピンについて、ＬＳＩ入出力ピン
名４０１と、これまでの処理で求めたピンの信号通過目
標時刻４０２とをディレイ配分情報テーブル２０５に出
力する、ディレイ配分情報テーブル出力処理１１１を行
なう。
イ解析結果テーブル２０４に格納されたパスが通過する
ＬＳＩの全ての入出力ピンについて、ＬＳＩ入出力ピン
名４０１と、これまでの処理で求めたピンの信号通過目
標時刻４０２とをディレイ配分情報テーブル２０５に出
力する、ディレイ配分情報テーブル出力処理１１１を行
なう。
【００２８】以下では、論理回路の具体例を用いて、上
記の階層間ディレイ配分の処理手順の詳細を説明する。
記の階層間ディレイ配分の処理手順の詳細を説明する。
【００２９】まず、図７及び図８を用いてラッチタイミ
ングの推定処理１０４を説明する。同期式論理回路のフ
リップフロップはクロックと呼ばれる一定時間間隔でオ
ンオフを繰り返す信号を基準にして動作する。フリップ
フロップに記憶されている値はクロック信号と同期して
出力され、フリップフロップへの入力信号の値はクロッ
ク信号と同期して記憶される。同期式論理回路では、パ
スの始点のフリップフロップからクロック信号と同期し
て出力された信号は、パスを伝播した後、クロック信号
が入るまでに終点のフリップフロップに到達しなければ
ならない。ここでは、終点のフリップフロップで信号が
記憶される時刻から、始点のフリップフロップから信号
が出力された時刻を差し引いた時間をラッチタイミング
と呼ぶ。 一般に、クロック信号として、同一の周波数
を持ち位相が異なる、何種類かの信号が供給される。図
７及び図８では、基準となるクロック信号Ｔ０と、この
Ｔ０に対し１／４周期位相が遅れているＴ１、１／２周
期位相が遅れているＴ２、３／４周期位相が遅れている
Ｔ３、という合計４種類の位相の異なるクロックが供給
されている場合を想定している。
ングの推定処理１０４を説明する。同期式論理回路のフ
リップフロップはクロックと呼ばれる一定時間間隔でオ
ンオフを繰り返す信号を基準にして動作する。フリップ
フロップに記憶されている値はクロック信号と同期して
出力され、フリップフロップへの入力信号の値はクロッ
ク信号と同期して記憶される。同期式論理回路では、パ
スの始点のフリップフロップからクロック信号と同期し
て出力された信号は、パスを伝播した後、クロック信号
が入るまでに終点のフリップフロップに到達しなければ
ならない。ここでは、終点のフリップフロップで信号が
記憶される時刻から、始点のフリップフロップから信号
が出力された時刻を差し引いた時間をラッチタイミング
と呼ぶ。 一般に、クロック信号として、同一の周波数
を持ち位相が異なる、何種類かの信号が供給される。図
７及び図８では、基準となるクロック信号Ｔ０と、この
Ｔ０に対し１／４周期位相が遅れているＴ１、１／２周
期位相が遅れているＴ２、３／４周期位相が遅れている
Ｔ３、という合計４種類の位相の異なるクロックが供給
されている場合を想定している。
【００３０】モジュール上のクローズドパスには、始点
と終点のフリップフロップにクロック相名のみが与えら
れている。従って、ラッチタイミングには、クロック周
期Ｔclockの整数倍の不定性が生じてしまう。図７のパ
ス１を例にとると、このパスはＴ０のクロックで信号が
出力されてパスを伝播していくが、終点のフリップフロ
ップで信号が取り込まれるのが１周期遅れのＴ０なの
か、あるいは、２周期以上遅れたＴ０なのかは、クロッ
ク相名だけからは決まらず、不定性が残る。ラッチタイ
ミングの推定処理１０４はこの不定性を取り除き、ラッ
チタイミングをユニークに決めるための処理である。
と終点のフリップフロップにクロック相名のみが与えら
れている。従って、ラッチタイミングには、クロック周
期Ｔclockの整数倍の不定性が生じてしまう。図７のパ
ス１を例にとると、このパスはＴ０のクロックで信号が
出力されてパスを伝播していくが、終点のフリップフロ
ップで信号が取り込まれるのが１周期遅れのＴ０なの
か、あるいは、２周期以上遅れたＴ０なのかは、クロッ
ク相名だけからは決まらず、不定性が残る。ラッチタイ
ミングの推定処理１０４はこの不定性を取り除き、ラッ
チタイミングをユニークに決めるための処理である。
【００３１】まず、始点と終点のクロック相名から決ま
る最小のラッチタイミングＴmin（＞０）を求める。こ
れを図８を例にとって説明すると、図８のパスのうち第
１と第２のパスは、始点と終点のクロックが同相Ｔ０で
あるからＴminはクロック周期Ｔclockと等しくなる（８
０１、８０２）。第３のパスは始点がＴ２、終点がＴ０
であるからＴminは（１／２）Ｔclockとなる（８０
３）。第４のパスは、始点がＴ２、終点がＴ１であるか
らＴminは（３／４）Ｔclockとなる（８０４）。次にモ
ジュール内クローズドパスのディレイ解析結果テーブル
２０４中のパスディレイ値３０５をＴdとし、この値と
Ｔminとから、次式（１）を満たす最小の非負の整数ｎ
を求める。 Ｔd ＜ Ｔmin ＋ ｎ × Ｔclock ＋ Ｃ × Ｔclock （１） このｎは、ラッチタイミングのＴminからのずれをクロ
ック周期を単位として表した値である。ただし、定数Ｃ
は、実装が完了するまでのパスディレイ値が必ずしもラ
ッチタイミング内に入っているとは限らないために設け
るマージンであり、通常０.１〜０.３の値を取る。この
ようにして求めたｎを用いて、次式（２）によってラッ
チタイミングＴlatchが計算される。 Ｔlatch ＝ Ｔmin ＋ ｎ × Ｔclock （２） ここでは、ＬＳＩ論理ファイル５０１及びモジュール論
理ファイル５０２中にパスのラッチタイミングが格納さ
れていない場合に、パスディレイ値３０５から、ラッチ
タイミングを推定する方法を述べたが、パスにラッチタ
イミングすなわちパスの転送サイクルが格納されている
場合には、それを使って論理設計者が意図したラッチタ
イミングを推定する。
る最小のラッチタイミングＴmin（＞０）を求める。こ
れを図８を例にとって説明すると、図８のパスのうち第
１と第２のパスは、始点と終点のクロックが同相Ｔ０で
あるからＴminはクロック周期Ｔclockと等しくなる（８
０１、８０２）。第３のパスは始点がＴ２、終点がＴ０
であるからＴminは（１／２）Ｔclockとなる（８０
３）。第４のパスは、始点がＴ２、終点がＴ１であるか
らＴminは（３／４）Ｔclockとなる（８０４）。次にモ
ジュール内クローズドパスのディレイ解析結果テーブル
２０４中のパスディレイ値３０５をＴdとし、この値と
Ｔminとから、次式（１）を満たす最小の非負の整数ｎ
を求める。 Ｔd ＜ Ｔmin ＋ ｎ × Ｔclock ＋ Ｃ × Ｔclock （１） このｎは、ラッチタイミングのＴminからのずれをクロ
ック周期を単位として表した値である。ただし、定数Ｃ
は、実装が完了するまでのパスディレイ値が必ずしもラ
ッチタイミング内に入っているとは限らないために設け
るマージンであり、通常０.１〜０.３の値を取る。この
ようにして求めたｎを用いて、次式（２）によってラッ
チタイミングＴlatchが計算される。 Ｔlatch ＝ Ｔmin ＋ ｎ × Ｔclock （２） ここでは、ＬＳＩ論理ファイル５０１及びモジュール論
理ファイル５０２中にパスのラッチタイミングが格納さ
れていない場合に、パスディレイ値３０５から、ラッチ
タイミングを推定する方法を述べたが、パスにラッチタ
イミングすなわちパスの転送サイクルが格納されている
場合には、それを使って論理設計者が意図したラッチタ
イミングを推定する。
【００３２】パス優先順位の算出処理１０５では、先程
求めたラッチタイミングＴlatchとパスディレイ値Ｔd
（３０５）の比を取って、次式（３）に示すシビアリテ
ィＳが計算される。 Ｓ（シビアリティ） ＝ Ｔd ／ Ｔlatch （３） このシビアリティの値が大きいほど、そのパスに課せら
れるディレイの基準値が厳しいことを表わす。モジュー
ル内クローズドパスのディレイ解析結果テーブル２０４
に格納されている全てのパスをこのシビアリティの降順
にソートしておく。
求めたラッチタイミングＴlatchとパスディレイ値Ｔd
（３０５）の比を取って、次式（３）に示すシビアリテ
ィＳが計算される。 Ｓ（シビアリティ） ＝ Ｔd ／ Ｔlatch （３） このシビアリティの値が大きいほど、そのパスに課せら
れるディレイの基準値が厳しいことを表わす。モジュー
ル内クローズドパスのディレイ解析結果テーブル２０４
に格納されている全てのパスをこのシビアリティの降順
にソートしておく。
【００３３】以上でモジュール内全パスの順位付け処理
１０２の説明を終り、次にＬＳＩ入出力ピンの信号通過
目標時刻の決定処理１０６を説明する。
１０２の説明を終り、次にＬＳＩ入出力ピンの信号通過
目標時刻の決定処理１０６を説明する。
【００３４】最初に、図９を用いて基本的な信号通過目
標時刻の決定方法を説明する。図９に示すモジュール９
０１上にはＬＳＩ９０２及び９０３が搭載され、一つの
パスが、フリップフロップ９０４から始まり、ＬＳＩ出
力オープンパス９０５、出力ピン９０６、モジュール上
の配線９０７、ＬＳＩ９０３の入力ピン９０８及び入力
オープンパス９０９を順に通過してフリップフロップ９
１０で終っている。（図９では、パスの途中にあるゲー
トは省略されている。）出力ピン９０６に対応するＬＳ
Ｉ入出力ピン名３０８によって、モジュール内クローズ
ドパスのディレイ解析結果テーブル２０４ｂを検索し、
そのピンにおけるディレイ値３０９を求め、この値をＬ
ＳＩ９０２の出力オープンパス９０５のディレイ値ｔ１
とする。同様に、入力ピン９０８におけるディレイ値３
０９を求め、この値からｔ１を差し引いた値をｔ２とす
る。ｔ２は、モジュール上の配線９０７を信号が伝播す
るのにかかる時間を表す。最後に、パスディレイ値３０
５からｔ１とｔ２を差し引いた値をＬＳＩ９０３の入力
オープンパス９０９のディレイ値ｔ３とする。
標時刻の決定方法を説明する。図９に示すモジュール９
０１上にはＬＳＩ９０２及び９０３が搭載され、一つの
パスが、フリップフロップ９０４から始まり、ＬＳＩ出
力オープンパス９０５、出力ピン９０６、モジュール上
の配線９０７、ＬＳＩ９０３の入力ピン９０８及び入力
オープンパス９０９を順に通過してフリップフロップ９
１０で終っている。（図９では、パスの途中にあるゲー
トは省略されている。）出力ピン９０６に対応するＬＳ
Ｉ入出力ピン名３０８によって、モジュール内クローズ
ドパスのディレイ解析結果テーブル２０４ｂを検索し、
そのピンにおけるディレイ値３０９を求め、この値をＬ
ＳＩ９０２の出力オープンパス９０５のディレイ値ｔ１
とする。同様に、入力ピン９０８におけるディレイ値３
０９を求め、この値からｔ１を差し引いた値をｔ２とす
る。ｔ２は、モジュール上の配線９０７を信号が伝播す
るのにかかる時間を表す。最後に、パスディレイ値３０
５からｔ１とｔ２を差し引いた値をＬＳＩ９０３の入力
オープンパス９０９のディレイ値ｔ３とする。
【００３５】上記のラッチタイミングの推定処理１０４
で求めたラッチタイミングをＴlatchとし、クロックス
キュー及びプロセスばらつきなどを見込んだマージンを
Ｔmarginとする。このモジュール内クローズドパスに関
する実装時に守るべき真のディレイの基準値はＴlatch
−Ｔmarginである。ｔ１、ｔ２及びｔ３を用いて、この
時間（Ｔlatch−Ｔmargin）を比例配分することによ
り、オープンパス９０５、９０９のディレイ値の基準時
間が計算される。ここで、実装の対象としているのはＬ
ＳＩの階層であるから、変化し得るのはｔ１とｔ３であ
り、ｔ２は固定値であると考えて、Ｔlatch−Ｔmargin
を比例配分すると、出力オープンパスのディレイ値の基
準時間Ｔoutは、次式（４）で与えられる。 Ｔout＝（Ｔlatch−Ｔmargin−ｔ２）・ｔ１／（ｔ１＋ｔ３） （４） 入力オープンパス９０９のディレイ値の基準時間Ｔin
は、次式（５）で与えられる。 Ｔin＝（Ｔlatch−Ｔmargin−ｔ２）・ｔ３／（ｔ１＋ｔ３） （５） 次に、この時間を使い、Ｔ０のクロック信号が立ち上が
る時刻を基準時刻０にとってＬＳＩピンの信号通過目標
時刻を計算する。このパスの始点のフリップフロップの
クロックはＴ０であるから、信号は時刻０にフリップフ
ロップから出力され、出力オープンパス９０５を通過し
た後の出力ピンの信号通過目標時刻Ｔogは、次式（６）
で与えられる。 Ｔog＝（Ｔlatch−Ｔmargin−ｔ２）・ｔ１／（ｔ１＋ｔ３） （６） さらに、モジュール上の配線を通過した後の入力ピン９
０８の信号通過目標時刻Ｔigは、次式（７）で与えられ
る。 Ｔig＝（Ｔlatch−Ｔmargin−ｔ２）・ｔ１／（ｔ１＋ｔ３）＋ｔ２ （７ ） 本実施例では、２つのＬＳＩにわたるパスについて述べ
たが、３つ以上のＬＳＩにわたるスルーパスの場合も同
様に計算できる。
で求めたラッチタイミングをＴlatchとし、クロックス
キュー及びプロセスばらつきなどを見込んだマージンを
Ｔmarginとする。このモジュール内クローズドパスに関
する実装時に守るべき真のディレイの基準値はＴlatch
−Ｔmarginである。ｔ１、ｔ２及びｔ３を用いて、この
時間（Ｔlatch−Ｔmargin）を比例配分することによ
り、オープンパス９０５、９０９のディレイ値の基準時
間が計算される。ここで、実装の対象としているのはＬ
ＳＩの階層であるから、変化し得るのはｔ１とｔ３であ
り、ｔ２は固定値であると考えて、Ｔlatch−Ｔmargin
を比例配分すると、出力オープンパスのディレイ値の基
準時間Ｔoutは、次式（４）で与えられる。 Ｔout＝（Ｔlatch−Ｔmargin−ｔ２）・ｔ１／（ｔ１＋ｔ３） （４） 入力オープンパス９０９のディレイ値の基準時間Ｔin
は、次式（５）で与えられる。 Ｔin＝（Ｔlatch−Ｔmargin−ｔ２）・ｔ３／（ｔ１＋ｔ３） （５） 次に、この時間を使い、Ｔ０のクロック信号が立ち上が
る時刻を基準時刻０にとってＬＳＩピンの信号通過目標
時刻を計算する。このパスの始点のフリップフロップの
クロックはＴ０であるから、信号は時刻０にフリップフ
ロップから出力され、出力オープンパス９０５を通過し
た後の出力ピンの信号通過目標時刻Ｔogは、次式（６）
で与えられる。 Ｔog＝（Ｔlatch−Ｔmargin−ｔ２）・ｔ１／（ｔ１＋ｔ３） （６） さらに、モジュール上の配線を通過した後の入力ピン９
０８の信号通過目標時刻Ｔigは、次式（７）で与えられ
る。 Ｔig＝（Ｔlatch−Ｔmargin−ｔ２）・ｔ１／（ｔ１＋ｔ３）＋ｔ２ （７ ） 本実施例では、２つのＬＳＩにわたるパスについて述べ
たが、３つ以上のＬＳＩにわたるスルーパスの場合も同
様に計算できる。
【００３６】ＬＳＩの入出力ピンの信号通過目標時刻
は、基本的には上記の考え方で決められるが、複数のパ
スが同一のＬＳＩの入出力ピンを通る場合には、そのピ
ンの信号通過目標時刻がパスによって異なり一意的には
求まらない。このパスの競合の解消にシビアリティによ
るパスの優先順位付けを使う。この競合の解消の手続き
が図１のステップ１０７〜１１０（ＬＳＩ入出力ピンの
信号通過目標時刻決定処理１０６）である。これらにつ
いて順に説明する。ディレイ解析結果テーブル２０４に
格納されている全てのパスについて、優先順位の高いパ
スから順に（１０７）以下の１０８〜１１０の処理を繰
り返す。 （１）パスの共通ピンのチェック処理１０８を行う。す
なわち、現在対象としているパスに含まれるＬＳＩ入出
力ピンと、このパスよりも優先順位が高く既に処理され
たパスに含まれるＬＳＩ入出力ピンとの間に共通ピンが
あるかどうかをチェックする。共通ピンがある場合に
は、優先順位が高いパスによって決まったＬＳＩ入出力
ピンの信号通過目標時刻を採用して、パスの競合を避け
る。 （２）パスの細分化処理１０９では、現在の対象パスを
処理１０８で見い出したｉ個の共通ピンによってｉ＋１
個の部分パスに細分化する。 （３）上記ｉ＋１個の部分パスそれぞれについて、ディ
レイ値の配分処理１１０を行う。すなわち、始点または
終点が共通ピンである場合には、すでに決まっているピ
ンの信号通過目標時刻を優先して用い、始点と終点の間
の時刻未決定のピンの信号通過目標時刻を、図９に示し
た方法で決定する。
は、基本的には上記の考え方で決められるが、複数のパ
スが同一のＬＳＩの入出力ピンを通る場合には、そのピ
ンの信号通過目標時刻がパスによって異なり一意的には
求まらない。このパスの競合の解消にシビアリティによ
るパスの優先順位付けを使う。この競合の解消の手続き
が図１のステップ１０７〜１１０（ＬＳＩ入出力ピンの
信号通過目標時刻決定処理１０６）である。これらにつ
いて順に説明する。ディレイ解析結果テーブル２０４に
格納されている全てのパスについて、優先順位の高いパ
スから順に（１０７）以下の１０８〜１１０の処理を繰
り返す。 （１）パスの共通ピンのチェック処理１０８を行う。す
なわち、現在対象としているパスに含まれるＬＳＩ入出
力ピンと、このパスよりも優先順位が高く既に処理され
たパスに含まれるＬＳＩ入出力ピンとの間に共通ピンが
あるかどうかをチェックする。共通ピンがある場合に
は、優先順位が高いパスによって決まったＬＳＩ入出力
ピンの信号通過目標時刻を採用して、パスの競合を避け
る。 （２）パスの細分化処理１０９では、現在の対象パスを
処理１０８で見い出したｉ個の共通ピンによってｉ＋１
個の部分パスに細分化する。 （３）上記ｉ＋１個の部分パスそれぞれについて、ディ
レイ値の配分処理１１０を行う。すなわち、始点または
終点が共通ピンである場合には、すでに決まっているピ
ンの信号通過目標時刻を優先して用い、始点と終点の間
の時刻未決定のピンの信号通過目標時刻を、図９に示し
た方法で決定する。
【００３７】以下、図１０から図１２に示す具体例を用
いてＬＳＩ入出力ピンの信号通過目標時刻決定処理１０
６を詳細に説明する。これらの図は、６個のＬＳＩ１０
０２が搭載されたモジュール１００１に、階層間にまた
がるクローズドパスと、それらが通過するＬＳＩの入出
力ピンとを示したものである（ＬＳＩ内のフリップフロ
ップ以外のゲートは省略してある）。ゲ−ト１００３〜
１００８はフリップフロップであり、ＬＳＩ入出力ピン
１００９〜１０２０の信号通過目標時刻が以下の処理に
よって決定される。図１０から図１２では、信号通過目
標時刻が既に決定されたピンを黒丸で示し、未決定のピ
ンを白抜きの丸で示す。
いてＬＳＩ入出力ピンの信号通過目標時刻決定処理１０
６を詳細に説明する。これらの図は、６個のＬＳＩ１０
０２が搭載されたモジュール１００１に、階層間にまた
がるクローズドパスと、それらが通過するＬＳＩの入出
力ピンとを示したものである（ＬＳＩ内のフリップフロ
ップ以外のゲートは省略してある）。ゲ−ト１００３〜
１００８はフリップフロップであり、ＬＳＩ入出力ピン
１００９〜１０２０の信号通過目標時刻が以下の処理に
よって決定される。図１０から図１２では、信号通過目
標時刻が既に決定されたピンを黒丸で示し、未決定のピ
ンを白抜きの丸で示す。
【００３８】モジュール内全パスの順位付け処理１０２
により、このモジュール１００１上のパスのうち優先順
位の高い上位３パスが以下に示すパスであるとする。 （１）フリップフロップ１００３から始まり、ピン１０
０９、１０１０、１０１１、１０１２を順に通過してフ
リップフロップ１００４で終るパス（パス１）（２）フ
リップフロップ１００５から始まり、ピン１０１３、１
０１４、１０１５、１０２０を順に通過してフリップフ
ロップ１００６で終るパス（パス２）（３）フリップフ
ロップ１００７から始まり、ピン１０１８、１０１９、
１０１５、１０１６、１０１１、１０１７を順に通過し
てフリップフロップ１００８で終るパス（パス３）ま
ず、図１０の状態で、パス優先順位の最も高いパス１に
ついて、ステップ１０８から１１０の処理を行なう。パ
ス１よりも優先順位の高いパスはないので、ステップ１
０８及び１０９の処理は実際は何も行なわれない。従っ
て、ピン１００９〜１０１２の信号通過目標時刻は、図
９で説明した手続きを実行するステップ１１０で決定さ
れる。
により、このモジュール１００１上のパスのうち優先順
位の高い上位３パスが以下に示すパスであるとする。 （１）フリップフロップ１００３から始まり、ピン１０
０９、１０１０、１０１１、１０１２を順に通過してフ
リップフロップ１００４で終るパス（パス１）（２）フ
リップフロップ１００５から始まり、ピン１０１３、１
０１４、１０１５、１０２０を順に通過してフリップフ
ロップ１００６で終るパス（パス２）（３）フリップフ
ロップ１００７から始まり、ピン１０１８、１０１９、
１０１５、１０１６、１０１１、１０１７を順に通過し
てフリップフロップ１００８で終るパス（パス３）ま
ず、図１０の状態で、パス優先順位の最も高いパス１に
ついて、ステップ１０８から１１０の処理を行なう。パ
ス１よりも優先順位の高いパスはないので、ステップ１
０８及び１０９の処理は実際は何も行なわれない。従っ
て、ピン１００９〜１０１２の信号通過目標時刻は、図
９で説明した手続きを実行するステップ１１０で決定さ
れる。
【００３９】この段階で図１１の状態に移り、パス２に
ついてパス１と同様の処理を行う。まず、ステップ１０
８では、パス１との共通ピンのチェックを行なう。パス
２はパス１と共通ピンを持たないので、パスの細分化処
理１０９は行なわれず、そのままステップ１１０の処理
によりピン１０１３〜１０１５及び１０２０の信号通過
目標時刻が決定される。
ついてパス１と同様の処理を行う。まず、ステップ１０
８では、パス１との共通ピンのチェックを行なう。パス
２はパス１と共通ピンを持たないので、パスの細分化処
理１０９は行なわれず、そのままステップ１１０の処理
によりピン１０１３〜１０１５及び１０２０の信号通過
目標時刻が決定される。
【００４０】この後、図１２の状態になり、パス３につ
いてパス１と同様の処理を行う。まず、ステップ１０８
では、パス１との共通ピン１０１１、パス２との共通ピ
ン１０１５が見い出される。ステップ１０９では、パス
３をこれらのピン１０１１及び１０１５により３つの部
分パスに細分化する。その結果、パス３は以下の３つの
部分パスに分かれる。 （１）フリップフロップ１００７から始まり、ピン１０
１８及び１０１９を通過してピン１０１５で終る部分パ
ス１。 （２）ピン１０１５から始まり、ピン１０１６を通過し
て、共通ピン１０１１で終る部分パス２。 （３）共通ピン１０１１から始まり、ピン１０１７を通
過して、フリップフロップ１００８で終る部分パス３。
いてパス１と同様の処理を行う。まず、ステップ１０８
では、パス１との共通ピン１０１１、パス２との共通ピ
ン１０１５が見い出される。ステップ１０９では、パス
３をこれらのピン１０１１及び１０１５により３つの部
分パスに細分化する。その結果、パス３は以下の３つの
部分パスに分かれる。 （１）フリップフロップ１００７から始まり、ピン１０
１８及び１０１９を通過してピン１０１５で終る部分パ
ス１。 （２）ピン１０１５から始まり、ピン１０１６を通過し
て、共通ピン１０１１で終る部分パス２。 （３）共通ピン１０１１から始まり、ピン１０１７を通
過して、フリップフロップ１００８で終る部分パス３。
【００４１】ステップ１１０では、これらの部分パスに
ついて、図９に示したディレイ基準値の配分処理を行な
う。部分パス１では、ピン１０１８とピン１０１９の信
号通過目標時刻が決定される。この際、部分パスの終点
がフリップフロップではないので、計算時にＴmarginは
０とする。部分パス２でも同様にして、ピン１０１６の
信号通過目標時刻が決定される。ラッチタイミングは、
クロック相ではなく、部分パス１及び部分パス２で決定
されたピン１０１５及び１０１１の信号通過目標時刻を
使う。最後に、部分パス３についてステップ１１０の処
理を行ない、ピン１０１７の信号通過目標時刻を決定す
る。
ついて、図９に示したディレイ基準値の配分処理を行な
う。部分パス１では、ピン１０１８とピン１０１９の信
号通過目標時刻が決定される。この際、部分パスの終点
がフリップフロップではないので、計算時にＴmarginは
０とする。部分パス２でも同様にして、ピン１０１６の
信号通過目標時刻が決定される。ラッチタイミングは、
クロック相ではなく、部分パス１及び部分パス２で決定
されたピン１０１５及び１０１１の信号通過目標時刻を
使う。最後に、部分パス３についてステップ１１０の処
理を行ない、ピン１０１７の信号通過目標時刻を決定す
る。
【００４２】以上の手順により、モジュール内クローズ
ドパスのディレイ解析結果テーブル２０４に格納されて
いるパスが通過するＬＳＩの入出力ピンについて、信号
通過目標時刻が決定される。
ドパスのディレイ解析結果テーブル２０４に格納されて
いるパスが通過するＬＳＩの入出力ピンについて、信号
通過目標時刻が決定される。
【００４３】
【発明の効果】本発明によれば、階層的に設計される電
子装置において、階層間にまたがるパスに関しても、実
装を行なう階層内の部分パスにディレイの基準値が与え
られる。従って、階層内のクローズドパスだけでなくオ
ープンパスやスルーパスについても、パスディレイがこ
のディレイ基準値以下になるように実装を行なえるの
で、装置全体のディレイ値を基準値以下にできる。
子装置において、階層間にまたがるパスに関しても、実
装を行なう階層内の部分パスにディレイの基準値が与え
られる。従って、階層内のクローズドパスだけでなくオ
ープンパスやスルーパスについても、パスディレイがこ
のディレイ基準値以下になるように実装を行なえるの
で、装置全体のディレイ値を基準値以下にできる。
【００４４】また、パスディレイが基準値を越える違反
をなくすという目的だけでなく、基準値に対してディレ
イ値に余裕のあるパスに関わるゲートについては、ゲー
トの速さを犠牲にしてゲートの消費電力を抑えることに
より、装置全体として消費電力を押えた実装設計を行な
うことができる。
をなくすという目的だけでなく、基準値に対してディレ
イ値に余裕のあるパスに関わるゲートについては、ゲー
トの速さを犠牲にしてゲートの消費電力を抑えることに
より、装置全体として消費電力を押えた実装設計を行な
うことができる。
【図１】本発明でディレイ計算を行なう階層をモジュー
ルとし、実装を行なう階層をＬＳＩとした場合の階層間
ディレイ配分の処理手順の一例を示すＰＡＤ図である。
ルとし、実装を行なう階層をＬＳＩとした場合の階層間
ディレイ配分の処理手順の一例を示すＰＡＤ図である。
【図２】階層間ディレイ配分処理を行なう装置の構成を
示した図である。
示した図である。
【図３】階層間ディレイ配分処理の入力データの仕様を
説明する図である。
説明する図である。
【図４】階層間ディレイ配分処理の出力データの仕様を
説明する図である。
説明する図である。
【図５】階層間ディレイ配分処理の入力データの作成方
法について説明した図である。
法について説明した図である。
【図６】階層間ディレイ配分の出力結果を利用して実装
を行う方法について説明した図である。
を行う方法について説明した図である。
【図７】モジュールとＬＳＩ及び、それらにまたがるパ
スの概念を示した図である。
スの概念を示した図である。
【図８】ラッチタイミングの推定処理について説明した
図である。
図である。
【図９】基本的な信号通過目標時刻の決定方法を示す図
である。
である。
【図１０】複数パス（３つのパス）が共通ピンを有する
場合に、このピンの信号通過目標時刻を決定するための
パス競合の解消方法を説明するための具体例の図であ
り、パス１の場合を示した図である。
場合に、このピンの信号通過目標時刻を決定するための
パス競合の解消方法を説明するための具体例の図であ
り、パス１の場合を示した図である。
【図１１】図１０と同様に、パス２の場合を示した図で
ある。
ある。
【図１２】図１０と同様に、パス３の場合を示した図で
あり、一つのパスを３つの部分パスに細分化する具体例
を示した図である。
あり、一つのパスを３つの部分パスに細分化する具体例
を示した図である。
１０１〜１１１…階層間ディレイ配分の処理手順を示す
ためのＰＡＤ図、２０１…中央処理装置、２０２…プロ
グラムファイル、２０３…データファイル、２０４…モ
ジュール内クローズドパスのディレイ解析結果テーブ
ル、２０５…ディレイ配分情報テーブル、３０１〜３０
９…入力データテーブル２０４内の各フィールド、４０
１〜４０２…出力データテーブル２０５内の各フィール
ド、５０１…ＬＳＩ論理ファイル、５０２…モジュール
論理ファイル、５０３…ディレイ定数ライブラリ、５０
４…ディレイ計算処理、６０１…ＬＳＩ配置配線処理、
６０２…ＬＳＩ配置配線結果、７０１…モジュール、７
０２〜７０５…モジュールに搭載されたＬＳＩ、７０６
〜７１１…フリップフロップ、７１２〜７１９…ＬＳＩ
入出力ピン、７２０〜７２３…モジュール上配線、７２
４〜７４１…ＬＳＩ内論理ゲート、８０１〜８０４…各
パスの最小ラッチタイミング、９０１…モジュール、９
０２〜９０３…モジュール上搭載ＬＳＩ、９０４、９１
０…フリップフロップ、９０５…ＬＳＩ出力オープンパ
ス、９０６…ＬＳＩ出力ピン、９０７…モジュール上配
線、９０８…ＬＳＩ入力ピン、９０９…ＬＳＩ入力オー
プンパス、１００１…モジュール、１００２…モジュー
ル上搭載ＬＳＩ、１００３〜１００８…フリップフロッ
プ、１００９〜１０２０…ＬＳＩ入出力ピン。
ためのＰＡＤ図、２０１…中央処理装置、２０２…プロ
グラムファイル、２０３…データファイル、２０４…モ
ジュール内クローズドパスのディレイ解析結果テーブ
ル、２０５…ディレイ配分情報テーブル、３０１〜３０
９…入力データテーブル２０４内の各フィールド、４０
１〜４０２…出力データテーブル２０５内の各フィール
ド、５０１…ＬＳＩ論理ファイル、５０２…モジュール
論理ファイル、５０３…ディレイ定数ライブラリ、５０
４…ディレイ計算処理、６０１…ＬＳＩ配置配線処理、
６０２…ＬＳＩ配置配線結果、７０１…モジュール、７
０２〜７０５…モジュールに搭載されたＬＳＩ、７０６
〜７１１…フリップフロップ、７１２〜７１９…ＬＳＩ
入出力ピン、７２０〜７２３…モジュール上配線、７２
４〜７４１…ＬＳＩ内論理ゲート、８０１〜８０４…各
パスの最小ラッチタイミング、９０１…モジュール、９
０２〜９０３…モジュール上搭載ＬＳＩ、９０４、９１
０…フリップフロップ、９０５…ＬＳＩ出力オープンパ
ス、９０６…ＬＳＩ出力ピン、９０７…モジュール上配
線、９０８…ＬＳＩ入力ピン、９０９…ＬＳＩ入力オー
プンパス、１００１…モジュール、１００２…モジュー
ル上搭載ＬＳＩ、１００３〜１００８…フリップフロッ
プ、１００９〜１０２０…ＬＳＩ入出力ピン。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 H01L 21/82
Claims (3)
- 【請求項１】少なくとも複数の電子部品からなる第１の
階層と、前記階層の部品を複数搭載し、前記階層の入出
力端子を相互に接続することにより構成される第２の階
層からなる実装構造において、第２の階層であらかじめ
パスディレイ計算を行ない、この結果に基づいて、第１
の階層と第２の階層にまたがるパスについて、第１の階
層内の該パスの部分パスに対するディレイの基準値を計
算し、第１の階層の実装時に利用し得る形式で、この基
準値を出力することを特徴とする階層間ディレイ配分方
法。 - 【請求項２】請求項１記載のディレイ基準値の出力にお
いて、前記第１の階層の入出力端子毎に、信号が前記入
出力端子を通過する目標時刻をディレイの基準値として
出力することを特徴とする階層間ディレイ配分方法。 - 【請求項３】請求項２記載の前記部分パスのディレイの
基準値の計算方法は、 （１）第２の階層内のクローズドパスを、ディレイ計算
結果のパスディレイ値の基準値に対する余裕度によって
優先順位付けするステップ、 （２）優先順位の高いパスから始めて全てのパスについ
て、 （ａ）現在対象としているパスが通過する第１の階層の
信号入出力端子と現在対象としているパスよりも優先順
位の高いパスの信号入出力端子との共通端子を見い出す
処理、 （ｂ）共通端子によって現在対象としているパスを細分
化する処理、 （ｃ）細分化した部分パスそれぞれについて、部分パス
の始点と終点の信号通過目標時刻の差を、パスディレイ
計算結果の端子におけるディレイ値に応じて各端子に比
例配分することにより、部分パス内の端子の信号通過目
標時刻を計算する処理、を繰り返すステップとからなる
ことを特徴とする階層間ディレイ配分方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314301A JP2993239B2 (ja) | 1991-11-28 | 1991-11-28 | 階層間ディレイ配分方法 |
| US07/980,397 US5452228A (en) | 1991-11-28 | 1992-11-23 | Path delay allocation method in the physical hierarchy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314301A JP2993239B2 (ja) | 1991-11-28 | 1991-11-28 | 階層間ディレイ配分方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05151303A JPH05151303A (ja) | 1993-06-18 |
| JP2993239B2 true JP2993239B2 (ja) | 1999-12-20 |
Family
ID=18051714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3314301A Expired - Fee Related JP2993239B2 (ja) | 1991-11-28 | 1991-11-28 | 階層間ディレイ配分方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5452228A (ja) |
| JP (1) | JP2993239B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793386A (ja) * | 1993-09-28 | 1995-04-07 | Fujitsu Ltd | Ｌｓｉ実装設計システム |
| JPH07114580A (ja) * | 1993-10-18 | 1995-05-02 | Fujitsu Ltd | 論理装置の遅延時間解析システム |
| JP3210172B2 (ja) * | 1994-05-13 | 2001-09-17 | 富士通株式会社 | ディレイ・レーシング・エラーリスト出力装置 |
| US5774371A (en) * | 1994-08-03 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and layout designing method for the same |
| JP3459481B2 (ja) * | 1994-11-17 | 2003-10-20 | 富士通株式会社 | 論理回路設計用パス解析表示装置 |
| US5831869A (en) * | 1995-12-15 | 1998-11-03 | Unisys Corporation | Method of compacting data representations of hierarchical logic designs used for static timing analysis |
| US5892981A (en) * | 1996-10-10 | 1999-04-06 | Hewlett-Packard Company | Memory system and device |
| JP2872217B1 (ja) * | 1998-02-27 | 1999-03-17 | 北陸日本電気ソフトウェア株式会社 | 論理回路の遅延経路探索方法及びその装置並びにプログラムを記録した機械読み取り可能な記録媒体 |
| JP2001142914A (ja) * | 1999-11-10 | 2001-05-25 | Fujitsu Ltd | 経路探索方法及び記憶媒体 |
| JP2001290855A (ja) * | 2000-04-10 | 2001-10-19 | Nec Corp | 階層化設計の遅延計算方法 |
| US7010767B2 (en) * | 2000-11-01 | 2006-03-07 | Cadence Design Systems, Inc. | Insertion of repeaters without timing constraints |
| US7437695B1 (en) | 2004-03-03 | 2008-10-14 | Xilinx, Inc. | Method of memory and run-time efficient hierarchical timing analysis in programmable logic devices |
| US7120892B1 (en) * | 2004-03-03 | 2006-10-10 | Xilinx, Inc. | Process for adjusting data structures of a floorplan upon changes occurring |
| US7073149B2 (en) | 2004-03-03 | 2006-07-04 | Xilinx, Inc. | System for representing the logical and physical information of an integrated circuit |
| JP4389701B2 (ja) * | 2004-07-09 | 2009-12-24 | 日本電気株式会社 | 集積回路階層設計システム及び集積回路階層設計プログラム |
| JP4644142B2 (ja) * | 2006-02-24 | 2011-03-02 | 富士通セミコンダクター株式会社 | クリティカルパス推定プログラム、推定装置、推定方法、および集積回路設計プログラム。 |
| CN101682410B (zh) * | 2007-04-18 | 2012-12-05 | 蔚蓝公司 | 单频网络的基站同步 |
| US10089431B2 (en) * | 2016-11-18 | 2018-10-02 | Arch Systems Inc. | Tool for modular circuitboard design |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274277A (ja) * | 1988-04-26 | 1989-11-02 | Hitachi Ltd | 負荷分配方式 |
| US5062067A (en) * | 1989-03-15 | 1991-10-29 | Vlsi Technology, Inc. | Levelized logic simulator with fenced evaluation |
| US5068812A (en) * | 1989-07-18 | 1991-11-26 | Vlsi Technology, Inc. | Event-controlled LCC stimulation |
| US5077676A (en) * | 1990-03-30 | 1991-12-31 | International Business Machines Corporation | Reducing clock skew in large-scale integrated circuits |
| US5235521A (en) * | 1990-03-30 | 1993-08-10 | International Business Machines Corporation | Reducing clock skew in large-scale integrated circuits |
| US5109168A (en) * | 1991-02-27 | 1992-04-28 | Sun Microsystems, Inc. | Method and apparatus for the design and optimization of a balanced tree for clock distribution in computer integrated circuits |
-
1991
- 1991-11-28 JP JP3314301A patent/JP2993239B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-23 US US07/980,397 patent/US5452228A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5452228A (en) | 1995-09-19 |
| JPH05151303A (ja) | 1993-06-18 |
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| Golshan | Design Verification |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |