JP2000268080A

JP2000268080A - 静的・動的タイミング検証方法及び記憶媒体

Info

Publication number: JP2000268080A
Application number: JP11090558A
Authority: JP
Inventors: Masaaki Tanimoto; 匡亮谷本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-01-14
Filing date: 1999-03-31
Publication date: 2000-09-29
Anticipated expiration: 2019-03-31
Also published as: US6658635B1; JP4176906B2

Abstract

(57)【要約】【課題】同期・非同期混在回路のタイミング検証を能
率化する。【解決手段】従来、同期・非同期混在回路の同期回路
には静的タイミング検証、非同期回路には動的タイミン
グ検証を割り当てていた。これを更に進め、前記同期回
路を周期回路（）と非周期回路（）に、前記非同期
回路を周期回路（）と非周期回路（）に分類し、同
期回路の周期回路（）及び非同期回路の周期回路
（）には静的タイミング検証を施し、同期回路の非周
期回路（）及び非同期回路の非周期回路（）には動
的タイミング検証を施す。これにより同期回路のハザー
ドを考慮したタイミング検証が可能になり、また、仮想
的にクロックとみなせる信号を受けて動作される回路に
は静的タイミング検証を施すことにより、検証動作を能
率化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気・電子回路
（電気回路、半導体集積回路それ自体はもとより半導体
集積回路を実装した電子回路）の設計検証技術に係り、
設計検証の対象回路（被検証回路）に対して静的検証と
動的検証とを割り振る静的・動的タイミング検証分割、
そして、それによるタイミング検証方法、並びにその検
証方法をコンピュータに実行させるためのプログラムを
格納した記憶媒体に関するものである。

【０００２】

【従来の技術】電気・電子回路のタイミング検証にはそ
の処理効率を向上させるために動的タイミング検証の代
わりに若しくは動的タイミング検証と共に静的タイミン
グ検証を採用することができる。

【０００３】前記静的タイミング検証と動的タイミング
検証とを採用す検証フローとして図２に記載のフローを
挙げることができる。図２において、２１は検証対象と
する回路接続情報、２２は入出力信号のタイミング指定
とクロック指定情報、２３は従来の静的タイミング検証
装置、２４は信号情報（パターン）、２５は動的タイミ
ング検証装置、２６は回路設計フェーズを示す。静的タ
イミング検証装置２３で行われるような静的タイミング
検証では、基本的に、シミュレーションによる各回路要
素の信号情報を必要とせず、２２で示されるような入出
力信号のタイミング指定とクロック指定を行なうこと
で、ラッチ間で最も遅いパス（クリティカルパス）を見
つけ、このクリティカルパスにおける信号伝達がクロッ
ク周期に比べて間に合うかどうかのセットアップタイミ
ング検証を行う。更に、静的タイミング検証では、ラッ
チ間で最も速いパスを見つけ、同じクロックのタイミン
グで次のデータを取り込まないかのホールドタイミング
検証を行なう。前記動的タイミング検証装置２５で行わ
れるような動的タイミング検証では、２４で示されるよ
うなシミュレーションによる各回路要素の信号情報（テ
ストパターン）を必要とし、信号情報を２１で例示され
るような回路接続情報の入力端子に入力することで、被
検証回路の回路接続を活性化し、シミュレーションを行
なう。

【０００４】従来の電気・電子回路のタイミング検証方
式について記載された文献の例として、特開平１０−１
９８７２３号、特開平７−４４５９０号及び特開平９−
５０４４９号の各公報が有る。

【０００５】特開平１０−１９８７２３号公報記載の技
術は、電気・電子回路において特定クロック信号に同期
する同期回路と特定クロックが無い或いは特定クロック
信号に同期しない非同期回路を混在して備える回路に対
して静的タイミング検証のみでタイミングを保証しよう
とするものである。

【０００６】特開平９−５０４４９号公報は、同期・非
同期混在回路に対して同期回路部分と非同期回路部分を
識別し、識別された同期回路部分に対して静的タイミン
グ検証を行い、非同期回路部分に対して動的タイミング
検証を行う技術を提供する。但し、この公報記載の技術
では、同期回路部分での回路正常動作保証の為のハザー
ド（スパイクノイズ）解析や非同期回路部分への静的タ
イミング検証の適用は行っていない。

【０００７】特開平７−４４５９０号公報記載の回路検
証システムは、検証対象回路内にスパイクノイズ発生回
路が存在するか否かを判定しようとするものであるが、
その判定手法は信頼性が低いという不具合が有る。

【０００８】

【発明が解決しようとする課題】電気・電子回路のタイ
ミング検証技術において、従来の静的タイミング検証で
は、指定クロックの同期回路に対してだけタイミング検
証を行なっていた。このため個々にクロックを指定する
ことが必須である。更に、同期回路部分での回路正常動
作を保証する為にハザード解析を行う場合には、その個
所を個別に探し出して動的タイミング検証の対象にして
ハザード解析を行わねばならない。ハザード解析に対し
ては、前記特開平７−４４５９０号公報記載の回路検証
システムを用いても不十分である。

【０００９】このため、クロック指定ができなければ、
また、ハザードの虞のある回路部分を抽出できなけれ
ば、タイミング検証はできない。

【００１０】この点に関し、対象回路の内部に任意のカ
ウンタ回路とみなすことができる回路によって構成され
たクロック生成回路が存在する場合、クロックの指定の
為の情報作成に時間がかかり、また、低電力化の為に近
年使用頻度が増してきたクロックゲートのセットアップ
解析及びホールド解析を行う為の指示情報の作成に時間
がかかるとい問題点がの有ることが本発明者によって明
らかにされた。更に、前記セットアップ解析及びホール
ド解析を行う為の指示情報が正しく行われているかの検
証には、静的タイミング検証結果を解析して疑似エラー
の識別を手作業で行う以外になく、検証工数が多大にか
かるという問題点を有していることが本発明者によって
明らかにされた。

【００１１】更に、前述のようにユーザが同期回路部分
のハザード解析を必要とする回路部分を選び出し、それ
については別途の処理を行うという、非能率な作業が要
求されていた。そして、手作業でハザード解析を必要と
する回路部分を検証するのは更に能率が悪く、動的タイ
ミング検証方法を用いる場合でも、動的タイミング検証
装置にハザード解析を必要とする回路部分を教示すると
いう非能率的な作業が必要とされる。特開平７−４４５
９０号公報記載の回路検証システムを用いてもハザード
解析を要する回路部分の指摘は不十分であると考えられ
る。

【００１２】本発明の目的は、信頼性の高いタイミング
検証を能率的に行うことができる静的・動的タイミング
検証方法並びにその方法をコンピュータに実行させるた
めのプログラムを格納した記憶媒体を提供することにあ
る。

【００１３】本発明の別の目的は、同期・非同期混在回
路のクロック情報の抽出を能率的に行うことができる静
的・動的タイミング検証方法並びにその方法をコンピュ
ータに実行させるためのプログラムを格納した記憶媒体
を提供することにある。

【００１４】本発明の更に別の目的は同期・非同期混在
回路におけるハザードの発生可能性を考慮してのタイミ
ング検証を能率的に行うことができる静的・動的タイミ
ング検証方法並びにその方法をコンピュータに実行させ
るためのプログラムを格納した記憶媒体を提供すること
にある。

【００１５】本発明のその他の目的は同期・非同期混在
回路におけるクロック情報とハザードの発生可能性とを
考慮して信頼性の高いタイミング検証を能率的に行うこ
とができる静的・動的タイミング検証方法並びにその方
法をコンピュータに実行させるためのプログラムを格納
した記憶媒体を提供することにある。

【００１６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１８】すなわち、同期・非同期混在回路に対する
従来のタイミング検証は、図３７に例示されるように、
同期回路（、）に対しては静的タイミング検証、非
同期回路（、）に対しては動的タイミング検証を割
り当てていた。本発明に係る静的・動的タイミング検証
回路では、図３７に例示されるように、同期・非同期回
路に対して周期・非周期の観点を導入する。すなわち、
同期・非同期混在回路を、前記外部クロック端子やクロ
ックツリー等によって一義的に規定されるクロック信号
に同期されるか否かの観点より同期回路と非同期回路に
分類し、前記同期回路を周期回路（）と非周期回路
（）に、前記非同期回路を周期回路（）と非周期回
路（）に分類する。そして、同期回路の周期回路
（）及び非同期回路の周期回路（）には静的タイミ
ング検証を施し、同期回路の非周期回路（）及び非同
期回路の非周期回路（）には動的タイミング検証を施
す。要するに、同期・非同期混在回路において、外部ク
ロック端子やクロックツリー等によって一義的に規定さ
れるクロック信号に同期動作される同期回路に対して全
てを静的タイミング検証の対象とはせず、ハザード等が
発生する可能性のある回路部分を抽出し、この回路部分
に対しては、同期回路における非周期的な動作回路部分
（非周期回路）として動的タイミング検証を施す。ま
た、同期・非同期混在回路において、外部クロック端子
やクロックツリー等によって一義的に規定されるクロッ
ク信号を用いない若しくはそのようなクロック信号に同
期動作されない非同期回路に対して全てを動的タイミン
グ検証の対象とはせず、ストローブ信号やゲーテッドク
ロック等のように仮想的なクロック信号とみなすことが
可能な信号が供給される回路部分を抽出し、この回路部
分に対しては、非同期回路における周期的な動作回路部
分（周期回路）として静的タイミング検証を施す。上述
の観点より本発明に係る静的・動的タイミング検証方法
を更に詳述する。

【００１９】〔１〕静的・動的タイミング検証方法は、
タイミング検証の対象回路に対する静的タイミング検証
又は動的タイミング検証の適用を決める静的・動的タイ
ミング検証分割処部（６）による静的・動的タイミング
検証分割処を有する。この静的・動的タイミング検証分
割処理は、前記対象回路の中のカウンタ手段（周期信号
を生成する回路手段）を識別し、識別されたカウンタ手
段の情報（Ｓ１_３）を元に、対象回路の中のクロック
情報を識別する（Ｓ６）クロック情報認識処理を有す
る。このクロック情報認識処理はクロック情報認識手段
（１１）行なわれる。前記クロック情報認識処理を有す
ることにより、クロック信号が入力される外部入力ピン
へのクロック情報と、セットまたはリセット信号が入力
される外部入力ピンの情報と、対象回路内のカウンタの
同期・非同期セット・リセットまたは同期・非同期ロー
ドに用いるフリップフロップ又はラッチ素子の情報か
ら、内部で生成されたクロックの情報を自動的に認識す
る事ができる。これによって対象回路の同期回路、非同
期回路の識別が容易化される。

【００２０】〔２〕上記〔１〕において、前記クロック
情報認識処理は、これによって識別した前記情報を元
に、対象回路の中で同期回路部分と非同期回路部分との
非同期転送経路、更に同期回路部分間の非同期転送経路
を、夫々識別する（Ｓ３）。要するに、タイミング検証
不要な回路部分を抽出する。前記非同期転送経路を認識
するので、対象回路内の非周期信号がクロックとして供
給されているフリップフロップ及びラッチを介したデー
タ転送経路（タイミング検証が必要な非同期転送経路）
と、互いに非同期な信号、即ち電源投入時での前記信号
間の位相差が定義不能な信号がクロックとして供給され
ているフリップフロップ及びラッチ間のデータ転送経路
（タイミング検証が不要な非同期転送経路）とを別々の
非同期転送経路として認識する事が出来る。

【００２１】〔３〕上記〔１〕において、前記クロック
情報認識処理は、これによって識別した情報を元に、対
象回路の中でゲーテッドクロックを構成している論理素
子を認識する（Ｓ４）。そして、認識されたゲーテッド
クロックを構成している論理素子へ２本以上クロック属
性を持つ信号が入力されている場合に（図３１、図３
２）、ゲーテッドクロックのセットアップ解析、ホール
ド解析を実行する必要があるかが判定され（Ｓ９）、前
記クロック属性を持つ入力信号の中でどの信号を基準と
してゲーテッドクロックのセットアップ解析、ホールド
解析を実行するかが判定される（Ｓ１０）。これによ
り、静的タイミング検証によるゲーテッドクロックのセ
ットアップ・ホールド解析を行う為の指示情報を作成で
き、網羅的に静的タイミング検証によるゲーテッドクロ
ックのセットアップ・ホールド解析が実行できる。

【００２２】〔４〕上記〔１〕において、前記クロック
情報認識処理は、これによって識別した情報を元に、対
象回路の中でゲーテッドクロックを構成している論理素
子を識別し（Ｓ４）、図３６に例示されるように、前記
識別されたゲーテッドクロックを構成している論理素子
へのクロック属性を持たない入力信号がマルチサイクル
パスか否かの識別を行う（Ｓ９）。このように、ゲーテ
ッドクロックを構成している論理素子へのクロック属性
を持たない入力信号のマルチサイクルパスを認識するか
ら、疑似エラーを予め排除した静的タイミング検証によ
るゲーテッドクロックのセットアップ・ホールド解析を
実行することができる。

【００２３】〔５〕上記〔１〕において、前記クロック
情報認識処理は、これによって識別した前記情報を元
に、対象回路の中でクロックの選択論理を構成している
論理素子を識別する（Ｓ２）。これにより、フリップフ
ロップ及びラッチ間のデータ転送経路の認識において、
前記データ転送経路の両端のフリップフロップ又はラッ
チへ供給されるクロックの組み合わせを予め検証する事
が出来る。

【００２４】〔６〕上記〔１〕において、前記静的・動
的タイミング検証分割処理は、更に、クロック情報認識
手段で識別した情報を元に、対象回路の中でクロック以
外の信号がクロック端子に供給されているフリップフロ
ップ及びラッチに対して、仮想的なクロックが定義可能
かを判定し、クロック以外の信号がクロック端子に供給
されているフリップフロップ及びラッチであって、前記
仮想的なクロックが定義可能と判定されたフリップフロ
ップ及びラッチのクロック端子に対して、仮想的なクロ
ックを設定する（Ｓ７）。このように、クロック以外の
信号がクロック端子に供給されているフリップフロップ
及びラッチに対して、仮想的なクロックが定義可能かを
判定して仮想クロックを設定するから、非同期回路に対
しても静的タイミング検証が適用できる。換言すれば、
非同期回路を周期回路と非周期回路に分類して、周期回
路に静的タイミング検証を可能にするものである。結果
として、大幅な検証工数の削減が期待できる。しかも、
仮想クロックの設定において、セットアップタイム及び
ホールドタイムが最も厳しくなるように仮想クロックを
設定れば、前記非同期回路に対する静的タイミング検証
を最も厳しい条件下で行う事が可能になる。

【００２５】〔７〕上記〔１〕において、前記静的・動
的タイミング検証分割処理は、前記クロック認識処理で
識別した情報を元に、対象回路の中で静的タイミング検
証適用回路部分と動的タイミング検証適用回路部分を識
別する適用回路部分認識処理を有する。この処理は適用
回路部分認識手段（１３）で行なわれる。このように、
静的タイミング検証適用回路部分と動的タイミング検証
適用回路部分を識別できるので、同期回路部分でのハザ
ード解析を必要とする回路部分の認識と当該回路部分へ
の動的タイミング検証が実行できる。

【００２６】〔８〕上記〔７〕において、前記適用回路
部分認識処理は、前静的タイミング検証適用回路部分と
動的タイミング検証適用回路部分を識別する認識手段で
識別した動的タイミング検証適用回路部分に信号の伝達
経路に沿ってフリップフロップが現われる迄を動的タイ
ミング検証適用回路部分に含めて認識する（Ｓ１１）。
これにより、動的タイミング検証適用回路部分への静的
タイミング検証適用回路部分からのデータ転送経路にお
ける信号遅延時間を考慮しないで、動的タイミング検証
適用回路部分の動的タイミング検証を実行することがで
きる。

【００２７】

〔９〕上記〔７〕において、前記適用回路
部分認識処理は、前静静的タイミング検証適用回路部分
と動的タイミング検証適用回路部分を識別する認識手段
で識別した動的タイミング検証適用回路部分と対象回路
の中の論理階層との対応を識別する（Ｓ１１）。このよ
うに、動的タイミング検証適用回路部分と対象回路の中
の論理階層との対応を識別するので、動的タイミング検
証実行すべき論理階層を認識できる。したがって、論理
検証時に予め作成されている各論理階層への入力信号情
報を流用して動的タイミング検証を実行する事ができ、
検証工数の削減が期待できる。

【００２８】〔１０〕上記〔１〕において、前記適用回
路部分認識処理は、これが識別した静的タイミング検証
適用回路部分の入力端子及び出力端子に最も近い前記動
的タイミング検証適用回路部分内のフリップフロップか
ら信号の伝達経路に沿って前記動的タイミング検証適用
回路部分外のフリップフロップ及びラッチを識別し（Ｓ
１１_８_１）、前記認識手段で識別されたフリップフロ
ップ及びラッチへのクロック信号の伝搬遅延を、対象回
路に遅延情報を与える際に前記動的タイミング検証適用
回路部分と前記動的タイミング検証適用回路部分内のフ
リップフロップ及びラッチへのクロック信号の伝搬遅延
のみを与えるだけで動的タイミング検証が可能となるよ
う調整する（Ｓ１１_８_２）。これにより、動的タイミ
ング検証適用回路部分に対してのみ遅延情報を与える事
で、対象回路全体の動的タイミング検証を実行でき、且
つ論理検証時に予め作成されている対象回路全体の入力
信号情報の流用ができる。したがって、検証時間と検証
工数の削減が期待できる。

【００２９】〔１１〕特に、非同期転送経路の識別に着
目した検証方法は、タイミング検証の対象回路に対する
静的タイミング検証又は動的タイミング検証の適用を決
める静的・動的タイミング検証分割処理を有し、前記静
的・動的タイミング検証分割処理は、対象回路の中のカ
ウンタ手段を識別し、識別されたカウンタ手段の情報を
もとに、対象回路の中のクロック情報を識別するクロッ
ク情報認識処理を含む。そして、前記クロック情報認識
処理は、更に、識別した前記情報をもとに、対象回路の
中で同期回路部分と非同期回路部分との非同期転送経
路、更に同期回路部分間の非同期転送経路を、夫々識別
する非同期転送経路抽出処理（Ｓ５）を行う。更に、前
記非同期転送経路抽出処理は、非同期転送経路を構成す
る素子を認識するために、クロック端子からデータ出力
端子への素子内パスの通過を認め、外部端子から前記通
過を認めた素子を通るクロックパスを、クロックソース
間を結ぶグラフで表現する処理と、そのグラフのクロッ
クソースを用いる素子の集合を把握する処理（Ｓ５_
１）と、前記認識されたグラフ毎に、当該グラフのクロ
ックソースをクロックソースとする素子と当該グラフの
クロックソースをクロックソースとしない素子との間の
データ転送を非同期転送として認識し、非同期転送と認
識された経路の素子が選択論理の前段で異なるグラフの
頂点をクロックソースとするものであれば当該経路を常
時非同期転送と認識し、一方、非同期転送と認識された
経路の素子が選択論理の前後で同一グラフの頂点をクロ
ックソースとするものであれば当該経路は選択論理の選
択状態に応じて非同期転送になると認識する処理（Ｓ５
_２）とを含む。

【００３０】この非同期転送経路抽出処理は、マルチプ
レクサのようなクロック選択論理毎に分断してクロック
経路を把握する手法に比べて、コンピュータによる演算
データ量が少なく、それ故に、コンピュータによる演算
やテーブル作成のために必要なメモリ容量を小さくする
ことができ、データ処理も速く完了することができる。

【００３１】上記した静的・動的タイミング検証方法を
コンピュータに実行させるためのプログラムをフロッピ
ーディスクやＣＤ−ＲＯＭなどのコンピュータ読取り可
能な記憶媒体に格納して提供することにより、前記静的
・動的タイミング検証方法を容易に実施することができ
る。

【００３２】例えば、そのような記憶媒体は、タイミン
グ検証の対象回路の中のカウンタ手段を識別する第１の
処理と、識別されたカウンタ手段の情報を元に、対象回
路の中のクロック情報を識別する第２の処理と、識別し
たクロック情報を元に、対象回路の中で静的タイミング
検証適用回路部分と動的タイミング検証適用回路部分を
識別する第３の処理と、前記第３の処理結果に基づいて
静的タイミング検証を行う第４の処理と、前記第３の処
理結果に基づいて動的タイミング検証を行う第５の処理
と、をコンピュータに実行させるためのプログラムを記
録して成る。

【００３３】本発明による別の観点に立った記憶媒体
は、同期・非同期混在回路における同期回路に非周期的
な誤動作を発生する可能性のある回路部分を抽出し、こ
の回路部分には非周期回路として動的タイミング検証を
施す処理と、前記同期・非同期混在回路における非同期
回路に仮想的なクロック信号とみなすことが可能な信号
が供給される回路部分を抽出し、この回路部分には周期
回路として静的タイミング検証を施す処理と、をコンピ
ュータに実行させるためのプログラムを記録して成る。

【００３４】本発明による更に別の観点に立った記憶媒
体は、クロック信号に対する同期・非同期混在回路をに
対して、同期回路を周期回路と非周期回路に、非同期回
路を周期回路と非周期回路に分類し、同期回路の周期回
路及び非同期回路の周期回路には静的タイミング検証を
施し、同期回路の非周期回路及び非同期回路の非周期回
路には動的タイミング検証を施す、夫々の処理をコンピ
ュータに実行させるためのプログラムを記録して成る。

【００３５】

【発明の実施の形態】《静的・動的タイミング検証装置
の構成》図１には静的・動的タイミング検証装置の一例
が示される。図１において、５は半導体記憶素子等で構
成される記憶部、１は対象回路の接続情報、即ち対象回
路を構成する素子の種類及び外部入出力ピンを含めたそ
れらの接続状態に関する情報を記憶部５に格納する接続
情報入力部である。２は各素子の遅延情報、タイミング
制約情報等を入力し、記憶部５に格納する遅延情報入力
部である。３はハザード発生防止の為の回路制約、即ち
対象回路内でフリップフロップのクロック端子や非同期
セット・リセット端子等ハザード信号が入力されると回
路の誤動作を引き起こす可能性の高い端子への入力論理
関数を構成する素子の種類及び外部入出力ピンを含めた
それらの接続状態に対する制約情報を記憶部５に格納す
る回路制約入力部である。４は被検証回路に固有の抵抗
・容量・インダクタンスと被検証回路の実装基板上での
配線の抵抗・容量・インダクタンスを入力し、記憶部５
に格納する負荷情報入力部である。

【００３６】静的・動的タイミング検証分割部６は、対
象回路の中のクロックツリー、任意のカウンタとみなす
ことができる回路によって構成されたクロック生成回
路、内部で生成されたクロックの波形、クロックゲート
を構成する素子、クロックの選択論理を構成する素子、
及び非同期フリップフロップ・非同期ラッチを認識し記
憶部５に格納する。また、静的・動的タイミング検証分
割部６は、回路構成が回路制約入力部３で与えられたハ
ザード発生防止の為の回路制約を満たすかどうかを検証
し検証結果を記憶部５に格納する。更に静的・動的タイ
ミング検証分割部６は、識別した非同期フリップフロッ
プ・非同期ラッチの中でクロック端子への信号にハザー
ドが発生しないと判定された前記非同期フリップフロッ
プ・非同期ラッチに対してクロック波形を定義し記憶部
５に格納するとともに、対象回路の中での動的タイミン
グ検証適用部分を識別し記憶部５に格納し、識別された
動的タイミング検証適用部分と対象回路内の論理階層と
の対応を認識し記憶部５に格納し、各論理階層内での静
的タイミング検証適用部分と動的タイミング検証適用部
分との構成比を算出し記憶部５に格納する。

【００３７】７は静的・動的タイミング検証分割部で識
別された動的タイミング検証適用部分以外の回路部分の
タイミング検証を静的タイミング検証方法にもとづいて
行う静的タイミング検証部である。８は静的・動的タイ
ミング検証分割部６で識別された動的タイミング検証適
用部分のタイミング検証を動的タイミング検証方法にも
とづいて行う動的タイミング検証部である。９は、識別
された配置配線後の配置配線情報を伴うクロックツリー
に対して、負荷情報入力部３で与えられたパッケージ固
有の抵抗・容量・インダクタンスとボード基板上での配
線の抵抗・容量・インダクタンスを付加して回路シミュ
レーションを実行する回路シミュレーション実行部であ
る。

【００３８】記憶部５には、更に、静的タイミング検証
部７及び動的タイミング検証部８の双方から、各々のタ
イミング検証結果が書き込まれ、回路シミュレーション
実行部から、回路シミュレーション実行結果が書き込ま
れる。また、図１に示すように、この装置には出力部１
０が備わっており、記憶部５に記憶されるタイミング検
証結果及び回路シミュレーション実行結果が、この出力
部１０によって出力される。

【００３９】この装置の主要部をなす静的・動的タイミ
ング検証分割部６は、クロック情報抽出部１１、回路制
約検証部１２、及び回路分割部１３を備えている。そし
て、回路分割部１３には、動的タイミング検証適用部分
認識部１４及び対応論理階層認識部１５が備わってい
る。

【００４０】クロック情報抽出部１１は、対象回路の外
部クロックピンからクロックの波形等の情報を伝搬する
事と、対象回路の中の任意のカウンタにより構成された
クロック生成回路を認識し、クロックゲートを構成する
素子、クロックの選択論理を構成する素子を認識し、シ
ミュレーションを実行する事で内部で生成されたクロッ
クの波形を認識する事により、クロック情報付き対象回
路情報及び非同期フリップフロップ・非同期ラッチ情報
を回路制約検証部８及び記憶部５に出力する。また、記
憶部５に記憶されるクロック情報付き対象回路情報及び
非同期フリップフロップ・非同期ラッチ情報が、出力部
１０によって出力される。

【００４１】回路制約検証部１２は、回路構成が回路制
約入力部３で与えられたハザード発生防止の為の回路制
約を満たすかどうかを検証する事により、回路制約検証
結果を回路分割部１３及び記憶部５に出力し、更に識別
した非同期フリップフロップ・非同期ラッチの中でクロ
ック端子への信号にハザードが発生しないと判定された
前記非同期フリップフロップ・非同期ラッチに対してク
ロック波形を定義する事により、非同期クロック波形情
報を回路分割部１３及び記憶部５に出力する。また、記
憶部５に記憶される回路制約検証結果及び非同期クロッ
ク波形情報が、出力部１０によって出力される。

【００４２】動的タイミング検証適用部分認識部１４
は、対象回路の中での静的タイミング検証適用部分と動
的タイミング検証適用部分とを識別し、静的タイミング
検証適用部分情報即ち静的タイミング検証適用回路部分
に関する情報を記憶部５に出力し、動的タイミング検証
適用部分情報即ち動的タイミング検証適用回路部分に関
する情報を対応論理階層認識部１５及び記憶部５に出力
する。

【００４３】対応論理階層認識部１５は、識別された動
的タイミング検証適用部分と対象回路内の論理階層との
対応を認識する事により、対応論理階層情報を記憶部５
に出力し、各論理階層内での静的タイミング検証適用部
分と動的タイミング検証適用部分との構成比を算出する
事で、論理階層構成比情報を記憶部５に出力する。ま
た、記憶部５に記憶される対応論理階層情報及び論理階
層構成比情報が、出力部１０によって出力される。この
構成比は、設計資産としての再利用可能性の評価に利用
される。

【００４４】静的タイミング検証部８は、記憶部５に出
力された静的タイミング検証適用部分情報に基づいてタ
イミング検証を行い、その結果を記憶部５に出力する。

【００４５】動的タイミング検証部８は、記憶部５に出
力された動的タイミング検証適用部分情報に基づいてタ
イミング検証を行い、その結果を記憶部５に出力する。

【００４６】回路シミュレーション実行部９は、記憶部
５に出力されたクロック情報付き対象回路情報に基づい
て配置配線後結果から配置配線情報を伴うクロック情報
付き対象回路情報を認識し、記憶部５に格納されたパッ
ケージ固有の抵抗・容量・インダクタンスとボード基板
上での配線の抵抗・容量・インダクタンスに基づいて回
路シミュレーションを実行し、その結果を記憶部５に出
力する。

【００４７】《静的・動的タイミング検証装置の処理手
順》図４は、図１の装置による処理の手順を示すフロー
チャートである。図４に示す様に、処理が開始される
と、まずステップＳ１において対象回路の中のクロック
情報の認識を行う。

【００４８】次に、ステップＳ１において抽出したクロ
ック情報を元に、ステップＳ２、Ｓ３、Ｓ４それぞれに
おいて、クロックの選択論理を構成する論理素子、周期
的でない信号がクロック端子に供給されているフリップ
フロップやラッチ、クロックゲートを構成している論理
素子を認識する。尚、この明細書に添付した図面におい
てＦＦはフリップフロップ、Ｌａｔｃｈはラッチを意味
する。

【００４９】ステップＳ５では、クロック情報とクロッ
クの選択論理を構成する論理素子の情報を元に、互いに
非同期なクロックが供給されているフリップフロップや
ラッチ間のデータ転送経路を認識する。

【００５０】ステップＳ６では、クロック情報とクロッ
クの選択論理を構成する論理素子の情報を元に、クロッ
クを生成するかクロックが伝搬する素子のみの回路の接
続情報を作成し、クロックの生成箇所の絞り込を行った
後、論理シミュレータで新たに構成した回路の接続情報
をシミュレーションする事で、クロックの生成箇所での
クロック波形を認識する。

【００５１】上記ステップＳ１〜Ｓ６の処理は、クロッ
ク情報抽出部１１で実行される。

【００５２】ステップＳ７では、クロック波形情報を元
に、周期的でない信号がクロック端子に供給されている
フリップフロップやラッチに対して、クロック波形候補
を定義する。

【００５３】ステップＳ８では、クロックゲートを構成
している論理素子の回路構成と、トライステートバッフ
ァのイネーブル端子へのパス上に現われる論理素子の回
路構成が特定の条件を満たしているか調べる。

【００５４】ステップＳ９では、クロック波形情報とク
ロックゲートを構成している論理素子の情報を元に、ク
ロックゲート構成している論理素子へのクロック以外の
入力信号経路がマルチサイクルパスである可能性がある
かの判定を行う。

【００５５】上記ステップＳ７〜Ｓ９の処理は、回路制
約検証部１２で実行される。

【００５６】ステップＳ１０では、クロック波形情報、
クロックゲートを構成している論理素子の情報、上記マ
ルチサイクルパスの情報を元に、静的タイミング検証装
置により、ゲーテッドクロック解析を実行する。このス
テップＳ１０は、静的タイミング検証部７で実行され
る。

【００５７】最後にステップＳ１１では、回路構成違
反、ゲーテッドクロック解析でのタイミング違反箇所、
クロックが定義出来なかった周期的でない信号がクロッ
ク端子に供給されているフリップフロップやラッチの情
報を元に動的タイミング検証の適用箇所を決定する。こ
のステップＳ１１は、回路分割部１３で実行される。

【００５８】図５は、図１の装置によって実行される処
理手順のステップＳ１の内部処理の流れを全体的に示す
フローチャートである。図３に示す様に、処理が開始さ
れると、まずステップＳ１_１において対象回路中の全
ネットに対して非周期属性を設定する。

【００５９】次に、ステップＳ１_２において外部クロ
ックピンからのトレースを行い、２入力以上の素子の入
力端子に到達する迄クロック情報を伝搬させる。このよ
うに、トレースを実行したネットに対して周期属性を設
定する。そのような２入力以上の素子の入力に至るまで
のネットには周期性があるのは当然だからである。

【００６０】ステップＳ１_３においてカウンタ候補の
認識を行い、ステップＳ１_４において、入力信号ネッ
トの属性が変化した素子の出力信号ネットの属性演算を
実行し、演算結果の属性を当該素子の出力信号ネットに
設定する。

【００６１】次にステップＳ１_５で、認識したカウン
タ候補を構成するフリップフロップ及びラッチのクロッ
ク端子への入力信号ネットの属性が非周期か否かの判定
を行い、非周期であった場合にはステップＳ１_７へ、
非周期でなかった場合にはステップＳ１_６へ処理を移
行する。

【００６２】ステップＳ１_６では、構成するフリップ
フロップ及びラッチのクロック端子への入力信号ネット
の属性が非周期でなかったカウンタ候補をカウンタとし
て認識し直し、当該カウンタを構成する素子の入力・出
力信号ネット全てに周期属性を設定し、ステップＳ１_
７へ処理を移行する。

【００６３】ステップＳ１_７では、属性が更新したネ
ットがあるか否かを判定し、あった場合にはステップＳ
１_４へ処理を移行し、なければ処理を終了する。

【００６４】図６は、ステップＳ１_３の内部処理の流
れを示すフローチャートである。ステップＳ１_３の処
理が開始されると、まずステップＳ１_３_１において対
象回路中の全てのフリップフロップ及びラッチを認識
し、その集合をＦとする。

【００６５】次に、ステップＳ１_３_２において対象回
路の中のフリップフロップ又はラッチを１つ取り出す。
ステップＳ１_３_３でフリップフロップ及びラッチの集
合Ｔ_ｆと論理素子の集合Ｔ_ｃを空集合に設定する。

【００６６】次にステップＳ１_３_４で、当該端子から
のバックトレースが全て終了したか否かの判定を行い、
終了していた場合にはステップＳ１_３_１０へ、終了し
ていなかった場合にはステップＳ１_３_６へ処理を移行
する。

【００６７】ステップＳ１_３_５において、ステップＳ
１_３_２で取り出したフリップフロップ又はラッチのデ
ータ入力端子、セット・リセット端子からバックトレー
ス実行する。バックトレースとは、起点の端子に供給さ
れる信号とは逆方向に信号経路を辿ることである。

【００６８】ステップＳ１_３_６では、バックトレース
実行時に到達したネットの属性を識別し、カウンタ属性
であった場合はステップＳ１_３_８へ、アンカウンタ属
性であった場合にはステップＳ１_３_９へ、カウンタ属
性でもアンカウンタ属性でもなかった場合にはステップ
Ｓ１_３_７へ処理を移行する。カウンタ属性やアンカウ
ンタ属性とは、ステップＳ１_３_１０において設定され
る属性のことである。

【００６９】ステップＳ１_３_７では、バックトレース
の到達先が電源・グランド、外部システムリセット端
子、ステップＳ１_３_２で取り出したフリップフロップ
又はラッチのデータ出力端子、ユーザ指定のフリップフ
ロップ又はラッチのデータ出力端子、或いはフリップフ
ロップ又はラッチと論理素子の成すループの何れかであ
るか否かを判定し、何れかであった場合にはステップＳ
１_３_８へ処理を移行し、なければステップＳ１_３_９
へ処理を移行する。

【００７０】ステップＳ１_３_８では、バックトレース
実行中に通過したフリップフロップ及びラッチの集合を
Ｔ_ｆ１とし、集合Ｔ_ｆをＴ_ｆ∪Ｔ_ｆ１と置き換え、
バックトレース実行中に通過した論理素子の集合をＴ_
ｃ１とし、集合Ｔ_ｃをＴ_ｃ∪Ｔ_ｃ１と置き換えた
後、ステップＳ１_３_４へ処理を移行する。ステップＳ
１_３_５、Ｓ１_３_６、Ｓ１_３_７、及びＳ１_３_８の
繰り返しにより得た集合Ｔ_ｆとＴ_ｃの和集合がカウン
タ候補である。

【００７１】ステップＳ１_３_９では、バックトレース
実行中に通過したフリップフロップ及びラッチの集合を
Ｔ_ｆ２とし、集合Ｔ_ｆをＴ_ｆ２と置き換え、バック
トレース実行中に通過した論理素子の集合をＴ_ｃ２と
し、集合Ｔ_ｃをＴ_ｃ２と置き換えた後、ステップＳ１
_３_１０へ処理を移行する。

【００７２】次にステップＳ１_３_１０において、集合
ＦをＦ−Ｔ_ｆと置き換え、Ｓ１_３_４からの分岐で設
定されたＴ_ｆ、Ｔ_ｃのネットにはカウンタ属性を設定
し、Ｓ１_３_９からの分岐で設定されたＴ_ｆ、Ｔ_ｃの
ネットにはアンカウンタ属性を設定する。

【００７３】ステップＳ１_３_１１において、集合Ｆが
空か否かを判定し、空でない場合は処理をステップＳ１
_３_２へ移行し、空の場合は処理を終了する。このよう
にして、カウンタ候補となるカウンタ属性の素子が認識
される。

【００７４】図７は、ステップＳ１_４の内部処理の流
れを示すフローチャートである。ステップＳ１_４の処
理が開始されると、まずステップＳ１_４_１において対
象回路から入力信号ネットの属性が変化した素子を１つ
取り出す。

【００７５】次に、ステップＳ１_４_２において取り出
した素子が１入力素子か否か判定し、１入力素子の場合
はステップＳ１_４_３へ、１入力素子でない場合はステ
ップＳ１_４_４へ処理を移行する。

【００７６】ステップＳ１_４_３で入力信号ネットの属
性を出力信号ネットに設定し、処理をステップＳ１_４_
９へ移行する。

【００７７】ステップＳ１_４_４では、入力信号ネット
の属性が変化した素子が（１）ｔｏ_ｃｌｋフラグの立
っている素子（出力がクロック入力端子に接続される素
子）、（２）ｔｏ_ｄａｔａフラグの立っている素子
（出力がデータ入力端子に接続され、ｔｏ_ｃｌｋフラ
グの立っていない素子）、（３）ＦＦ/Ｌａｔｃｈ、の
何れかを判定し、（１）の場合ステップＳ１_４_６へ、
（２）の場合ステップＳ１_４_５へ、（３）の場合ステ
ップＳ１_４_３へ処理を移行する。

【００７８】ステップＳ１_４_６において、入力信号ネ
ットの属性が変化した素子に対して、入力信号ネットの
属性が全て周期なら出力信号ネットの属性を周期に設定
し、全て非周期ならば出力信号ネットの属性を非周期に
設定し、入力信号ネットに少なくとも１つの周期属性ネ
ットと少なくとも１つの非周期属性ネットがある（例え
ば、少なくとも１入力がクロック信号で、少なくとも１
入力がデータである）のなら、出力信号ネットの属性を
準周期に設定し、入力信号ネットに少なくとも１つの準
周期属性ネットがあり周期属性ネットが１つもないのな
ら出力信号ネットの属性を準周期に設定し、処理をステ
ップＳ１_４_９へ移行する。

【００７９】ステップＳ１_４_５では、入力信号ネット
の属性が変化した素子の入力信号が帰還路を形成してい
るか否かを判定し、帰還路を形成している場合にはステ
ップＳ１_４_７へ、そうでなければステップＳ１_４_６
へ処理を移行する。

【００８０】ステップＳ１_４_７では、入力信号ネット
の属性が変化した素子の入力信号で帰還路を形成してい
るネットの属性が周期か否かを判定し、周期の場合はス
テップＳ１_４_６へ、そうでなければステップＳ１_４_
８へ処理を移行する。

【００８１】ステップＳ１_４_８では、当該素子の出力
信号ネットに非周期属性を設定し、処理をステップＳ１
_４_９へ移行する。

【００８２】ステップＳ１_４_９において、入力信号ネ
ットの属性が変化した素子が空か否かを判定し、空でな
い場合は処理をステップＳ１_４_１へ移行し、空の場合
は処理を終了する。

【００８３】図８は、ステップＳ１_４_４の内部処理の
流れを示すフローチャートである。ステップＳ１_４_４
の処理が開始されると、まずステップＳ１_４_４_１に
おいて対象回路の中のフリップフロップ及びラッチのク
ロック端子とセット・リセット端子のロジックコーンを
取り出す。

【００８４】次に、ステップＳ１_４_４_２において当
該ロジックコーン内の全素子に対してｔｏ_ｃｌｋフラ
グを立てる。ロジックコーンとは、着目素子がフリップ
フロップやラッチのデータ出力端子に至るまでの間に存
在する論理回路を意味する。

【００８５】ステップＳ１_４_４_３では、対象回路の
中の全てのフリップフロップ及びラッチに対して処理を
実行したか否かを判定し、実行されている場合はステッ
プＳ１_４_４_４へ、実行されていない場合はステップ
Ｓ１_４_４_１へ処理を移行する。

【００８６】ステップＳ１_４_４_４において対象回路
の中のフリップフロップ及びラッチのデータ端子とロジ
ックコーンを取り出す。

【００８７】次に、ステップＳ１_４_４_５において当
該ロジックコーン内のｔｏ_ｃｌｋフラグの立っていな
い全素子に対してｔｏ_ｄａｔａフラグを立てる。

【００８８】ステップＳ１_４_４_６では、対象回路の
中の全てのフリップフロップ及びラッチに対して処理を
実行したか否かを判定し、実行されていない場合はステ
ップＳ１_４_４_１へ処理を移行し、実行されている場
合は処理を終了する。

【００８９】尚、図８におけるステップＳ１_４_４_
４、Ｓ１_４_４_５の処理は図３８の処理に置き換える
ことが可能である。

【００９０】図９は、ステップＳ１_４_４_１の内部処
理の流れを示すフローチャートである。ステップＳ１_
４_４_１の処理が開始されると、先ずステップＳ１_４_
４_１_１において対象回路から対象としている素子の対
象としている端子を認識する。

【００９１】次にステップＳ１_４_４_１_２において当
該端子へ出力信号ネットが接続されている素子を取り出
す。

【００９２】ステップＳ１_４_４_１_３では、前ステッ
プで取り出した素子の入力端子から、フリップフロップ
やラッチのデータ出力端子に到達する迄バックトレース
を実行し、トレースされた素子とその接続情報から成る
回路を構成し、ロジックコーンとして記憶し、処理を終
了する。

【００９３】図１０は、ステップＳ３の内部処理の流れ
を示すフローチャートである。ステップＳ３の処理が開
始されると、ステップＳ３_１において対象回路から非
周期属性のネットがクロック端子の入力信号となってい
るフリップフロップ及びラッチを認識し、当該素子に対
して動的タイミング検証フラグを立て処理を終了する。

【００９４】図１１は、ステップＳ４の内部処理の流れ
を示すフローチャートである。ステップＳ４の処理が開
始されると、ステップＳ４_１においてｔｏ_ｃｌｋフラ
グ立っている論理素子で出力信号ネットが周期属性であ
る論理素子にゲーテッドクロック１フラグを立て、ロジ
ックコーン内の論理素子で出力信号ネットが準周期属性
である論理素子にゲーテッドクロック２フラグを立て、
処理を終了する。

【００９５】図１２は、ステップＳ２の内部処理の流れ
を示すフローチャートである。ステップＳ２の処理が開
始されると、先ずステップＳ２_１において対象回路か
ら合計２本以上の周期属性若くは準周期属性のネットが
入力信号となっているものを認識する。

【００９６】次にステップＳ２_２において、当該素子
にクロック選択論理フラグが立っているか否か判定し、
立っておればステップＳ２_３へ、立っていなければス
テップＳ２_４へ処理を移行する。

【００９７】ステップＳ２_３では、クロックの選択論
理フラグの立っている素子がクロック切り替え時にハザ
ードを出力しても問題なく回路が正常動作するよう設計
しているか否かのユーザ確認を行い、設計していない場
合、当該素子に対して動的タイミング検証フラグを立て
る。

【００９８】ステップＳ２_４では、当該素子がクロッ
クの選択論理を構成しているか否かのユーザ確認を行
い、構成している場合はステップＳ２_５へ、構成して
いない場合はステップＳ２_６へ処理を移行する。

【００９９】ステップＳ２_６では、対象素子全てをチ
ェックしたか否かを判定し、チェックしていなければ処
理をステップＳ２_１へ移行し、チェックしていれば処
理を終了する。

【０１００】図１３は、ステップＳ２_２の内部処理の
流れを示すフローチャートである。ステップＳ２_２の
処理が開始されると、先ずステップＳ２_２_１において
対象回路から合計２本以上の周期属性若くは準周期属性
のネットが入力信号となっている素子を認識する。

【０１０１】次にステップＳ２_２_２において、前記認
識した素子が、当該素子がマルチプレクサ等の選択論理
素子であって、周期属性若くは準周期属性のネットが被
選択信号である選択論理を構成しているか否かを判定
し、前記選択論理を構成していれば、ステップＳ２_２_
３へ、前記選択論理を構成していなければ、ステップＳ
２_２_４へ処理を移行する。

【０１０２】ステップＳ２_２_３では、当該選択論理を
構成する素子にクロックの選択論理フラグを立てる。

【０１０３】ステップＳ２_２_４では、当該素子の準周
期入力端子からフリップフロップ又はラッチのデータ出
力端子、或いは、周期属性と非周期属性のネットの両方
が入力端子に接続されている素子に、到達する迄バック
トレースを実行し、トレースされた素子とその接続情報
から成る回路を構成する。

【０１０４】ステップＳ２_２_５では、バックトレース
でフリップフロップ又はラッチのデータ出力端子に到達
したか否かを判定し、到達した場合はステップＳ２_２_
６へ、到達していなかった場合は、ステップＳ２_２_７
へ処理を移行する。

【０１０５】次にステップＳ２_２_６において、当該回
路を構成する各素子にクロックの選択論理候補フラグを
立てる。

【０１０６】次にステップＳ２_２_７では、当該回路の
中の各非周期入力信号ネットに対してフリップフロップ
又はラッチのデータ出力端子に到達する迄バックトレー
スを実行し、各々論理関数を構成し、論理和及び論理積
を演算する事で各非周期入力信号の排他性を吟味する。

【０１０７】ステップＳ２_２_９では、当該各非周期入
力信号が排他的か否かを判定し、排他的でなければステ
ップＳ２_２_６へ、排他的であれば処理をステップＳ２
_２_３へ移行する。

【０１０８】ステップＳ２_２_１０では、対象素子全て
をチェックしたか否かを判定し、チェックしていなけれ
ば処理をステップＳ２_２_１へ移行し、チェックしてい
れば処理を終了する。

【０１０９】図１４は、ステップＳ６の内部処理の流れ
を示すフローチャートである。ステップＳ６の処理が開
始されると、先ずステップＳ６_１において対象回路か
らカウンタを構成する素子、ゲーテッドクロック１フラ
グが立っている素子、及びゲーテッドクロック２フラグ
が立っている素子から成る素子のネットリストを構成す
る。

【０１１０】次にステップＳ６_２において、クロック
波形生成の為に論理シミュレータでダンプすべきネット
リスト内のポイントを決定する。

【０１１１】ステップＳ６_３では、周期属性のネット
が入力されていて準周期属性のネットが出力信号となっ
ている素子で、クロックの選択論理フラグが立っていな
い素子の入力信号を周期属性が伝搬するよう固定する。

【０１１２】ステップＳ６_４では、周期属性のネット
が入力されていて準周期属性のネットが出力信号となっ
ている素子で、クロックの選択論理フラグが立っていな
い素子がなくなったか否かを判定し、なくなっている場
合はステップＳ６_５へ、なくなっていない場合は再び
ステップＳ６_４へ処理を移行する。

【０１１３】ステップＳ６_５では、外部クロック端
子、セット・リセット信号、クロックの選択論理フラグ
の立っている素子への入力パターンを用いて、論理シミ
ュレーションを実行し、ダンプすべきポイントでのシミ
ュレーション結果から波形情報を作成する。

【０１１４】ステップＳ６_６では、ゲーテッドクロッ
ク１フラグが立っており入力に非周期属性ネットが接続
されていない素子に対して、最小パルス幅の入力信号を
クロックとして、その他の入力信号が、入力信号を出力
しているフリップフロップまたはラッチに供給されてい
るクロックからみてマルチサイクルパスとなっていない
か判定し、なっていれば何サイクル転送かを認識し、処
理を終了する。尚、このステップＳ６_６は省略可能で
ある。前記ステップＳ６_５のシミュレーションで得ら
れた波形情報を利用しても済むからである。

【０１１５】図１５は、ステップＳ６_２の内部処理の
流れを示すフローチャートである。ステップＳ６_２の
処理が開始されると、先ずステップＳ６_２_１において
ｔｏ_ｃｌｋフラグの立っている２入力以上の素子を取
り出す。

【０１１６】次にステップＳ６_２_２において、当該素
子にゲーテッドクロック１フラグが立っているか否かを
判定し、立っているならステップＳ６_２_３へ、立って
いないならステップＳ６_２_４へ処理を移行する。

【０１１７】ステップＳ６_２_３では、当該素子の入力
信号と出力信号をゲーテッドクロック解析用ダンプポイ
ントとし、ステップＳ６_２_７へ処理を移行する。

【０１１８】ステップＳ６_２_４において、当該素子に
ゲーテッドクロック２フラグが立っているか否かを判定
し、立っているならステップＳ６_２_５へ、立っていな
いならステップＳ６_２_６へ処理を移行する。

【０１１９】ステップＳ６_２_５で、当該素子の入力信
号ネットの属性が周期ならその周期属性の入力信号をク
ロック波形生成用のダンプポイントとし、ステップＳ６
_２_６へ処理を移行する。

【０１２０】ステップＳ２_６_８において、対象となる
素子全てのチェックが終了したか否かの判定を行い、終
了している場合はステップＳ６_２_７へ、終了していな
い場合はステップＳ６_２_１へ処理を移行する。

【０１２１】ステップＳ６_２_６において、ｔｏ_ｃｌ
ｋフラグの立っている２入力以上の素子へ出力信号が伝
搬しない、周期若くは準周期属性ネットが出力端子に接
続されているフリップフロップ及びラッチの出力信号を
ダンプポイントとし、処理を終了する。

【０１２２】図１６は、ステップＳ７の内部処理の流れ
を示すフローチャートである。ステップＳ７の処理が開
始されると、先ずステップＳ７_１において対象回路か
ら、ロジックコーンへ信号を出力している全てのフリッ
プフロップ及びラッチのクロック端子につながる信号ネ
ットが周期属性若くは準周期属性である、非同期フリッ
プフロップ及び非同期ラッチのクロック端子及びセット
・リセット端子へのロジックコーンを認識する。

【０１２３】次にステップＳ７_２において、当該ロジ
ックコーンへ信号を出力している全てのフリップフロッ
プ及びラッチのクロック端子への信号の中で動作周波数
が最大のものが唯１つか否かを判定し、唯１つならステ
ップＳ７_３へ、２つ以上あるならステップＳ７_４へ処
理を移行する。

【０１２４】ステップＳ７_３では、最大動作周波数の
クロックが供給されているフリップフロップ若くはラッ
チのデータ出力端子に、最大動作周波数の２倍の周期を
持つデューティ５０％の反転・非反転クロックを設定
し、信号属性演算Ｓ１_４を実行し、クロックゲートの
認識Ｓ４を実行した後、処理をＳ７_５へ移行する。

【０１２５】ステップＳ７_５では、新たに定義したク
ロックが供給されるフリップフロップ又はラッチと、こ
のフリップフロップ又はラッチとデータの授受を行うフ
リップフロップ又はラッチとのデータ転送経路に対し
て、セットアップ条件・ホールド条件が最も厳しくなる
クロックは反転なのか非反転なのかを調査し、結果を記
憶部６に格納しておき、処理をステップＳ７_４へ移行
する。

【０１２６】ステップＳ７_４において、非同期フリッ
プフロップ及び非同期ラッチのクロック端子へのロジッ
クコーン全てのチェックが終了したか否かの判定を行
い、終了していない場合は処理をステップＳ７_１へ移
行し、終了している場合は処理を終了する。

【０１２７】図１７は、ステップＳ５の内部処理の流れ
を示すフローチャートである。ステップＳ５の処理が開
始されると、先ずステップＳ５_１では、データ出力信
号ネットの属性が周期若くは準周期のフリップフロップ
及びラッチのクロック端子からデータ出力端子への素子
内パスの通過を認める。そして、外部クロック端子か
ら、前記素子内通過が認められたところのゲーテッドク
ロック１フラグやゲーテッドクロック２フラグの立って
いる素子のトレースによるクロック情報の伝搬を行い、
クロックの選択論理の情報を元に、起こり得るクロック
の選択論理の出力クロックの組み合わせの数だけ、各ダ
ンプポイント間をつなぐグラフを構成する。

【０１２８】次にステップＳ５_２において、各グラフ
に対してグラフの頂点がクロック供給源となっているフ
リップフロップ及びラッチを認識し、当該グラフの頂点
をクロック供給源としないフリップフロップ及びラッチ
とのデータ転送経路があればそれを非同期転送パスとし
て抽出し、処理を終了する。

【０１２９】図１８は、ステップＳ８の内部処理の流れ
を示すフローチャートである。ステップＳ８の処理が開
始されると、先ずステップＳ８_１においてゲーテッド
クロック２フラグが立っている素子を取り出す。

【０１３０】次にステップＳ８_２において、当該素子
が２入力素子、或いは３入力素子で後段に１入力素子が
接続されている状態であるかの何れかであるか否かを判
定し、何れでもない場合はＳ８_４へ、何れかである場
合はＳ８_３へ処理を移行する。

【０１３１】ステップＳ８_４では、当該素子に動的タ
イミング検証フラグを立て、処理をステップＳ８_３に
移行する。

【０１３２】ステップＳ８_３において、全てのゲーテ
ッドクロック２フラグが立っている素子のチェックが終
了したか否かを判定し、未終了の場合は処理をＳ８_１
へ移行し、終了している場合は処理を終了する。

【０１３３】尚、上記説明においては、回路制約入力部
３に、クロックゲートの回路構成に対する回路制約とし
て、ゲーテッドクロック２フラグが立っている素子が２
入力素子であるか、或いは３入力素子であり後段に１入
力素子が接続されている状態である事を与えていること
を前提としている。

【０１３４】図１９は、ステップＳ８の内部処理のもう
１つの流れを示すフローチャートである。ステップＳ８
の処理が開始されると、先ずステップＳ８_５において
トライステート素子を取り出す。次にステップＳ８_６
において、当該素子のイネーブル端子へのロジックコー
ンを認識する。

【０１３５】ステップＳ８_７では、当該ロジックコー
ンへの入力信号ネットに周期若くは準周期属性のネット
が存在するか否かを判定し、存在した場合はステップＳ
８＿８へ、存在しなかった場合はステップＳ８＿９へ処
理を移行する。

【０１３６】ステップＳ８_８において、回路構成とし
てトライステート素子の出力信号を毎サイクルラッチす
る構成となっていないかユーザ確認し、毎サイクルラッ
チする構成となっている場合は、当該トライステート素
子に動的タイミング検証フラグを立てる。

【０１３７】ステップＳ８_９において、当該ロジック
コーン内に２入力以上の論理素子が存在するか否かを判
定し、存在した場合はステップＳ８_１０へ、存在しな
かった場合はステップＳ８_１１へ処理を移行する。

【０１３８】ステップＳ８_１０で、当該トライステー
ト素子に動的タイミング検証フラグを立て、処理をステ
ップＳ８_１１へ移行する。

【０１３９】ステップＳ８_１１において、対象回路内
の全てのトライステート素子のチェックが終了したか否
かの判定を行い、終了していない場合は処理をＳ８_５
へ移行し、終了している場合は処理を終了する。

【０１４０】尚、上記説明において、回路制約入力部３
に、トライステート素子のイネーブル端子へのロジック
コーンの回路構成に対する回路制約として、当該ロジッ
クコーン内に２入力以上の論理素子が存在してはなら
ず、トライステート素子の出力信号がバスホルダ回路
（バスリピータ回路例えばインバータ２個で構成された
ラッチ回路）による出力信号ネットでのデータ保持を行
わなくてもハイインピーダンスとならない事を与えてい
る事を前提としている。

【０１４１】図３９には、前記ステップＳ８の内部処理
の更に別のフローチャートを示す。ステップＳ８の処理
が開始されると、先ずステップＳ８_１２においてフリ
ップフロップ及びラッチを取り出す。次にステップＳ８
_１３において、当該素子のセット・リセット端子への
ロジックコーンを認識する。

【０１４２】ステップＳ８_１４では、当該素子のセッ
ト・リセット端子に接続されているネットの属性が非周
期か否かを判定し、非周期だった場合はステップＳ８_
１５へ、非周期でなかった場合はステップＳ８_１７へ
処理を移行する。

【０１４３】ステップＳ８_１５において、当該ロジッ
クコーン内に２入力以上の論理素子が存在するか否かを
判定し、存在した場合はステップＳ８_１７へ、存在し
なかった場合はステップＳ８_１６へ処理を移行する。

【０１４４】ステップＳ８_１６で、当該フリップフロ
ップ又はラッチに動的タイミング検証フラグを立て、処
理をステップＳ８_１７へ移行する。

【０１４５】ステップＳ８_１７において、対象回路内
の全てのフリップフロップ及びラッチに対してのチェッ
クが終了したか否かの判定を行い、終了していない場合
は処理をＳ８_１２へ移行し、終了している場合は処理
を終了する。

【０１４６】尚、図３９の説明は、回路制約入力部３
に、フリップフロップ及びラッチのセット・リセット端
子へのロジックコーンの回路構成に対する回路制約とし
て、当該素子のセット・リセット端子に接続されている
ネットの属性が非周期以外であるか、ロジックコーンが
０個以上の１入力素子のみで構成されている事を与えて
いるのを前提としている。

【０１４７】図２０は、ステップＳ９の内部処理の流れ
を示すフローチャートである。ステップＳ９の処理が開
始されると、先ずステップＳ９_１においてゲーテッド
クロック２フラグが立っていて、且つ少なくとも１本の
非周期属性信号が入力信号ネットにつながっている素子
を取り出す。

【０１４８】ステップＳ９_２において、当該素子への
入力信号の中で属性が準周期なものは、バックトレース
を行って周期属性のネットを抽出し、その周期属性信号
と置き換え、入力周期属性信号の周期をＴ_周期とす
る。

【０１４９】ステップＳ９_３において、当該素子への
入力信号の中で属性が非周期なものは、フリップフロッ
プ及びラッチのデータ出力端子に到達する迄バックトレ
ースを行って、到達先のフリップフロップ及びラッチの
クロック端子への信号を取り出す。

【０１５０】ステップＳ９_４において、取り出した信
号が周期属性か否かを判定し、周期属性の場合はステッ
プＳ９_５へ、周期属性でない場合はステップＳ９_６へ
処理を移行する。

【０１５１】ステップＳ９_５では、この周期属性の信
号の周期をＴ_非周期とし、処理をステップＳ９_９へ移
行する。ステップＳ９_４において、取り出した信号が
準周期属性か否かを判定し、準周期属性の場合はステッ
プＳ９_７へ、非周期属性の場合はステップＳ９_８へ処
理を移行する。

【０１５２】ステップＳ９_７では、この準周期属性に
対して、バックトレースを行って周期属性のネットを抽
出し、その周期属性信号と置き換え、この周期属性信号
の周期をＴ_非周期とし、処理をステップＳ９_９へ移行
する。

【０１５３】ステップＳ９_９では、Ｔ_周期とＴ_非周
期の組み合わせに対して、２×Ｔ_非周期≧Ｔ_周期が成
り立つかを判定し、それが成り立つＴ_非周期を定めて
いる入力非周期信号経路、即ち、ステップＳ９_１で取
り出した素子の非周期属性信号とステップＳ９_３でバ
ックトレースして到達したフリップフロップ及びラッチ
との間のデータ転送経路は、マルチサイクルパスの可能
性がある。この為、ユーザ確認を要求し、処理をステッ
プＳ９_８へ移行する。

【０１５４】ステップＳ９_８において、対象回路内の
全てのゲーテッドクロック２フラグが立っている少なく
とも１本の非周期属性信号が入力信号ネットにつながっ
ている素子のチェックが終了したか否かの判定を行い、
終了していない場合は処理をＳ９_１へ移行し、終了し
ている場合は処理を終了する。

【０１５５】図２１は、ステップＳ１０の内部処理の流
れを示すフローチャートである。ステップＳ１０の処理
が開始されると、先ずステップＳ１０_１においてゲー
テッドクロック１フラグが立っている素子を取り出す。

【０１５６】ステップＳ１０_２において、当該素子に
対して同じ波形の周期属性信号が２本以上入力されてい
るか否かを判定し、入力されている場合は処理をステッ
プＳ１０_３へ、入力されていない場合はステップＳ１
０_４へ処理を移行する。

【０１５７】ステップＳ１０_３において、当該素子に
動的タイミング検証フラグを立て、処理をステップＳ１
０_７へ移行する。前記ステップＳ１０_２の判定におい
て同じ波形の周期属性信号が２本以上入力されていると
判断されれば、ハザードの虞があるからである。

【０１５８】ステップＳ１０_４において、ゲーテッド
クロック解析用ダンプポイントの論理シミュレーション
結果を元にセットアップ制約チェック、ホールド制約チ
ェックの何れか若くは両方を実施すべきかを決定する。

【０１５９】ステップＳ１０_５で、静的タイミング検
証によるゲーテッドクロック解析を実行する。ステップ
Ｓ１０_６において、セットアップ制約違反又はホール
ド制約違反があるか否かを判定し、あった場合はステッ
プＳ１０_３へ、なかった場合はステップＳ１０_７へ処
理を移行する。

【０１６０】ステップＳ１０_７では、対象回路内の全
てのゲーテッドクロック１フラグが立っている素子のチ
ェックが終了したか否かの判定を行い、終了していない
場合は処理をＳ１０_１へ移行し、終了している場合は
処理を終了する。

【０１６１】図２２は、ステップＳ１０の内部処理のも
う１つの流れを示すフローチャートである。ステップＳ
１０の処理が開始されると、先ずステップＳ１０_８に
おいてゲーテッドクロック２フラグが立っている素子を
取り出す。

【０１６２】ステップＳ１０_９において、当該素子へ
の入力信号の中で属性が準周期なものは、バックトレー
スを行って周期属性信号を抽出し、この周期属性信号と
置き換える。

【０１６３】ステップＳ１０_１０において、当該素子
に対して同じ波形の周期属性信号が２本以上入力されて
いるか否かを判定し、入力されている場合は処理をステ
ップＳ１０_１１へ、入力されていない場合はステップ
Ｓ１０_１２へ処理を移行する。

【０１６４】ステップＳ１０_１１において、当該素子
に動的タイミング検証フラグを立て、処理をステップＳ
１０_１４へ移行する。前記ステップＳ１０_１０の判定
において同じ波形の周期属性信号が２本以上入力されて
いると判断されれば、ハザードの虞があるからである。

【０１６５】ステップＳ１０_１２において、ゲーテッ
ドクロック解析用ダンプポイントの論理シミュレーショ
ン結果を元にセットアップ制約チェック、ホールド制約
チェックの何れか若くは両方を実施すべきかを決定す
る。

【０１６６】ステップＳ１０_１３で、静的タイミング
検証装置によるゲーテッドクロック解析を実行する。ス
テップＳ１０_１４において、セットアップ制約違反又
はホールド制約違反があるか否かを判定し、あった場合
はステップＳ１０_１１へ、なかった場合はステップＳ
１０_１５へ処理を移行する。

【０１６７】ステップＳ１０_１５では、対象回路内の
全てのゲーテッドクロック２フラグが立っている素子の
チェックが終了したか否かの判定を行い、終了していな
い場合は処理をＳ１０_８へ移行し、終了している場合
は処理を終了する。

【０１６８】図２３は、ステップＳ１１の内部処理の流
れを示すフローチャートである。ステップＳ１１の処理
が開始されると、先ずステップＳ１１_１において動的
タイミング検証フラグから動的タイミング検証適用回路
を認識する。

【０１６９】次にステップＳ１１_２において積集合が
空でない動的タイミング検証適用回路の和集合を構成す
る。ステップＳ１１_３において、各和集合と各論理階
層との積集合を演算する。

【０１７０】ステップＳ１１_４において、対象回路内
の全ての動的タイミング検証適用回路のチェックが終了
したか否かを判定し、終了している場合は処理をステッ
プＳ１１_５へ、終了していない場合はステップＳ１１_
１へ処理を移行する。

【０１７１】ステップＳ１１_５では、各論理階層にお
ける動的タイミング検証適用回路の割合を算出する。ス
テップＳ１１_６において、その割合が１００％になる
論理階層があるか否かを判定し、あった場合はステップ
Ｓ１１_７へ、なかった場合はステップＳ１１_８へ処理
を移行する。

【０１７２】ステップＳ１１_７では、当該論理階層処
理を動的タイミング検証適用階層とし、処理をステップ
Ｓ１１_８へ移行する。

【０１７３】ステップＳ１１_８で、動的タイミング検
証装置で動的タイミング検証を実行した後、処理を終了
する。

【０１７４】尚、前述の図２３は、図２０のステップＳ
１０_５とＳ１０_６、及び図２１のステップＳ１０_１
２とＳ１０_１３を実行しない場合の処理フローを示し
ている。図２０のステップＳ１０_５とＳ１０_６、及び
図２１のステップＳ１０_１２とＳ１０_１３を実行する
場合には、図２３のステップＳ１１_１_５、Ｓ１１_１_
６、Ｓ１１_１_７、及びＳ１１_１_８を実行しないこと
になる。

【０１７５】図２４は、ステップＳ１１_１の内部処理
の流れを示すフローチャートである。ステップＳ１１_
１の処理が開始されると、先ずステップＳ１１_１_１に
おいて動的タイミング検証フラグが立っている素子を取
り出す。

【０１７６】ステップＳ１１_１_２において、当該素子
が（１）フリップフロップ若しくはラッチ、又はフリッ
プフロップ若しくはラッチのデータ入力端子或いはセッ
ト・リセット端子へのロジックコーン内の論理素子、
（２）フリップフロップ又はラッチのクロック端子への
ロジックコーン内の論理素子、の何れであるかを判定
し、（１）の場合はステップＳ１１_１_３へ、（２）の
場合はステップＳ１１_１_４へ処理を移行する。

【０１７７】ステップＳ１１_１_３において、トレース
実行時にフリップフロップ及びラッチ内のパスであるの
データ出力端子とセット・リセット端子間のパスは通過
可能として、当該素子の入力端子からフリップフロップ
のデータ出力端子に到達する迄バックトレースを実行
し、当該素子の出力端子からフリップフロップのデータ
入力端子に到達する迄フォワードトレースを実行する。
これらのトレースで通過した素子と到達先のフリップフ
ロップを動的タイミング検証適用回路とした後、処理を
ステップＳ１１_１_９へ移行する。

【０１７８】ステップＳ１１_１_４では、当該素子に対
してステップＳ１１_１_３を実行して得られるものを動
的タイミング検証適用回路１とし、これと当該素子の出
力信号をトレースにより伝搬させ到達したクロック端子
を備えるフリップフロップ及びラッチに対してステップ
Ｓ１１_１_３を実行して得られるものとの和集合を動的
タイミング検証適用回路２とする。

【０１７９】ステップＳ１１_１_５では、動的タイミン
グ検証適用回路１に対して動的タイミング検証を実行す
る。ステップＳ１１_１_６では、動的タイミング検証適
用回路１における素子の出力信号にハザードが発生した
か否かを判定し、発生した場合はステップＳ１１_１_７
へ、発生しなかった場合はステップＳ１１_１_８へ処理
を移行する。

【０１８０】ステップＳ１１_１_７では、動的タイミン
グ検証適用回路２のみを動的タイミング検証適用回路と
し、処理をＳ１１_１_９へ移行する。

【０１８１】ステップＳ１１_１_８では、動的タイミン
グ検証適用回路１及び２を削除する。

【０１８２】ステップＳ１１_１_９では、対象回路内の
全ての動的タイミング検証フラグが立っている素子のチ
ェックが終了したか否かの判定を行い、終了していない
場合は処理をＳ１１_１_１へ移行し、終了している場合
は処理を終了する。

【０１８３】図２５は、ステップＳ１１_８の内部処理
の流れを示すフローチャートである。ステップＳ１１_
８の処理が開始されると、ステップＳ１１_８_１におい
て積集合が空でない動的タイミング検証適用回路の和集
合の構成素子とその接続情報を構成し、入力パターンを
用いて動的タイミング検証を実行した後、処理を終了す
る。

【０１８４】図２６は、ステップＳ１１_８の内部処理
の流れの別の例を示すフローチャートである。ステップ
Ｓ１１_８の処理が開始されると、ステップＳ１１_８_
１において、動的タイミング検証適用回路を構成する素
子とネット、動的タイミング検証適用回路内のフリップ
フロップ及びラッチのクロック端子へのクロックツリー
上の全素子及び全ネットに遅延情報を与える。

【０１８５】次にステップＳ１１_８_２において、動的
タイミング検証適用回路の境界を構成するフリップフロ
ップとの間でデータ授受を行う動的タイミング検証非適
用回路内のフリップフロップ及びラッチに対して、デー
タ転送が可能となるよう、動的タイミング検証適用回路
の境界を構成するフリップフロップとの間でデータ授受
を行う動的タイミング検証非適用回路内のフリップフロ
ップ及びラッチへのクロックツリー上における全素子及
び全ネットの遅延値を調整する。ステップＳ１１_８_３
で動的タイミング検証を実行した後、処理を終了する。

【０１８６】《具体的な対象回路に対する処理例》次
に、対象回路の一例を挙げて、カウンタ候補の認識Ｓ１
_３による処理の具体例について説明する。図２７は、
対象回路の一例を示す回路図である。この対象回路は、
外部からデータ信号が入力される外部入力ピンＤＩＮ、
外部からイネーブル信号が入力される外部入力ピンＥＮ
ＡＢＬＥ、外部からリセット信号が入力される外部入力
ピンＲＳＴ、外部からクロック信号が入力される外部入
力ピンＣＬＫ、及び、外部へデータ信号を出力する外部
出力ピンＤＯＵＴを備えている。

【０１８７】素子Ｇ１、Ｇ２、Ｇ３、Ｇ４は、何れも論
理素子であり、素子ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、
ＦＦ５、ＦＦ６は、何れもフリップフロップである。先
ずステップＳ１_３_１により、対象回路の中のフリップ
フロップ及びラッチの集合Ｆ＝{ＦＦ１、ＦＦ２、ＦＦ
３、ＦＦ４、ＦＦ５、ＦＦ６}のテーブルが記憶部５に
格納される。

【０１８８】次にステップＳ１_３_２で、ＦＦ１を集合
Ｆから取り出す。ステップＳ１_３_３では、ステップＳ
１_３_４以降で実行されるトレースによりトレースさ
れたフリップフロップ及びラッチの集合をＴ_ｆ、論理
素子の集合をＴ_ｃとし、各々空集合に設定し、記憶部
５に格納する。

【０１８９】ステップＳ１_３_５でＦＦ１のデータ入力
端子ｄからバックトレースを実行すると、素子Ｇ１、Ｆ
Ｆ２、ＦＦ１のデータ出力端子ｑに到達し、ＦＦ１のリ
セット端子ｓｄｎからバックトレースを実行すると、ユ
ーザ指定のフリップフロップＦＦ３に到達する。

【０１９０】ステップＳ１_３_６では前記で到達したネ
ットの属性による分岐を実行すると、カウンタ属性でも
アンカウンタ属性でもないので、ステップＳ１_３_７へ
処理を移行する。

【０１９１】ステップＳ１_３_７で到達先による分岐を
実行すると、到達先がＦＦ１のデータ出力端子ｑとユー
ザ指定のフリップフロップＦＦ３であるので、ステップ
Ｓ１_３_８へ処理を移行する。

【０１９２】次にステップＳ１_３_８において、Ｔ_ｆ
＝{ＦＦ１、ＦＦ２}、Ｔ_ｃ＝{Ｇ１}とし、記憶部５に
格納する。

【０１９３】ステップＳ１_３_１０では、Ｆ＝{ＦＦ
３、ＦＦ４、ＦＦ５、ＦＦ６}とし、Ｔ_ｆとＴ_ｃの成
すネットに対してカウンタ属性を設定し、記憶部５に格
納する。ステップＳ１_３_１１でＦが空集合ではないの
で、処理をステップＳ１_３_２へ移行する。

【０１９４】次にステップＳ１_３_２で、ＦＦ５をＦか
ら取り出す。ステップＳ１_３_３では、ステップＳ１_
３_５以降で実行されるトレースによりトレースされた
フリップフロップ及びラッチの集合をＴ_ｆ、論理素子
の集合をＴ_ｃとし、各々空集合に設定し、記憶部５に
格納する。

【０１９５】ステップＳ１_３_５でＦＦ５のデータ入力
端子ｄからバックトレースを実行すると、素子Ｇ３、Ｆ
Ｆ５のデータ出力端子ｑに到達するパス、素子Ｇ３、Ｆ
Ｆ４、Ｇ２、ＦＦ５のデータ出力端子ｑに到達するパ
ス、及び素子Ｇ３、ＦＦ４、Ｇ２、ＦＦ１の出力端子に
接続されているカウンタ属性ネットに到達するパスを認
識する。

【０１９６】ステップＳ１_３_６やステップＳ１_３_７
での分岐を実行し、ステップＳ１_３_７へ処理を移行す
る。ステップＳ１_３_８において、Ｔ_ｆ＝{ＦＦ４、Ｆ
Ｆ５}、Ｔ_ｃ＝{Ｇ３、Ｇ２}とし、記憶部５に格納す
る。

【０１９７】ステップＳ１_３_１０では、Ｆ＝{ＦＦ
３、ＦＦ６}とし、Ｔ_ｆとＴ_ｃの成すネットに対して
カウンタ属性を設定し、記憶部５に格納する。ステップ
Ｓ１_３_１１でＦが空集合ではないので、処理をステッ
プＳ１_３_２へ移行する。

【０１９８】ＦＦ３及びＦＦ６に対して、Ｓ１_３を実
行すると、各々バックトレースの到達先が外部端子であ
るため、Ｓ１_３_９を介してＳ１_３_１０に処理が移行
し、アンカウンタ属性を設定し、処理を終了する。

【０１９９】次に、別の対象回路の一例を挙げて、属性
演算Ｓ１_４による処理の具体例について説明する。図
２８は、対象回路の一例を示す回路図である。この対象
回路は、素子ＦＦ１、ＦＦ２のｃｐ端子に接続されてい
るネットは周期属性であり、素子Ｇ１のａ１端子に接続
されているネットは周期属性であり、素子Ｇ１のａ２端
子に接続されているネットは非周期属性であり、素子Ｇ
２のａ２端子に接続されているネットは周期属性であ
る。

【０２００】素子Ｇ１、Ｇ２は、何れも論理素子であ
り、素子ＦＦ１、ＦＦ２、ＦＦ３は、何れもフリップフ
ロップである。素子Ｇ１にはｔｏ_ｃｌｋフラグが、素
子Ｇ２にはｔｏ_ｄａｔａフラグが立っている。また、
図面の素子Ｇ１のａ１端子及びＧ２のａ２端子への入力
信号の属性が変化した状態だとする。

【０２０１】先ずステップＳ１_４_１で入力信号属性が
変化した素子Ｇ１、Ｇ２を認識し、記憶部５へ格納す
る。ステップＳ１_４_２では、素子Ｇ１及びＧ２が１入
力素子であるか否かの判定を行い、１入力素子ではない
ので、ステップＳ１_４_４へ処理を移行する。

【０２０２】ステップＳ１_４_４では、素子Ｇ１及びＧ
２のフラグ判定を行い、素子Ｇ１はｔｏ_ｃｌｋフラグ
が立っているのでステップＳ１_４_６へ、素子Ｇ２はｔ
ｏ_ｄａｔａフラグが立っているのでステップＳ１_４_
５へ処理を移行する。

【０２０３】ステップＳ１_４_５では、素子Ｇ２の入力
信号で帰還路を形成しているものがあるか否かの判定を
行い、素子Ｇ２のａ３端子への信号が帰還路を形成して
いるので、処理をステップＳ１_４_７へ移行する。

【０２０４】次にステップＳ１_４_７では、帰還路を形
成している素子Ｇ２のａ３端子に接続されていネットｎ
ｅｔ１がクロック情報の認識Ｓ１の最初のステップＳ１
_１において、非周期属性に設定されているので、処理
をＳ１_３_８へ移行する。

【０２０５】ステップＳ１_３_８において、素子Ｇ２の
出力信号が接続されているネットｎｅｔ３に非周期属性
を設定し、記憶部５へ格納し、処理をステップＳ１_４_
９へ移行する。

【０２０６】一方、ステップＳ１_４_６では、素子Ｇ１
のａ１入力端子に接続されているネットが周期属性であ
り、ａ２入力端子に接続されているネットが非周期属性
であるので、素子Ｇ１の出力信号が接続されているネッ
トｎｅｔ２に準周期属性を設定し、記憶部５へ格納し、
処理をステップＳ１_４_９へ移行する。

【０２０７】ステップＳ１_４_９において、データ入力
信号ネットの属性が変化した素子があるか否かを判定
し、当回路例の場合、データ入力信号ネットの属性が変
化した素子はないので、処理を終了する。

【０２０８】次に、別の対象回路の一例を挙げて、属性
演算Ｓ１_４による処理の具体例について説明する。図
２９は、対象回路の一例を示す回路図である。この対象
回路は、素子Ｇ１のａ２端子、素子Ｇ２のａ１端子、素
子Ｇ３のａ１及びａ２端子、及び素子Ｇ６のａ１及びａ
２端子への信号はフリップフロップ又はラッチのデータ
出力端子からの信号である。

【０２０９】素子Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６
は、何れも論理素子であり、素子ＦＦ１、ＦＦ２は、何
れもフリップフロップでる。

【０２１０】先ずステップＳ１_４_４_１でＦＦ１及び
ＦＦ２のｃｐ端子へのロジックコーンを認識し、記憶部
５へ格納する。当回路図の場合、ＦＦ１及びＦＦ２の
ｃｐ端子へのロジックコーンは、Ｇ１、Ｇ２、Ｇ３から
なる回路である。

【０２１１】ステップＳ１_４_４_２で、素子Ｇ１、Ｇ
２、及びＧ３にｔｏ_ｃｌｋフラグを立て、記憶部５へ
格納する。

【０２１２】ステップＳ１_４_４_３で対象回路内の全
てのフリップフロップ及びラッチに対して処理を実行し
たか否か判定し、全てに対して実行しているので、処理
をステップＳ１_４_４_４へ移行する。

【０２１３】ステップＳ１_４_４_５でＦＦ２のｄ端子
へのロジックコーンを認識すし、記憶部５へ格納する。
当回路図の場合、ＦＦ２のｄ端子へのロジックコーン
は、Ｇ３、Ｇ４、Ｇ５、Ｇ６からなる回路である。

【０２１４】次にステップＳ１_４_４_６で、ｔｏ_ｃｌ
ｋフラグの立っていない素子Ｇ４、Ｇ５、Ｇ６に対して
ｔｏ_ｄａｔａフラグを立て、記憶部５へ格納する。

【０２１５】ステップＳ１_４_４_３で対象回路内の全
てのフリップフロップ及びラッチに対して処理を実行し
たか否か判定し、全てに対して実行しているので、処理
を終了する。

【０２１６】次に、別の対象回路の一例を挙げて、属性
演算Ｓ１_４_４_１による処理の具体例について説明す
る。図３０は、対象回路の一例を示す回路図である。こ
の対象回路は、素子Ｇ３のａ１及びａ２端子、素子Ｇ５
のａ１端子、及び素子Ｇ６のａ１及びａ２端子への信号
はフリップフロップ又はラッチのデータ出力端子からの
信号である。

【０２１７】素子Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６
は、何れも論理素子である。先ずステップＳ１_４_４_
１_１で素子Ｇ１のａ１端子を認識し、記憶部５へ格納
する。

【０２１８】ステップＳ１_４_４_１_２で、素子Ｇ１の
ａ１端子に接続されている素子Ｇ２を認識し、記憶部５
へ格納する。

【０２１９】ステップＳ１_４_４_１_３で素子Ｇ２のａ
１端子からバックトレースを実行し素子Ｇ３を取出す。
素子Ｇ３のａ１及びａ２端子への信号はフリップフロッ
プ又はラッチのデータ出力端子からの信号である為、素
子Ｇ２のａ２端子からバックトレースを実行し素子Ｇ４
を取出す。素子Ｇ４のａ１端子への信号はフリップフロ
ップ又はラッチのデータ出力端子からの信号である為、
素子Ｇ４のａ２端子からバックトレースを実行し素子Ｇ
５を取出す。素子Ｇ５のａ１端子への信号はフリップフ
ロップ又はラッチのデータ出力端子からの信号である
為、素子Ｇ４のａ３端子からバックトレースを実行し素
子Ｇ６を取出す。素子Ｇ６のａ１端子への信号はフリッ
プフロップ又はラッチのデータ出力端子からの信号であ
る為、バックトレースを終了し、トレース結果により得
られた素子Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６から成る回路
を構成し、Ｇ１のａ１端子へのロジックコーンとして記
憶部５へ格納し、処理を終了する。

【０２２０】次に、別の対象回路の例を挙げて、クロッ
ク選択論理フラグＳ２_２による処理の具体例について
説明する。図３１は、対象回路の一例を示す回路図であ
る。この対象回路は、素子Ｇ１のａ１及びａ２端子には
周期又は準周期属性のネットが接続されており、素子Ｇ
１のａ３端子には非周期属性のネットが接続されてい
る。

【０２２１】素子Ｇ１は論理素子である。先ずステップ
Ｓ２_２_１において、周期属性と準周期属性のネットが
２本以上入力端子に接続されている素子Ｇ１を認識し、
記憶部５へ格納する。

【０２２２】次にステップＳ２_２_２において、素子Ｇ
１がマルチプレクサ素子であるので、処理をステップＳ
２_２_３へ移行する。

【０２２３】ステップＳ２_２_３で素子Ｇ１に対して、
クロック選択論理フラグを立てる。ステップＳ２_２_１
０で処理を終了する。

【０２２４】また、図３２は、対象回路のもう一例を示
す回路図である。この対象回路は、素子Ｇ１のａ１、ａ
２、ａ３、及びａ４端子には準周期属性のネットが接続
されており、素子Ｇ２、Ｇ３、Ｇ４、Ｇ５のａ１端子に
は非周期属性のネットが接続されており、素子Ｇ２、Ｇ
３、Ｇ４、Ｇ５のａ２端子には周期属性のネットが接続
されており、素子Ｇ６、Ｇ７、Ｇ８、Ｇ９のａ１及びａ
２端子にはフリップフロップ又はラッチのデータ出力端
子からの信号が接続されている。

【０２２５】素子Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ
６、Ｇ７、Ｇ８、Ｇ９は論理素子である。先ずステップ
Ｓ２_２_１において、周期属性と準周期属性のネットが
２本以上入力端子に接続されている素子Ｇ１を認識し、
記憶部５へ格納する。

【０２２６】次にステップＳ２_２_２において、素子Ｇ
１がマルチプレクサ素子ではないので、処理をステップ
Ｓ２_２_４へ移行する。

【０２２７】ステップＳ２_２_４において、素子Ｇ１の
ａ１、ａ２、ａ３、及びａ４端子からバックトレースを
実行し、周期属性と非周期属性のネットが入力端子に接
続されている素子Ｇ２、Ｇ３、Ｇ４、Ｇ５を認識し、他
素子との接続情報と共に記憶部５へ格納する。

【０２２８】ステップＳ２_２_５において、バックトレ
ースにおいてフリップフロップ又はラッチのデータ出力
端子には到達しなかったので、処理をステップＳ２_２_
７へ移行する。

【０２２９】ステップＳ２_２_７では、素子Ｇ２、Ｇ
３、Ｇ４、Ｇ５のａ１端子からバックトレースを実行
し、フリップフロップ又はラッチのデータ出力端子から
の信号が入力端子に接続されている素子Ｇ６、Ｇ７、Ｇ
８、Ｇ９を認識し、素子Ｇ２、Ｇ３、Ｇ４、Ｇ５のａ１
端子への入力論理関数を構成し、論理積及び論理和を演
算し、結果を記憶部５へ格納する。この回路図の場合、
素子Ｇ２のａ１端子への入力論理関数はａ・ｂ、素子Ｇ
３のａ１端子への入力論理関数はａ・／ｂ(記号／はこ
れが付された信号の論理反転を意味する）、素子Ｇ４の
ａ１端子への入力論理関数は／ａ・ｂ、素子Ｇ５のａ１
端子への入力論理関数は／ａ・／ｂである。素子Ｇ２〜
Ｇ５の出力の論理積は、（ａ・ｂ）・（ａ・／ｂ)・（／ａ・ｂ）・（／ａ・／
ｂ)=０であり、論理和は（ａ・ｂ）＋（ａ・／ｂ）＋（／ａ・ｂ）＋（／ａ・／
ｂ）=１である。

【０２３０】ステップＳ２_２_９において、論理積が
０、論理和が１である事から排他的であるので、処理を
ステップＳ２_２_３へ移行する。

【０２３１】ステップＳ２_２_３で素子Ｇ１、Ｇ２、Ｇ
３、Ｇ４、Ｇ５に対して、クロック選択論理フラグを立
てる。ステップＳ２_２_１０で処理を終了する。

【０２３２】次に、別の対象回路の一例を挙げて、非同
期フリップフロップ及び非同期ラッチのクロック波形候
補の抽出Ｓ７による処理の具体例について説明する。図
３３は、対象回路の一例を示す回路図である。この対象
回路は、外部から３種類のクロック信号が入力される外
部入力ピンＣＬＫ１、ＣＬＫ２、ＣＬＫ３、外部からデ
ータ信号が入力される外部入力ピンＤＩＮ、及び、外部
へデータ信号を出力する外部出力ピンＤＯＵＴを備えて
いる。

【０２３３】素子ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４は、
何れもフリップフロップであり、組み合わせ回路は内部
に帰還路を持たない組み合わせ回路である。また、ｎｅ
ｔ１は非周期属性ネットである。

【０２３４】先ずステップＳ７_１において、ｎｅｔ１
とクロック端子ｃｐへの信号が周期属性であり出力端子
がｎｅｔ１に接続されている素子ＦＦ１を認識し、記憶
部５へ格納する。

【０２３５】次にステップＳ７_２において、素子ＦＦ
２のｃｐ端子に接続されている素子はＦＦ１しか存在し
ないので、処理をステップＳ７_３へ移行する。

【０２３６】ステップＳ７_３で素子ＦＦ１のデータ出
力端子ｑに対して、図３４に示すＣＬＫ１の２倍の周期
を持つデューティ５０％の反転クロックであるＦＦ２の
反転仮想クロック、及びＣＬＫ１の２倍の周期を持つデ
ューティ５０％の非反転クロックであるＦＦ２の非反転
仮想クロックを定義し、記憶部５へ格納する。

【０２３７】ステップＳ７_５で、図３４に示すタイミ
ングチャートを作成し、ＦＦ３からのデータ転送におけ
るセットアップ解析にはＦＦ２の反転仮想クロックを、
ホールド解析にはＦＦ２の非反転仮想クロックを用いる
事が最も厳しい条件であり、ＦＦ４へのデータ転送にお
けるセットアップ解析にはＦＦ２の非反転仮想クロック
を、ホールド解析にはＦＦ２の反転仮想クロックを用い
る事が最も厳しい条件である事を記憶部５へ格納する。
ステップＳ７_４で処理を終了する。

【０２３８】次に、別の対象回路の一例を挙げて、非同
期転送抽出Ｓ７による処理の具体例について説明する。
図３５は、対象回路の一例を示す回路図である。この対
象回路は、外部から２種類のクロック信号が入力される
外部入力ピンＣＬＫ１、ＣＬＫ２、外部からクロック切
り替え信号が入力される外部入力ピンＳＥＬ、外部から
データ信号が入力される外部入力ピンＤＩＮ、及び、外
部へデータ信号を出力する外部出力ピンＤＯＵＴを備え
ている。

【０２３９】素子ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、Ｆ
Ｆ５、ＦＦ６は、何れもフリップフロップであり、素子
Ｇ１、Ｇ２、Ｇ３、Ｇ４は論理素子であり、素子Ｇ２に
はクロック選択論理素子フラグが立っている。

【０２４０】また、ＦＦ１のデータ出力端子ｑ、及び素
子Ｇ４の出力端子はクロック波形生成用のダンプポイン
トである。

【０２４１】先ずステップＳ５_１において、頂点の集
合V１＝{ＣＬＫ１、ＦＦ１、Ｇ４}、辺の集合Ａ１＝
{(ＣＬＫ１、ＦＦ１)、(ＦＦ１、Ｇ４)}である有向グラ
フ(V１、Ａ１)、及び頂点の集合V２＝{ＣＬＫ２、Ｇ
４}、辺の集合Ａ２＝{(ＣＬＫ２、Ｇ４)}である有向グ
ラフ(V２,Ａ２)を構成し、記憶部５へ格納する。

【０２４２】次にステップＳ５_２で、有向グラフ(V
１、Ａ１)の頂点をクロックソースとするフリップフロ
ップ及びラッチの集合Ｆ１＝{ＦＦ５、ＦＦ６}、有向グ
ラフ(V２、Ａ２)の頂点をクロックソースとするフリッ
プフロップ及びラッチの集合Ｆ２＝{ＦＦ４、ＦＦ６}を
認識し、記憶部５へ格納し、素子ＦＦ４、ＦＦ５、ＦＦ
６でデータ授受を行っているペアの集合Ｐ＝{(ＦＦ４、
ＦＦ５)、(ＦＦ５、ＦＦ６)}を認識し、記憶部５へ格納
し、Ｆ１に含まれるフリップフロップ及びラッチと有向
グラフ(V１、Ａ１)の頂点をクロックソースとしないフ
リップフロップ及びラッチとのデータ転送(ＦＦ４、Ｆ
Ｆ５)を非同期転送として認識し、Ｆ２に含まれるフリ
ップフロップ及びラッチと有向グラフ(V２、Ａ２)の頂
点をクロックソースとしないフリップフロップ及びラッ
チとのデータ転送(ＦＦ４、ＦＦ５)及び(ＦＦ５、ＦＦ
６)を非同期転送として認識し、この結果からクロック
選択論理素子Ｇ２の状態に関わらず、データ転送(ＦＦ
４、ＦＦ５)は非同期転送であり、クロック選択論理素
子Ｇ２により有向グラフ(V２、Ａ２)が選択されたとき
のみデータ転送(ＦＦ５、ＦＦ６)が非同期転送である事
を認識し、記憶部５へ格納し、処理を終了する。

【０２４３】このように、非同期転送経路若しくは当該
経路を構成する素子を認識するのに、クロック端子から
データ出力端子への素子内パスの通過を認め、外部端子
から前記通過を認めた素子やマルチプレクサなどのクロ
ック選択素子を通るクロックパスを、クロックソース間
を結ぶグラフで表現し、そのグラフのクロックソースを
用いる素子の集合を把握する。そして、第ｉのグラフの
クロックソースをクロックソースとする素子と第ｉのグ
ラフのクロックソースをクロックソースとしない素子と
の間のデータ転送を非同期転送として認識する。非同期
転送と認識された経路の素子が、選択論理の前段で異な
るグラフの頂点をクロックソースとするものであれば、
その経路は常時非同期転送である。一方、非同期転送と
認識された経路の素子が、選択論理の前後で同一グラフ
の頂点をクロックソースとするものであれば、その経路
は選択論理の選択状態に応じて非同期転送になる。この
非同期転送経路の認識方法（非同期転送経路抽出処理）
は、マルチプレクサのようなクロック選択論理毎に分断
してクロック経路を把握する手法に比べて、コンピュー
タによる演算データ量が少なく、それ故に、コンピュー
タによる演算やテーブル作成のために必要なメモリ容量
を小さくすることができ、データ処理も速く完了するこ
とができる。

【０２４４】次に、別の対象回路の一例を挙げて、マル
チサイクルパス候補の抽出Ｓ９による処理の具体例につ
いて説明する。図３６は、対象回路の一例を示す回路図
である。この対象回路は、外部から２種類のクロック信
号が入力される外部入力ピンＣＬＫ１、ＣＬＫ２、外部
からデータ信号が入力される外部入力ピンＤＩＮ、及
び、外部へデータ信号を出力する外部出力ピンＤＯＵＴ
を備えている。

【０２４５】素子ＦＦ１は、フリップフロップであり、
素子Ｇ１は論理素子であり、素子Ｇ１にはゲーテッドク
ロック２フラグが立っており、ｎｅｔ１は非周期属性で
ある。

【０２４６】先ずステップＳ９_１においてゲーテッド
クロック２フラグが立っている素子Ｇ１を取りだし、記
憶部５へ格納する。

【０２４７】次にステップＳ９_２で、素子Ｇ１のａ１
端子に接続されているネットの属性が周期的なので、Ｃ
ＬＫ１の周期をＴ_周期とし、記憶部５へ格納する。

【０２４８】ステップＳ９_３で、素子Ｇ１のａ２端子
に接続されているネットの属性が非周期的なので、バッ
クトレースを実行し、フリップフロップＦＦ１を認識
し、ＦＦ１のｃｐ端子に接続されているネットの属性を
記憶部５へ格納する。

【０２４９】ステップＳ９_４では、ＦＦ１のｃｐ端子
に接続されているネットの属性が周期属性であるので、
処理をステップＳ９_５へ移行する。

【０２５０】ステップＳ９_５において、ＣＬＫ２の周
期をＴ_非周期とし、記憶部５へ格納し、処理をステッ
プＳ９_９へ移行する。

【０２５１】ステップＳ９_９において、２×Ｔ_周期≧
Ｔ_非周期であるので、素子ＦＦ１のクロック端子ｃｐ
から素子Ｇ１の入力端子ａ２迄のパスをマルチサイクル
パス候補として記憶部５へ格納し、出力部１０よりユー
ザへ情報提示を行い、遅延情報入力部２からユーザが前
記パスがマルチサイクルパスかどうか判断した結果を入
力し、もしユーザがマルチサイクルパスだと判断した場
合は、遅延情報入力部２からユーザが指示したセットア
ップとホールドに対してのサイクル数と共に、前記パス
をマルチサイクルパスとして記憶部５に格納し、もしユ
ーザがマルチサイクルパスでないと判断した場合は、前
記パスをシングルパスとして記憶部５に格納し、処理を
ステップＳ９_８へ移行する。ステップＳ９_８において
処理を終了する。

【０２５２】以上説明した静的・動的タイミング検証方
法はコンピュータがプログラムを実行して実行される。
静的・動的タイミング検証プログラムは、以上説明した
静的・動的タイミング検証方法による処理内容をＣ言語
のような高級言語で記述したソースプログラムを元に、
これをコンパイルして、ターゲットとするコンピュータ
固有のオブジェクトコードに変換された機械語プログラ
ム（オブジェクトプログラム）である。

【０２５３】この静的・動的タイミング検証プログラム
は、特に制限されないが、磁気テープ、フロッピーディ
スク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ（マグネッ
ト−オプチカル・ディスク）などの記憶媒体に、コンピ
ュータによって読取り可能に記憶されている。

【０２５４】図４０には記憶媒体から静的・動的タイミ
ング検証プログラムを読取って実行するコンピュータの
一例が示される。

【０２５５】同図に示されるコンピュータ１００は、エ
ンジニアリングワークステーションやパーソナルコンピ
ュータのようなコンピュータであり、プロセッサ及びメ
モリなどを実装したプロセッサボード、そして各種イン
タフェースボードを搭載した本体１０１に、ディスプレ
イ１０２、キーボード１０３、ディスクドライブ１０４
などの代表的に示された周辺機器が接続されて構成され
る。

【０２５６】前述の静的・動的タイミング検証プログラ
ムは、記憶媒体１０５に格納されている。記憶媒体１０
５は、特に制限されないが、前記ディスクドライブ１０
４に装着されて、それに記憶されている静的・動的タイ
ミング検証プログラムがコンピュータの本体１０１に読
み込まれる。例えば、読み込まれた静的・動的タイミン
グ検証プログラムは、コンピュータ本体１０１のメモリ
にロードされ、ロードされたプログラムを順次解読しな
がら、前述の静的・動的タイミング検証を行っていく。
また、記憶媒体から読み込まれた静的・動的タイミング
検証プログラムはコンピュータ本体１０１に備え付けの
ハードディスク装置の磁気記憶媒体にインストールされ
て、そこから随時メモリにロードされて実行されても良
い。この場合、静的・動的タイミング検証プログラムを
データ圧縮した状態で記憶媒体１０５に格納しておき、
前記ハードディスクへのインストールに際して伸長して
もよい。それらの場合等において、静的・動的タイミン
グ検証プログラムを格納したコンピュータ読取り可能な
記憶媒体は、そのまま実行可能な形態或いはデータ圧縮
された状態で静的・動的タイミング検証プログラムを格
納する前記記憶媒体１０５或いはコンピュータ本体１０
１に内蔵されているハードディスク装置の磁気記憶媒体
等、何れも該当する。

【０２５７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０２５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０２５９】すなわち、クロック情報認識手段を有する
ことにより、クロック信号が入力される外部入力ピンへ
のクロック情報と、セットまたはリセット信号が入力さ
れる外部入力ピンの情報と、対象回路内のカウンタの同
期・非同期セット・リセットまたは同期・非同期ロード
に用いるフリップフロップ又はラッチ素子の情報から、
内部で生成されたクロックの情報を自動的に認識する事
ができる。これによって対象回路の同期回路、非同期回
路の識別が容易化される。

【０２６０】タイミング検証不要な非同期転送経路（を
構成する回路部分）を認識するので、対象回路内の非周
期信号がクロックとして供給されているフリップフロッ
プ及びラッチを介したデータ転送経路と、互いに非同期
な信号、即ち電源投入時での前記信号間の位相差が定義
不能な信号がクロックとして供給されているフリップフ
ロップ及びラッチ間のデータ転送経路を別々の非同期転
送経路として認識する事が出来る。

【０２６１】対象回路の中でゲーテッドクロック回路
（クロックゲート）に対してセットアップ・ホールド解
析を実行できる。

【０２６２】ゲーテッドクロック回路を構成している論
理素子へのクロック属性を持たない入力信号のマルチサ
イクルパスを認識するから、疑似エラーを予め排除した
静的タイミング検証によるゲーテッドクロック回路のセ
ットアップ・ホールド解析を実行することができる。

【０２６３】フリップフロップ及びラッチ間のデータ転
送経路の認識において、前記データ転送経路の両端のフ
リップフロップ又はラッチへ供給されるクロックの組み
合わせを予め検証する事が出来る。

【０２６４】クロック以外の信号がクロック端子に供給
されているフリップフロップ及びラッチに対して、仮想
的なクロックが定義可能かを判定して仮想クロックを設
定するから、非同期回路に対しても静的タイミング検証
が適用できる。換言すれば、非同期回路を周期回路と非
周期回路に分類して、周期回路に静的タイミング検証を
可能にするものである。結果として、大幅な検証工数の
削減が期待できる。

【０２６５】静的タイミング検証適用回路部分と動的タ
イミング検証適用回路部分を識別できるので、同期回路
部分でのハザード解析を必要とする回路部分の認識と当
該回路部分への動的タイミング検証が実行できる。

【０２６６】信号の伝達経路に沿ってフリップフロップ
が現われる迄を動的タイミング検証適用回路部分に含め
ることにより、動的タイミング検証適用回路部分への静
的タイミング検証適用回路部分からのデータ転送経路に
おける信号遅延時間を考慮しないで、動的タイミング検
証適用回路部分の動的タイミング検証を実行することが
できる。

【０２６７】動的タイミング検証適用回路部分と対象回
路の中の論理階層との対応を識別するので、動的タイミ
ング検証実行すべき論理階層を認識できる。したがっ
て、論理検証時に予め作成されている各論理階層への入
力信号情報を流用して動的タイミング検証を実行する事
ができ、検証工数の削減が期待できる。

【０２６８】静的タイミング検証適用回路部分の入力端
子及び出力端子に最も近い前記動的タイミング検証適用
回路部分内のフリップフロップから信号の伝達経路に沿
って前記動的タイミング検証適用回路部分外のフリップ
フロップ及びラッチを識別し、識別されたフリップフロ
ップ及びラッチへのクロック信号の伝搬遅延を、対象回
路に遅延情報を与える際に前記動的タイミング検証適用
回路部分と前記動的タイミング検証適用回路部分内のフ
リップフロップ及びラッチへのクロック信号の伝搬遅延
のみを与えるだけで動的タイミング検証が可能となるよ
う調整する。これにより、動的タイミング検証適用回路
部分に対してのみ遅延情報を与える事で、対象回路全体
の動的タイミング検証を実行でき、且つ論理検証時に予
め作成されている対象回路全体の入力信号情報の流用が
できる。したがって、検証時間と検証工数の削減が期待
できる。

【図面の簡単な説明】

【図１】本発明に係る静的・動的タイミング検証装置の
一例を全体的に示すブロック図である。

【図２】本発明者が先に検討した静的・動的タイミング
検証方法の一例処理を全体的に示すフローチャートであ
る。

【図３】本発明に係る静的・動的タイミング検証方法に
よる処理の一例を全体的に示すフローチャートである。

【図４】本発明に係る静的・動的タイミング検証方法に
よる処理の一例を図３とは別の観点から示したフローチ
ャートである。

【図５】図４のステップＳ１の内部処理の一例を示すフ
ローチャートである。

【図６】図５のステップＳ１_３の内部処理の一例を示
すフローチャートである。

【図７】図５のステップＳ１_４の内部処理の一例を示
すフローチャートである。

【図８】図７のステップＳ１_４_４の内部処理の一例を
示すフローチャートである。

【図９】図８のステップＳ１_４_４_１の内部処理の一
例を示すフローチャートである。

【図１０】図４のステップＳ３の内部処理の一例を示す
フローチャートである。

【図１１】図４のステップＳ４の内部処理の一例を示す
フローチャートである。

【図１２】図４のステップＳ２の内部処理の一例を示す
フローチャートである。

【図１３】図１２のステップＳ２_２の内部処理の一例
を示すフローチャートである。

【図１４】図４のステップＳ６の内部処理の一例を示す
フローチャートである。

【図１５】図１３のステップＳ６_２の内部処理の一例
を示すフローチャートである。

【図１６】図４のステップＳ７の内部処理の一例を示す
フローチャートである。

【図１７】図４のステップＳ５の内部処理の一例を示す
フローチャートである。

【図１８】図４のステップＳ８の内部処理の一例を示す
フローチャートである。

【図１９】図４のステップＳ８のもう１つの内部処理の
一例を示すフローチャートである。

【図２０】図４のステップＳ９の内部処理の一例を示す
フローチャートである。

【図２１】図４のステップＳ１０の内部処理の一例を示
すフローチャートである。

【図２２】図４のステップＳ１０のもう１つの内部処理
の一例を示すフローチャートである。

【図２３】図４のステップＳ１１の内部処理の一例を示
すフローチャートである。

【図２４】図２３のステップＳ１１_１の内部処理の一
例を示すフローチャートである。

【図２５】図２３のステップＳ１１_８の内部処理の一
例を示すフローチャートである。

【図２６】実施の形態２のステップＳ１１_８の内部処
理の一例を示すフローチャートである。

【図２７】対象回路の一例であるカウンタ候補回路の回
路図である。

【図２８】対象回路の一例である属性演算回路の回路図
である。

【図２９】対象回路の一例である場合分け回路の回路図
である。

【図３０】対象回路の一例であるロジックコーン回路の
回路図である。

【図３１】対象回路の一例であるクロック選択回路の回
路図である。

【図３２】対象回路の一例である別のクロック選択回路
の回路図である。

【図３３】対象回路の一例である非同期フリップフロッ
プ・ラッチ回路の回路図である。

【図３４】図３３の回路図の動作を示すタイミングチャ
ートである。

【図３５】対象回路の一例である非同期転送回路の回路
図である。

【図３６】対象回路の一例であるマルチサイクルパス回
路の回路図である。

【図３７】本発明に係る静的・動的タイミング検証装置
による同期・非同期混在回路に対する静的タイミング検
証と動的タイミング検証の割り振りに関する基本的な考
え方を全体的に示す説明図である。

【図３８】図８におけるステップＳ１_４_４_４、Ｓ１_
４_４_５の処理に置き換えることが可能な処理をステッ
プを示す説明図である。

【図３９】図４のステップＳ８の更に別の内部処理の一
例を示すフローチャートである。

【図４０】記憶媒体から静的・動的タイミング検証プロ
グラムを読取って実行するコンピュータの一例を示す斜
視図である。

【符号の説明】１接続情報入力部２遅延情報入力部３回路制約入力部４負荷情報入力部５記憶部６静的・動的タイミング検証分割部７静的タイミング検証部８動的タイミング検証部９回路シミュレーション実行部１０出力部１１クロック情報抽出部１２回路制約検証部Ｓ１クロック情報の認識処理Ｓ２クロックの選択論理の認識処理Ｓ３非同期ＦＦ／ラッチの認識処理Ｓ４ゲーテッドクロックの認識処理Ｓ５非同期転送抽出処理Ｓ６クロック波形生成処理Ｓ７非同期ＦＦ／ラッチのクロック波形候補の抽出処
理Ｓ８回路構成チェック処理Ｓ９マルチサイクルパス候補の抽出処理Ｓ１０ゲーテッドクロック解析実行処理Ｓ１１動的タイミング検証適用箇所の決定処理

Claims

【特許請求の範囲】

【請求項１】タイミング検証の対象回路に対する静的
タイミング検証又は動的タイミング検証の適用を決める
静的・動的タイミング検証分割処理を有し、前記静的・動的タイミング検証分割処理は、対象回路の
中のカウンタ手段を識別し、識別されたカウンタ手段の
情報をもとに、対象回路の中のクロック情報を識別する
クロック情報認識処理を含むことを特徴とする静的・動
的タイミング検証方法。
【請求項２】前記クロック情報認識処理は、更に、識
別した前記情報をもとに、対象回路の中で同期回路部分
と非同期回路部分との非同期転送経路、更に同期回路部
分間の非同期転送経路を、夫々識別する処理を行うこと
を特徴とする請求項１記載の静的・動的タイミング検証
方法。
【請求項３】前記クロック情報認識処理は、更に、識
別した前記情報をもとに、対象回路の中でクロックゲー
トを構成している論理素子を識別し、前記クロック情報認識処理で識別されたクロックゲート
を構成している論理素子へ２本以上クロック属性を持つ
信号が入力されている場合に、クロックゲートのセット
アップ解析、ホールド解析を実行する必要があるかを判
定し、前記クロック属性を持つ入力信号の中でどの信号
を基準としてクロックゲートのセットアップ解析、ホー
ルド解析を実行するかを判定する判定処理を更に含むこ
とを特徴とする請求項１記載の静的・動的タイミング検
証方法。
【請求項４】前記クロック情報認識処理は、更に、識
別した前記情報をもとに、対象回路の中でクロックゲー
トを構成している論理素子を識別し、前記静的・動的タイミング検証分割処理は、前記識別さ
れたクロックゲートを構成している論理素子へのクロッ
ク属性を持たない入力信号がマルチサイクルパスか否か
の識別を行う認識処理を更に含むことを特徴とする請求
項１記載の静的・動的タイミング検証方法。
【請求項５】前記クロック情報認識処理は、更に、識
別した前記情報をもとに、対象回路の中でクロックの選
択論理を構成している論理素子を識別することを特徴と
する請求項１記載の静的・動的タイミング検証方法。
【請求項６】前記静的・動的タイミング検証分割処理
は、前記クロック情報認識処理で識別された前記情報を
もとに、対象回路の中でクロック以外の信号がクロック
端子に供給されているフリップフロップ及びラッチに対
して、仮想的なクロックが定義可能かを判定し、それに
よって、クロック以外の信号がクロック端子に供給され
ているフリップフロップ及びラッチであって、仮想的な
クロックが定義可能と判定されたフリップフロップ及び
ラッチのクロック端子に対して、仮想的なクロックを設
定する設定処理を更に含むことを特徴とする請求項１記
載の静的・動的タイミング検証方法。
【請求項７】前記静的・動的タイミング検証分割処理
は、前記クロック情報認識処理で識別した情報を元に、
対象回路の中で静的タイミング検証適用回路部分と動的
タイミング検証適用回路部分を識別する適用回路部分認
識処理を含むことを特徴とする請求項１記載の静的・動
的タイミング検証方法。
【請求項８】前記適用回路部分認識方法は、これが識
別した動的タイミング検証適用回路部分に信号の伝達経
路に沿ってフリップフロップが現われる迄を動的タイミ
ング検証適用回路部分に含めて認識することを特徴とす
る請求項７記載の静的・動的タイミング検証方法。
【請求項９】前記適用回路部分認識処理は、これが識
別した動的タイミング検証適用回路部分と対象回路の中
の論理階層との対応を識別するものであることを特徴と
する請求項７記載の静的・動的タイミング検証方法。
【請求項１０】前記適用回路部分認識処理は、これが
識別した静的タイミング検証適用回路部分の入力端子及
び出力端子に最も近い前記動的タイミング検証適用回路
部分内のフリップフロップから信号の伝達経路に沿って
前記動的タイミング検証適用回路部分外のフリップフロ
ップ及びラッチを識別し、前記認識手段で識別されたフ
リップフロップ及びラッチへのクロック信号の伝搬遅延
を、対象回路に遅延情報を与える際に前記動的タイミン
グ検証適用回路部分と前記動的タイミング検証適用回路
部分内のフリップフロップ及びラッチへのクロック信号
の伝搬遅延のみを与えるだけで動的タイミング検証が可
能となるよう調整することを特徴とする請求項７記載の
静的・動的タイミング検証方法。
【請求項１１】タイミング検証の対象回路の中のカウ
ンタ手段を識別する第１の処理と、識別されたカウンタ手段の情報を元に、対象回路の中の
クロック情報を識別する第２の処理と、識別したクロック情報を元に、対象回路の中で静的タイ
ミング検証適用回路部分と動的タイミング検証適用回路
部分を識別する第３の処理と、前記第３の処理結果に基づいて静的タイミング検証を行
う第４の処理と、前記第３の処理結果に基づいて動的タイミング検証を行
う第５の処理と、を含むことを特徴とする静的・動的タ
イミング検証方法。
【請求項１２】同期・非同期混在回路における同期回
路に非周期的な誤動作を発生する可能性のある回路部分
を抽出し、この回路部分には非周期回路として動的タイ
ミング検証を施し、前記同期・非同期混在回路における非同期回路に仮想的
なクロック信号とみなすことが可能な信号が供給される
回路部分を抽出し、この回路部分には周期回路として静
的タイミング検証を施すことを特徴とする静的・動的タ
イミング検証方法。
【請求項１３】クロック信号に対する同期・非同期混
在回路をに対して、同期回路を周期回路と非周期回路
に、非同期回路を周期回路と非周期回路に分類し、同期
回路の周期回路及び非同期回路の周期回路には静的タイ
ミング検証を施し、同期回路の非周期回路及び非同期回
路の非周期回路には動的タイミング検証を施すことを特
徴とする静的・動的タイミング検証方法。
【請求項１４】タイミング検証の対象回路に対する静
的タイミング検証又は動的タイミング検証の適用を決め
る静的・動的タイミング検証分割処理を有し、前記静的・動的タイミング検証分割処理は、対象回路の
中のカウンタ手段を識別し、識別されたカウンタ手段の
情報をもとに、対象回路の中のクロック情報を識別する
クロック情報認識処理を含み、前記クロック情報認識処理は、更に、識別した前記情報
をもとに、対象回路の中で同期回路部分と非同期回路部
分との非同期転送経路、更に同期回路部分間の非同期転
送経路を、夫々識別する処理を行い、前記識別する処理は、非同期転送経路を構成する素子を
認識するために、クロック端子からデータ出力端子への
素子内パスの通過を認め、外部端子から前記通過を認め
た素子を通るクロックパスを、クロックソース間を結ぶ
グラフで表現する処理と、そのグラフのクロックソース
を用いる素子の集合を把握する処理と、前記認識された
グラフ毎に、当該グラフのクロックソースをクロックソ
ースとする素子と当該グラフのクロックソースをクロッ
クソースとしない素子との間のデータ転送を非同期転送
として認識し、非同期転送と認識された経路の素子が選
択論理の前段で異なるグラフの頂点をクロックソースと
するものであれば当該経路を常時非同期転送と認識し、
一方、非同期転送と認識された経路の素子が選択論理の
前後で同一グラフの頂点をクロックソースとするもので
あれば当該経路は選択論理の選択状態に応じて非同期転
送になると認識することを特徴とする静的・動的タイミ
ング検証方法。
【請求項１５】タイミング検証の対象回路の中のカウ
ンタ手段を識別する第１の処理と、識別されたカウンタ手段の情報を元に、対象回路の中の
クロック情報を識別する第２の処理と、識別したクロック情報を元に、対象回路の中で静的タイ
ミング検証適用回路部分と動的タイミング検証適用回路
部分を識別する第３の処理と、前記第３の処理結果に基づいて静的タイミング検証を行
う第４の処理と、前記第３の処理結果に基づいて動的タイミング検証を行
う第５の処理と、をコンピュータに実行させるためのプ
ログラムを記録して成るものであることを特徴とするコ
ンピュータ読取り可能な記憶媒体。
【請求項１６】同期・非同期混在回路における同期回
路に非周期的な誤動作を発生する可能性のある回路部分
を抽出し、この回路部分には非周期回路として動的タイ
ミング検証を施す処理と、前記同期・非同期混在回路における非同期回路に仮想的
なクロック信号とみなすことが可能な信号が供給される
回路部分を抽出し、この回路部分には周期回路として静
的タイミング検証を施す処理と、をコンピュータに実行
させるためのプログラムを記録して成るものであること
を特徴とするコンピュータ読取り可能な記憶媒体。
【請求項１７】クロック信号に対する同期・非同期混
在回路をに対して、同期回路を周期回路と非周期回路
に、非同期回路を周期回路と非周期回路に分類し、同期
回路の周期回路及び非同期回路の周期回路には静的タイ
ミング検証を施し、同期回路の非周期回路及び非同期回
路の非周期回路には動的タイミング検証を施す、夫々の
処理をコンピュータに実行させるためのプログラムを記
録して成るものであることを特徴とするコンピュータ読
取り可能な記憶媒体。