JP7351189B2

JP7351189B2 - タイミング制約抽出装置、タイミング制約抽出方法およびタイミング制約抽出プログラム

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Publication number: JP7351189B2
Application number: JP2019205611A
Authority: JP
Inventors: 義則熊野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2019-11-13
Filing date: 2019-11-13
Publication date: 2023-09-27
Anticipated expiration: 2039-11-13
Also published as: JP2021077282A

Description

本発明は、タイミング制約抽出装置、タイミング制約抽出方法およびタイミング制約抽出プログラムに関する。

クロックに同期して動作する論理回路は、複数サイクルにまたがる信号の遅延が許されるマルチサイクルパスを含む場合がある。この種の論理回路において、予め指定した個所に、指定したサイクル数の不定値を与えて論理シミュレーションを実行することで、設定したマルチサイクルパス箇所が正しいか否かを判断する手法が開示されている（特許文献１）。

マルチサイクルパスを含む論理回路の検証を効率的に実行するためには、論理回路に含まれるマルチサイクルパスを自動的に抽出することが好ましい。しかしながら、従来、マルチサイクルパスかどうかの判断は、設計者等が回路設計時の情報を頼りに判断している。このため、論理規模が大きくなると、判断に要する工数が増加し、また、マルチサイクルパスかどうかの判断を誤るリスクが増大するという問題があった。

開示の技術は、上記の課題に鑑みてなされたものであり、マルチタイミングパスを自動的に抽出可能にすることで、マルチサイクルパスの判断に要する工数を削減し、判断ミスの発生を防止することを目的とする。

上記技術的課題を解決するため、本発明の一形態のタイミング制約抽出装置は、半導体集積回路に搭載する論理回路のタイミング制約を抽出するタイミング制約抽出装置であって、検証対象の論理回路において、組合せ回路を介して接続される一対のフリップフロップ間で入出力される信号のタイミングを示すタイミング情報をタイミング情報記憶部から入力し、入力した前記タイミング情報に基づいてマルチサイクルパスの候補を決定するマルチサイクルパス候補決定手段と、前記検証対象の論理回路の接続情報を接続情報記憶部から入力し、入力した前記接続情報に基づいて前記マルチサイクルパスの候補の終点のフリップフロップに接続されるロジックコーンを抽出し、抽出したロジックコーンに含まれる回路の接続情報をロジックコーン記憶部に格納するコーン抽出手段と、前記検証対象の論理回路の論理シミュレーション結果をシミュレーション結果記憶部から入力し、入力した前記論理シミュレーション結果を使用して、前記コーン抽出手段が抽出したロジックコーンに含まれる回路の端子の信号状態を抽出し、抽出した信号状態を信号状態記憶部に格納する信号状態抽出手段と、前記抽出したロジックコーンのうち、前記マルチサイクルパスの候補を含むロジックコーンにフリップフロップを追加してマルチサイクルパスの検証用回路を作成し、作成した前記検証用回路の接続情報を検証用回路記憶部に格納する検証用回路作成手段と、前記抽出したロジックコーンに含まれる回路の接続情報と前記検証用回路の接続情報と前記抽出した信号状態とを、前記ロジックコーン記憶部と前記検証用回路記憶部と前記信号状態記憶部とからそれぞれ入力し、入力した回路の接続情報に、前記抽出した信号状態を与えて等価性検証を実行し、等価である前記マルチサイクルパスの候補を真のマルチサイクルパスと判断する判断手段と、前記判断手段が判断した前記真のマルチサイクルパスのタイミング制約を示すタイミング制約情報を出力する出力手段と、を有することを特徴とする。

マルチタイミングパスを自動的に抽出可能にすることで、マルチサイクルパスの判断に要する工数を削減し、判断ミスの発生を防止することができる。

本発明の第１実施形態に係るタイミング制約抽出装置の一例を示すブロック図である。図１のタイミング制約抽出装置の動作の説明に使用する論理回路の一例を示す回路図である。図２に示したマルチサイクルパス候補であるＦＦ１とＦＦ２の入出力端子の信号波形の一例を示すタイミング図である。図２に示したマルチサイクルパス候補であるＦＦ１とＦＦ２の入出力端子の信号波形の別の例を示すタイミング図である。図１のマルチサイクルパス候補決定部の一例を示すブロック図である。図２のタイミングレポートファイルの一例を示す説明図である。タイミングの満足（MET）／割れ（VIOLATED）と余裕度（slack）との一例を説明するタイミング図である。タイミングの満足（MET）／割れ（VIOLATED）と余裕度（slack）との別の例を説明するタイミング図である。タイミングの満足（MET）／割れ（VIOLATED）と余裕度（slack）とのさらなる別の例を説明するタイミング図である。図１の周辺ロジックコーン回路抽出部の一例を示すブロック図である。図２の論理回路から抽出されるロジックコーンの一例を示す説明図である。図１の周辺ロジックコーンプロパティ抽出部の一例を示すブロック図である。図１１のロジックコーン１のプロパティを抽出する一例を示す説明図である。図１１のロジックコーン３のプロパティを抽出する一例を示す説明図である。マルチサイクルパスで回路が正常に動作するかを判断する一例を示す説明図である。図１のマルチサイクル検証用回路作成部およびマルチサイクルパス可否判断部の一例を示すブロック図である。図１６のフリップフロップ追加部によりフリップフロップを追加する一例を示す説明図である。図１６の等価性検証装置による等価性検証の一例を示す説明図である。図１の情報処理装置のハードウェア構成の一例を示すブロック図である。

以下、図面を参照して実施の形態の説明を行う。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

図１は、本発明の一実施形態に係るタイミング制約抽出装置の一例を示すブロック図である。図１に示すタイミング制約抽出装置１０は、論理合成装置３０、タイミング解析装置３１および論理シミュレーション装置３２とともに、サーバ等のコンピュータである情報処理装置１００に搭載されることで実現される。

例えば、情報処理装置１００は、タイミング制約抽出装置１０、論理合成装置３０、タイミング解析装置３１および論理シミュレーション装置３２の機能をソフトウェアにより実現する。なお、タイミング制約抽出装置１０の機能を実現する情報処理装置が、論理合成装置３０、タイミング解析装置３１および論理シミュレーション装置３２を実現する情報処理装置と別に設けられてもよい。

例えば、タイミング制約抽出装置１０の各機能は、情報処理装置１００に搭載されるＣＰＵ（Central Processing Unit）等のプロセッサが、タイミング制約抽出プログラムを実行することにより、タイミング制約抽出方法を実行することで実現される。なお、情報処理装置１００は、タイミング制約抽出装置１０の少なくとも一部をハードウェアにより実現してもよい。

論理合成装置３０は、クロック情報２０とＲＴＬ（Register Transfer Level）記述２１とを使用して論理合成を実行することで、論理回路がゲートレベルで示されたネットリスト４０を生成する。タイミング解析装置３１は、クロック情報２０等のタイミング情報とネットリスト４０とを使用して論理回路のタイミング解析を実行し、解析結果をタイミングレポートファイル４１として出力する。タイミングレポートファイル４１は、検証対象の論理回路において、組合せ回路を介して接続される一対のフリップフロップ間で入出力される信号のタイミングを示すタイミング情報の一例である。タイミングレポートファイル４１が格納されるハードディスク装置等の記憶装置は、タイミング情報記憶部の一例である。

論理シミュレーション装置３２は、論理回路のＲＴＬ記述２１とテストパタン２２とを使用して論理シミュレーションを実行し、論理シミュレーション（ＳＩＭ）結果４２を出力する。論理シミュレーション（ＳＩＭ）結果４２が格納されるハードディスク装置等の記憶装置は、シミュレーション結果記憶部の一例である。論理合成装置３０、タイミング解析装置３１および論理シミュレーション装置３２は、既存の装置であるため、詳細な説明は割愛する。

なお、論理合成装置３０、タイミング解析装置３１および論理シミュレーション装置３２は、論理回路の設計・検証時に使用される。このため、タイミング制約抽出装置１０は、論理回路の設計・検証時に得られるネットリスト４０、タイミングレポートファイル４１および論理シミュレーション結果４２等の情報を利用して、後述するようにマルチサイクルパスを抽出することができる。

タイミング制約抽出装置１０は、マルチサイクルパス候補決定部１１、周辺ロジックコーン回路抽出部１２および周辺ロジックコーンプロパティ抽出部１３を有する。また、タイミング制約抽出装置１０は、マルチサイクル検証用回路作成部１４、マルチサイクルパス可否判断部１５およびタイミング制約出力部１６を有する。

マルチサイクルパス候補決定部１１は、マルチサイクルパス候補決定手段の一例であり、周辺ロジックコーン回路抽出部１２は、コーン抽出手段の一例であり、周辺ロジックコーンプロパティ抽出部１３は、信号状態抽出手段の一例である。マルチサイクル検証用回路作成部１４は、検証用回路作成手段の一例であり、マルチサイクルパス可否判断部１５は、判断手段の一例であり、タイミング制約出力部１６は、出力手段の一例である。

タイミング制約抽出装置１０は、ネットリスト４０とタイミングレポートファイル４１と論理シミュレーション結果４２とを入力し、ネットリスト５０とプロパティ情報５１とネットリスト５２とを生成する。そして、タイミング制約抽出装置１０は、内部で生成したマルチタイミングパスの候補のうち真のマルチタイミングパスと判断したパスの情報を示すマルチサイクルタイミング制約５３を、人手を介することなく自動生成する。なお、図１に示すＲＴＬ記述２１、ネットリスト４０、５０、５２等の各種ファイルのフォーマットは、いずれも一般的なものであるため、ここでの説明は割愛する。

マルチサイクルパス候補決定部１１は、検証対象の論理回路において、組合せ回路を介して接続される一対のフリップフロップ間で入出力される信号のタイミングを示すタイミング情報に基づいてマルチサイクルパスの候補であるマルチサイクルパス候補を決定する。

周辺ロジックコーン回路抽出部１２は、検証対象の論理回路のネットリスト４０を入力し、ネットリスト４０に基づいてマルチサイクルパス候補の終点のフリップフロップに接続されるロジックコーンを抽出し、ネットリスト５０として出力する。

周辺ロジックコーンプロパティ抽出部１３は、検証対象の論理回路の論理シミュレーション結果４２を入力し、論理シミュレーション結果４２を使用して、抽出されたロジックコーンに含まれる回路の端子の信号状態を示すプロパティ情報５１を抽出する。

マルチサイクル検証用回路作成部１４は、抽出したロジックコーンのうち、マルチサイクルパス候補を含むロジックコーンにフリップフロップを追加してマルチサイクルパスの検証用回路を作成し、ネットリスト５２として出力する。

マルチサイクルパス可否判断部１５は、抽出したロジックコーンに含まれる回路を示すネットリスト５０と、フリップフロップを追加した検証用回路とを示すネットリスト５２と、抽出したプロパティを示すプロパティ情報５１を入力する。そして、マルチサイクルパス可否判断部１５は、ネットリスト５０、５２で示される回路にプロパティを与えて等価性検証を実行し、等価であると判断されたマルチサイクルパス候補を真のマルチサイクルパスとして抽出する。

タイミング制約出力部１６は、マルチサイクルパス可否判断部１５により判断された真のマルチサイクルパスのタイミング制約であるマルチサイクルタイミング制約５３を出力する。以上より、タイミング制約抽出装置１０は、真のマルチサイクルパスを自動的に抽出することができる。

図２は、図１のタイミング制約抽出装置１０の動作の説明に使用する論理回路の一例を示す回路図である。図２に示す論理回路は、検証対象の半導体集積回路の一部を抜き出したものである。

各フリップフロップＦＦ１，ＦＦ１＿ｂ，ＦＦ１＿ｚ，ＦＦ２，ＦＦ２＿ｂ，ＦＦ３は、データ入力端子Ｄ、クロック入力端子ＣＫ、リセット入力端子ＲＢおよびデータ出力端子Ｑを有する。以下では、フリップフロップＦＦを単にＦＦとも称する。また、フリップフロップＦＦ１，ＦＦ１＿ｂ，ＦＦ１＿ｚ，ＦＦ２，ＦＦ２＿ｂ，ＦＦ３を区別なく説明する場合、フリップフロップＦＦまたは単にＦＦとも称する。

フリップフロップＦＦは、リセット入力端子ＲＢでアサートレベルのリセット信号を受けている間、リセットされ、データ出力端子Ｑからリセットレベルを出力する。フリップフロップＦＦは、リセット入力端子ＲＢでネゲートレベルのリセット信号を受けている間、データ入力端子Ｄに入力されたデータをクロック入力端子ＣＫで受けるクロックに同期して取り込み、それまで蓄えていたデータをデータ出力端子Ｑから出力する。

図２に示す例では、２入力のオアゲートＯＲ１は、２つの入力をＦＦ１，ＦＦ１＿ｂの出力にそれぞれ接続し、出力を２入力のアンドゲートＡＮＤ１の一方の入力に接続している。アンドゲートＡＮＤ１は、他方の入力をＦＦ１＿ｚの出力に接続し、出力をＦＦ２のデータ入力端子Ｄに接続している。以下では、オアゲートＯＲ１およびアンドゲートＡＮＤ１を単にＯＲ１、ＡＮＤ１とも称する。

タイミング的な観点では、あるＦＦから論理ゲート（組み合わせ回路）を介して接続されるＦＦまでを１つのタイミングパスと考える。この例では、網掛けで示すＦＦ１からＦＦ２までを１つのタイミングパスと考え、このパスを今後議論していくマルチサイクルパスの候補であるマルチサイクルパス候補とする。

図３および図４は、図２に示したマルチサイクルパス候補であるＦＦ１とＦＦ２の入出力端子の信号波形の例を示すタイミング図である。図３は、最も基本的なシングルサイクルパスの例である。図中、ＦＦ１／Ｑは、ＦＦ１のデータ出力端子Ｑを示し、ＦＦ２／Ｄは、ＦＦ２のデータ入力端子Ｄを示し、ＦＦ２／Ｑは、ＦＦ２のデータ出力端子Ｑを示す。以降に示すタイミング図でも同様の表記をする。

図３に示す例では、クロックサイクル（３）のタイミングでＦＦ１／Ｑの信号波形が論理０から論理１に遷移する（図３（ａ）)。そして、ＦＦ１／Ｑの信号波形の論理０から論理１への遷移は、クロックサイクル（３）中にＦＦ２／Ｄまで伝播する（図３（ｂ）)。このため、図３に示すタイミング例では、ＦＦ２は、クロックサイクル（４）のタイミングで、データ入力端子Ｄに供給された論理１を取り込み、データ出力端子Ｑから論理１を出力できる（図３（ｃ））。このように、ＦＦ１／Ｑの信号遷移からＦＦ２／Ｑの信号遷移までにかかるクロックサイクル数が"１"の場合、そのパスをシングルサイクルパスと呼ぶ。

一方、図４は、マルチサイクルパスの例を示す。ＦＦ１／Ｑの信号波形が論理０から論理１に遷移するタイミングは、図３と同様に、クロックサイクル（３）である（図４（ａ））。但し、図４では、ＦＦ１／Ｑの信号波形の論理０から論理１への遷移は、クロックサイクル（４）の開始後にＦＦ２／Ｄに伝播される（図４（ｂ）)。このため、ＦＦ２は、データ入力端子Ｄに供給された論理１を、クロックサイクル（４）のタイミングで取り込めず、クロックサイクル（５）のタイミングで取り込んでデータ出力端子Ｑから出力する（図４（ｃ））。このように、ＦＦ１のデータ出力端子Ｑの信号遷移からＦＦ２のデータ出力端子Ｑの信号遷移までにかかるクロックサイクル数が"２"以上の場合、そのパスをマルチサイクルパスと呼び、サイクル数が"２"の場合をマルチサイクル２と呼ぶ。

図５は、図１のマルチサイクルパス候補決定部１１の一例を示すブロック図である。マルチサイクルパス候補決定部１１は、タイミングレポートファイル入力部１１ａとタイミングバイオレーション情報抽出部１１ｂとサイクル数計算部１１ｃとマルチサイクル制約決定部１１ｄとを有する。

図６は、図５のタイミングレポートファイル４１の一例を示す説明図である。タイミングレポートファイル４１には、タイミングパスの起点と終点となる一対のＦＦの階層インスタンス名と端子名、１クロックサイクルの周期等の情報を含まれる。また、タイミングレポートファイル４１には、１クロックサイクルでタイミングが満足しているのか（MET）、タイミングが割れているのか（VIOLATED）を示す情報と、そのときのタイミングの余裕度（slack）を示す情報等が含まれる。

図６の例では、１クロックサイクルの周期が２ｎｓであり、タイミングが割れており、タイミングの余裕度（slack）が－１．３０２ｎｓであることが示されている。タイミングレポートファイル４１は、既存のタイミング解析装置３１により生成される既存のファイルであるため、詳細な説明は割愛する。タイミングの満足（MET）と割れ（VIOLATED）については、図７～図９で説明する。

図７、図８および図９は、タイミングの満足（MET）／割れ（VIOLATED）と余裕度（slack）との例を説明するタイミング図である。図７～図９は、タイミングパスの起点がＦＦ１であり、タイミングパスの終点がＦＦ２である例を示す。

図７は、規定の１クロックサイクル内でタイミングが満足しており（MET）、タイミングの余裕度（slack）がプラスである場合の例を示す。ここで、タイミングの満足（MET）は、規定のクロックサイクル内に、起点のＦＦ１／Ｑから終点のＦＦ２／Ｄまで信号が伝達できることを示す。

図８は、規定の１クロックサイクル内でタイミングが割れており（VIOLATED）、タイミングの余裕度（slack）がマイナスである場合の例を示す。図８は、図６に示したタイミングレポートファイル４１に対応する例を示している。ここで、タイミングの割れ（VIOLATED）は、規定の１クロックサイクル内では、起点のＦＦ１／Ｑから終点のＦＦ２／Ｄまで信号が伝達できないことを示す。

図９は、図８のタイミングを２クロックサイクルで考えた場合、タイミングが満足（MET）し、タイミングの余裕度（slack）がプラスになることを示す。図９中の"set_multicycle_path 2 -from FF1/CK -to FF2/D"は、マルチサイクル制約決定部１１ｄが決定するマルチサイクルパス候補の制約（マルチサイクル制約）を示すコマンドの例を示す。マルチサイクル制約を示すコマンドは、マルチサイクル制約決定部１１ｄから出力される。

図５に戻って、タイミングレポートファイル入力部１１ａは、タイミングレポートファイル４１（図６）に含まれる情報を取得し、取得した情報をタイミングバイオレーション情報抽出部１１ｂに出力する。タイミングバイオレーション情報抽出部１１ｂは、受信したタイミングレポートファイル４１の情報を解析し、タイミングが割れている（VIOLATED）パスの情報をサイクル数計算部１１ｃに出力する。

サイクル数計算部１１ｃは、例えば、１クロックサイクルの周期が２ｎｓ、タイミングが割れている（VIOLATED）、タイミングの余裕度（slack）が－１．３０２ｎｓという図６のタイミングレポートファイル４１の情報を取得する。すなわち、図８に示すタイミングの関係を示す情報を取得する。そして、サイクル数計算部１１ｃは、計算を実行し、図９に示すように、仮に２クロックサイクルあればタイミングの余裕度（slack）がプラスの０．６９８ｎｓとなり、タイミングを満足できる（MET）と判定する。サイクル数計算部１１ｃは、計算により得た判定結果（２クロックサイクルならＭＥＴする）をマルチサイクル制約決定部１１ｄに出力する。

マルチサイクル制約決定部１１ｄは、サイクル数計算部１１ｃによる判定結果に基づいて、マルチサイクルパス候補の制約を決定する。図６に示すタイミングレポートファイル４１では、タイミングパスの起点となるフリップフロップの階層インスタンス名がＦＦ１でその端子名がＣＫであり、終点となるフリップフロップの階層インスタンス名がＦＦ２でその端子名がＤである。

マルチサイクル制約決定部１１ｄは、タイミングレポートファイル４１の情報と、サイクル数計算部１１ｃが算出した情報とから、"set_multicycle_path 2 -from FF1/CK -to FF2/D"というマルチサイクル制約を示すコマンドを作成する。ここで、サイクル数計算部１１ｃが算出した情報は、"２クロックサイクルならＭＥＴする"という判定結果である。

例えば、"set_multicycle_path"というコマンドはＳＤＣ（Synopsys Design Constraints）のコマンドでありタイミング制約を指定する際に使用される一般的なフォーマットなので説明は割愛する。なお、"set_multicycle_path n"（ｎは２以上の整数）は、マルチサイクルｎを示し、上述した"set_multicycle_path 2 -from FF1/CK -to FF2/D"というマルチサイクル制約は、マルチサイクル２を示す。

なお、マルチサイクル制約を示すコマンド等の情報は、ＳＤＣに限定されず、他のコマンドやフォーマットでもよい。このように、マルチサイクルパス候補決定部１１は、入力されたタイミングレポートファイル４１から自動的にマルチサイクルパス候補を決定することができ、決定したマルチサイクルパス候補をマルチサイクル制約として出力することができる。したがって、設計者等が人手でマルチサイクルパス候補を生成する場合に比べて、作成工数を削減することができ、作成ミスや記述ミスの発生を防止することができる。

図１０は、図１の周辺ロジックコーン回路抽出部１２の一例を示すブロック図である。周辺ロジックコーン回路抽出部１２は、ネットリスト入力部１２ａとロジックコーン１抽出部１２ｂとロジックコーン２抽出部１２ｃとロジックコーン３抽出部１２ｄとネットリスト出力部１２ｅとを有する。ロジックコーン１抽出部１２ｂは、第１の抽出手段の一例であり、ロジックコーン２抽出部１２ｃは、第２の抽出手段の一例であり、ロジックコーン３抽出部１２ｄは、第３の抽出手段の一例である。周辺ロジックコーン回路抽出部１２の機能を説明する前に、ロジックコーンについて説明する。

図１１は、図２の論理回路から抽出されるロジックコーンの一例を示す説明図である。ロジックコーンは、半導体集積回路の設計を支援するＣＡＤ（Computer Aided Design）ツールで使われる概念であり、組合せ回路の集合を示す。

例えば、回路の中で着目する１つのＦＦ（始点）のデータ出力端子Ｑから出力される信号の論理値が変化すると、後段側の論理セルを介して論理値の変化が順次伝播していき、信号が分配されていく。信号の分配に伴い、着目するデータ出力端子Ｑの論理値の変化の影響が後続のゲート回路に広がっていき、次段の所定数のＦＦ（終点）のデータ入力端子Ｄまで伝わる。ここで、始点のＦＦから所定数の終点のＦＦまでの間にある組合せ回路を含む仮想の円錐型の論理構造をロジックコーンと呼ぶ。また、着目するＦＦのデータ入力端子Ｄを頂点とし、前段側のＦＦに向けて遡っていくパス上の回路を含む仮想の円錐型の論理構造もロジックコーンと呼ぶ。

図１１に示す例では、始点のＦＦ１から終点のＦＦ２までのマルチサイクルパス候補において、終点のＦＦ２に注目する。そして、ＦＦ２のデータ入力端子Ｄを起点として、前段のＦＦ１、ＦＦ１＿ｂ，...，ＦＦ１＿ｚのデータ出力端子Ｑに向けて回路を遡ったときのパスに含まれる論理回路によりロジックコーン１が形成される。

また、ＦＦ２のデータ出力端子Ｑを起点として、後段側に位置する次のＦＦ３、ＦＦ３＿ｂ，...，ＦＦ３＿ｚのデータ入力端子Ｄまでのパスに含まれる論理回路によりロジックコーン２が形成される。ロジックコーン１は、第１のロジックコーンの一例であり、ロジックコーン２は、第２のロジックコーンの一例である。

さらに、ＦＦ２に関する他のロジックコーンとして、ＦＦ３のデータ入力端子Ｄを起点として、１つ前段側に位置するＦＦ２＿ｂ，...，ＦＦ２のデータ入力端子Ｄに向けて回路を遡ったときのパスに含まれる論理回路によりロジックコーン３が形成される。ロジックコーン３は、第３のロジックコーンの一例である。なお、ロジックコーンに含まれる論理回路を抽出する技術は、タイミング解析ツールや等価性検証ツールなどで使用されている既存の技術であるため、具体的な抽出手法の説明は割愛する。

図１０に戻り、ネットリスト入力部１２ａは、検証対象の論理回路全体の情報を示すネットリスト４０を入力する。ネットリスト４０は、論理回路の接続情報の一例であり、ネットリスト４０が格納されるハードディスク装置等の記憶装置は、接続情報記憶部の一例である。ロジックコーン１抽出部１２ｂ、ロジックコーン２抽出部１２ｃおよびロジックコーン３抽出部１２ｄは、ネットリスト４０と、マルチサイクル制約決定部１１ｄが決定したマルチサイクルパス候補の起点と終点のＦＦとに基づいて、次のように動作する。

例えば、ロジックコーン１抽出部１２ｂは、マルチサイクルパス候補の終点のＦＦ２に着目し、終点のＦＦ２のデータ入力端子Ｄを起点に回路を始点のＦＦ１にたどり着くまで遡っていき、図１１のロジックコーン１に含まれる回路を抽出する。ロジックコーン２抽出部１２ｃは、終点のＦＦ２のデータ出力端子Ｑを起点として後段のＦＦ３，ＦＦ３＿ｂ，...，ＦＦ３＿ｚにたどり着くまで回路をたどり、図１１のロジックコーン２に含まれる回路を抽出する。

ロジックコーン３抽出部１２ｄは、ロジックコーン２抽出部１２ｃでたどり着いたＦＦのうちの１つであるＦＦ３のデータ入力端子Ｄを起点に回路を前段のＦＦにたどり着くまで遡っていき、図１１のロジックコーン３に含まれる回路を抽出する。なお、図の見やすさを考慮して図１１には示していないが、ロジックコーン３抽出部１２ｄは、ＦＦ３だけではなくロジックコーン２抽出部１２ｃでたどり着いたＦＦ３＿ｂやＦＦ３＿ｚなどの全てのＦＦに対して同様の抽出を行う。したがって、実際には複数のロジックコーン３が抽出される。

そして、図１０のネットリスト出力部１２ｅは、ロジックコーン１抽出部１２ｂ、ロジックコーン２抽出部１２ｃおよびロジックコーン３抽出部１２ｄが抽出した回路群をネットリスト５０として出力する。このように、周辺ロジックコーン回路抽出部１２は、ロジックコーン１とロジックコーン２と複数のロジックコーン３とに含まれる回路を抽出し、これをマルチサイクルパス候補に関連する回路とみなしてネットリスト５０を生成する。ネットリスト５０は、ロジックコーン１とロジックコーン２と複数のロジックコーン３とに含まれる回路の接続情報の一例であり、ネットリスト５０が格納されるハードディスク装置等の記憶装置は、ロジックコーン記憶部の一例である。

図１２は、図１の周辺ロジックコーンプロパティ抽出部１３の一例を示すブロック図である。周辺ロジックコーンプロパティ抽出部１３は、論理シミュレーション（ＳＩＭ）結果入力部１３ａとマルチサイクルパス遷移タイミング特定部１３ｂとを有する。また、周辺ロジックコーンプロパティ抽出部１３は、ロジックコーン１入力端子プロパティ抽出部１３ｃとロジックコーン３入力端子プロパティ抽出部１３ｄとプロパティ情報出力部１３ｅとを有する。

プロパティは、一般に属性という意味があるが、ここでは設計仕様の意味として使用される。プロパティは、検証対象の論理回路の端子の信号状態の一例であり、例えば、回路上のノードＡが論理１のときノードＢは論理０であるというものである。プロパティ情報５１が格納されるハードディスク装置等の記憶装置は、信号状態記憶部の一例である。

ＳＩＭ結果入力部１３ａは、論理シミュレーション装置３２（図１）のＳＩＭ結果４２を入力する。なお、ＳＩＭ結果４２は、検証対象の回路全体の各フリップフロップの出力の波形が記録されているものであればよい。

マルチサイクルパス遷移タイミング特定部１３ｂは、マルチサイクルパス候補決定部１１が決定したマルチサイクル制約とＳＩＭ結果４２とを用いて、例えば、起点のＦＦ１の出力波形と終点のＦＦ２の出力波形とを検索する。そして、マルチサイクルパス遷移タイミング特定部１３ｂは、起点のＦＦ１／Ｑと終点のＦＦ２／Ｑで論理値が変化したクロックサイクル数（クロックサイクルの番号）を求める。

図１３は、図１１のロジックコーン１のプロパティを抽出する一例を示す説明図である。図１３の上側の波形（Ａ）は、１クロックサイクルでタイミングがＭＥＴする例を示し、図１３の下側の波形（Ｂ）は、２クロックサイクルでタイミングがＭＥＴする例を示す。

動作波形が波形（Ａ）になるか波形（Ｂ）になるかは、実際の論理回路の各素子の伝搬遅延時間や配線遅延により決まる。但し、ＲＴＬシミュレーションは、タイミングパス中のセルや各セルの遅延時間の情報を持っていない。このため、図１の論理シミュレーション装置３２がＲＴＬ記述２１とテストパタン２２とを使用して実行した論理シミュレーションのＳＩＭ結果４２を示す波形は、波形（Ａ）になる。波形（Ａ）がＳＩＭ結果４２に記録されるため、ＦＦ１／Ｑは、クロックサイクル（３）に同期して論理０から論理１に遷移し、ＦＦ２／Ｑは、クロックサイクル（４）に同期して論理０から論理１に遷移することが波形の検索結果から得られる。

図１２に示したマルチサイクルパス遷移タイミング特定部１３ｂは、起点のＦＦ１／Ｑの値が変化する前のクロックサイクル（２）と、ＦＦ１／Ｑの値が変化した後の２つのクロックサイクル（３）、（４）とを注目するクロックサイクルとして特定する。例えば、マルチサイクルパス遷移タイミング特定部１３ｂは、特定したクロックサイクルを、ロジックコーン１、３別に、ロジックコーン１入力端子プロパティ抽出部１３ｃとロジックコーン３入力端子プロパティ抽出部１３ｄとに通知する。

ロジックコーン１入力端子プロパティ抽出部１３ｃは、ネットリスト５０を使用して、ロジックコーン１に含まれる回路の端子の各クロックサイクル（２），（３），（４）での値を抽出する（図１３の白丸）。例えば、ロジックコーン１に含まれる回路の端子は、ＦＦ１／Ｑ，ＦＦ１＿ｂ／Ｑ，ＦＦ１＿ｚ／Ｑなどである。図１３の波形（Ａ）、（Ｂ）の違いは、ＦＦ２／Ｄが論理０から論理１に遷移するタイミング（クロックサイクル（３）またはクロックサイクル（４））であり、各クロックサイクル（２），（３），（４）で抽出されるプロパティは、波形（Ａ）、（Ｂ）で同じである。

ＦＦ２／Ｄへの伝播時間の違いは、ＦＦ２／Ｑの波形にも影響する。すなわち、波形（Ａ）では、クロックサイクル（４）と（５）の２クロックサイクルの間、ＦＦ２／Ｑの値が論理１になる（図１３（ａ））。波形（Ｂ）では、クロックサイクル（５）の１クロックサイクルだけ、ＦＦ２／Ｑの値が論理１になる（図１３（ｂ））。このように、マルチサイクル２では、終点のＦＦ２の入力までの信号の伝播遅延時間の違いよって、波形（Ａ）、（Ｂ）のいずれかになる。波形（Ａ）、（Ｂ）のどちらであっても論理回路が正常動作する場合、そのタイミングパスはマルチサイクル２であるとすることができる。

図１４は、図１１のロジックコーン３のプロパティを抽出する一例を示す説明図である。図１４の上側の波形（Ａ）は、図１３の波形（Ａ）において１クロックサイクルでタイミングがＭＥＴする場合の後続の動作を示す。図１４の下側の波形（Ｂ）は、図１３の波形（Ｂ）において２クロックサイクルでタイミングがＭＥＴする場合の後続の動作を示す。

図１２のロジックコーン３入力端子プロパティ抽出部１３ｄは、ネットリスト５０を使用して、ロジックコーン３（図１１）の各端子、つまりＦＦ２＿ｂ／Ｑなどの論理値を抽出する（図１４の白丸）。ロジックコーン３が、図１１に示したものだけでないことは前述の通りである。したがって、ロジックコーン３入力端子プロパティ抽出部１３ｄは、図１１に示されていない全てのロジックコーン３に含まれる回路の端子の値を抽出することになる。

また、注目するクロックサイクルは、ロジックコーン１入力端子プロパティ抽出部１３ｃの場合に比べて１サイクル進んだクロックサイクル（３），（４），（５）になる。これはロジックコーン３がロジックコーン１より１クロックサイクル後段の回路であるからである。

ロジックコーン１入力端子プロパティ抽出部１３ｃおよびロジックコーン３入力端子プロパティ抽出部１３ｄの動作により、周辺ロジックコーン回路抽出部１２で得られた回路の全ての端子の所定のクロックサイクルのプロパティを抽出できたことになる。そして、図１２のプロパティ情報出力部１３ｅは、抽出された複数のプロパティを含むプロパティ情報５１を出力する。プロパティ情報５１は、どの端子がどのクロックサイクルでどういう論理値になっているかというプロパティの情報が含まれていれば、フォーマットは限定されない。例えば、マルチサイクルパス可否判断部１５で使用する等価性検証装置１５ａ（図１６）がサポートしている言語（例えば、System Verilog Assertionなど）を使用して、プロパティ情報５１が作成されてもよい。

このように、周辺ロジックコーンプロパティ抽出部１３は、ロジックコーン１とロジックコーン３の全ての端子の所定のクロックサイクルでの論理値をプロパティとしてＳＩＭ結果４２から抽出することができる。

図１５は、マルチサイクルパスで回路が正常に動作するかを判断する一例を示す説明図である。図１５に示す波形は、図１４に示す波形と同じである。

マルチサイクルパスで回路が正常に動作するかを判断する場合、先ず、図１１に示したロジックコーン２の１つの出力端子であるＦＦ３／Ｑの波形に注目する。そして、ロジックコーン３入力端子プロパティ抽出部１３ｄで抽出したクロックサイクル（３），（４），（５）の影響を受けるクロックサイクル（４），（５），（６）の波形（Ａ）と波形（Ｂ）とを比較する。図１５では、マルチサイクルパスの終点のＦＦ２／Ｑの波形（Ａ）と波形（Ｂ）とが異なっているにも関わらず、後段のＦＦ３／Ｑでは、波形（Ａ）と波形（Ｂ）において黒丸で示す論理は全て同じである。すなわち、検証対象の論理回路は、１クロックサイクルでＭＥＴしても、２クロックサイクルでＭＥＴしても正常に動作する。

換言すれば、マルチサイクルパスで回路が正常に動作する場合、マルチサイクル２（１サイクルでＭＥＴする場合）でもマルチサイクル２（２サイクルでＭＥＴする場合）でも、回路の後段ではその違いを吸収して同じ波形になる。したがって、回路の後段の波形（論理値）が同じであることを証明することで、マルチサイクルパスで回路が正常に動作すると判断することができ、真のマルチサイクルパスを抽出することができる。

ここで、タイミング制約抽出装置１０は、マルチサイクルパスで回路が正常に動作することの証明を、論理シミュレーションではなく等価性検証技術を用いて行う。例えば、図１６で説明する等価性検証装置１５ａは、ネットリスト５０から再現される波形（Ａ）で動作する回路と、ネットリスト５２から再現される波形（Ｂ）で動作する回路との等価性検証を行う。ここで、ネットリスト５０は、上述したように、周辺ロジックコーン回路抽出部１２により作成され、ネットリスト５２は、図１６で説明するマルチサイクル検証用回路作成部１４により作成される。

図１６は、図１のマルチサイクル検証用回路作成部１４およびマルチサイクルパス可否判断部１５の一例を示すブロック図である。マルチサイクル検証用回路作成部１４は、フリップフロップ追加部１４ａとネットリスト出力部１４ｂとを有する。マルチサイクルパス可否判断部１５は、等価性検証装置１５ａとマルチサイクル可否判断部１５ｂとを有する。

フリップフロップ追加部１４ａは、マルチサイクルパス候補のパスを、シングルサイクルパスからマルチサイクルパスにするために、所定数のフリップフロップを追加する。フリップフロップ追加部１４ａが追加するフリップフロップの数は、マルチサイクルパス候補決定部１１が決定したマルチサイクル制約（マルチサイクル数）から自動的に決定する。

例えば、マルチサイクル２であれば１個のフリップフロップが追加され、マルチサイクル３であれば２個のフリップフロップが追加される。すなわち、マルチサイクルｎ（ｎは２以上の整数）では、ｎ－１個のフリップフロップが追加される。ネットリスト出力部１４ｂは、フリップフロップ追加部１４ａにより所定数のフリップフロップが追加されたネットリスト５２を出力する。フリップフロップ追加部１４ａにより所定数のフリップフロップが追加されたネットリスト５２は、マルチサイクルパスの検証用回路の接続情報の一例である。ネットリスト５２が格納されるハードディスク装置等の記憶装置は、検証用回路記憶部の一例である。

図１７は、図１６のフリップフロップ追加部１４ａによりフリップフロップを追加する一例を示す説明図である。図１７に示す回路において、フリップフロップＦＦ１＿ａｄｄを追加する前の元の回路は、図２に示したマルチサイクル２のマルチサイクルパス候補を含む回路である。

図１７に示すように、フリップフロップ追加部１４ａは、マルチサイクルパス候補の起点となるＦＦ１の出力にＦＦ１＿ａｄｄを１個追加する。１個のＦＦ１＿ａｄｄを追加することによって、ＦＦ１からＦＦ２へ信号を伝播するために２クロックサイクルが必要になる。すなわち、ＦＦ１＿ａｄｄの追加により、図１３および図１４に示した波形（Ｂ）を擬似的に再現できる回路を作成したことになる。このように、マルチサイクル検証用回路作成部１４は、起点となるＦＦの直後に、想定しているマルチサイクル数より１つ少ない数のＦＦを追加した回路を、マルチサイクル時のタイミングを擬似的に再現する回路として作成することができる。

図１６に戻って、マルチサイクルパス可否判断部１５の等価性検証装置１５ａは、フリップフロップが追加された回路のネットリスト５２と、シングルパスに対応する回路のネットリスト５０とを使用して２つの回路の等価性検証を実行する。この際、２つの回路の入力端子に与える制約として、周辺ロジックコーンプロパティ抽出部１３で作成したプロパティ情報５１が使用される。

例えば、等価性検証装置１５ａは、市販されているシーケンシャル等価性検証ツールでもよい。なお、等価性検証ツールには、フリップフロップで分割された組み合わせ回路を対象とするものと、組合せ回路だけでなく順序回路も検証可能なシーケンシャル等価性検証と呼ばれるものとの２種類がある。ここで、組み合わせ回路は、ＯＲゲートやＡＮＤゲートなどのクロックが供給されない論理セルで構成された回路であり、順序回路は、フリップフロップなどのクロックが供給される論理セルで構成された回路である。

図１８は、図１６の等価性検証装置１５ａによる等価性検証の一例を示す説明図である。等価性検証装置１５ａが検証する２つの回路は、フリップフロップの段数が相違するため、フリップフロップも含めて検証が可能なシーケンシャル等価性検証を実行する必要がある。

等価性検証装置１５ａは、ネットリスト５０，５２で示される２つの検証回路の入力端子にプロパティ情報５１を使用して同じ制約を与え、出力端子から出力される信号の論理値である出力値を比較する。そして、等価性検証装置１５ａは、出力値の論理が常に同じ場合に、２つの回路が等価であることを示すレポートを出力し、出力値の論理に違いがある場合に、不等価であることを示すレポートを出力する。すなわち、等価性検証装置１５ａは、ロジックコーン１とロジックコーン３とに含まれる回路をマルチサイクルパスの候補に関連する回路とみなして等価性検証で使用する。

ここで、マルチサイクル制約決定部１１ｄで決定したマルチサイクル制約が示すマルチサイクル数に対応する数のフリップフロップを追加した回路を作成することで、マルチサイクルパスの可否判断を等価性検証技術で行うことができる。等価性検証は、テストパタンを使用せずに静的手法により検証を実行できるため、テストパタンを用いて動的に検証を実行する論理シミュレーションに比べて、検証時間を短縮することができる。

また、等価性検証装置１５ａが検証に使用するネットリスト５０，５２は、図１１に示したロジックコーンに含まれる回路の接続、すなわち、マルチサイクルに関連する回路の接続を示す。マルチサイクルパスに関連する回路を抜き出して等価性検証を実行することで、マルチサイクルパスに関係の無い回路を含めて等価性検証を実行する場合に比べて検証時間を短縮することができる。

図１６に示したマルチサイクル可否判断部１５ｂは、等価性検証装置１５ａから出力されるレポートで示される比較結果が等価を示す場合には、当該検証対象のマルチサイクルパス候補を真のマルチサイクルと判断する。また、マルチサイクル可否判断部１５ｂは、等価性検証装置１５ａから出力されるレポートで示される比較結果が不等価を示す場合には、当該検証対象のマルチサイクルパス候補をシングルパスと判断する。そして、マルチサイクル可否判断部１５ｂは、マルチサイクルパス候補のうち、真のマルチサイクルパスと判断したタイミングパスを示す情報を図１に示したタイミング制約出力部１６に出力する。

タイミング制約出力部１６は、マルチサイクル可否判断部１５ｂがマルチサイクルパスと判断したタイミングパスについてのみ、マルチサイクル制約決定部１１ｄで決定したマルチサイクル制約をマルチサイクルタイミング制約５３として出力する。そして、タイミング制約抽出装置１０により、マルチタイミングパスを自動的に抽出する動作が完了する。マルチサイクルタイミング制約５３は、真のマルチサイクルパスのタイミング制約を示すタイミング制約情報の一例である。

図１９は、図１の情報処理装置１００のハードウェア構成の一例を示すブロック図である。情報処理装置１００は、ＣＰＵ１０１とＲＯＭ（Read Only Memory）１０２とＲＡＭ（Random Access Memory）１０３と外部記憶装置１０４とを有する。また、情報処理装置１００は、入力インタフェース部１０５と出力インタフェース部１０６と入出力インタフェース部１０７と通信インタフェース部１０８とを有する。例えば、ＣＰＵ１０１とＲＯＭ１０２とＲＡＭ１０３と外部記憶装置１０４と入力インタフェース部１０５と出力インタフェース部１０６と入出力インタフェース部１０７と通信インタフェース部１０８とは、バスＢＵＳを介して相互に接続される。

ＣＰＵ１０１は、ＯＳおよびアプリケーション等の各種プログラムを実行し、情報処理装置１００の全体の動作を制御する。ＲＯＭ１０２は、各種プログラムをＣＰＵ１０１により実行可能にするための基本プログラムや各種パラメータ等を保持する。ＲＡＭ１０３は、ＣＰＵ１０１により実行される各種プログラムや、プログラムで使用するデータを記憶する。

外部記憶装置１０４は、ＨＤＤ（Hard Disk Drive）またはＳＳＤ（Solid State Drive）等であり、ＲＡＭ１０３に展開する各種プログラムを記憶する。なお、各種プログラムには、タイミング制約抽出プログラムが含まれる。

入力インタフェース部１０５には、情報処理装置１００を操作する操作者等からの入力を受け付けるキーボード、マウスやタブレット等の入力装置１１０が接続される。出力インタフェース部１０６には、ＣＰＵ１０１が実行する各種プログラムにより生成される表示画面等を表示する表示装置やプリンタ等の出力装置１２０が接続される。

入出力インタフェース部１０７には、ＵＳＢ（Universal Serial Bus）メモリ等の記録媒体１３０が接続される。例えば、記録媒体１３０には、タイミング制約抽出プログラム等の各種プログラムが格納されてもよい。この場合、プログラムは、入出力インタフェース部１０７を介して記録媒体１３０からＲＡＭ１０３に転送される。なお、記録媒体１３０は、ＣＤ－ＲＯＭやＤＶＤ（Digital Versatile Disc：登録商標）等でもよく、この場合、入出力インタフェース部１０７は、接続する記録媒体１３０に対応するインタフェースを有する。通信インタフェース部１０８は、情報処理装置１００を、例えばネットワークに接続する。なお、記録媒体１３０は、入出力インタフェースを介してバスに接続されてもよい。

以上、この実施形態では、タイミング制約抽出装置１０は、真のマルチサイクルパスを自動的に抽出することができる。これにより、マルチサイクルパスの判断に要する工数を削減し、判断ミスの発生を防止することができる。

例えば、マルチサイクルパス候補決定部１１は、入力されたタイミングレポートファイル４１から自動的にマルチサイクルパス候補を決定することができ、決定したマルチサイクルパス候補をマルチサイクル制約として出力することができる。したがって、設計者等が人手でマルチサイクルパス候補を生成する場合に比べて、作成工数を削減することができ、作成ミスや記述ミスの発生を防止することができる。

周辺ロジックコーンプロパティ抽出部１３は、ロジックコーン１とロジックコーン３の全ての端子の所定のクロックサイクルでの論理値をプロパティとしてＳＩＭ結果４２から抽出することができる。マルチサイクル検証用回路作成部１４は、起点となるＦＦの直後に、想定しているマルチサイクル数より１つ少ない数のＦＦを追加した回路を、マルチサイクル時のタイミングを擬似的に再現する回路として作成することができる。

マルチサイクル制約決定部１１ｄで決定したマルチサイクル制約が示すマルチサイクル数に対応する数のフリップフロップを追加した回路を作成することで、マルチサイクルパスの可否判断を等価性検証技術で行うことができる。等価性検証は、テストパタンを使用せずに静的手法により検証を実行できるため、テストパタンを用いて動的に検証を実行する論理シミュレーションに比べて、検証時間を短縮することができる。

また、等価性検証装置１５ａが検証に使用するネットリスト５０、５２は、図１１に示したロジックコーンに含まれる回路の接続、すなわち、マルチサイクルに関連する回路の接続を示す。マルチサイクルパスに関連する回路を抜き出して等価性検証を実行することで、マルチサイクルパスに関係の無い回路を含めて等価性検証を実行する場合に比べて検証時間を短縮することができる。

なお、上述した実施形態では、分かりやすさを考慮して、図２に示す比較的簡易な論理回路について、マルチタイミングパスを自動的に抽出する例を説明した。しかしながら、実際には、半導体集積回路に搭載される全ての論理回路について、真のマルチタイミングパスが網羅的に抽出される。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１０タイミング制約抽出装置
１１マルチサイクルパス候補決定部
１１ａタイミングレポートファイル入力部
１１ｂタイミングバイオレーション情報抽出部
１１ｃサイクル数計算部
１１ｄマルチサイクル制約決定部
１２周辺ロジックコーン回路抽出部
１２ａネットリスト入力部
１２ｂロジックコーン１抽出部
１２ｃロジックコーン２抽出部
１２ｄロジックコーン３抽出部
１２ｅネットリスト出力部
１３周辺ロジックコーンプロパティ抽出部
１３ａＳＩＭ結果入力部
１３ｂマルチサイクルパス遷移タイミング特定部
１３ｃロジックコーン１入力端子プロパティ抽出部
１３ｄロジックコーン３入力端子プロパティ抽出部
１３ｅプロパティ情報出力部
１４マルチサイクル検証用回路作成部
１４ａフリップフロップ追加部
１４ｂネットリスト出力部
１５マルチサイクルパス可否判断部
１５ａ等価性検証装置
１５ｂマルチサイクル可否判断部
１６タイミング制約出力部
２０クロック情報
２１ＲＴＬ記述
２２テストパタン
３０論理合成装置
３１タイミング解析装置
３２論理シミュレーション装置
４０ネットリスト
４１タイミングレポートファイル
４２論理シミュレーション結果
５０ネットリスト
５１プロパティ情報
５２ネットリスト
５３マルチサイクルタイミング制約
１００情報処理装置

特許第５０４０７５８号公報

Claims

半導体集積回路に搭載する論理回路のタイミング制約を抽出するタイミング制約抽出装置であって、
検証対象の論理回路において、組合せ回路を介して接続される一対のフリップフロップ間で入出力される信号のタイミングを示すタイミング情報をタイミング情報記憶部から入力し、入力した前記タイミング情報に基づいてマルチサイクルパスの候補を決定するマルチサイクルパス候補決定手段と、
前記検証対象の論理回路の接続情報を接続情報記憶部から入力し、入力した前記接続情報に基づいて前記マルチサイクルパスの候補の終点のフリップフロップに接続されるロジックコーンを抽出し、抽出したロジックコーンに含まれる回路の接続情報をロジックコーン記憶部に格納するコーン抽出手段と、
前記検証対象の論理回路の論理シミュレーション結果をシミュレーション結果記憶部から入力し、入力した前記論理シミュレーション結果を使用して、前記コーン抽出手段が抽出したロジックコーンに含まれる回路の端子の信号状態を抽出し、抽出した信号状態を信号状態記憶部に格納する信号状態抽出手段と、
前記抽出したロジックコーンのうち、前記マルチサイクルパスの候補を含むロジックコーンにフリップフロップを追加してマルチサイクルパスの検証用回路を作成し、作成した前記検証用回路の接続情報を検証用回路記憶部に格納する検証用回路作成手段と、
前記抽出したロジックコーンに含まれる回路の接続情報と前記検証用回路の接続情報と前記抽出した信号状態とを、前記ロジックコーン記憶部と前記検証用回路記憶部と前記信号状態記憶部とからそれぞれ入力し、入力した回路の接続情報に、前記抽出した信号状態を与えて等価性検証を実行し、等価である前記マルチサイクルパスの候補を真のマルチサイクルパスと判断する判断手段と、
前記判断手段が判断した前記真のマルチサイクルパスのタイミング制約を示すタイミング制約情報を出力する出力手段と、
を有することを特徴とするタイミング制約抽出装置。
前記コーン抽出手段は、
前記終点のフリップフロップから始点のフリップフロップに向けて回路を遡ったときの回路を含む第１のロジックコーンを抽出する第１の抽出手段と、
前記終点のフリップフロップの後段側に位置する次のフリップフロップまでの回路を含む第２のロジックコーンを抽出する第２の抽出手段と、
前記後段側に位置する前記次のフリップフロップから１つ前段側に位置するフリップフロップまで遡ったときの回路を含み、前記終点のフリップフロップに接続された第３のロジックコーンを抽出する第３の抽出手段と、を有し、
前記信号状態抽出手段は、前記第１のロジックコーンと前記第３のロジックコーンとに含まれる回路の端子の信号状態を抽出し、
前記判断手段は、前記第１のロジックコーンと前記第３のロジックコーンとを前記マルチサイクルパスの候補に関連する回路とみなして前記等価性検証で使用することを特徴とする請求項１に記載のタイミング制約抽出装置。
前記検証用回路作成手段は、前記マルチサイクルパスの候補の始点のフリップフロップの出力に、前記マルチサイクルパス候補決定手段が決定した前記マルチサイクルパスの候補のマルチサイクル数より１つ少ない数のフリップフロップを追加することで、前記検証用回路を作成することを特徴とする請求項１または請求項２に記載のタイミング制約抽出装置。
半導体集積回路に搭載する論理回路のタイミング制約を抽出するタイミング制約抽出装置が実行するタイミング制約抽出方法であって、
検証対象の論理回路において、組合せ回路を介して接続される一対のフリップフロップ間で入出力される信号のタイミングを示すタイミング情報をタイミング情報記憶部から入力し、入力した前記タイミング情報に基づいてマルチサイクルパスの候補を決定し、
前記検証対象の論理回路の接続情報を接続情報記憶部から入力し、入力した前記接続情報に基づいて前記マルチサイクルパスの候補の終点のフリップフロップに接続されるロジックコーンを抽出し、抽出したロジックコーンに含まれる回路の接続情報をロジックコーン記憶部に格納し、
前記検証対象の論理回路の論理シミュレーション結果をシミュレーション結果記憶部から入力し、入力した前記論理シミュレーション結果を使用して、前記抽出したロジックコーンに含まれる回路の端子の信号状態を抽出し、抽出した信号状態を信号状態記憶部に格納し、
前記抽出したロジックコーンのうち、前記マルチサイクルパスの候補を含むロジックコーンにフリップフロップを追加してマルチサイクルパスの検証用回路を作成し、作成した前記検証用回路の接続情報を検証用回路記憶部に格納し、
前記抽出したロジックコーンに含まれる回路の接続情報と前記検証用回路の接続情報と前記抽出した信号状態とを、前記ロジックコーン記憶部と前記検証用回路記憶部と前記信号状態記憶部とからそれぞれ入力し、入力した回路の接続情報に、前記抽出した信号状態を与えて等価性検証を実行し、等価である前記マルチサイクルパスの候補を真のマルチサイクルパスと判断し、
判断した前記真のマルチサイクルパスのタイミング制約を示すタイミング制約情報を出力することを特徴とするタイミング制約抽出方法。
半導体集積回路に搭載する論理回路のタイミング制約を抽出するタイミング制約抽出装置が実行するタイミング制約抽出プログラムであって、
検証対象の論理回路において、組合せ回路を介して接続される一対のフリップフロップ間で入出力される信号のタイミングを示すタイミング情報をタイミング情報記憶部から入力し、入力した前記タイミング情報に基づいてマルチサイクルパスの候補を決定し、
前記検証対象の論理回路の接続情報を接続情報記憶部から入力し、入力した前記接続情報に基づいて前記マルチサイクルパスの候補の終点のフリップフロップに接続されるロジックコーンを抽出し、抽出したロジックコーンに含まれる回路の接続情報をロジックコーン記憶部に格納し、
前記検証対象の論理回路の論理シミュレーション結果をシミュレーション結果記憶部から入力し、入力した前記論理シミュレーション結果を使用して、前記抽出したロジックコーンに含まれる回路の端子の信号状態を抽出し、抽出した信号状態を信号状態記憶部に格納し、
前記抽出したロジックコーンのうち、前記マルチサイクルパスの候補を含むロジックコーンにフリップフロップを追加してマルチサイクルパスの検証用回路を作成し、作成した前記検証用回路の接続情報を検証用回路記憶部に格納し、
前記抽出したロジックコーンに含まれる回路の接続情報と前記検証用回路の接続情報と前記抽出した信号状態とを、前記ロジックコーン記憶部と前記検証用回路記憶部と前記信号状態記憶部とからそれぞれ入力し、入力した回路の接続情報に、前記抽出した信号状態を与えて等価性検証を実行し、等価である前記マルチサイクルパスの候補を真のマルチサイクルパスと判断し、
判断した前記真のマルチサイクルパスのタイミング制約を示すタイミング制約情報を出力することを特徴とするタイミング制約抽出プログラム。