JP2013196132A - 半導体集積回路の設計支援装置および半導体集積回路のフォルスパス抽出方法 - Google Patents
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Abstract
【課題】値が変化しないレジスタがスタートポイントとなるタイミング例外パスを自動抽出することができ、SDCファイルの作成にかかる時間と手間を軽減することができる半導体集積回路の設計支援装置および半導体集積回路のフォルスパス抽出方法を提供する。
【解決手段】トグル判定部15が、RTLソース21とテストパタン22に基づいて、レジスタの値の変化の有無を判定し、カバレッジ解析部14が、RTLソース21とテストパタン22に基づいて、ブロックカバレッジを算出して、フォルスパス決定部18が、トグル判定部15で値の変化が無いレジスタを選別し、ロジックコーン抽出部16で前記選別されたレジスタの前段に位置する(設けられている)レジスタであって、かつ、カバレッジ判定部17でカバレッジ解析部14がブロックカバレッジ100%と算出したレジスタを始点とする経路をフォルスパスと判定し、SDCファイルとして出力する。
【選択図】図2
【解決手段】トグル判定部15が、RTLソース21とテストパタン22に基づいて、レジスタの値の変化の有無を判定し、カバレッジ解析部14が、RTLソース21とテストパタン22に基づいて、ブロックカバレッジを算出して、フォルスパス決定部18が、トグル判定部15で値の変化が無いレジスタを選別し、ロジックコーン抽出部16で前記選別されたレジスタの前段に位置する(設けられている)レジスタであって、かつ、カバレッジ判定部17でカバレッジ解析部14がブロックカバレッジ100%と算出したレジスタを始点とする経路をフォルスパスと判定し、SDCファイルとして出力する。
【選択図】図2
Description
本発明は、半導体集積回路のタイミング解析時の例外経路とするフォルスパスを抽出する半導体集積回路の設計支援装置および半導体集積回路のフォルスパス抽出方法に関する。
LSI(大規模集積回路)等の半導体集積回路の設計において、回路のタイミングが制約を満たしているか否かを検証する手段としては、STA(Static Timing Analysis:静的タイミング解析)ツールを用いるのが一般的である。STAツールは入力情報として回路のネットリストやライブラリやタイミング例外パス(タイミング解析の例外とする経路)の情報などを必要とし、出力情報としてパスのタイミングレポートを出力する(例えば、特許文献1を参照)。
ここで必要になるタイミング例外パスの情報は、例えばSDC(Synopsys Design Constraints)と呼ばれる言語形式で記述され、タイミング例外パスの情報を記載したファイルはSDCファイルと呼ばれる。
従来、SDCファイルはユーザーがタイミング仕様を元に人手で記述して作成していた。また最近ではハードウェア記述言語で記述された回路記述ファイルであるRTL(Register Transfer Level)ソースファイルを入力することにより、実際のLSI上では活性化されないフォルスパスや2クロック以上で動作するマルチサイクルパスを自動的に発見するCAD(Computer Aided Design)ツールが提案されており、この種のCADツールを利用することも多くなっている。
SDCファイルの作成において、従来の人手による場合は、人手ゆえにミスが発生する可能性がある。また、タイミング仕様を確認しながらタイミング例外パスを記述していく作業を、SDCファイルに記載が必要なパスの数だけ繰り返す必要があるため、非常に時間と手間がかかるといった問題があった。
一方、CADツールを利用する場合は、回路構成に起因し論理的に活性化されないタイミング例外パスを自動的に発見することは可能ではあるが、例えばコンフィギュレーションレジスタのように、一度値を設定したらその後は値が変化しないレジスタがスタートポイントとなるパスは、タイミングをケアする必要が無いためフォルスパスと考えることができるが、このようなパスは発見できないという問題があった。
本発明はかかる問題を解決することを目的としている。
すなわち、本発明は、値が変化しないレジスタがスタートポイントとなるタイミング例外パスを自動抽出することができ、SDCファイルの作成にかかる時間と手間を軽減することができる半導体集積回路の設計支援装置および半導体集積回路のフォルスパス抽出方法を提供することを目的としている。
上記に記載された課題を解決するために請求項1に記載された発明は、ハードウェア記述言語により記述された回路記述ファイルを読み込む回路記述ファイル読み込み手段と、前記回路記述ファイルに記述されている回路のテストを行うためのテストパタンファイルを読み込むテストパタンファイル読み込み手段と、前記回路記述ファイル読み込み手段が読み込んだ前記回路記述ファイルと前記テストパタンファイル読み込み手段が読み込んだ前記テストパタンファイルから、前記回路のタイミング解析時に例外経路とするフォルスパスを抽出するフォルスパス抽出手段と、を備えた半導体集積回路の設計支援装置であって、前記フォルスパス抽出手段が、前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイル中のレジスタの値の変化の有無を判定するレジスタトグル判定手段と、前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイルの活性化率を示すブロックカバレッジを算出するブロックカバレッジ算出手段と、前記レジスタトグル判定手段で値の変化が無いと判定された前記レジスタの前段に設けられ、かつ、前記ブロックカバレッジ算出手段で前記ブロックカバレッジが100%と算出された前記レジスタを始点とする経路を前記フォルスパスと判定するフォルスパス判定手段と、を備えていることを特徴とする半導体集積回路の設計支援装置である。
請求項1に記載の発明によれば、レジスタトグル判定手段が、回路記述ファイルとテストパタンファイルに基づいて、回路記述ファイル中のレジスタの値の変化の有無を判定し、ブロックカバレッジ算出手段が、回路記述ファイルとテストパタンファイルに基づいて、回路記述ファイルの活性化率を示すブロックカバレッジを算出して、フォルスパス判定手段が、レジスタトグル判定手段で値の変化が無いと判定されたレジスタの前段に設けられ、かつ、ブロックカバレッジ算出手段でブロックカバレッジが100%と算出されたレジスタを始点とする経路をフォルスパスと判定するので、値の変化の無いレジスタを抽出し、そのレジスタからのパスをフォルスパスとするSDCファイルを人手を介することなく自動的に作成できるようになる。したがって、SDCファイルの作成に人手によるミスが介在することを防止すると共に、SDCファイルの作成にかかる時間と手間を軽減することが可能となり、結果的に半導体集積回路の開発TATを短縮することになる。
以下、本発明の一実施形態を、図1乃至図7を参照して説明する。図1は、本発明の一実施形態にかかる半導体集積回路の設計支援装置の構成図である。図2は、図1に示された半導体集積回路の設計支援装置の機能的な構成を示した構成図である。図3は、トグルカバレッジの説明図である。図4は、ブロックカバレッジの説明図である。図5は、ロジックコーンの説明図である。図6は、SDCファイルの例を示した説明図である。図7は、図1に示された半導体集積回路の設計支援装置の動作を示したフローチャートである。
図1に、本発明の一実施形態にかかる半導体集積回路の設計支援装置10を示す。図1に示された半導体集積回路の設計支援装置10はコンピュータで構成されている。即ち、入力装置1、表示装置2、CPU(Central Processing Unit;中央処理ユニット)3、メモリ4、記憶装置5を備え、これらがシステムバス6で接続されている。
入力装置1は、キーボード、マウスまたはタッチパネル等により構成され、ハードウェア記述言語により記述された回路記述ファイルの入力・編集などを対話的に行うことに使用される。
表示装置2は、液晶ディスプレイ装置等により構成され、回路記述ファイルの内容表示や入力装置1に入力された情報、実行経過や実行結果などを表示するためのデータ等を表示する。
CPU3は、例えば記憶装置5などに記憶されている種々のプログラムを読み込んで実行する。
メモリ4は、プログラムやプログラムによって読み込まれたファイルやデータ等或いはプログラムの実行によって一時的に作成されるデータ等を保持する。
記憶装置5は、回路記述ファイル、データおよび、以下に説明するフォルスパスを抽出するプログラムや、このプログラム実行時の一時的な情報や処理結果をファイルへ出力を指示した場合の処理結果等を保持する。
図2に半導体集積回路の設計支援装置10の機能的構成を示す。半導体集積回路の設計支援装置10は、RTLソース読み込み部11と、テストパタン読み込み部12と、シミュレーション実行/カバレッジ計測部13と、カバレッジ解析部14と、トグル判定部15と、ロジックコーン抽出部16と、カバレッジ判定部17と、フォルスパス決定部18と、フォルスパス出力部19と、を備えている。
回路記述ファイル読み込み手段としてのRTLソース読み込み部11は、RTLソース21を読み込んでシミュレーション実行/カバレッジ計測部13およびロジックコーン抽出部16に出力する。RTLソース21は、上述したように予め記憶装置5に格納されており、VerilogHDLやVHDLなどのハードウェア記述言語による回路記述ファイルである。
テストパタンファイル読み込み手段としてのテストパタン読み込み部12は、テストパタン22を読み込んでシミュレーション実行/カバレッジ計測部13およびロジックコーン抽出部16に出力する。テストパタン22は、上述したように予め記憶装置5に格納されており、RTLソース21をテストするためのテストパタンが記述されたテストパタンファイルである。
なお、RTLソース21とテストパタン22は、1ファイルに限らず、複数ファイルであってもよい。つまり、複数の回路ブロックを読み込んで複数のテストパタンにより以降の処理を行ってもよい。
シミュレーション実行/カバレッジ計測部13は、読み込まれたRTLソース21とテストパタン22を用いてシミュレーションを実行すると同時に、RTLソース21のコードカバレッジを計測する。コードカバレッジとは、読み込まれたRTLソース21においてテストパタン22により活性化されたコードの割合を示すものである。
カバレッジ解析部14は、シミュレーション実行/カバレッジ計測部13におけるコードカバレッジの計測結果に基づいて、RTLソース21に含まれる各レジスタのトグルカバレッジやブロックカバレッジを解析する。
トグルカバレッジについて、図3を参照して説明する。図3(a)は、レジスタ(フリップフロップ)の例である。図3(b)は、図3(a)に示したレジスタの値の変化がある場合の波形図の例である。図3(c)は、図3(a)に示したレジスタの値の変化がない場合の波形図の例である。なお、図3では、理解を容易にする為にゲートレベルのネットリストのイメージで説明を行うが、実際にはRTLレベルにおいて同様の評価が行われる。
図3(a)に示したように、各レジスタはデータ入力(D)、クロック入力(CK)、リセット入力(RB)のような入力端子とデータ出力(Q)のような出力端子とを備えている。このとき、読み込んだテストパタンのシミュレーション波形が、図3(b)のようにデータ出力の波形が0→1→0の遷移があった場合と、逆に1→0→1の遷移があった場合に、そのレジスタは値の変化があったこととなる。一方、図2(c)のように0→1の遷移後はふたたび1から変化しない場合や、逆に1→0の遷移後はふたたび0から変化しない場合や、その他、0→Z(シミュレーション上ハイインピーダンス状態を示す値)、Z→0、1→Z、Z→1、0→X(シミュレーション上不定状態を示す値)、X→0、1→X、X→1の遷移後は再び値が変化しない場合に、そのレジスタは値の変化が無かったこととなる。
トグルカバレッジは、上述した値の変化のあったレジスタの割合を示すものであり、割合とともにどのレジスタが値の変化があったのかを示す情報も出力される。
ブロックカバレッジについて、図4を参照して説明する。図4(a)は、ブロックカバレッジを計測する対象のRTLソース例である。図4(b)は、図4(a)のRTLソースのシミュレーション波形の例である。図4(a)の例ではblock1〜block3の3つのブロックが存在する。
図4(b)のシミュレーション波形によると、時刻(1)にてblock1が、時刻(2)にてblock2が、時刻(3)にてblock3が、それぞれ実行されている。ブロックカバレッジは、RTL記述における各ブロックの実行割合(活性化率)を示すものであり、図4(a)に示したでは、RTLソースにおける全てのブロックが実行されているのでブロックカバレッジが100%となる。即ち、カバレッジ解析部17が、回路記述ファイルとテストパタンファイルに基づいて、回路記述ファイルの活性化率を示すブロックカバレッジを算出するブロックカバレッジ算出手段として機能している。
トグル判定部15は、カバレッジ解析部14で得られた各レジスタのトグルカバレッジを元に、値の変化の無かったレジスタを選別する。即ち、回路記述ファイルとテストパタンファイルに基づいて、回路記述ファイル中のレジスタの値の変化の有無を判定するレジスタトグル判定手段として機能している。
ロジックコーン抽出部16は、トグル判定部16で選別した値の変化の無かったレジスタの前段のロジックコーンを抽出する。ロジックコーンについて図5を用いて説明する。図5(a)は、レジスタfuncA/regAの前段部分の論理回路例である。図5(b)は、図5(a)に示した回路のRTL記述である。即ち、レジスタトグル判定手段で値の変化が無いと判定されたレジスタのロジックコーンを抽出することで、前段に設けられるレジスタを検出するフォルスパス判定手段として機能している。
このレジスタfuncA/regAの前段のロジックコーンとは、当該レジスタの全入力端子(D、CK、RBが該当)のネット接続を遡っていき、他のレジスタや外部入力端子に辿りつくまでトレースし、その間の回路部分のことである。つまり図3(a)に示した外部入力端子(IN、SEL、CLK、RB)と対象とするレジスタfuncA/regAで囲まれた三角形の回路の部分LCが相当する。ここでは理解を容易にする為にゲートレベルのネットリストのイメージで説明したが、実際にはRTLソースでの抽出になるので、図5(b)の記述が抽出されたロジックコーンに相当する部分となる。なお、このようなロジックコーン抽出の技術についてはフォーマルベリフィケーションツールなどで広く用いられており周知技術である。
カバレッジ判定部17は、カバレッジ解析部14で得られたブロックカバレッジを元に、ブロックカバレッジが100%であるレジスタを選別する。つまり、テストパタン22で活性化が行われているレジスタを選別している。
フォルスパス決定部18は、回路中の全てのレジスタから、ロジックコーン抽出部16でロジックコーン抽出の始点となったレジスタの前段に位置するレジスタであって、かつ、カバレッジ判定部14でブロックカバレッジが100%であるレジスタとしてみなされたものだけを選別し、該当レジスタを始点するパスをフォルスパスとして決定する。これは、テストパタン22で全てのブロックが活性化されているにもかかわらず、値が変化しないレジスタが選別されることを意味する。即ち、カバレッジ判定部17とフォルスパス決定部18は、レジスタトグル判定手段で値の変化が無いと判定されたレジスタの前段に設けられ、かつ、ブロックカバレッジ算出手段でブロックカバレッジが100%と算出されたレジスタを始点とする経路をフォルスパスと判定するフォルスパス決定手段として機能している。
フォルスパス出力部19は、フォルスパス決定部18で決定されたフォルスパスをフォルスパス情報23として出力する。このフォルスパス情報23のフォーマットは、例えば、上述したSDCファイルを出力すればよい。図6にSDCファイルの例を示す。即ち、フォルスパス抽出手段が抽出したフォルスパスを予め指定された所定のフォーマットで出力する出力手段として機能している。
上述した半導体集積回路の設計支援装置10の動作を図7のフローチャートにまとめる。まず、RTLソース読み込み部11が読み込み(ステップS1)、テストパタン読み込み部12がテストパタンを読み込む(ステップS2)。ステップS1とS2は順序が逆でも良い。即ち、ステップS1とS2が、回路記述ファイル読み込みステップと、テストパタンファイル読み込みステップとして機能している。
次に、シミュレーション実行/カバレッジ計測部13で、ステップS1とS2で読み込んだRTLソースをテストパタンでシミュレーションしてコードカバレッジを計測し、カバレッジ解析部14で各レジスタのトグルカバレッジやブロックカバレッジを解析する(ステップS3)。即ち、ブロックカバレッジ算出ステップとして機能している。
次に、トグル判定部15で、値の変化の無かったレジスタを選別し、(ステップS4)。即ち、レジスタトグル判定ステップとして機能している。
次に、ステップS4で選別されたレジスタのロジックコーンを抽出し(ステップS5)、カバレッジ判定部17で、ブロックカバレッジが100%であるレジスタを選別し(ステップS6)。フォルスパス決定部18で、ロジックコーン抽出部16でロジックコーン抽出の始点となったレジスタの前段に位置する(設けられている)レジスタであって、かつ、カバレッジ判定部14でブロックカバレッジが100%であるレジスタとしてみなされたものだけを選別し、該当レジスタからのパスをフォルスパスとして決定する(ステップS7)、即ち、ステップS5〜S7がフォルスパス判定ステップとして機能している。
そして、フォルスパス出力部19で、決定されたフォルスパスをSDCファイル(フォルスパス情報23)として出力する(ステップS7)。
本実施形態によれば、トグル判定部15が、RTLソース21とテストパタン22に基づいて、レジスタの値の変化の有無を判定し、カバレッジ解析部14が、RTLソース21とテストパタン22に基づいてブロックカバレッジを算出して、トグル判定部15で値の変化が無いレジスタを選別し、ロジックコーン抽出部16でトグル判定部15で値の変化が無いレジスタを始点とするロジックコーンを抽出し、カバレッジ判定部17でカバレッジ解析部14がブロックカバレッジ100%と算出したレジスタを選別し、フォルスパス決定部18が、ロジックコーン抽出部16でロジックコーン抽出の始点となったレジスタの前段に位置するレジスタであって、かつ、カバレッジ判定部17でカバレッジ解析部14がブロックカバレッジ100%と算出したレジスタを始点とする経路をフォルスパスと判定し、フォルスパス出力部19でSDCファイルとして出力するので、値の変化の無いレジスタを抽出し、そのレジスタからのパスをフォルスパスとするSDCファイルを人手を介することなく自動的に作成できるようになる。したがって、SDCファイルの作成に人手によるミスが介在することを防止すると共に、SDCファイルの作成にかかる時間と手間を軽減することが可能となり、結果的に半導体集積回路の開発TAT(Turn Around Time)を短縮することになる。
なお、上述した半導体集積回路の設計支援装置10では、カバレッジ判定部17がロジックコーン抽出部16の結果も入力されるように構成されているが、カバレッジ判定部17ではロジックコーン抽出部16の結果を直接利用しないので、ロジックコーン抽出部16の出力がフォルスパス決定部18に直接入力されるようにしてもよい。
また、半導体集積回路の設計支援装置10をコンピュータで読み込み動作可能なプログラムとして構成してもよい。この場合図2に示した、RTLソース読み込み部11と、テストパタン読み込み部12と、シミュレーション実行/カバレッジ計測部13と、カバレッジ解析部14と、トグル判定部15と、ロジックコーン抽出部16と、カバレッジ判定部17と、フォルスパス決定部18と、フォルスパス出力部19と、をコンピュータが機能するプログラムとして構成される。
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
10 半導体集積回路の設計支援装置
11 RTLソース読み込み部(回路記述ファイル読み込み手段)
12 テストパタン読み込み部(テストパタンファイル読み込み手段)
13 シミュレーション実行/カバレッジ計測部
14 カバレッジ解析部(ブロックカバレッジ算出手段、フォルスパス抽出手段)
15 トグル判定部(レジスタトグル判定手段、フォルスパス抽出手段)
16 ロジックコーン抽出部(フォルスパス判定手段、フォルスパス抽出手段)
17 カバレッジ判定部(フォルスパス判定手段、フォルスパス抽出手段)
18 フォルスパス決定部(フォルスパス判定手段、フォルスパス抽出手段)
19 フォルスパス出力部(出力手段)
21 RTLソース(回路記述ファイル)
22 テストパタン(テストパタンファイル)
23 フォルスパス情報
11 RTLソース読み込み部(回路記述ファイル読み込み手段)
12 テストパタン読み込み部(テストパタンファイル読み込み手段)
13 シミュレーション実行/カバレッジ計測部
14 カバレッジ解析部(ブロックカバレッジ算出手段、フォルスパス抽出手段)
15 トグル判定部(レジスタトグル判定手段、フォルスパス抽出手段)
16 ロジックコーン抽出部(フォルスパス判定手段、フォルスパス抽出手段)
17 カバレッジ判定部(フォルスパス判定手段、フォルスパス抽出手段)
18 フォルスパス決定部(フォルスパス判定手段、フォルスパス抽出手段)
19 フォルスパス出力部(出力手段)
21 RTLソース(回路記述ファイル)
22 テストパタン(テストパタンファイル)
23 フォルスパス情報
Claims (4)
- ハードウェア記述言語により記述された回路記述ファイルを読み込む回路記述ファイル読み込み手段と、前記回路記述ファイルに記述されている回路のテストを行うためのテストパタンファイルを読み込むテストパタンファイル読み込み手段と、前記回路記述ファイル読み込み手段が読み込んだ前記回路記述ファイルと前記テストパタンファイル読み込み手段が読み込んだ前記テストパタンファイルから、前記回路のタイミング解析時に例外経路とするフォルスパスを抽出するフォルスパス抽出手段と、を備えた半導体集積回路の設計支援装置であって、
前記フォルスパス抽出手段が、
前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイル中のレジスタの値の変化の有無を判定するレジスタトグル判定手段と、
前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイルの活性化率を示すブロックカバレッジを算出するブロックカバレッジ算出手段と、
前記レジスタトグル判定手段で値の変化が無いと判定されたレジスタの前段に設けられ、かつ、前記ブロックカバレッジ算出手段で前記ブロックカバレッジが100%と算出されたレジスタを始点とする経路を前記フォルスパスとするフォルスパス決定手段と、
を備えていることを特徴とする半導体集積回路の設計支援装置。 - 前記フォルスパス判定手段が、前記レジスタトグル判定手段で値の変化が無いと判定された前記レジスタのロジックコーンを抽出することで、前段に設けられるレジスタを検出することを特徴とする請求項1に記載の半導体集積回路の設計支援装置。
- 前記フォルスパス抽出手段が抽出した前記フォルスパスを予め指定された所定のフォーマットで出力する出力手段を備えていることを特徴とする請求項1または2に記載の半導体集積回路の設計支援装置。
- ハードウェア記述言語により記述された回路記述ファイルを読み込む回路記述ファイル読み込みステップと、前記回路記述ファイルに記述されている回路のテストを行うためのテストパタンファイルを読み込むテストパタンファイル読み込みステップと、前記回路記述ファイル読み込み手段が読み込んだ前記回路記述ファイルと前記テストパタンファイル読み込み手段が読み込んだ前記テストパタンファイルから、前記回路のタイミング解析時に例外経路とするフォルスパスを抽出するフォルスパス抽出ステップと、を半導体集積回路の設計支援装置で実行する半導体集積回路のフォルスパス抽出方法であって、
前記フォルスパス抽出ステップが、
前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイル中のレジスタの値の変化の有無を判定するレジスタトグル判定ステップと、
前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイルの活性化率を示すブロックカバレッジを算出するブロックカバレッジ算出ステップと、
前記レジスタトグル判定ステップで値の変化が無いと判定されたレジスタの前段に設けられ、かつ、前記ブロックカバレッジ算出ステップで前記ブロックカバレッジが100%と算出されたレジスタを始点とする経路を前記フォルスパスと判定するフォルスパス判定ステップと、
を含むことを特徴とする半導体集積回路のフォルスパス抽出方法。
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CN112100949A (zh) * | 2020-09-15 | 2020-12-18 | 北京士昌鼎科技有限公司 | 集成电路芯片的自动开发方法及装置、电子设备 |
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