JPH0793386A - Ｌｓｉ実装設計システム - Google Patents
Ｌｓｉ実装設計システムInfo
- Publication number
- JPH0793386A JPH0793386A JP5241455A JP24145593A JPH0793386A JP H0793386 A JPH0793386 A JP H0793386A JP 5241455 A JP5241455 A JP 5241455A JP 24145593 A JP24145593 A JP 24145593A JP H0793386 A JPH0793386 A JP H0793386A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- delay
- path delay
- macro
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Abstract
(57)【要約】
【目的】 本発明はＬＳＩ実装設計システムに関し、パ
スディレイの差を最小とし、かつゲート配置作成段階に
て自動配置を組み込み効率的な設計を行うことを目的と
する。 【構成】 各ゲートの配置データを作成する配置作成手
段１と、ネット長の等長配線に基づき配線データを作成
する配線作成手段２と、各ゲート配置及び配線データを
元に各ゲートの遅延時間と抵抗及び容量等によるネット
ディレイを計算しクロック入力ピンをスタートとしてパ
ストレースを行い所定のゲートまでのパスディレイを計
算しパスディレイの分布状態を作成する計算手段３と、
分布状態に基づき標準パスディレイを決定する標準ディ
レイ値決定手段４と、標準パスディレイと着目パスディ
レイとの差が最小となるように入力負荷容量及び負荷駆
動能力を選択しマクロに入れ換えを行うマクロ決定手段
５で構成される。
スディレイの差を最小とし、かつゲート配置作成段階に
て自動配置を組み込み効率的な設計を行うことを目的と
する。 【構成】 各ゲートの配置データを作成する配置作成手
段１と、ネット長の等長配線に基づき配線データを作成
する配線作成手段２と、各ゲート配置及び配線データを
元に各ゲートの遅延時間と抵抗及び容量等によるネット
ディレイを計算しクロック入力ピンをスタートとしてパ
ストレースを行い所定のゲートまでのパスディレイを計
算しパスディレイの分布状態を作成する計算手段３と、
分布状態に基づき標準パスディレイを決定する標準ディ
レイ値決定手段４と、標準パスディレイと着目パスディ
レイとの差が最小となるように入力負荷容量及び負荷駆
動能力を選択しマクロに入れ換えを行うマクロ決定手段
５で構成される。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ実装設計システム
に関する。大規模集積回路（ＬＳＩ）において、構成部
品である複数のゲート（若しくはレジスタ）間でデータ
を転送する場合、各ゲートに入力されるクロック信号に
よりデータ転送動作が行われる。複数のゲートからの出
力のタイミングを合わせるためには、各ゲートに入力さ
れるクロック信号の伝搬遅延（以下、パスディレイ）が
全てのゲートで同じであることが望ましい。
に関する。大規模集積回路（ＬＳＩ）において、構成部
品である複数のゲート（若しくはレジスタ）間でデータ
を転送する場合、各ゲートに入力されるクロック信号に
よりデータ転送動作が行われる。複数のゲートからの出
力のタイミングを合わせるためには、各ゲートに入力さ
れるクロック信号の伝搬遅延（以下、パスディレイ）が
全てのゲートで同じであることが望ましい。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
ＬＳＩ実装設計の方法としては、複数のゲートを、パ
スディレイ値の明らかな予め決められた場所に配置する
方法、複数のゲートを結ぶ各ネットの配線長の範囲を
パスディレイ値に基づき規定する方法、等を採用してい
た。しかし、近年のＬＳＩの大規模化に伴い使用される
ゲート数も数千以上と多くなり、さらに、配線の微細
化、処理の高速化等に伴い、上記及びの何れの方法
をとっても、パスディレイの差であるスキュー値を最小
とする実装設計が、非常に困難であった。
ＬＳＩ実装設計の方法としては、複数のゲートを、パ
スディレイ値の明らかな予め決められた場所に配置する
方法、複数のゲートを結ぶ各ネットの配線長の範囲を
パスディレイ値に基づき規定する方法、等を採用してい
た。しかし、近年のＬＳＩの大規模化に伴い使用される
ゲート数も数千以上と多くなり、さらに、配線の微細
化、処理の高速化等に伴い、上記及びの何れの方法
をとっても、パスディレイの差であるスキュー値を最小
とする実装設計が、非常に困難であった。
【０００３】一方、ＬＳＩ製造データの元になるゲート
の配置データを作成する場合に、従来の素子配置プラン
（フロアプラン）では、ブロックの登録と、配置領域の
作成をそれぞれ別のプロセスで行い、最終的に自動配置
を行っていた。しかし、クロック系、スキャン系、ＯＳ
Ｌ系については、登録するブロックが予め分かってお
り、配置領域もチップ全体を対象とすればよいので、別
々のプロセスで行なわせる必要はなく、むしろ一連のプ
ロセスにまとめて処理した方がよい場合が多い。
の配置データを作成する場合に、従来の素子配置プラン
（フロアプラン）では、ブロックの登録と、配置領域の
作成をそれぞれ別のプロセスで行い、最終的に自動配置
を行っていた。しかし、クロック系、スキャン系、ＯＳ
Ｌ系については、登録するブロックが予め分かってお
り、配置領域もチップ全体を対象とすればよいので、別
々のプロセスで行なわせる必要はなく、むしろ一連のプ
ロセスにまとめて処理した方がよい場合が多い。
【０００４】さらに、これらの回路は配置のための制限
が比較的緩やかなため、チップ全体を自動配置の対象と
しても配置率が低下することはない。従って、プロセス
内に自動配置を組み込むことにより効率的な設計を行う
ことが必要である。本発明の第１の目的は、ＬＳＩ実装
設計システムにおいて、パスディレイの差であるスキュ
ー値を最小とする実装設計を実現することにあり、本発
明の第２の目的は、ＬＳＩ実装設計のゲート配置作成段
階において、自動配置を組み込むことにより効率的な設
計を行うことにある。
が比較的緩やかなため、チップ全体を自動配置の対象と
しても配置率が低下することはない。従って、プロセス
内に自動配置を組み込むことにより効率的な設計を行う
ことが必要である。本発明の第１の目的は、ＬＳＩ実装
設計システムにおいて、パスディレイの差であるスキュ
ー値を最小とする実装設計を実現することにあり、本発
明の第２の目的は、ＬＳＩ実装設計のゲート配置作成段
階において、自動配置を組み込むことにより効率的な設
計を行うことにある。
【０００５】
【課題を解決するための手段】図１は本発明の原理構成
図である。本発明のＬＳＩ実装設計システムは、論理設
計に基づきＬＳＩ製造データの元になる各ゲートの配置
データを作成する配置作成手段１と、前記各ゲートを結
ぶネット長について等長配線に基づき配線データを作成
する配線作成手段２と、前記の各ゲート配置及び配線デ
ータを元に、各ゲートの遅延時間と、回路上の抵抗及び
容量等によるネットディレイを計算し、また、クロック
信号を入力するクロック入力ピンをスタートとしてパス
トレースを行い、所定のゲートまでのパスディレイを計
算し、さらに、パスディレイの分布状態を作成する計算
手段３と、前記の分布状態に基づき、標準パスディレイ
を決定する標準ディレイ値決定手段４と、前記標準パス
ディレイと任意の着目パスディレイとの差、即ち、スキ
ュー値が最小となるように、入力負荷容量及び負荷駆動
能力を選択し、選択結果に基づきマクロの入れ換えを行
うマクロ決定手段５とを備えることを特徴とする。
図である。本発明のＬＳＩ実装設計システムは、論理設
計に基づきＬＳＩ製造データの元になる各ゲートの配置
データを作成する配置作成手段１と、前記各ゲートを結
ぶネット長について等長配線に基づき配線データを作成
する配線作成手段２と、前記の各ゲート配置及び配線デ
ータを元に、各ゲートの遅延時間と、回路上の抵抗及び
容量等によるネットディレイを計算し、また、クロック
信号を入力するクロック入力ピンをスタートとしてパス
トレースを行い、所定のゲートまでのパスディレイを計
算し、さらに、パスディレイの分布状態を作成する計算
手段３と、前記の分布状態に基づき、標準パスディレイ
を決定する標準ディレイ値決定手段４と、前記標準パス
ディレイと任意の着目パスディレイとの差、即ち、スキ
ュー値が最小となるように、入力負荷容量及び負荷駆動
能力を選択し、選択結果に基づきマクロの入れ換えを行
うマクロ決定手段５とを備えることを特徴とする。
【０００６】さらに、本発明は、同一機能を有するマク
ロに対して、入力負荷容量の異なるもの、及び負荷駆動
能力の異なるものを複数用意し、標準マクロの仮配線結
果に基づきパスディレイを計算し、理想的なパスディレ
イになるように上記のマクロより選択し、実際に配置を
行うことによりパスディレイを変更可能とする手段、さ
らにを具備する。
ロに対して、入力負荷容量の異なるもの、及び負荷駆動
能力の異なるものを複数用意し、標準マクロの仮配線結
果に基づきパスディレイを計算し、理想的なパスディレ
イになるように上記のマクロより選択し、実際に配置を
行うことによりパスディレイを変更可能とする手段、さ
らにを具備する。
【０００７】さらに、本発明は、信号線として使用しな
い平行ワイヤ若しくは直交ワイヤを、信号線として使用
する配線に沿って若しくは直交して設け、その結果、線
間の配線容量を変化させることにより、配線ディレイを
増減して調整するようにしている。さらに、本発明は、
信号線として使用する配線の太線化を図ることにより、
配線抵抗を変化させ、配線ディレイを増減し調整するよ
うにしている。
い平行ワイヤ若しくは直交ワイヤを、信号線として使用
する配線に沿って若しくは直交して設け、その結果、線
間の配線容量を変化させることにより、配線ディレイを
増減して調整するようにしている。さらに、本発明は、
信号線として使用する配線の太線化を図ることにより、
配線抵抗を変化させ、配線ディレイを増減し調整するよ
うにしている。
【０００８】さらに、本発明の前記配置作成手段１は、
フロアプランにおけるブロック登録と、配置領域作成を
自動的に行い、さらに自動配置を行うことを特徴とす
る。さらに、本発明は、前記配置作成手段１は、外部か
らの指示により、指定された系のブロックを自動的に登
録する手段をさらに有する。さらに、本発明は、前記配
置作成手段１は、登録されたブロックに対し、外部から
の指示により指定された系のブロックを自動的に登録す
る処理の後に、連動して自動配置を行う手段をさらに有
する。
フロアプランにおけるブロック登録と、配置領域作成を
自動的に行い、さらに自動配置を行うことを特徴とす
る。さらに、本発明は、前記配置作成手段１は、外部か
らの指示により、指定された系のブロックを自動的に登
録する手段をさらに有する。さらに、本発明は、前記配
置作成手段１は、登録されたブロックに対し、外部から
の指示により指定された系のブロックを自動的に登録す
る処理の後に、連動して自動配置を行う手段をさらに有
する。
【０００９】
【作用】本発明は、論理設計後のＬＳＩ実装設計におい
て、クロック系を実装する場合に、クロック信号のパス
ディレイの主要因となる容量及び駆動能力の異なった素
子と、ある程度の容量可変効果のある配線方法とにより
初期実装を行い、この初期実装の結果を基に、パスディ
レイ計算を実施し、計算の結果によりパスディレイ分布
を得てこれを表示する。そして、ディレイ分布結果を基
にスキューが最小となるように、前述の可変容量を変更
するものである。
て、クロック系を実装する場合に、クロック信号のパス
ディレイの主要因となる容量及び駆動能力の異なった素
子と、ある程度の容量可変効果のある配線方法とにより
初期実装を行い、この初期実装の結果を基に、パスディ
レイ計算を実施し、計算の結果によりパスディレイ分布
を得てこれを表示する。そして、ディレイ分布結果を基
にスキューが最小となるように、前述の可変容量を変更
するものである。
【００１０】
【実施例】図２は図１構成の処理フローチャートであ
る。ステップＳ１に示すように、配置作成部では、ＬＳ
Ｉ製造データの元になるゲートの配置データを作成す
る。ここでの特徴は基本ゲートマクロに対して、同一論
理で入力負荷容量及び負荷駆動能力の異なるものを数種
類用意しておき、一時的に基本ゲートマクロで配置を行
うことである。
る。ステップＳ１に示すように、配置作成部では、ＬＳ
Ｉ製造データの元になるゲートの配置データを作成す
る。ここでの特徴は基本ゲートマクロに対して、同一論
理で入力負荷容量及び負荷駆動能力の異なるものを数種
類用意しておき、一時的に基本ゲートマクロで配置を行
うことである。
【００１１】ステップＳ２において、配線作成部では、
一般的なネット長の等長配線等により配線データを作成
する。ステップＳ３において、計算部内のネット及びゲ
ートのディレイ計算部では、配線及び配線データを基に
ゲートの遅延時間と、ネット（回路）の抵抗、容量及び
負荷容量、ドライバーゲートの負荷駆動能力等による分
布定数回路としてのネットディレイを計算する。
一般的なネット長の等長配線等により配線データを作成
する。ステップＳ３において、計算部内のネット及びゲ
ートのディレイ計算部では、配線及び配線データを基に
ゲートの遅延時間と、ネット（回路）の抵抗、容量及び
負荷容量、ドライバーゲートの負荷駆動能力等による分
布定数回路としてのネットディレイを計算する。
【００１２】ステップＳ４において、計算部内のパスデ
ィレイ計算部では、クロック入力ピンをスタートとして
パストレースを行い、ゲートまでのパスディレイを計算
する。ステップＳ５において、計算部内の分布リスト計
算部では図３のような分布図作成し、パスディレイのバ
ラツキがどのようになるかを表示する。
ィレイ計算部では、クロック入力ピンをスタートとして
パストレースを行い、ゲートまでのパスディレイを計算
する。ステップＳ５において、計算部内の分布リスト計
算部では図３のような分布図作成し、パスディレイのバ
ラツキがどのようになるかを表示する。
【００１３】ステップＳ６において、標準パスディレイ
値決定部では、標準パスディレイ値を決定するために、
図３の分布図に基づき、例えば、４（ｎｓ）というよう
に、以降のプロセスでなるべくこの標準値から外れたパ
スディレイを、標準値に全てが近くなるように操作し易
いような標準パスディレイ値を決定する。以上のような
ステップにより、配置、配線の初期実装ディレイによる
標準パスディレイが決定したらクロック信号のキューを
最小にするプロセスに入る。
値決定部では、標準パスディレイ値を決定するために、
図３の分布図に基づき、例えば、４（ｎｓ）というよう
に、以降のプロセスでなるべくこの標準値から外れたパ
スディレイを、標準値に全てが近くなるように操作し易
いような標準パスディレイ値を決定する。以上のような
ステップにより、配置、配線の初期実装ディレイによる
標準パスディレイが決定したらクロック信号のキューを
最小にするプロセスに入る。
【００１４】ステップＳ７では、マクロ決定部におい
て、標準パスディレイと任意の着目パスディレイとの差
が最小になるように、パスディレイを速くする場合には
入力負荷容量の小さいもの、又は負荷駆動能力の高いも
のを選択し、パスディレイを遅くする場合には逆に入力
負荷容量の大きいもの、又は負荷駆動能力の低いものを
選択し、配置データ上でマクロの入れ換えを行う。
て、標準パスディレイと任意の着目パスディレイとの差
が最小になるように、パスディレイを速くする場合には
入力負荷容量の小さいもの、又は負荷駆動能力の高いも
のを選択し、パスディレイを遅くする場合には逆に入力
負荷容量の大きいもの、又は負荷駆動能力の低いものを
選択し、配置データ上でマクロの入れ換えを行う。
【００１５】ステップＳ８において、ネット内ワイヤに
対する平行及び直交ワイヤを付加して配線ディレイを調
整する。図３はパスディレイ分布の説明図である。横軸
はパスディレイ値を表示し、単位はｎｓ（ナノ秒）であ
る。図示のディレイ値目盛りは、２段に表示されてお
り、図示のように０〜１８（ｎｓ）までの表示が可能で
ある。Ｐはパストレースのスタートとなったピンであ
る。また、図中のＡ，Ｂ，Ｚ等は、パスディレイの数を
表し、１〜９の次は、１０をＡ，１１をＢ，以下同様
に、３５はＺで表している。そして、３５以上のパスデ
ィレイは全てＺで表示してある。従って、図示のよう
に、Ｚが集中している個所にディレイ分布の中心がある
ことになる。図から明らかなように、分布の中心は３．
７付近にあることが分かる。さらに、「＝」はパスディ
レイの最大と最小値の範囲内であるがその値のパスディ
レイが無いことを示している。
対する平行及び直交ワイヤを付加して配線ディレイを調
整する。図３はパスディレイ分布の説明図である。横軸
はパスディレイ値を表示し、単位はｎｓ（ナノ秒）であ
る。図示のディレイ値目盛りは、２段に表示されてお
り、図示のように０〜１８（ｎｓ）までの表示が可能で
ある。Ｐはパストレースのスタートとなったピンであ
る。また、図中のＡ，Ｂ，Ｚ等は、パスディレイの数を
表し、１〜９の次は、１０をＡ，１１をＢ，以下同様
に、３５はＺで表している。そして、３５以上のパスデ
ィレイは全てＺで表示してある。従って、図示のよう
に、Ｚが集中している個所にディレイ分布の中心がある
ことになる。図から明らかなように、分布の中心は３．
７付近にあることが分かる。さらに、「＝」はパスディ
レイの最大と最小値の範囲内であるがその値のパスディ
レイが無いことを示している。
【００１６】図４（Ａ），（Ｂ），（Ｃ）は、平行及び
直交ワイヤの付加及び配線の太線化を説明する図であ
る。この付加については、図示のように、（Ａ）では、
同一配線層では着目ワイヤｗと平行に両側又は片側に、
信号用に使用しない非信号ワイヤａ，ｂを設定する。な
お、図中の複数の容量は、線間の浮遊容量である。
（Ｂ）では、別配線層では着目ワイヤｗに対して１〜３
グリッドの非信号ワイヤａ，ｂ，ｃを着目ワイヤｗに直
交して設定する。（Ｃ）では、着目ワイヤｗの太線化を
行い、抵抗値の低減を図ることにより配線ディレイの調
整を行う。これらの配線パターンを使用することによ
り、配線容量を変化させ、パスディレイを変化させるこ
とができる。
直交ワイヤの付加及び配線の太線化を説明する図であ
る。この付加については、図示のように、（Ａ）では、
同一配線層では着目ワイヤｗと平行に両側又は片側に、
信号用に使用しない非信号ワイヤａ，ｂを設定する。な
お、図中の複数の容量は、線間の浮遊容量である。
（Ｂ）では、別配線層では着目ワイヤｗに対して１〜３
グリッドの非信号ワイヤａ，ｂ，ｃを着目ワイヤｗに直
交して設定する。（Ｃ）では、着目ワイヤｗの太線化を
行い、抵抗値の低減を図ることにより配線ディレイの調
整を行う。これらの配線パターンを使用することによ
り、配線容量を変化させ、パスディレイを変化させるこ
とができる。
【００１７】以上の一連のプロセスによりパスディレイ
の改善を行う。若しくは再びネット及びゲートディレイ
計算に戻って分布リストにより評価、実装データの変更
をスキュー許容範囲になるまで繰り返してよい。次に、
本発明による配置作成の自動化について説明する。図５
は本発明の配置自動化の処理フローチャートである。
の改善を行う。若しくは再びネット及びゲートディレイ
計算に戻って分布リストにより評価、実装データの変更
をスキュー許容範囲になるまで繰り返してよい。次に、
本発明による配置作成の自動化について説明する。図５
は本発明の配置自動化の処理フローチャートである。
【００１８】ステップＳ１１において、先ず、外部から
の入力によりクロック系、スキャン系及びＯＳＬ系のい
ずれかの処理の指示を行う。ステップＳ１２において、
ブロック登録部では、入力された処理対象の指示をキー
として全ブロックをサーチする。ステップＳ１３〜１５
及びステップＳ１６において、ブロックのサーチ中にキ
ーと一致するブロックがあれば、そのブロックをＬＳＧ
に登録する。例えば、処理対象の指示がスキャン系であ
れば、サーチ中のブロックデータがスキャン系の属性で
ある時に、そのブロックはスキャン系ＬＳＧとして登録
される。
の入力によりクロック系、スキャン系及びＯＳＬ系のい
ずれかの処理の指示を行う。ステップＳ１２において、
ブロック登録部では、入力された処理対象の指示をキー
として全ブロックをサーチする。ステップＳ１３〜１５
及びステップＳ１６において、ブロックのサーチ中にキ
ーと一致するブロックがあれば、そのブロックをＬＳＧ
に登録する。例えば、処理対象の指示がスキャン系であ
れば、サーチ中のブロックデータがスキャン系の属性で
ある時に、そのブロックはスキャン系ＬＳＧとして登録
される。
【００１９】ステップＳ１７において、全ブロックのサ
ーチが終了後に、ＬＳＧにブロックが１つでも登録され
ているか否か判定する。ステップＳ１８において、１つ
でも登録されていれば、配置領域の作成を行う。ここで
は、登録ブロック数の大小に係わらず、配置領域を周辺
を除いたチップ全体の大きさで作成する。
ーチが終了後に、ＬＳＧにブロックが１つでも登録され
ているか否か判定する。ステップＳ１８において、１つ
でも登録されていれば、配置領域の作成を行う。ここで
は、登録ブロック数の大小に係わらず、配置領域を周辺
を除いたチップ全体の大きさで作成する。
【００２０】ステップＳ１９において、配置領域が作成
された後、自動配置処理に移る。自動配置ではブロック
間のネットの線長を、決められた制限線長の範囲内に収
まるように配置を行う。
された後、自動配置処理に移る。自動配置ではブロック
間のネットの線長を、決められた制限線長の範囲内に収
まるように配置を行う。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
ＬＳＩ実装設計において、クロック系スキューを最小に
抑えたゲート配置及び配線データを作成することが可能
であり、大規模ＬＳＩ実装設計の工数削減に効果が大で
あり、又、ＬＳＩの処理速度性能、信頼性の向上に寄与
するところが大きい。さらに、ＬＳＩ実装設計のゲート
配置作成段階において、自動配置を組み込むことにより
効率的な設計を行うことが可能である。
ＬＳＩ実装設計において、クロック系スキューを最小に
抑えたゲート配置及び配線データを作成することが可能
であり、大規模ＬＳＩ実装設計の工数削減に効果が大で
あり、又、ＬＳＩの処理速度性能、信頼性の向上に寄与
するところが大きい。さらに、ＬＳＩ実装設計のゲート
配置作成段階において、自動配置を組み込むことにより
効率的な設計を行うことが可能である。
【図１】本発明の原理構成図である。
【図２】図１構成の処理フローチャートである。
【図３】パスディレイ分布の説明図である。
【図４】本発明による平行及び直交ワイヤの付加及び配
線の太線化の説明図である。
線の太線化の説明図である。
【図５】本発明の配置自動化の処理フローチャートであ
る。
る。
１…配置作成手段 ２…配線作成手段 ３…計算手段 ４…標準ディレイ値決定手段 ５…マクロ決定手段
Claims (7)
- 【請求項１】 論理設計に基づきＬＳＩ製造データの元
になる各ゲートの配置データを作成する配置作成手段
（１）と、 前記各ゲートを結ぶネット長について等長配線に基づき
配線データを作成する配線作成手段（２）と、 前記の各ゲート配置及び配線データを元に、各ゲートの
遅延時間と、回路上の抵抗及び容量等によるネットディ
レイを計算し、また、クロック信号を入力するクロック
入力ピンをスタートとしてパストレースを行い、所定の
ゲートまでのパスディレイを計算し、さらに、パスディ
レイの分布状態を作成する計算手段（３）と、 前記の分布状態に基づき、標準パスディレイを決定する
標準ディレイ値決定手段（４）と、 前記標準パスディレイと任意の着目パスディレイとの差
であるスキュー値が最小となるように、入力負荷容量及
び負荷駆動能力を選択し、選択結果に基づきマクロの入
れ換えを行うマクロ決定手段（５）と、 を備えることを特徴とするＬＳＩ実装設計システム。 - 【請求項２】 同一機能を有するマクロに対して、入力
負荷容量の異なるもの、及び負荷駆動能力の異なるもの
を複数用意し、標準マクロの仮配線結果に基づきパスデ
ィレイを計算し、理想的なパスディレイになるように上
記のマクロより選択し、実際に配置を行うことによりパ
スディレイを変更可能とする手段、をさらに具備する請
求項１に記載のＬＳＩ実装設計システム。 - 【請求項３】 信号線として使用しない平行ワイヤ若し
くは直交ワイヤを、信号線として使用する配線に沿って
若しくは直交して設け、その結果、線間の配線容量を変
化させることにより、配線ディレイを増減して調整する
ようにした請求項１に記載のＬＳＩ実装設計システム。 - 【請求項４】 信号線として使用する配線の太線化を図
ることにより、配線抵抗を変化させ、配線ディレイを増
減し調整するようにした請求項１に記載のＬＳＩ実装設
計システム。 - 【請求項５】 前記配置作成手段（１）は、素子配置プ
ランにおけるブロック登録と配置領域作成を自動的に行
い、さらに自動配置を行うことを特徴とするＬＳＩ実装
設計システム。 - 【請求項６】 前記配置作成手段（１）は、外部からの
指示により、指定された系のブロックを自動的に登録す
る手段をさらに有する請求項５に記載のＬＳＩ実装設計
システム。 - 【請求項７】 前記配置作成手段（１）は、登録された
ブロックに対し、外部からの指示により指定された系の
ブロックを自動的に登録する処理の後に、連動して自動
配置を行う手段をさらに有する請求項５に記載のＬＳＩ
実装設計システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241455A JPH0793386A (ja) | 1993-09-28 | 1993-09-28 | Ｌｓｉ実装設計システム |
| US08/669,766 US5892685A (en) | 1993-09-28 | 1996-06-25 | Packaging design system for an LSI circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241455A JPH0793386A (ja) | 1993-09-28 | 1993-09-28 | Ｌｓｉ実装設計システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793386A true JPH0793386A (ja) | 1995-04-07 |
Family
ID=17074572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5241455A Withdrawn JPH0793386A (ja) | 1993-09-28 | 1993-09-28 | Ｌｓｉ実装設計システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5892685A (ja) |
| JP (1) | JPH0793386A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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