JP3422645B2 - 回路素子配置装置 - Google Patents
回路素子配置装置Info
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- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- General Physics & Mathematics (AREA)
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Description
【０００１】
（目次）
発明の属する技術分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段（図１，図２）
発明の実施の形態（図３〜図１３）
発明の効果
【０００２】
【発明の属する技術分野】本発明は、ＬＳＩ等の集積回
路やプリント配線板上の回路を設計する際に、回路素子
（セル）の配置座標を決定する装置に関する。
路やプリント配線板上の回路を設計する際に、回路素子
（セル）の配置座標を決定する装置に関する。
【０００３】
【従来の技術】一般に、集積回路、例えばＬＳＩの設計
に際しては、まず、設計対象ＬＳＩの機能を満たす論理
仕様に基づいて論理設計を行ない、その論理設計により
得られたネットリストに基づいて実装設計を行なう。実
装設計では、ネットリストに基づいて、回路素子（セル
という場合もある）の配置を行なった後、配置された回
路素子間の配線を行なう。
に際しては、まず、設計対象ＬＳＩの機能を満たす論理
仕様に基づいて論理設計を行ない、その論理設計により
得られたネットリストに基づいて実装設計を行なう。実
装設計では、ネットリストに基づいて、回路素子（セル
という場合もある）の配置を行なった後、配置された回
路素子間の配線を行なう。
【０００４】なお、ネットリストは、入力信号と、出力
信号と、これらの信号間における回路素子の接続関係と
を情報としてもつもので、集積回路における自動配置や
自動配線に使用されるものである。そして、従来の回路
素子配置方式では、論理設計により与えられたネットリ
ストをそのままの形で使用して、回路全体を考慮しなが
ら、未配置の全回路素子を同時に取り扱って配置を行な
っている。従って、全ての回路素子が同じレベルで配置
および移動の対象になっている。
信号と、これらの信号間における回路素子の接続関係と
を情報としてもつもので、集積回路における自動配置や
自動配線に使用されるものである。そして、従来の回路
素子配置方式では、論理設計により与えられたネットリ
ストをそのままの形で使用して、回路全体を考慮しなが
ら、未配置の全回路素子を同時に取り扱って配置を行な
っている。従って、全ての回路素子が同じレベルで配置
および移動の対象になっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の回路素子配置方式では、未配置のセルを全て同
時に取り扱うため、回路規模の増大に伴い処理速度の低
下とメモリ量の増大とを招いている。また、回路全体を
同時に取り扱うため、ディレイ制約条件を満足させるた
めには多大な計算量を必要としている。
た従来の回路素子配置方式では、未配置のセルを全て同
時に取り扱うため、回路規模の増大に伴い処理速度の低
下とメモリ量の増大とを招いている。また、回路全体を
同時に取り扱うため、ディレイ制約条件を満足させるた
めには多大な計算量を必要としている。
【０００６】フロアプランを人手（マニュアル）により
行なった場合、配線が完結するか否かを予測したりディ
レイ制約条件が満たされるか否かを予測したりすること
が非常に困難であり、また、自動でセルの概略配置を行
なうにしても、取り扱うデータ量によっては長い処理時
間を要することになり、フロアプランレベルでの短いタ
ーンアラウンドを得ることができない。
行なった場合、配線が完結するか否かを予測したりディ
レイ制約条件が満たされるか否かを予測したりすること
が非常に困難であり、また、自動でセルの概略配置を行
なうにしても、取り扱うデータ量によっては長い処理時
間を要することになり、フロアプランレベルでの短いタ
ーンアラウンドを得ることができない。
【０００７】また、設計対象のＬＳＩチップを複数の領
域（ブロック）に分割して回路素子の配置を行なう場
合、各ブロックの境界上をネットが横切る点を決定する
ためには、相互のブロック内でどのような配置が行なわ
れるかを予測しなければならない。人手によりフロアプ
ランを行なっている場合、その時点でブロック内のセル
配置を行なうことはないので、各ブロックの境界上をネ
ットが横切る点を自動で求めることはできない。また、
セルを概略配置してから、各ブロックの境界上をネット
が横切る点を求める方式では、回路規模が大きい時にセ
ルの配置そのものに時間がかかってしまう。
域（ブロック）に分割して回路素子の配置を行なう場
合、各ブロックの境界上をネットが横切る点を決定する
ためには、相互のブロック内でどのような配置が行なわ
れるかを予測しなければならない。人手によりフロアプ
ランを行なっている場合、その時点でブロック内のセル
配置を行なうことはないので、各ブロックの境界上をネ
ットが横切る点を自動で求めることはできない。また、
セルを概略配置してから、各ブロックの境界上をネット
が横切る点を求める方式では、回路規模が大きい時にセ
ルの配置そのものに時間がかかってしまう。
【０００８】さらに、従来の技術では、与えられたネッ
トリストをそのままの形で取り扱っているため、回路規
模が増大するにつれて考慮すべき対象が著しく増大し、
処理時間が極めて長くなる。また、回路全体を同時に考
慮するため、様々な制約条件が与えられても、それらを
全て満足することが非常に難しい。また、従来の方式で
は、全てのセルが同じレベルで配置および移動の対象に
なっているため、回路全体の構造を考慮しないままセル
を配置してしまう場合が多く、このため、セルの自動配
置を行なった結果では、配線長が延びたり、ディレイ制
約条件を満足できなったり等の問題を生じている。
トリストをそのままの形で取り扱っているため、回路規
模が増大するにつれて考慮すべき対象が著しく増大し、
処理時間が極めて長くなる。また、回路全体を同時に考
慮するため、様々な制約条件が与えられても、それらを
全て満足することが非常に難しい。また、従来の方式で
は、全てのセルが同じレベルで配置および移動の対象に
なっているため、回路全体の構造を考慮しないままセル
を配置してしまう場合が多く、このため、セルの自動配
置を行なった結果では、配線長が延びたり、ディレイ制
約条件を満足できなったり等の問題を生じている。
【０００９】本発明は、このような課題に鑑み創案され
たもので、回路規模が増大しても短時間で確実に回路素
子の配置を行なえるようにした、回路素子配置装置を提
供することを目的とする。
たもので、回路規模が増大しても短時間で確実に回路素
子の配置を行なえるようにした、回路素子配置装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明による回路
素子配置手順の原理説明図であり、本発明では、回路設
計に際し、入出力ピンの位置に基づいて多数の回路素子
を所定領域内に配置するものであって、図１に示すよう
に、多数の回路素子のうち順序回路素子の配置座標を決
定するステップＳ１と、このステップＳ１により決定さ
れた順序回路素子の配置座標に基づいて順序回路素子以
外の回路素子の配置座標を決定するステップＳ２とを順
次実行する。
素子配置手順の原理説明図であり、本発明では、回路設
計に際し、入出力ピンの位置に基づいて多数の回路素子
を所定領域内に配置するものであって、図１に示すよう
に、多数の回路素子のうち順序回路素子の配置座標を決
定するステップＳ１と、このステップＳ１により決定さ
れた順序回路素子の配置座標に基づいて順序回路素子以
外の回路素子の配置座標を決定するステップＳ２とを順
次実行する。
【００１１】なお、前記所定領域を複数のブロックに分
割し多数の回路素子を予め指定されたブロック内にそれ
ぞれ配置する場合、ステップＳ１により決定された順序
回路素子の配置座標に基づいて、各ブロックの形状およ
び大きさを設定してもよいし、ステップＳ１により決定
された順序回路素子の配置座標に基づいて、ブロックの
相互間を接続するネットが各ブロックの境界上を通過す
る点を決定してもよい。
割し多数の回路素子を予め指定されたブロック内にそれ
ぞれ配置する場合、ステップＳ１により決定された順序
回路素子の配置座標に基づいて、各ブロックの形状およ
び大きさを設定してもよいし、ステップＳ１により決定
された順序回路素子の配置座標に基づいて、ブロックの
相互間を接続するネットが各ブロックの境界上を通過す
る点を決定してもよい。
【００１２】また、設計回路情報をもつネットリストか
ら入出力ピンと順序回路素子とに関する情報を抽出した
サブネットリストを予め作成し、ステップＳ１におい
て、そのサブネットリストに基づいて順序回路素子の配
置座標を決定する。この場合、サブネットリストに、順
序回路素子の相互間や入出力ピンと順序回路素子との間
に存在する、順序回路素子以外の回路素子数を接続デー
タとしてもたせたり、順序回路素子の相互間の論理的距
離を接続データとしてもたせる。
ら入出力ピンと順序回路素子とに関する情報を抽出した
サブネットリストを予め作成し、ステップＳ１におい
て、そのサブネットリストに基づいて順序回路素子の配
置座標を決定する。この場合、サブネットリストに、順
序回路素子の相互間や入出力ピンと順序回路素子との間
に存在する、順序回路素子以外の回路素子数を接続デー
タとしてもたせたり、順序回路素子の相互間の論理的距
離を接続データとしてもたせる。
【００１３】そして、ステップＳ１により決定された順
序回路素子の配置座標とサブネットリストにおける前記
回路素子数とを用いて、順序回路素子の相互間のディレ
イ値もしくは入出力ピンと順序回路素子との間のディレ
イ値を簡易的に算出し、ステップＳ１において、ディレ
イ値に基づいて順序回路素子の配置座標を決定する。
序回路素子の配置座標とサブネットリストにおける前記
回路素子数とを用いて、順序回路素子の相互間のディレ
イ値もしくは入出力ピンと順序回路素子との間のディレ
イ値を簡易的に算出し、ステップＳ１において、ディレ
イ値に基づいて順序回路素子の配置座標を決定する。
【００１４】さらに、ステップＳ２において、ステップ
Ｓ１により決定された順序回路素子の配置座標およびネ
ットリストに基づいて、順序回路素子以外の回路素子の
配置座標を決定することもできる。一方、図２は本発明
の回路素子配置装置の原理ブロック図であり、本発明の
回路素子配置装置は、回路設計に際し、入出力ピンの位
置に基づいて多数の回路素子を所定領域内に配置するも
のであって、図２に示すように、多数の回路素子のうち
順序回路素子の配置座標を決定する第１の配置決定部１
と、この第１の配置決定部１により決定された順序回路
素子の配置座標に基づいて、順序回路素子以外の回路素
子の配置座標を決定する第２の配置決定部２とをそなえ
ている。そして、請求項１の回路素子配置装置では、設
計回路情報をもつネットリストから、前記入出力ピンと
順序回路素子とに関する情報を抽出したサブネットリス
トを作成するとともに、そのサブネットリストの作成時
に、順序回路素子の相互間や前記入出力ピンと順序回路
素子との間に存在する、順序回路素子以外の回路素子数
ｍを接続データとしてサブネットリストに含めるサブネ
ットリスト作成部がそなえられ、第１の配置決定部１
が、サブネットリスト作成部により作成されたサブネッ
トリストに基づいて多数の回路素子のうち順序回路素子
の配置座標を決定する。さらに、第１の配置決定部によ
り決定された順序回路素子の配置座標と、サブネットリ
ストにおける前記回路素子数ｍと、外部から与えられた
単位配線長当たりのディレイ値Ｄｎおよび回路素子１個
当たりのディレイ値Ｄｇとを用いて、順序回路素子の相
互間のディレイ値もしくは前記入出力ピンと順序回路素
子との間のディレイ値をＬ×Ｄｎ＋Ｄｇ×ｍ（Ｌは順序
回路素子の相互間の距離もしくは前記入出力ピンと順序
回路素子との間の距離）として算出するディレイ算出部
がそなえられ、第１の配置決定部１が、ディレイ算出部
により算出されたディレイ値Ｌ×Ｄｎ＋Ｄｇ×ｍが制限
値を超える場合にディレイ値Ｌ×Ｄｎ＋Ｄｇ×ｍが制限
値以下となるように、順序回路素子の配置座標を決定し
直している。また、請求項２の回路素子配置装置では、
設計回路情報をもつネットリストから、前記入出力ピン
と順序回路素子とに関する情報を抽出したサブネットリ
スト を作成するとともに、そのサブネットリストの作成
時に、順序回路素子の相互間の論理的距離を接続データ
としてサブネットリストに含めるサブネットリスト作成
部がそなえられ、第１の配置決定部１が、サブネットリ
スト作成部により作成されたサブネットリストに基づい
て多数の回路素子のうち順序回路素子の配置座標を決定
する。
Ｓ１により決定された順序回路素子の配置座標およびネ
ットリストに基づいて、順序回路素子以外の回路素子の
配置座標を決定することもできる。一方、図２は本発明
の回路素子配置装置の原理ブロック図であり、本発明の
回路素子配置装置は、回路設計に際し、入出力ピンの位
置に基づいて多数の回路素子を所定領域内に配置するも
のであって、図２に示すように、多数の回路素子のうち
順序回路素子の配置座標を決定する第１の配置決定部１
と、この第１の配置決定部１により決定された順序回路
素子の配置座標に基づいて、順序回路素子以外の回路素
子の配置座標を決定する第２の配置決定部２とをそなえ
ている。そして、請求項１の回路素子配置装置では、設
計回路情報をもつネットリストから、前記入出力ピンと
順序回路素子とに関する情報を抽出したサブネットリス
トを作成するとともに、そのサブネットリストの作成時
に、順序回路素子の相互間や前記入出力ピンと順序回路
素子との間に存在する、順序回路素子以外の回路素子数
ｍを接続データとしてサブネットリストに含めるサブネ
ットリスト作成部がそなえられ、第１の配置決定部１
が、サブネットリスト作成部により作成されたサブネッ
トリストに基づいて多数の回路素子のうち順序回路素子
の配置座標を決定する。さらに、第１の配置決定部によ
り決定された順序回路素子の配置座標と、サブネットリ
ストにおける前記回路素子数ｍと、外部から与えられた
単位配線長当たりのディレイ値Ｄｎおよび回路素子１個
当たりのディレイ値Ｄｇとを用いて、順序回路素子の相
互間のディレイ値もしくは前記入出力ピンと順序回路素
子との間のディレイ値をＬ×Ｄｎ＋Ｄｇ×ｍ（Ｌは順序
回路素子の相互間の距離もしくは前記入出力ピンと順序
回路素子との間の距離）として算出するディレイ算出部
がそなえられ、第１の配置決定部１が、ディレイ算出部
により算出されたディレイ値Ｌ×Ｄｎ＋Ｄｇ×ｍが制限
値を超える場合にディレイ値Ｌ×Ｄｎ＋Ｄｇ×ｍが制限
値以下となるように、順序回路素子の配置座標を決定し
直している。また、請求項２の回路素子配置装置では、
設計回路情報をもつネットリストから、前記入出力ピン
と順序回路素子とに関する情報を抽出したサブネットリ
スト を作成するとともに、そのサブネットリストの作成
時に、順序回路素子の相互間の論理的距離を接続データ
としてサブネットリストに含めるサブネットリスト作成
部がそなえられ、第１の配置決定部１が、サブネットリ
スト作成部により作成されたサブネットリストに基づい
て多数の回路素子のうち順序回路素子の配置座標を決定
する。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図３は本発明の一実施形態にかか
る回路素子配置装置としての機能を果たす処理装置の構
成を示すブロック図であり、この図３に示すように、デ
ィスプレイ２０，キーボード２１およびマウス２２を付
設された処理装置１０が、本実施形態の回路素子配置装
置として機能する。
施の形態を説明する。図３は本発明の一実施形態にかか
る回路素子配置装置としての機能を果たす処理装置の構
成を示すブロック図であり、この図３に示すように、デ
ィスプレイ２０，キーボード２１およびマウス２２を付
設された処理装置１０が、本実施形態の回路素子配置装
置として機能する。
【００２１】ディスプレイ２０は、処理装置１０による
回路素子の配置経過を表示するものであり、キーボード
２１およびマウス２２は、オペレータによって操作さ
れ、回路素子配置に関する各種情報を入力するためのも
のである。従って、オペレータが、ディスプレイ２０に
おける表示を参照しながら、キーボード２１およびマウ
ス２２を操作して各種情報を入力することにより、会話
形式で回路素子の配置を行なえるようになっている。
回路素子の配置経過を表示するものであり、キーボード
２１およびマウス２２は、オペレータによって操作さ
れ、回路素子配置に関する各種情報を入力するためのも
のである。従って、オペレータが、ディスプレイ２０に
おける表示を参照しながら、キーボード２１およびマウ
ス２２を操作して各種情報を入力することにより、会話
形式で回路素子の配置を行なえるようになっている。
【００２２】また、処理装置１０は、ＣＰＵ１１，メモ
リ１２および入出力制御部１３を有して構成されてお
り、ＣＰＵ１１は、メモリ１２に格納されているプログ
ラムやネットリスト等の各種データに基づいて、回路素
子の配置処理を行なうものである。このＣＰＵ１１によ
る回路素子の配置処理経過は、入出力制御部１３を介し
てディスプレイ２０に随時表示される一方、キーボード
２１およびマウス２２からの入力情報は、入出力制御部
１３を介してＣＰＵ１１へ入力され、回路素子の配置処
理に反映される。
リ１２および入出力制御部１３を有して構成されてお
り、ＣＰＵ１１は、メモリ１２に格納されているプログ
ラムやネットリスト等の各種データに基づいて、回路素
子の配置処理を行なうものである。このＣＰＵ１１によ
る回路素子の配置処理経過は、入出力制御部１３を介し
てディスプレイ２０に随時表示される一方、キーボード
２１およびマウス２２からの入力情報は、入出力制御部
１３を介してＣＰＵ１１へ入力され、回路素子の配置処
理に反映される。
【００２３】図４は、上述したＣＰＵ１１により実現さ
れる本実施形態の回路素子配置装置の機能構成を示すブ
ロック図であり、この図４に示すように、本実施形態の
回路素子配置装置は、例えばＬＳＩの回路設計に際し、
入出力ピンの位置に基づいて多数の回路素子を所定領域
内に配置するものであって、サブネットリスト作成部３
１，第１の配置決定部３２，第２の配置決定部３３，ブ
ロック設定部３４，境界通過点決定部３５およびディレ
イ算出部３６としての機能をそなえて構成されている。
れる本実施形態の回路素子配置装置の機能構成を示すブ
ロック図であり、この図４に示すように、本実施形態の
回路素子配置装置は、例えばＬＳＩの回路設計に際し、
入出力ピンの位置に基づいて多数の回路素子を所定領域
内に配置するものであって、サブネットリスト作成部３
１，第１の配置決定部３２，第２の配置決定部３３，ブ
ロック設定部３４，境界通過点決定部３５およびディレ
イ算出部３６としての機能をそなえて構成されている。
【００２４】ここで、サブネットリスト作成部３１は、
設計すべき回路の情報をもつネットリストから、入出力
ピン（外部入出力端子，回路入出力端子）とフリップフ
ロップ（以下、ＦＦという），ＲＡＭ等の同期式順序回
路素子とに関する情報を抽出したサブネットリストを作
成するものである（図８および図９により後述）。この
サブネットリスト作成部３１は、サブネットリストの作
成時に、ＦＦやＲＡＭの相互間や入出力ピンとＦＦまた
はＲＡＭとの間に存在する、ＦＦ，ＲＡＭ以外のゲート
数（セル数，回路素子数；図１０により後述）と、ＦＦ
やＲＡＭの相互間の論理的距離（図１１により後述）と
を接続データとしてサブネットリストに含める。
設計すべき回路の情報をもつネットリストから、入出力
ピン（外部入出力端子，回路入出力端子）とフリップフ
ロップ（以下、ＦＦという），ＲＡＭ等の同期式順序回
路素子とに関する情報を抽出したサブネットリストを作
成するものである（図８および図９により後述）。この
サブネットリスト作成部３１は、サブネットリストの作
成時に、ＦＦやＲＡＭの相互間や入出力ピンとＦＦまた
はＲＡＭとの間に存在する、ＦＦ，ＲＡＭ以外のゲート
数（セル数，回路素子数；図１０により後述）と、ＦＦ
やＲＡＭの相互間の論理的距離（図１１により後述）と
を接続データとしてサブネットリストに含める。
【００２５】第１の配置決定部３２は、サブネットリス
ト作成部３１により作成されたサブネットリストに基づ
いて、同期式順序回路素子であるＦＦやＲＡＭの配置座
標を決定するものであり、その決定は、後述するディレ
イ算出部３６により算出されたディレイ値に基づいても
行なわれる。第２の配置決定部３３は、ネットリスト
と、第１の配置決定部３２により決定されたＦＦやＲＡ
Ｍの配置座標と、後述する境界通過点決定部３５により
決定された通過点の位置とに基づいて、ＦＦやＲＡＭ以
外のゲート（回路素子，セル）の配置座標を決定するも
のである〔図１３（ａ），（ｂ）により後述〕。
ト作成部３１により作成されたサブネットリストに基づ
いて、同期式順序回路素子であるＦＦやＲＡＭの配置座
標を決定するものであり、その決定は、後述するディレ
イ算出部３６により算出されたディレイ値に基づいても
行なわれる。第２の配置決定部３３は、ネットリスト
と、第１の配置決定部３２により決定されたＦＦやＲＡ
Ｍの配置座標と、後述する境界通過点決定部３５により
決定された通過点の位置とに基づいて、ＦＦやＲＡＭ以
外のゲート（回路素子，セル）の配置座標を決定するも
のである〔図１３（ａ），（ｂ）により後述〕。
【００２６】ブロック設定部３４は、所定領域を複数の
ブロックに分割しセルを予め指定されたブロック内にそ
れぞれ配置する場合、第１の配置決定部３２により決定
されたＦＦやＲＡＭの配置座標に基づいて、各ブロック
の形状および大きさを設定するものであり、その設定を
変更する場合には、ブロック分割の設定変更情報を第１
の配置決定部３２に送り返し、この第１の配置決定部３
２において、新たなブロック分割状態に応じて、ＦＦや
ＲＡＭの配置座標が決定されるようになっている（図６
により後述）。
ブロックに分割しセルを予め指定されたブロック内にそ
れぞれ配置する場合、第１の配置決定部３２により決定
されたＦＦやＲＡＭの配置座標に基づいて、各ブロック
の形状および大きさを設定するものであり、その設定を
変更する場合には、ブロック分割の設定変更情報を第１
の配置決定部３２に送り返し、この第１の配置決定部３
２において、新たなブロック分割状態に応じて、ＦＦや
ＲＡＭの配置座標が決定されるようになっている（図６
により後述）。
【００２７】境界通過点決定部３５は、第１の配置決定
部３２により決定されたＦＦやＲＡＭの配置座標に基づ
いて、ブロックの相互間を接続するネットが各ブロック
の境界上を通過する点を決定するものである（図７によ
り後述）。ディレイ算出部３６は、第１の配置決定部３
２により決定されたＦＦやＲＡＭの配置座標とサブネッ
トリストにおける前記ゲート数とを用いて、ＦＦやＲＡ
Ｍの相互間のディレイ値もしくは入出力ピンとＦＦ，Ｒ
ＡＭとの間のディレイ値を簡易的に算出するものであ
る。その具体的な算出手法については図１２により後述
する。
部３２により決定されたＦＦやＲＡＭの配置座標に基づ
いて、ブロックの相互間を接続するネットが各ブロック
の境界上を通過する点を決定するものである（図７によ
り後述）。ディレイ算出部３６は、第１の配置決定部３
２により決定されたＦＦやＲＡＭの配置座標とサブネッ
トリストにおける前記ゲート数とを用いて、ＦＦやＲＡ
Ｍの相互間のディレイ値もしくは入出力ピンとＦＦ，Ｒ
ＡＭとの間のディレイ値を簡易的に算出するものであ
る。その具体的な算出手法については図１２により後述
する。
【００２８】次に、上述のごとく構成された本実施形態
の装置による回路素子配置動作について、図５に示すフ
ローチャート（ステップＳ１１〜Ｓ１８）を参照しなが
ら簡単に説明する。ＬＳＩ等の回路設計に際し、設計す
べき回路の情報をもつネットリストを与えられると、ま
ず、サブネットリスト作成部３１により、そのネットリ
ストから入出力ピンとＦＦ，ＲＡＭとに関する情報を抽
出して、サブネットを作成する（ステップＳ１１）。こ
のとき、ＦＦやＲＡＭの相互間や入出力ピンとＦＦ，Ｒ
ＡＭとの間に存在するゲート数と、ＦＦやＲＡＭの相互
間の論理的距離とについても併せて抽出し接続データと
してサブネットリストに含めておく。
の装置による回路素子配置動作について、図５に示すフ
ローチャート（ステップＳ１１〜Ｓ１８）を参照しなが
ら簡単に説明する。ＬＳＩ等の回路設計に際し、設計す
べき回路の情報をもつネットリストを与えられると、ま
ず、サブネットリスト作成部３１により、そのネットリ
ストから入出力ピンとＦＦ，ＲＡＭとに関する情報を抽
出して、サブネットを作成する（ステップＳ１１）。こ
のとき、ＦＦやＲＡＭの相互間や入出力ピンとＦＦ，Ｒ
ＡＭとの間に存在するゲート数と、ＦＦやＲＡＭの相互
間の論理的距離とについても併せて抽出し接続データと
してサブネットリストに含めておく。
【００２９】そして、第１の配置決定部３２において、
サブネットリスト作成部３１により作成されたサブネッ
トリストに基づいて、ＦＦおよびＲＡＭの配置座標を決
定する（ステップＳ１２）。第１の配置決定部３２によ
るＦＦ／ＲＡＭ配置結果は、ブロック設定部３４および
ディレイ算出部３６へ送られる（図４参照）。
サブネットリスト作成部３１により作成されたサブネッ
トリストに基づいて、ＦＦおよびＲＡＭの配置座標を決
定する（ステップＳ１２）。第１の配置決定部３２によ
るＦＦ／ＲＡＭ配置結果は、ブロック設定部３４および
ディレイ算出部３６へ送られる（図４参照）。
【００３０】ブロック設定部３４においては、ステップ
Ｓ１２で決定されたＦＦやＲＡＭの配置座標に基づい
て、各ブロックの大きさや形状の評価を行ない、評価結
果に応じたブロックの設定を行なう（ステップＳ１
３）。また、ディレイ算出部３６においては、ステップ
Ｓ１２で決定されたＦＦやＲＡＭの配置座標とサブネッ
トリストにおける前記ゲート数とに基づいて、ＦＦやＲ
ＡＭの相互間のディレイ値、または、入出力ピンとＦ
Ｆ，ＲＡＭとの間のディレイ値が後述するごとく簡易的
に算出され（ステップＳ１４）、そのディレイ値が制約
条件を満たすか否かを第１の配置決定部３２において評
価する（ステップＳ１５）。
Ｓ１２で決定されたＦＦやＲＡＭの配置座標に基づい
て、各ブロックの大きさや形状の評価を行ない、評価結
果に応じたブロックの設定を行なう（ステップＳ１
３）。また、ディレイ算出部３６においては、ステップ
Ｓ１２で決定されたＦＦやＲＡＭの配置座標とサブネッ
トリストにおける前記ゲート数とに基づいて、ＦＦやＲ
ＡＭの相互間のディレイ値、または、入出力ピンとＦ
Ｆ，ＲＡＭとの間のディレイ値が後述するごとく簡易的
に算出され（ステップＳ１４）、そのディレイ値が制約
条件を満たすか否かを第１の配置決定部３２において評
価する（ステップＳ１５）。
【００３１】ステップＳ１３においてブロックの設定が
変更された場合やステップＳ１５でのディレイ値の評価
結果が不適正であった場合（ステップＳ１６でＮＧ判定
の場合）には、ステップＳ１２に戻り、第１の配置決定
部３２により、サブネットリストと新たなブロック分割
状態またはディレイ値とに基づいて、ＦＦおよびＲＡＭ
の配置座標を決定し直す。
変更された場合やステップＳ１５でのディレイ値の評価
結果が不適正であった場合（ステップＳ１６でＮＧ判定
の場合）には、ステップＳ１２に戻り、第１の配置決定
部３２により、サブネットリストと新たなブロック分割
状態またはディレイ値とに基づいて、ＦＦおよびＲＡＭ
の配置座標を決定し直す。
【００３２】ステップＳ１６でＯＫ判定の場合、境界通
過点決定部３５において、ステップＳ１２で決定された
ＦＦやＲＡＭの配置座標に基づいて、ブロックの相互間
を接続するネットが各ブロックの境界上を通過する点が
決定される（ステップＳ１７）。そして、第２の配置決
定部３３において、ネットリストと、ステップＳ１２で
決定されたＦＦやＲＡＭの配置座標と、ステップＳ１７
で決定された通過点の位置とに基づいて、ＦＦやＲＡＭ
以外のセルの配置座標が決定される（ステップＳ１
８）。
過点決定部３５において、ステップＳ１２で決定された
ＦＦやＲＡＭの配置座標に基づいて、ブロックの相互間
を接続するネットが各ブロックの境界上を通過する点が
決定される（ステップＳ１７）。そして、第２の配置決
定部３３において、ネットリストと、ステップＳ１２で
決定されたＦＦやＲＡＭの配置座標と、ステップＳ１７
で決定された通過点の位置とに基づいて、ＦＦやＲＡＭ
以外のセルの配置座標が決定される（ステップＳ１
８）。
【００３３】以下に、本実施形態の作用および効果につ
いてより詳細に説明する。 〔１〕ＦＦ／ＲＡＭの配置後、それ以外のセルを配置す
ることについて 本発明の基本的特徴は、回路の入出力ピン（回路入出力
端子）の位置に基づいてセルを配置する際に、最初にＦ
Ｆ，ＲＡＭ等の同期式順序回路素子の配置座標のみを決
定し、その後、残りのセル（組み合わせ回路素子）をＦ
ＦやＲＡＭの近傍に配置することである。
いてより詳細に説明する。 〔１〕ＦＦ／ＲＡＭの配置後、それ以外のセルを配置す
ることについて 本発明の基本的特徴は、回路の入出力ピン（回路入出力
端子）の位置に基づいてセルを配置する際に、最初にＦ
Ｆ，ＲＡＭ等の同期式順序回路素子の配置座標のみを決
定し、その後、残りのセル（組み合わせ回路素子）をＦ
ＦやＲＡＭの近傍に配置することである。
【００３４】全てのセルを同時に考慮しながら配置する
手法では、現在の大規模回路に対して満足な配置結果を
短時間で得ることは非常に困難である。そこで、回路の
構造に着目してみる。現在の論理回路はほとんどが同期
式順序回路であり、この回路は、内部に存在するＦＦに
クロックを供給することで演算を進めるものである。従
って、回路内の信号の流れを単純化すれば、入力ピンか
らいくつかのＦＦを経て出力ピンへ至るものになる。ま
た、回路内のセル数も、ＦＦに限れば多くても数万個で
あり、回路全体で数十万個にも達する全てのセル数に比
べれば約１０分の１になる。
手法では、現在の大規模回路に対して満足な配置結果を
短時間で得ることは非常に困難である。そこで、回路の
構造に着目してみる。現在の論理回路はほとんどが同期
式順序回路であり、この回路は、内部に存在するＦＦに
クロックを供給することで演算を進めるものである。従
って、回路内の信号の流れを単純化すれば、入力ピンか
らいくつかのＦＦを経て出力ピンへ至るものになる。ま
た、回路内のセル数も、ＦＦに限れば多くても数万個で
あり、回路全体で数十万個にも達する全てのセル数に比
べれば約１０分の１になる。
【００３５】そこで、本発明では、セルの配置を２段階
に分けて行なうものとする。まず、第１の段階（図４に
示す第１の配置決定部３２，図５のステップＳ１２）で
は、回路の入出力ピンの位置に基づいて回路内のＦＦや
ＲＡＭのみを配置し、次の段階（第２の配置決定部３
３，ステップＳ１８）で、そのＦＦやＲＡＭの配置座標
に基づいて残りの一般のセル（組み合わせ回路素子）を
配置する。勿論、この第２段階においてＦＦの配置座標
を調整することは可能である。
に分けて行なうものとする。まず、第１の段階（図４に
示す第１の配置決定部３２，図５のステップＳ１２）で
は、回路の入出力ピンの位置に基づいて回路内のＦＦや
ＲＡＭのみを配置し、次の段階（第２の配置決定部３
３，ステップＳ１８）で、そのＦＦやＲＡＭの配置座標
に基づいて残りの一般のセル（組み合わせ回路素子）を
配置する。勿論、この第２段階においてＦＦの配置座標
を調整することは可能である。
【００３６】また、この第２段階において、一般のセル
（ゲート）は、ＦＦやＲＡＭの近傍に配置され、図１３
（ａ），（ｂ）にて後述するごとく、通常、入出力ピン
とＦＦ，ＲＡＭとを結ぶ線分、もしくは、ＦＦやＲＡＭ
どうしを結ぶ線分を中心とする限られた範囲内に配置さ
れる。これらのゲートは、ＦＦやＲＡＭに近いものから
配置され、そのゲートを通過する信号がどちらの方向へ
延びているかに基づいてその配置座標が決定される。
（ゲート）は、ＦＦやＲＡＭの近傍に配置され、図１３
（ａ），（ｂ）にて後述するごとく、通常、入出力ピン
とＦＦ，ＲＡＭとを結ぶ線分、もしくは、ＦＦやＲＡＭ
どうしを結ぶ線分を中心とする限られた範囲内に配置さ
れる。これらのゲートは、ＦＦやＲＡＭに近いものから
配置され、そのゲートを通過する信号がどちらの方向へ
延びているかに基づいてその配置座標が決定される。
【００３７】このようにすることにより、数十万個のセ
ルからなる論理回路の設計を、最初の段階では数万個の
セルからなる論理回路の設計に置き換えて、設計対象の
規模を抑えることが可能であり、残りのセルを配置する
第２段階では、一般のセルが接続されるＦＦやＲＡＭの
配置座標が既に決まっていることから、配置されるべき
領域は回路内のごく一部に限定され、回路設計時に取り
扱う回路規模を縮小することができる。
ルからなる論理回路の設計を、最初の段階では数万個の
セルからなる論理回路の設計に置き換えて、設計対象の
規模を抑えることが可能であり、残りのセルを配置する
第２段階では、一般のセルが接続されるＦＦやＲＡＭの
配置座標が既に決まっていることから、配置されるべき
領域は回路内のごく一部に限定され、回路設計時に取り
扱う回路規模を縮小することができる。
【００３８】従って、配置処理対象を限定することが可
能になるので、従来の手法では取り扱うのが困難だった
り長時間の処理を必要とするような大規模回路に対し
て、高速かつ高品質な配置結果を得ることができる。ま
た、回路の動作速度に密接な関係があるＲＡＭ，ＦＦ等
の順序回路素子を、全体の配置に基づいて最初に概略的
に配置することで、遅延時間を考慮した配置への応用が
容易になる。
能になるので、従来の手法では取り扱うのが困難だった
り長時間の処理を必要とするような大規模回路に対し
て、高速かつ高品質な配置結果を得ることができる。ま
た、回路の動作速度に密接な関係があるＲＡＭ，ＦＦ等
の順序回路素子を、全体の配置に基づいて最初に概略的
に配置することで、遅延時間を考慮した配置への応用が
容易になる。
【００３９】〔２〕ブロックの設定について
本実施形態では、図４に示すブロック設定部３４（図５
のステップＳ１３）において、図６に示すように、ＦＦ
／ＲＡＭの配置に基づいて、フロアプラン実行時に各ブ
ロックの概略的な形状と寸法とを求めて設定している。
図６において、丸印が回路入出力端子（入出力ピン）で
あり、実線の矩形印がＲＡＭ，ＦＦ等の順序回路素子で
あり、一点鎖線で囲んだ領域が、設定されたブロックで
ある。
のステップＳ１３）において、図６に示すように、ＦＦ
／ＲＡＭの配置に基づいて、フロアプラン実行時に各ブ
ロックの概略的な形状と寸法とを求めて設定している。
図６において、丸印が回路入出力端子（入出力ピン）で
あり、実線の矩形印がＲＡＭ，ＦＦ等の順序回路素子で
あり、一点鎖線で囲んだ領域が、設定されたブロックで
ある。
【００４０】これにより、チップ内の全てのＦＦやＲＡ
Ｍを配置した時点でブロックの寸法や形状が適切か否か
を知ることができる。信号の流れを形作るものはＦＦの
配置であり、この時点で性能目標を満足しないような結
果が得られた場合にはフロアプランのやり直しが必要に
なる。人手により予めブロック分割が行なわれている回
路に対してＦＦやＲＡＭを配置する場合は、ＦＦやＲＡ
Ｍは指定された領域内にそれぞれ配置されることにな
る。この時、回路全体の信号の流れの混雑度やディレイ
値を配置結果からフィードバックすることで、フロアプ
ランにより与えられた領域（ブロック）の情報が適切か
どうかが分かる。
Ｍを配置した時点でブロックの寸法や形状が適切か否か
を知ることができる。信号の流れを形作るものはＦＦの
配置であり、この時点で性能目標を満足しないような結
果が得られた場合にはフロアプランのやり直しが必要に
なる。人手により予めブロック分割が行なわれている回
路に対してＦＦやＲＡＭを配置する場合は、ＦＦやＲＡ
Ｍは指定された領域内にそれぞれ配置されることにな
る。この時、回路全体の信号の流れの混雑度やディレイ
値を配置結果からフィードバックすることで、フロアプ
ランにより与えられた領域（ブロック）の情報が適切か
どうかが分かる。
【００４１】例えば、あるブロック内の信号が混雑しす
ぎていれば、そのブロックはより大きな面積を必要とす
ることになるし、ブロック内のＦＦ間のディレイ値が大
きすぎる時には、そのブロックはもっと狭くする。ま
た、２つのブロックに跨がるＦＦ間のディレイ値が大き
すぎる時には、ブロック間の距離を小さくするかブロッ
クのサイズを小さくする。このような処理を、図４に示
すブロック設定部３４（図５のステップＳ１３）で行な
う。
ぎていれば、そのブロックはより大きな面積を必要とす
ることになるし、ブロック内のＦＦ間のディレイ値が大
きすぎる時には、そのブロックはもっと狭くする。ま
た、２つのブロックに跨がるＦＦ間のディレイ値が大き
すぎる時には、ブロック間の距離を小さくするかブロッ
クのサイズを小さくする。このような処理を、図４に示
すブロック設定部３４（図５のステップＳ１３）で行な
う。
【００４２】〔３〕ブロック境界通過点の決定について
本実施形態では、図４に示す境界通過点決定部３５（図
５のステップＳ１７）において、ＦＦ／ＲＡＭの配置に
基づいて、フロアプラン実行時に各ブロックの境界上を
ネットが横切る場所を求めている。ブロックの境界が明
確になり、内部の概略配置が行なわれた後であれば、ブ
ロック境界上を横切るネットがどの場所を通過するかを
決定することができる。ブロック境界上を通過するネッ
トがどのＦＦどうしを接続しているか、またそれらのＦ
Ｆはどこに配置されているかの情報に基づいて、その通
過点（仮想的なピンの位置）は、ＦＦやＲＡＭどうしを
最短で結ぶ位置に決定される。この情報は第２段階でブ
ロック内部の詳細な配置を行なう場合に、一般セルの配
置座標を決定する要因の一つとなる。なお、図６に示す
ように設定されたブロックについて、境界通過点を決定
した例を、図７に示す。この図７における太実線が、ブ
ロック間を結ぶ仮配線を示している。
５のステップＳ１７）において、ＦＦ／ＲＡＭの配置に
基づいて、フロアプラン実行時に各ブロックの境界上を
ネットが横切る場所を求めている。ブロックの境界が明
確になり、内部の概略配置が行なわれた後であれば、ブ
ロック境界上を横切るネットがどの場所を通過するかを
決定することができる。ブロック境界上を通過するネッ
トがどのＦＦどうしを接続しているか、またそれらのＦ
Ｆはどこに配置されているかの情報に基づいて、その通
過点（仮想的なピンの位置）は、ＦＦやＲＡＭどうしを
最短で結ぶ位置に決定される。この情報は第２段階でブ
ロック内部の詳細な配置を行なう場合に、一般セルの配
置座標を決定する要因の一つとなる。なお、図６に示す
ように設定されたブロックについて、境界通過点を決定
した例を、図７に示す。この図７における太実線が、ブ
ロック間を結ぶ仮配線を示している。
【００４３】〔４〕サブネットリストについて
本実施形態では、ＦＦやＲＡＭの配置を行なうに先立っ
て、図４に示すサブネットリスト作成部３１（図５のス
テップＳ１１）において、与えられた回路情報（ネット
リスト）から、入出力ピンとＲＡＭ／ＦＦ等のセルとに
関する情報を抽出したサブネットリストを作成してい
る。
て、図４に示すサブネットリスト作成部３１（図５のス
テップＳ１１）において、与えられた回路情報（ネット
リスト）から、入出力ピンとＲＡＭ／ＦＦ等のセルとに
関する情報を抽出したサブネットリストを作成してい
る。
【００４４】ＦＦやＲＡＭの概略配置を行なうに当たっ
て、本実施形態では、外部から与えられるネットリスト
を変更して作成したサブネットリストを用いている。即
ち、外部入出力端子とＦＦ，ＲＡＭとを抽出したサブネ
ットリストを作成し、そのサブネットリストを用いてＦ
Ｆ，ＲＡＭの配置を行なう。このサブネットリスト上で
は、ＦＦとＲＡＭのみがセルとして存在し、外部入出力
端子，ＦＦ，ＲＡＭの相互間を結ぶデータ信号線のみが
ネットを構成する。つまり、クロックおよびリセット等
の信号線は、サブネットリストには含まれない。
て、本実施形態では、外部から与えられるネットリスト
を変更して作成したサブネットリストを用いている。即
ち、外部入出力端子とＦＦ，ＲＡＭとを抽出したサブネ
ットリストを作成し、そのサブネットリストを用いてＦ
Ｆ，ＲＡＭの配置を行なう。このサブネットリスト上で
は、ＦＦとＲＡＭのみがセルとして存在し、外部入出力
端子，ＦＦ，ＲＡＭの相互間を結ぶデータ信号線のみが
ネットを構成する。つまり、クロックおよびリセット等
の信号線は、サブネットリストには含まれない。
【００４５】サブネットリスト作成時には、まず、外部
出力端子またはＲＡＭ／ＦＦのデータ信号ピンからバッ
クトレースを始め、外部入力端子またはＲＡＭ／ＦＦの
出力端子に至るまでトレースを続ける。このようにして
見つかった外部入出力端子とＲＡＭ／ＦＦとの組み合わ
せを一つのネットとして表す。途中で通過したゲート
（順序回路以外のセル）はこのサブネットリストには含
まれない。
出力端子またはＲＡＭ／ＦＦのデータ信号ピンからバッ
クトレースを始め、外部入力端子またはＲＡＭ／ＦＦの
出力端子に至るまでトレースを続ける。このようにして
見つかった外部入出力端子とＲＡＭ／ＦＦとの組み合わ
せを一つのネットとして表す。途中で通過したゲート
（順序回路以外のセル）はこのサブネットリストには含
まれない。
【００４６】例えば、図８に示すような回路を構成する
ことを指示するネットリストから作成された、サブネッ
トリストを図９に示す。図８において、ＦＦ−Ａからの
信号とＦＦ−Ｂからの信号とがゲートＧ２で合流し、こ
のゲートＧ２からの出力とＦＦ−Ｃからの信号とがゲー
トＧ３で合流し、ゲートＧ３からの出力と回路入出力端
子からゲートＧ１を経由した信号とがＦＦ−Ｄで合流し
ている。ここで、ゲートＧ１〜Ｇ３は、いずれも順序回
路素子以外のセルである。図８に示すネットリストから
抽出されたサブネットリストは、図９に示すように、ゲ
ートＧ１〜Ｇ３を無視し、回路入出力端子および４つの
ＦＦ−Ａ〜Ｄの相互間の接続関係を指示するものにな
る。
ことを指示するネットリストから作成された、サブネッ
トリストを図９に示す。図８において、ＦＦ−Ａからの
信号とＦＦ−Ｂからの信号とがゲートＧ２で合流し、こ
のゲートＧ２からの出力とＦＦ−Ｃからの信号とがゲー
トＧ３で合流し、ゲートＧ３からの出力と回路入出力端
子からゲートＧ１を経由した信号とがＦＦ−Ｄで合流し
ている。ここで、ゲートＧ１〜Ｇ３は、いずれも順序回
路素子以外のセルである。図８に示すネットリストから
抽出されたサブネットリストは、図９に示すように、ゲ
ートＧ１〜Ｇ３を無視し、回路入出力端子および４つの
ＦＦ−Ａ〜Ｄの相互間の接続関係を指示するものにな
る。
【００４７】このように簡素化したサブネットリストを
用いることで、配置作業時に回路入出力端子とＲＡＭ／
ＦＦとの相互接続関係を容易に知ることができ、配置処
理速度が大幅に向上することになる。 〔５〕サブネットリストにおけるゲート数情報について 上述のようなサブネットリストを作成するに際して、本
実施形態では、ＦＦやＲＡＭの相互間や入出力ピンとＦ
ＦまたはＲＡＭとの間に存在する、ＦＦ，ＲＡＭ以外の
ゲート数をサブネットリストの接続データとしてもたせ
ることにより、図４に示す第１の配置決定部３２（図５
のステップＳ１２）において、そのゲート数を参照し、
そのゲート数に応じてＲＡＭ／ＦＦの配置を制御してい
る。
用いることで、配置作業時に回路入出力端子とＲＡＭ／
ＦＦとの相互接続関係を容易に知ることができ、配置処
理速度が大幅に向上することになる。 〔５〕サブネットリストにおけるゲート数情報について 上述のようなサブネットリストを作成するに際して、本
実施形態では、ＦＦやＲＡＭの相互間や入出力ピンとＦ
ＦまたはＲＡＭとの間に存在する、ＦＦ，ＲＡＭ以外の
ゲート数をサブネットリストの接続データとしてもたせ
ることにより、図４に示す第１の配置決定部３２（図５
のステップＳ１２）において、そのゲート数を参照し、
そのゲート数に応じてＲＡＭ／ＦＦの配置を制御してい
る。
【００４８】つまり、本実施形態では、上述のようにネ
ットリストを簡略化してサブネットリストを作成する過
程で、一つのネット上にいくつのゲートが存在するかを
知ることができる。この情報をサブネットリストの各ネ
ットの情報にもたせている。例えば、図８に示すネット
リストから抽出されたサブネットリストには、図１０に
示すようなゲート数情報が含まれることになる。図１０
の各ネットに付された数字が、そのネット上に存在する
ゲートの数を示している。
ットリストを簡略化してサブネットリストを作成する過
程で、一つのネット上にいくつのゲートが存在するかを
知ることができる。この情報をサブネットリストの各ネ
ットの情報にもたせている。例えば、図８に示すネット
リストから抽出されたサブネットリストには、図１０に
示すようなゲート数情報が含まれることになる。図１０
の各ネットに付された数字が、そのネット上に存在する
ゲートの数を示している。
【００４９】ＦＦやＲＡＭの配置が終わった後で残りの
一般セルを配置することになるが、この一般セルは、原
則として、ＦＦやＲＡＭの相互間を結ぶ線分を中心とし
た領域に配置されることになる。この時、ＦＦやＲＡＭ
の相互間に存在するゲート数に比べてＦＦやＲＡＭの相
互間の距離が極端に短いような場合は、中間のゲートを
配置したことにより予期せぬ配線混雑を引き起こしたり
しないように、ＦＦやＲＡＭの相互間に適度な間隔を予
め空けて配置座標を決定する。
一般セルを配置することになるが、この一般セルは、原
則として、ＦＦやＲＡＭの相互間を結ぶ線分を中心とし
た領域に配置されることになる。この時、ＦＦやＲＡＭ
の相互間に存在するゲート数に比べてＦＦやＲＡＭの相
互間の距離が極端に短いような場合は、中間のゲートを
配置したことにより予期せぬ配線混雑を引き起こしたり
しないように、ＦＦやＲＡＭの相互間に適度な間隔を予
め空けて配置座標を決定する。
【００５０】〔６〕サブネットリストにおける論理的距
離情報について 上述のようなサブネットリストを作成するに際して、本
実施形態では、ＦＦやＲＡＭの相互間の論理的距離、即
ち、入力ピンやＲＡＭ／ＦＦからの信号がどのようなツ
リー形状を成して合流するのかを、サブネットリストの
接続データとしてもたせることにより、図４に示す第１
の配置決定部３２（図５のステップＳ１２）において、
その論理的距離を参照し、その論理的距離に応じてＲＡ
Ｍ／ＦＦの配置を制御している。
離情報について 上述のようなサブネットリストを作成するに際して、本
実施形態では、ＦＦやＲＡＭの相互間の論理的距離、即
ち、入力ピンやＲＡＭ／ＦＦからの信号がどのようなツ
リー形状を成して合流するのかを、サブネットリストの
接続データとしてもたせることにより、図４に示す第１
の配置決定部３２（図５のステップＳ１２）において、
その論理的距離を参照し、その論理的距離に応じてＲＡ
Ｍ／ＦＦの配置を制御している。
【００５１】上述のようにネットリストを簡略化してサ
ブネットリストを作成する過程で、ある一つのＦＦに入
力される信号を出力するＦＦどうしの論理的な近さ（論
理的距離）をサブネットリストの各ゲート情報にもたせ
る。全ての回路の情報をもったネットリストでは、ゲー
トをトレースすることで信号が分岐したり合流したりす
る様子を知ることはできるが、簡略化されたサブネット
リスト上ではトレースだけではこのような情報を得るこ
とはできない。この情報は、ＦＦどうしの位置を決定す
るのに大きな役割をもっている。
ブネットリストを作成する過程で、ある一つのＦＦに入
力される信号を出力するＦＦどうしの論理的な近さ（論
理的距離）をサブネットリストの各ゲート情報にもたせ
る。全ての回路の情報をもったネットリストでは、ゲー
トをトレースすることで信号が分岐したり合流したりす
る様子を知ることはできるが、簡略化されたサブネット
リスト上ではトレースだけではこのような情報を得るこ
とはできない。この情報は、ＦＦどうしの位置を決定す
るのに大きな役割をもっている。
【００５２】例えば図８に示す回路情報をもつネットリ
ストについて考えると、ＦＦ−ＡとＦＦ−Ｂとの論理的
な距離は、ＦＦ−ＡとＦＦ−ＣまたはＦＦ−ＢとＦＦ−
Ｃの論理的距離よりも近いことになる。そして、これら
のＦＦ−Ａ〜Ｄを配置する際に、本実施形態では、ＦＦ
−ＡとＦＦ−Ｂとの距離はＦＦ−Ｃからの距離よりも近
くなるように配置される。
ストについて考えると、ＦＦ−ＡとＦＦ−Ｂとの論理的
な距離は、ＦＦ−ＡとＦＦ−ＣまたはＦＦ−ＢとＦＦ−
Ｃの論理的距離よりも近いことになる。そして、これら
のＦＦ−Ａ〜Ｄを配置する際に、本実施形態では、ＦＦ
−ＡとＦＦ−Ｂとの距離はＦＦ−Ｃからの距離よりも近
くなるように配置される。
【００５３】このような論理的距離は、あるＦＦに接続
される全てのＦＦについて求められる値であるから、サ
ブネットリスト内に存在する全てのＦＦがマトリクスを
もつことで表現される。例えば、図８に示すネットリス
トから抽出されたサブネットリストには、図１１に示す
ような論理的距離情報が含まれることになる。図１１の
回路入出力端子やＦＦ−Ａ〜Ｃにそれぞれ付された数字
が、論理的距離を示している。この数字は、具体的に
は、回路入出力端子やＦＦ−Ａ〜Ｃからの信号がＦＦ−
Ｄに至るまでの間における分岐の数に対応している。
される全てのＦＦについて求められる値であるから、サ
ブネットリスト内に存在する全てのＦＦがマトリクスを
もつことで表現される。例えば、図８に示すネットリス
トから抽出されたサブネットリストには、図１１に示す
ような論理的距離情報が含まれることになる。図１１の
回路入出力端子やＦＦ−Ａ〜Ｃにそれぞれ付された数字
が、論理的距離を示している。この数字は、具体的に
は、回路入出力端子やＦＦ−Ａ〜Ｃからの信号がＦＦ−
Ｄに至るまでの間における分岐の数に対応している。
【００５４】そして、上述した論理的距離を表す数値
は、サブネットリストを作成する際（回路を簡略化する
際）のバックトレースの過程で求められ、トレースの末
端部分で分岐しているもの程（即ち、数値が大きい
程）、論理的に近いことを示している。 〔７〕簡易的なディレイ演算について 本実施形態では、図４に示すディレイ算出部３６（図５
のステップＳ１４）において、ＦＦやＲＡＭの配置とサ
ブネットリストにおけるゲート数情報とに基づいて、Ｆ
ＦやＲＡＭの相互間のディレイ値、または、入出力ピン
とＦＦ，ＲＡＭとの間のディレイ値が簡易的に算出さ
れ、そのディレイ値に応じてＲＡＭ／ＦＦを配置してい
る。
は、サブネットリストを作成する際（回路を簡略化する
際）のバックトレースの過程で求められ、トレースの末
端部分で分岐しているもの程（即ち、数値が大きい
程）、論理的に近いことを示している。 〔７〕簡易的なディレイ演算について 本実施形態では、図４に示すディレイ算出部３６（図５
のステップＳ１４）において、ＦＦやＲＡＭの配置とサ
ブネットリストにおけるゲート数情報とに基づいて、Ｆ
ＦやＲＡＭの相互間のディレイ値、または、入出力ピン
とＦＦ，ＲＡＭとの間のディレイ値が簡易的に算出さ
れ、そのディレイ値に応じてＲＡＭ／ＦＦを配置してい
る。
【００５５】つまり、ＦＦやＲＡＭの相互間に存在する
ゲート数を、サブネットリストにおいてネットの情報と
してもつことにより、簡易的にディレイ値を算出し、そ
のディレイ値に基づいた配置を行なっている。そのディ
レイ値の算出手法を以下に説明すると、外部から、単位
配線長当たりのディレイ値Ｄｎとゲート１個当たりのデ
ィレイ値Ｄｇとが与えられている時、２つのＦＦ間のデ
ィレイ値をＴ以下にしたければ、２つのＦＦ間の距離Ｌ
は、最長で（Ｔ−Ｄｇ×ゲート数）／Ｄｎとして簡易的
に求められる。
ゲート数を、サブネットリストにおいてネットの情報と
してもつことにより、簡易的にディレイ値を算出し、そ
のディレイ値に基づいた配置を行なっている。そのディ
レイ値の算出手法を以下に説明すると、外部から、単位
配線長当たりのディレイ値Ｄｎとゲート１個当たりのデ
ィレイ値Ｄｇとが与えられている時、２つのＦＦ間のデ
ィレイ値をＴ以下にしたければ、２つのＦＦ間の距離Ｌ
は、最長で（Ｔ−Ｄｇ×ゲート数）／Ｄｎとして簡易的
に求められる。
【００５６】例えば、図１２に示すように、２つのＦＦ
間に２つのゲートが存在する場合、これらのＦＦやゲー
トの相互間の距離をＬ１，Ｌ２，Ｌ３とすると、これら
のＦＦやゲートの相互間のディレイ値Ｄ１，Ｄ２，Ｄ３
は、それぞれ、Ｌ１×Ｄｎ，Ｌ２×Ｄｎ，Ｌ３×Ｄｎと
して求められる。２つのＦＦ間のディレイ値の制限値を
Ｔとすると、 Ｔ＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄｇ×２ ＝（Ｌ１＋Ｌ２＋Ｌ３）×Ｄｎ＋Ｄｇ×２ であり、２つのＦＦ間の距離Ｌ＝Ｌ１＋Ｌ２＋Ｌ３であ
るから、上式は、 Ｔ＝Ｌ×Ｄｎ＋Ｄｇ×２ となる。この式をＬについて解くと、 Ｌ＝（Ｔ−Ｄｇ×２）／Ｄｎ となる。つまり、ＦＦ間の距離Ｌが（Ｔ−Ｄｇ×２）／
Ｄｎ以下になるようにこれらのＦＦを配置すれば、ディ
レイ制約条件が満たされることになる。
間に２つのゲートが存在する場合、これらのＦＦやゲー
トの相互間の距離をＬ１，Ｌ２，Ｌ３とすると、これら
のＦＦやゲートの相互間のディレイ値Ｄ１，Ｄ２，Ｄ３
は、それぞれ、Ｌ１×Ｄｎ，Ｌ２×Ｄｎ，Ｌ３×Ｄｎと
して求められる。２つのＦＦ間のディレイ値の制限値を
Ｔとすると、 Ｔ＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄｇ×２ ＝（Ｌ１＋Ｌ２＋Ｌ３）×Ｄｎ＋Ｄｇ×２ であり、２つのＦＦ間の距離Ｌ＝Ｌ１＋Ｌ２＋Ｌ３であ
るから、上式は、 Ｔ＝Ｌ×Ｄｎ＋Ｄｇ×２ となる。この式をＬについて解くと、 Ｌ＝（Ｔ−Ｄｇ×２）／Ｄｎ となる。つまり、ＦＦ間の距離Ｌが（Ｔ−Ｄｇ×２）／
Ｄｎ以下になるようにこれらのＦＦを配置すれば、ディ
レイ制約条件が満たされることになる。
【００５７】〔８〕ＦＦ，ＲＡＭ以外のセルを配置する
手順について 本実施形態では、第２段階（図４に示す第２の配置決定
部３３，図５のステップＳ１８）において、ネットリス
トとＦＦやＲＡＭの配置座標とブロック通過点の位置と
に基づいて、ＦＦやＲＡＭ以外のセルの配置座標が決定
されるが、その配置手順について以下に説明する。
手順について 本実施形態では、第２段階（図４に示す第２の配置決定
部３３，図５のステップＳ１８）において、ネットリス
トとＦＦやＲＡＭの配置座標とブロック通過点の位置と
に基づいて、ＦＦやＲＡＭ以外のセルの配置座標が決定
されるが、その配置手順について以下に説明する。
【００５８】ＲＡＭおよびＦＦの位置を先に決めること
で、それ以外のセルの配置座標はそのセルを通るパスが
どのＲＡＭ／ＦＦから出力されてどのＲＡＭ／ＦＦへ入
力するのかを調べることにより、およその位置を決定す
ることが容易になる。この第２段階では、サブネットリ
ストを用いるのではなく、最初に与えられたネットリス
トを用いる。これは、この時点では配置のキーになるＲ
ＡＭ／ＦＦの概略的な配置座標を求めることが目的では
なく、全てのセルの配置座標を詳細に決定することが目
的だからである。
で、それ以外のセルの配置座標はそのセルを通るパスが
どのＲＡＭ／ＦＦから出力されてどのＲＡＭ／ＦＦへ入
力するのかを調べることにより、およその位置を決定す
ることが容易になる。この第２段階では、サブネットリ
ストを用いるのではなく、最初に与えられたネットリス
トを用いる。これは、この時点では配置のキーになるＲ
ＡＭ／ＦＦの概略的な配置座標を求めることが目的では
なく、全てのセルの配置座標を詳細に決定することが目
的だからである。
【００５９】セルは、そのセルを通過するパスがどのＲ
ＡＭ／ＦＦの間にあるのかを調べ、可能な限りそれらの
ＲＡＭ／ＦＦを結ぶ直線上に配置する。セル配置は、パ
スの終点、即ちＲＡＭ／ＦＦの入力ピンに近いものから
順に行なう。これは、入力に近いセルほど適した場所が
少ないためである。また、ディレイ制約の厳しいパスか
ら配置を始める。全てのセルを最適と見なされる場所に
配置した後で、全体の混雑度、即ち配線容易性に基づい
てセルの詳細配置を修正する。この場合、初期に配置し
たＲＡＭ／ＦＦの配置を含めて修正してもよい。
ＡＭ／ＦＦの間にあるのかを調べ、可能な限りそれらの
ＲＡＭ／ＦＦを結ぶ直線上に配置する。セル配置は、パ
スの終点、即ちＲＡＭ／ＦＦの入力ピンに近いものから
順に行なう。これは、入力に近いセルほど適した場所が
少ないためである。また、ディレイ制約の厳しいパスか
ら配置を始める。全てのセルを最適と見なされる場所に
配置した後で、全体の混雑度、即ち配線容易性に基づい
てセルの詳細配置を修正する。この場合、初期に配置し
たＲＡＭ／ＦＦの配置を含めて修正してもよい。
【００６０】例えば図１３（ａ）に示すように、まず、
ＦＦ−Ｄと回路入出力端子とを結ぶパス（点線参照）上
にゲートＧ１を配置するとともに、ＦＦ−Ａ〜Ｄにより
囲まれる領域（点線で囲まれた四角形領域）内にゲート
Ｇ３を配置する。ついで、図１３（ｂ）に示すように、
ゲートＧ３とＦＦ−Ａ，Ｂとにより囲まれる領域（点線
で囲まれた三角形領域）内にゲートＧ２を配置する。
ＦＦ−Ｄと回路入出力端子とを結ぶパス（点線参照）上
にゲートＧ１を配置するとともに、ＦＦ−Ａ〜Ｄにより
囲まれる領域（点線で囲まれた四角形領域）内にゲート
Ｇ３を配置する。ついで、図１３（ｂ）に示すように、
ゲートＧ３とＦＦ−Ａ，Ｂとにより囲まれる領域（点線
で囲まれた三角形領域）内にゲートＧ２を配置する。
【００６１】
【発明の効果】以上詳述したように、本発明の回路素子
配置方法および装置（請求項１〜１６）によれば、第１
段階で順序回路素子を配置し、第２段階でそれ以外の回
路素子を配置することにより、回路設計時に取り扱う回
路規模を縮小でき、配置処理対象を限定することが可能
になるので、従来の手法では取り扱うのが困難だったり
長時間の処理を必要とするような大規模回路に対して、
高速かつ高品質な配置結果を得ることができる。
配置方法および装置（請求項１〜１６）によれば、第１
段階で順序回路素子を配置し、第２段階でそれ以外の回
路素子を配置することにより、回路設計時に取り扱う回
路規模を縮小でき、配置処理対象を限定することが可能
になるので、従来の手法では取り扱うのが困難だったり
長時間の処理を必要とするような大規模回路に対して、
高速かつ高品質な配置結果を得ることができる。
【００６２】また、回路の動作速度に密接な関係がある
順序回路素子を、全体の配置に基づいて最初に概略的に
配置することで、遅延時間を考慮した配置への応用が容
易になる。
順序回路素子を、全体の配置に基づいて最初に概略的に
配置することで、遅延時間を考慮した配置への応用が容
易になる。
【図１】本発明による回路素子配置手順の原理説明図で
ある。
ある。
【図２】本発明の回路素子配置装置の原理ブロック図で
ある。
ある。
【図３】本発明の一実施形態にかかる回路素子配置装置
としての機能を果たす処理装置の構成を示すブロック図
である。
としての機能を果たす処理装置の構成を示すブロック図
である。
【図４】本実施形態の回路素子配置装置の機能構成を示
すブロック図である。
すブロック図である。
【図５】本実施形態の動作（回路素子配置方法）を説明
するためのフローチャートである。
するためのフローチャートである。
【図６】本実施形態の動作を説明するための図である。
【図７】本実施形態の動作を説明するための図である。
【図８】本実施形態におけるネットリストを説明するた
めの図である。
めの図である。
【図９】本実施形態におけるサブネットリストを説明す
るための図である。
るための図である。
【図１０】本実施形態のサブネットリストに含まれるゲ
ート数情報を説明するための図である。
ート数情報を説明するための図である。
【図１１】本実施形態のサブネットリストに含まれる論
理的距離情報を説明するための図である。
理的距離情報を説明するための図である。
【図１２】本実施形態における簡易的ディレイ演算を説
明するための図である。
明するための図である。
【図１３】（ａ），（ｂ）はいずれも本実施形態におい
てＦＦ，ＲＡＭ以外のセルを配置する手順を説明するた
めの図である。
てＦＦ，ＲＡＭ以外のセルを配置する手順を説明するた
めの図である。
１ 第１の配置決定部
２ 第２の配置決定部
１０ 処理装置
１１ ＣＰＵ
１２ メモリ
１３ 入出力制御部
２０ ディスプレイ
２１ キーボード
２２ マウス
３１ サブネットリスト作成部
３２ 第１の配置決定部
３３ 第２の配置決定部
３４ ブロック設定部
３５ 境界通過点決定部
３６ ディレイ算出部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−74842（ＪＰ，Ａ)
特開 平４−245672（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 17/50 658
Claims (2)
- 【請求項１】 回路設計に際し、入出力ピンの位置に基
づいて多数の回路素子を所定領域内に配置する回路素子
配置装置であって、設計回路情報をもつネットリストから、前記入出力ピン
と該順序回路素子とに関する情報を抽出したサブネット
リストを作成するとともに、該サブネットリストの作成
時に、該順序回路素子の相互間や前記入出力ピンと該順
序回路素子との間に存在する、該順序回路素子以外の回
路素子数ｍを接続データとして該サブネットリストに含
めるサブネットリスト作成部と、 該サブネットリスト作成部により作成された該サブネッ
トリストに基づいて 該多数の回路素子のうち順序回路素
子の配置座標を決定する第１の配置決定部と、該第１の配置決定部により決定された該順序回路素子の
配置座標と、該サブネットリストにおける前記回路素子
数ｍと、外部から与えられた単位配線長当たりのディレ
イ値Ｄｎおよび回路素子１個当たりのディレイ値Ｄｇと
を用いて、該順序回路素子の相互間のディレイ値もしく
は前記入出力ピンと該順序回路素子との間のディレイ値
をＬ×Ｄｎ＋Ｄｇ×ｍ（Ｌは該順序回路素子の相互間の
距離もしくは前記入出力ピンと該順序回路素子との間の
距離）として算出するディレイ算出部と、 該第１の配置決定部により決定された該順序回路素子の
配置座標に基づいて、該順序回路素子以外の回路素子の
配置座標を決定する第２の配置決定部とをそなえ、 該第１の配置決定部が、該ディレイ算出部により算出さ
れた該ディレイ値Ｌ×Ｄｎ＋Ｄｇ×ｍが制限値を超える
場合に該ディレイ値Ｌ×Ｄｎ＋Ｄｇ×ｍが該制限値以下
となるように、該順序回路素子の配置座標を決定し直す
ことを特徴とする、回路素子配置装置。 - 【請求項２】 回路設計に際し、入出力ピンの位置に基
づいて多数の回路素子を所定領域内に配置する回路素子
配置装置であって、 設計回路情報をもつネットリストから、前記入出力ピン
と該順序回路素子とに関する情報を抽出したサブネット
リストを作成するとともに、該サブネットリストの作成
時に、該順序回路素子の相互間の論理的距離を接続デー
タとして該サブ ネットリストに含めるサブネットリスト
作成部と、 該サブネットリスト作成部により作成された該サブネッ
トリストに基づいて該多数の回路素子のうち順序回路素
子の配置座標を決定する第１の配置決定部と、 該第１の配置決定部により決定された該順序回路素子の
配置座標に基づいて、該順序回路素子以外の回路素子の
配置座標を決定する第２の配置決定部と をそなえたこと
を特徴とする、回路素子配置装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03091597A JP3422645B2 (ja) | 1997-02-14 | 1997-02-14 | 回路素子配置装置 |
| US08/895,233 US6226778B1 (en) | 1997-02-14 | 1997-07-16 | Method and apparatus for determining locations of circuit elements including sequential circuit elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03091597A JP3422645B2 (ja) | 1997-02-14 | 1997-02-14 | 回路素子配置装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10228494A JPH10228494A (ja) | 1998-08-25 |
| JP3422645B2 true JP3422645B2 (ja) | 2003-06-30 |
Family
ID=12317008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03091597A Expired - Fee Related JP3422645B2 (ja) | 1997-02-14 | 1997-02-14 | 回路素子配置装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6226778B1 (ja) |
| JP (1) | JP3422645B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348303B1 (ko) * | 1999-11-09 | 2002-08-10 | 주식회사 하이닉스반도체 | 다양한 클럭신호에 의한 클럭신호간 딜레이보상방법 |
| JP2015230696A (ja) * | 2014-06-06 | 2015-12-21 | 富士通株式会社 | 回路画像出力プログラム、情報処理装置、回路画像出力方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2379909A1 (fr) * | 1977-02-04 | 1978-09-01 | Cii Honeywell Bull | Procede et appareil de montage de dispositifs sur un substrat |
| JPH0668696B2 (ja) * | 1985-02-22 | 1994-08-31 | 株式会社日立製作所 | 挿入機用ｎｃデータ作成方法 |
| US4914808A (en) * | 1987-10-16 | 1990-04-10 | Sanyo Electric Co., Ltd | Automatic electronic parts mounting apparatus for repeatedly mounting in forward and reverse sequences |
| JP2966082B2 (ja) * | 1990-11-06 | 1999-10-25 | 株式会社日立製作所 | 実装順序決定方法及びその実装方法 |
| JPH05128207A (ja) | 1991-11-06 | 1993-05-25 | Fujitsu Ltd | モジユールレイアウト処理装置 |
| US5644498A (en) * | 1995-01-25 | 1997-07-01 | Lsi Logic Corporation | Timing shell generation through netlist reduction |
| JP2959444B2 (ja) * | 1995-08-30 | 1999-10-06 | 日本電気株式会社 | フリップチップ型半導体装置の自動配置配線方法 |
| US5999716A (en) * | 1996-06-27 | 1999-12-07 | Matsushita Electric Industrial Co., Ltd. | LSI layout design method capable of satisfying timing requirements in a reduced design processing time |
-
1997
- 1997-02-14 JP JP03091597A patent/JP3422645B2/ja not_active Expired - Fee Related
- 1997-07-16 US US08/895,233 patent/US6226778B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10228494A (ja) | 1998-08-25 |
| US6226778B1 (en) | 2001-05-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030408 |
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