JP3848685B2 - 半導体集積回路の配置支援方法 - Google Patents
半導体集積回路の配置支援方法 Download PDFInfo
- Publication number
- JP3848685B2 JP3848685B2 JP51447098A JP51447098A JP3848685B2 JP 3848685 B2 JP3848685 B2 JP 3848685B2 JP 51447098 A JP51447098 A JP 51447098A JP 51447098 A JP51447098 A JP 51447098A JP 3848685 B2 JP3848685 B2 JP 3848685B2
- Authority
- JP
- Japan
- Prior art keywords
- logical block
- logical
- semiconductor integrated
- integrated circuit
- placement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000000034 method Methods 0.000 title claims description 14
- 238000003672 processing method Methods 0.000 claims description 15
- 230000004397 blinking Effects 0.000 claims description 5
- 230000008054 signal transmission Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 11
- 238000012545 processing Methods 0.000 description 10
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本発明は、半導体集積回の論理素子配置処理方法に係わり、特に論理素子もしくは論理素子群の配置位置を外部から指示し、信号伝達遅延時間に関して論理素子の配置を最適とするための半導体集積回路の論理素子配置処理方法に関する。
背景技術
半導体集積回路の論理素子配置処理方法に関する従来技術としては、特開平7-73643号公報に記載された技術が知られている。この従来技術は、論理素子の集まりである論理ブロック単位に論理分割して階層的に論理設計されている論理素子群の各論理素子を半導体集積回路の基板の上に、同一論理ブロックに属する論理素子同士を固めて配置しながら、信号伝達時間に関して論理素子の配置を最適とするための論理素子配置処理方法を提供している。
前述した特開平7-73643号公報に記載された従来技術は、信号伝達時間に関して論理素子の配置を最適とするための情報を、各論理素子の結線関係により自動で認識して配置処理を行うものである。
しかし、従来技術は全ての論理素子間の結線関係をを考慮するものであり、近年の半導体集積回路の大規模化により、全ての配置処理を実施するとすれば膨大な処理時間が必要になってくることが予想され、それゆえ短時間での実装設計を妨害する要因となりかねない。
しかしながら、信号遅延時間等を考慮する必要のある論理素子は、ある限られた特定の論理素子であり、同様に半導体集積回路を律速するのは、特定の論理素子間の結線に係わる信号伝達時間であり、必ずしも全ての論理素子の配置を最適化する必要がないことがわかった。
そこで本願発明の目的は、最適な論理素子の配置を行うことにより、短期間で実装設計を行うことのできる半導体集積回路の論理素子配置処理方法を提供することにある。
発明の開示
上記の目的を達成するために、本発明では、以下の構成とした。
(1)少なくとも論理ブロック名称、論理ブロック規模、他論理ブロックとの結線関係の情報により構成される論理ブロックファイルを予め用意し、該論理ブロックファイルより抽出した論理ブロック名称の一覧を論理ブロック名称一覧として表示し、該論理ブロック名称一覧の中から選択された任意の論理ブロックを前記基板配置図面上に前記論理ブロックファイルの論理ブロック規模に応じて配置し、配置した論理ブロック間を前記論理ブロックファイルの他論理ブロックとの結線関係に応じて表示させることにより論理ブロックの最適配置を決定する。これによりオペレータは表示画面上で容易に論理ブロックの配置位置が配置可能条件を満たしているかどうかを確認することができ、半導体集積回路の配置位置を決定する際に非常に有効である。
(2)論理ブロック間の結線関係と論理ブロック間の配置位置による配置可能条件の対応を示したテーブルを予め用意し、配置可能条件を満たさない論理ブロックについては、その論理ブロックを指摘することによりオペレータに容易に認識可能とする。これによりオペレータは、論理ブロックを配置した場所が適当かどうかを容易に把握できる。
(3)配置可能条件を満たしていない論理ブロックについては、論理ブロックを指定し移動させることにより、配置可能条件を満たす位置に論理ブロックを配置させることができる。
【図面の簡単な説明】
第1図は、本発明の半導体集積回路の配置支援に関する処理フローを示す処理フロー図である。第2図は、本発明による半導体集積回路の階層構造を示す図である。第3図は、本発明による半導体集積回路の階層構造を論理素子レベルで示す図である。第4図は、本発明により表示画面上での操作例を示す図である。第5図は、本発明により表示画面上での操作例を示す図である。第6図は、本発明により表示画面上での操作例を示す図である。第7図は、本発明により表示画面上での操作例を示す図である。第8図は、本発明により表示画面上での操作例を示す図である。第9図は、本発明により表示画面上での操作例を示す図である。第10図は、本発明による論理ブロック間での接続ネット数とそれに応じたブロック間の距離条件の関係を示す論理ブロック間関係テーブルである。
発明を実施するための最良の形態
以下、本発明による実施例を図面を使って詳細に説明する。
まず、第2図は本発明を説明するための半導体集積回路の階層をあらわすものである。ここでは、論理素子(例えば206)の集まりが論理ブロック(例えば202)であり、この論理ブロック(202)は例えばある機能のかたまり単位で分割されている。また、この論理ブロック(202)が集まったもの(202〜205)をチップ(201)と呼ぶ。
第3図を使って論理ブロックについてさらに詳しく説明する。
第3図は第2図の階層図を論理素子レベルで表した結線図の例である。
チップ201は4つの論理ブロック(A,B,C,D)から構成されている。これらの論理ブロック間にはそれぞれ接続関係があり、第3図の例では論理ブロックAと論理ブロックCには2本の接続関係が、論理ブロックCと論理ブロックD、論理ブロックBと論理ブロックDには1本の接続関係があることを示している。
以上のことをふまえた上で、本発明の一実施例に係る半導体集積回路の配置支援処理方法の各プロセスの流れを第1図のフローチャートを使って説明する。
まず、最低限の情報として前述したチップを構成している論理ブロックの論理規模(例えばゲート数)と自論理ブロックと他の論理ブロックとの接続配線数がわかる論理情報のファイルより、論理ブロックの情報(論理ブロック名称、論理規模、接続のある論理ブロック名称、接続配線数)を抽出して、論理ブロック名称一覧のファイルを作成する(101)。
次に半導体集積回路のチップの配置下地となる下地情報を作成する(102)。
下地情報は、例えば、2次元のXY座標で示されるものやマス目のようなものでもよい。次にワークステーションの画面等の表示画面上に、ステップ101とステップ102にて抽出した論理ブロック名称一覧と下地情報をそれぞれ別のウインドに表示する(103)。そして前述の論理ブロック名称一覧を表示したウインドの中から選択された論理ブロックを、別ウインドに表示した下地情報上の配置したい位置を指定して配置する(104)。他の論理ブロックについても、配置が必要であれば、この処理を繰り返す(106)。尚、第5図を説明する際に詳細に述べるが、下地情報に各論理ブロックを配置する際には、各論理ブロックの論理規模を考慮してその論理規模の大きさを反映した大きさで指定された論理ブロックを配置することが考えられる。
一通り配置指示が終了したら次に、各論理ブロック間の配線結合度を下地情報のウインド上で表示させる。
具体的手段としては、例えば、結合のある論理ブロック間については、論理ブロック間を線分を渡らせることにより表示する。また、結合度合については、例えば図10のようなテーブルをメモリに設定しておき、このテーブルの配置可能条件に従い論理ブロックを配置した際の信号遅延時間等の関係を表示させる。この際にこのファイルを参照することにより、前述した論理ブロック間の線分の幅を論理ブロックの配置可能条件に合わせて線分を太くしたり細くしたり、また色を変化させたり、また線の太細と色を組み合わせたりする等により変更する(108)。配置可能条件に適合しない場合には、その線分を点滅させたり色を変化させたりすることによりオペレータに知らせる。
最初に論理ブロックを配置した場所が、信号伝達遅延時間を満足するものであれば(109)、この論理ブロックを配置した状態の配置指示結果をファイルに出力する(113)。
信号伝達遅延時間を満足しない等の配置可能条件に適合しない場合には、再度配置位置を変更して結合度を確認する(112)。尚、論理ブロックの再配置のさせ方については第9図により後述することにする。
最後にチップ上の予め配置した特定の論理ブロック以外の信号遅延時間等を考慮する必要のない残りの論理ブロックについてはこの作成されたファイルを自動配置システムに入力することにより配置処理を実施する。
以上が本発明の概略であり、この方法により設計者の意図する論理ブロックの配置が行え、信号伝達遅延時間を満足する配置とすることが可能となる。
次に、第4図から第10図の表示画面に表示された論理ブロック名称一覧と下地情報、論理ブロック間関係テーブルを使って第1図にて説明した処理をさらに詳しく説明する。
第4図は、第1図のフローチャートでいうステップ103で論理ブロック名一覧を表示する論理ブロック名ウインド(401)と下地情報を表示する下地ウインド(402)が表示画面上に表示された状態の図である。
第4図では、第3図の論理ブロックA,B,C,Dをそれぞれ、LOGIC-BLOCK-A,LOGIC-BLOCK-B,LOGIC-BLOCK-C,LOGIC-BLOCK-Dという名称で表している。
次に、下地ウインドに論理ブロックを配置する処理について第5図を使って説明する。
第5図ではまず、論理ブロック名ウインドをアクティブウインドとして選択し、この中より、配置位置を指定したい論理ブロックを選択する。次に、下地ウインドをアクティブウインドにして、先に選択した論理ブロックを下地ウインド上に配置したい位置を指定することにより配置する。尚、この指定にはマウス等により所定の場所を指定することにより配置することが考えられる。下地ウインド上の論理ブロックの位置を認識する手段としては、XY座標、マス目等を用いることが考えられる。この例では、マス目を使用することにする。この際、基準点を四隅のどこかに定め、そこを(1、1)として2次元で表現すればよい。
第5図の例では、まず論理ブロックLOGIC-BLOCK-Cを配置位置を指定したい論理ブロックとして選択し、選択された論理ブロックCを配置する場所としてまず下地画面上に矢印等が表示され、オペレータが所望の配置場所をこの矢印により指定することにより図5のように論理ブロックCが表示されることになる。尚、この例では、論理ブロックを四角形を用いて表現しているが、この四角形の面積は、論理情報のファイルを読み取った時に抽出した論理ブロックの論理規模により、論理ブロックの論理素子を配置するのに必要とされる面積を概算して、それに匹敵する面積を表示することで、実際の配置により近いものとすることができる。これは、あくまでも概算面積なので、四角形でなく、円を用いても、他の矩型を用いてもかまわない。
第5図と同様に第6図では、論理ブロック名ウインドより論理ブロックLOGIC-BLOCK-Aを選択して、その後、選択した論理ブロックAを下地ウインド上の下地情報上に指定する。ここで、論理ブロックAは論理ブロックCに比べ論理素子の数が倍になるので、画面上の表現面積も約倍で表現されることになる。一旦配置を行った後に下地ウインド上の下地情報にて各論理ブロックを認識するには、例えば、論理ブロック名ウインド内の論理ブロック名称の表示色を各々異なる色として、下地情報上の論理ブロックの塗りつぶし色と同じにする等の表現にして容易に対応付けできるようにすることなどが考えられる。また、下地ウインド上の下地情報に配置された論理ブロックをマウスでクリックすることでその論理ブロック近辺にその論理ブロック名称を表示することなども考えられる。
同様の方法で第7図で示すように、LOGIC-BLOCK-B,LOGIC-BLOCK-Dについても配置を行う。
次に第8図により各論理ブロック間の結線関係を表示する処理について説明する。
下地ウインド上の下地情報に所望の論理ブロックの配置が終了すると、例えば第8図に示すような予め作成しておいた結線のオプションウインドのボタンを使って、下地ウインド上の論理ブロック間の結線状態を論理ブロック間にまたがる線分により表示する。この例の場合は、論理ブロックAと論理ブロックC間に接続関係があり、同様に論理ブロックCと論理ブロックD間、そして論理ブロックDと論理ブロックB間が接続関係があることが認識できる。さらに論理ブロック間の配置可能条件を示す場合に、線の太さを変更して表現して表現する方法が考えられる。この線分の太さは例えば第10図に示すようにブロック間のネット数の数により決定して第8図のように表示される。太い線で結合されている論理ブロック間はお互いをより近くに配置することが望まれることが、一旦配置を行い結線関係をこの方法による表示を行えば一目瞭然で認識できる。この例では、論理ブロックAと論理ブロックCが結合度が高いので線が論理ブロックCと論理ブロックD間の接続線や論理ブロックDと論理ブロックB間の接続線よりも太くなっている。線の太さを変更するほか、線の色を変更したり、線の種別、点滅等、その表現方法はいろいろ考えられる。どれを使用するかは、ユーザの使い易いものを使用すればよい。また、論理ブロック間が離れすぎていて、信号伝達遅延時間を満足できないような配置関係にある場合には、配線の点滅等により警告するなどの表現も可能である。
次に、一旦配置を行い結線関係を表示したが、論理ブロックの配置が配置可能条件に適合しない場合に、論理ブロックの配置場所の変更を行う例を第8図、第9図を使って説明する。
第8図により各論理ブロックについて配置を行い結線関係を表示させたが、この表示では論理ブロックAと論理ブロックCは線分が太く、結線関係の度合いが高いものであり、信号伝達遅延時間を満足させるためにはよりこの論理ブロック同士はより近くに配置した方がよいということになる。よって、例えば第9図のように論理ブロックCの領域を選択・指定することにより、論理ブロックCを論理ブロックAに近づけるべく上方に移動する。移動させる処理ブロックが配置可能条件を満たすかどうかは、再配置後改めて条件比較を行っても良いし、移動時に現在位置を配置可能条件に照らし合わせ、配置可能条件を満たす位置に来た時点でオペレータに知らせる(例えば、点滅等を止め、通常の表示に戻す)ようにする。また本実施例では論理ブロックBと論理ブロックD間も論理ブロックCと論理ブロックD間と同程度の結線関係を要求されるので適当な位置に論理回路Bを移動させる。このような配置指示により信号伝達遅延時間を満足させる配置が可能となる。
このようにして配置された論理ブロックの配置指示の結果を、例えば、論理ブロック名称と2次元座標の組み合わせで配置指示としてファイルに出力して、後に自動配置処理プログラムにおいて、作成されたファイルを入力して、この配置指示を参考に配置位置を決定することで、論理設計者が意図する信号伝達遅延時間を満足させる配置配線が行えることになる。
本実施例では、説明を簡単にするため、論理ブロックの数を4つで説明したが、実際の論理設計の世界では、論理規模の大規模化に伴い、数十から数百に及ぶ規模の論理ブロックについて同様の方法で配置できることは言うまでもない。このような論理ブロックの配置位置指定を先に述べた発明の技術を使用して自動配置前にあらかじめ論理設計者がおこなうことで、自動配置の処理を容易にして、高速処理を可能とさせることができる。また、論理を熟知した論理設計者が配置位置を指定することで、信号伝達遅延時間の超過を防ぐ効果は大きい。
また、上記実施例は、論理ブロックの配置位置指定を例にしてあげたが、論理ブロックの単位が論理素子1つと考えれば、論理素子単位での配置位置指定も同様の技術で容易に可能であり、信号配線レベルでのより詳細な、信号伝達遅延時間を満足させる配置位置指定が可能となり、目的とする半導体集積回路の実装設計が可能となる。
産業上の利用可能性
本発明によれば、信号伝達遅延時間制約の厳しい論理の論理素子配置位置決定に際して、論理設計者が意図する配置位置指定を、表示画面上で論理ブロック名と下地情報を表示して対話形式で指定可能とすること、及び、その際に結合度を表示することで容易に可能とすることができる。
また、意図する論理ブロックや論理素子のみ先行配置し、その配置指示結果を自動配置システムにファイルとして引き渡すことで、残りの論理ブロック又は論理素子を自動配置処理し、よって自動配置処理の信号伝達遅延時間制約考慮の処理アルゴリズムを簡略化でき、処理時間の短縮を行うことができる。
さらに、全てを自動で配置した場合に比べても、設計者の知識が十分に配置に反映されているため、全体的に信号伝達遅延時間を考慮した最も適した配置配線結果を得ることができる。
Claims (5)
- 複数の論理素子によって構成される論理ブロックの配置位置を決定する半導体集積回路の配置処理方法であって、
少なくとも論理ブロック名称、論理ブロック規模、他論理ブロックとの結線関係の情報からなる論理ブロックファイルを予め用意し、
論理ブロック間の結線関係と論理ブロック間の配置位置による配置可能条件の対応を示したテーブルをメモリに予め設定し、
半導体集積回路の配置下地となる下地情報を作成し、
前記論理ブロックファイルより抽出した論理ブロック名称一覧と前記下地情報を表示画面上のウインドウに表示し、
該論理ブロック名称一覧ウインドウの中から選択された任意の論理ブロックを位置指定装置により指定された前記下地情報ウインドウの所定の場所に前記論理ブロックファイルの論理ブロック規模に応じた大きさで配置し、
配置した論理ブロック間の結線関係に応じて論理ブロック間の結線度合いを前記テーブルに従って論理ブロック間の線分の太さにより表示し、
論理ブロック間の結線度合いを表示する際に、前記テーブルによる配置可能条件を満たさない論理ブロック間の線分の表示を変化させる半導体集積回路の配置処理方法。 - 請求項1に記載の半導体集積回路の配置処理方法において、
前記線分の表示の変化は該線分を表示画面上で点滅させることにより行う半導体集積回路の配置処理方法。 - 請求項1に記載の半導体集積回路の配置支援方法において、
配置可能条件を満たない論理ブロックを前記位置指定装置により再指定された前記下地情報ウインドウの所定の場所に再配置を行う半導体集積回路の配置処理方法。 - 請求項3に記載の半導体集積回路の配置処理方法において、
再配置を行った後、改めて前記テーブルにより配置可能条件を満たすかどうかを確認する半導体集積回路の配置処理方法。 - 請求項4に記載の半導体集積回路の配置処理方法において、
配置可能条件を満たした論理ブロックの配置位置を配置指示ファイルに出力する半導体集積回路の配置処理方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP1996/002657 WO1998012655A1 (fr) | 1996-09-17 | 1996-09-17 | Procede de configuration d'un circuit integre a semi-conducteur |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3848685B2 true JP3848685B2 (ja) | 2006-11-22 |
Family
ID=14153826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51447098A Expired - Fee Related JP3848685B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体集積回路の配置支援方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6321370B1 (ja) |
JP (1) | JP3848685B2 (ja) |
WO (1) | WO1998012655A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000008575A1 (en) * | 1998-07-31 | 2000-02-17 | I & E Systems Pty. Ltd. | System and method for controlling revisions in an application |
JP2001331541A (ja) * | 2000-05-18 | 2001-11-30 | Nec Corp | 配線接続確認装置及び確認方法並びにそのプログラムを記載した記録媒体 |
US6453453B1 (en) * | 2001-04-11 | 2002-09-17 | Lsi Logic Corporation | Process for solving assignment problems in integrated circuit designs with unimodal object penalty functions and linearly ordered set of boxes |
JP3963668B2 (ja) * | 2001-07-05 | 2007-08-22 | 富士通株式会社 | 論理図エントリ装置 |
US7996780B1 (en) * | 2005-05-27 | 2011-08-09 | Adobe Systems Incorporated | Block visualization |
JP4882573B2 (ja) * | 2006-07-24 | 2012-02-22 | 富士通株式会社 | レイアウト評価装置 |
US8434042B2 (en) * | 2008-12-26 | 2013-04-30 | Renesas Electronics Corporation | Method and software for designing semiconductor integrated circuit including observation circuit for detecting circuit failure |
US8438530B2 (en) * | 2009-07-22 | 2013-05-07 | Synopsys, Inc. | Connection navigation in electronic design automation |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04238578A (ja) * | 1991-01-23 | 1992-08-26 | Nec Corp | インタラクティブな配置修正方式 |
JPH06124320A (ja) | 1992-05-21 | 1994-05-06 | Nec Corp | インタラクティブなブロック配置修正方式 |
JP2989985B2 (ja) * | 1992-12-15 | 1999-12-13 | 京セラ株式会社 | 配線基板の部品配置検討装置 |
US5666288A (en) * | 1995-04-21 | 1997-09-09 | Motorola, Inc. | Method and apparatus for designing an integrated circuit |
JPH1011489A (ja) * | 1996-06-26 | 1998-01-16 | Matsushita Electron Corp | 半導体集積回路の自動配置配線方法 |
-
1996
- 1996-09-17 WO PCT/JP1996/002657 patent/WO1998012655A1/ja active Application Filing
- 1996-09-17 US US09/254,875 patent/US6321370B1/en not_active Expired - Fee Related
- 1996-09-17 JP JP51447098A patent/JP3848685B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
WO1998012655A1 (fr) | 1998-03-26 |
US6321370B1 (en) | 2001-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5513119A (en) | Hierarchical floorplanner for gate array design layout | |
JP4128251B2 (ja) | 配線密度予測方法およびセル配置装置 | |
JP4000198B2 (ja) | 会話型回路設計装置 | |
JP3351651B2 (ja) | 会話型回路設計装置 | |
US5418733A (en) | Floor-planning apparatus for hierarchical design of LSI | |
JP2007233455A (ja) | レイアウトエディタ装置、配線表示方法、及び配線表示プログラム | |
JP3848685B2 (ja) | 半導体集積回路の配置支援方法 | |
JP4156274B2 (ja) | 対話型フロアプランナ装置 | |
US5406498A (en) | Floor-planning system for predetermining a layout for a PCB or an LSI based on a block diagram | |
US6289493B1 (en) | Layout editor and its text generating method | |
Betz | Vpr and t-vpack user’s manual (version 4.30) | |
JP2989985B2 (ja) | 配線基板の部品配置検討装置 | |
JP3087669B2 (ja) | 半導体集積回路の設計支援装置 | |
JP4071546B2 (ja) | 半導体装置の回路設計支援装置およびレイアウト変更方法 | |
JP3422645B2 (ja) | 回路素子配置装置 | |
US20080201679A1 (en) | Design aid apparatus, computer-readable recording medium in which design aid program is stored, and interactive design aid apparatus | |
JP2921454B2 (ja) | 集積回路の配線方法 | |
JP2950250B2 (ja) | 対話型フロアプラン装置 | |
JP3133718B2 (ja) | レイアウト方法 | |
JPH09212672A (ja) | 図形データの処理方法 | |
JP2874487B2 (ja) | 設計変更装置 | |
JP3076458B2 (ja) | 部品配置位置決定装置 | |
JPH04114194A (ja) | プリント板の配線パタン表示方法 | |
Betz | VPR and VPACK User’s Manual (Version 3.99) | |
JPH0645446A (ja) | 配置配線方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060619 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060619 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060808 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060828 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090901 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110901 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130901 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |