JP2001357090A - 論理合成方法及び論理合成装置 - Google Patents

論理合成方法及び論理合成装置

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JP2001357090A
JP2001357090A JP2000177327A JP2000177327A JP2001357090A JP 2001357090 A JP2001357090 A JP 2001357090A JP 2000177327 A JP2000177327 A JP 2000177327A JP 2000177327 A JP2000177327 A JP 2000177327A JP 2001357090 A JP2001357090 A JP 2001357090A
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Teppei Hirotsu
鉄平 広津
Makoto Fujita
良 藤田
Kotaro Shimamura
光太郎 島村
Hiromichi Yamada
弘道 山田
Masaru Fujii
大 藤井
Haruyuki Nakayama
晴之 中山
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Hitachi Ltd
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Abstract

(57)【要約】 （修正有） 【課題】 全てのパスのディレイが１回の処理で目標値
に近づけられ、少ない労力と短い時間で容易にサブブロ
ック間パスの最適化が得られるようにした論理合成方法
及び論理合成装置を提供すること。 【解決手段】 サブブロック毎にサブブロック内パスの
ディレイを目標値に近づけ、次に、複数のサブブロック
相互間のパスのディレイを目標値に近づける。サブブロ
ック間パスディレ調整は、各サブブロックと対応するサ
ブブロック境界部を入れ替える。 【効果】 サブブロック間パスを、サブブロック内パス
として扱うことにより、サブブロック間パスの合成に入
出力ディレイ制約を入れる必要がなくなり、この結果、
論理合成ツールの能力を十分引き出したサブブロック間
パスの最適化を１回の処理で実行できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のサブブロッ
クを有するＬＳＩのＲＴＬ記述による論理合成方法と装
置に係り、複数のサブブロックを有するＬＳＩのＲＴＬ
記述による論理合成方法と装置に関する。
【０００２】
【従来の技術】近年、ＬＳＩの開発では、例えば「Desi
gn Wave Magazine」1999年5月号(p36-p43)等の文献に記
載されているように、ＬＳＩに要求される回路の機能仕
様をＲＴＬ(Register Transfer Level)記述し、このＲ
ＴＬ記述上で論理合成することにより、実装すべきＬＳ
Ｉ製造プロセスに最適化されたゲートレベルを求めると
いう設計技法が広く使用されるようになっている。
【０００３】そこで、まず、このＲＴＬ記述について簡
単に説明すると、ここで、図８は、ＲＴＬ記述によるＬ
ＳＩ開発の処理フローの一例であるが、この場合、図示
のように、ステップ８１からステップ８４までの処理に
なっている。
【０００４】そして、この場合は、まずステップ８１
で、ＬＳＩの機能を抽象度の高いＲＴＬ記述で設計し、
それを入力する処理を実行する。次にステップ８２で、
ＲＴＬ記述を論理合成し、実装するＬＳＩ製造プロセス
に最適化されたゲートネットリストに変換する処理を実
行する。
【０００５】更にステップ８３で、ゲートネットリスト
を配置配線し、実際のＬＳＩの位置と配線を決め、マス
クパターンを生成する処理を実行する。そして、最後
に、ステップ８４では、このマスクパターンにより、Ｌ
ＳＩを製造するのである。
【０００６】次に、図９〜図１３により、論理合成処理
の入力であるＲＴＬ記述とテクノロジライブラリ、合成
制約、それに論理合成処理の出力であるゲートネットリ
ストについて説明し、更に、これらを用いた論理合成に
ついて説明する。図９は、ここで、モデルとした回路
(回路Ａ)のＲＴＬ記述で、その各行の意味は次の通りで
ある。
【０００７】まず、図９の１行は回路Ａの定義の始まり
を表わし、module 回路名(ポートリスト)という構文規
則である。次に、２行〜４行はそれぞれ入出信号定義と
出力信号定義、それに内部信号定義で、それぞれ以下の
構文規則である。 ２行：input 入力信号リスト; ３行：output 出力信号リスト; ４行：wire 内部信号リスト;
【０００８】また、５行〜７行はそれぞれ以下のよう
に、組み合わせた回路(組合回路)を記述したものであ
る。 ５行：入力inを反転して、i１に出力するインバータの
記述。 ６行：入力i2を反転して、i３に出力するインバータの
記述。 ７行：入力i４を反転して、outに出力するインバータの
記述。
【０００９】更に、８行〜１１行は記憶素子ＦＦ(フリ
ップフロップ)の記述で、ここでは、入力がin、出力がi
１で、クロックclkの立上りエッジで同期するＦＦを表
わしている。同じく１２行〜１５行は、５行〜８行と同
様、記憶素子ＦＦの記述であるが、ここでは、入力がi
２、出力がoutで、クロックclkの立上りエッジで同期す
るＦＦを表わしている。そして、１６行は回路定義の終
りを表わしている。
【００１０】合成制約は、回路のクロック定義と入出力
ディレイ(遅延時間)制約であり、回路内のパス(入力ピ
ン〜ＦＦ間、ＦＦ〜ＦＦ間、ＦＦ〜出力ピン間の信号経
路)のディレイ目標を論理合成ツールに指示するもので
ある。具体的に、回路Ａの合成制約の例を図１０に示
す。ここで、数値の単位は、全てナノ秒(ｎsec)とす
る。そして、説明のため、図９のＲＴＬ記述が表わす回
路と、図１０の合成制約が示すディレイ目標との関係
は、図１１に示すようになっているものとする。
【００１１】図１０の１行はクロック定義で、これは、
クロックclkに周期１０ナノ秒のクロックを定義してお
り、このクロックclkに同期するＦＦ間の信号のディレ
イが１０ナノ秒以下になる回路を作るよう合成ツールに
指示するためのディレイ目標１１０１を与えるものであ
る。
【００１２】図１０の２行は入力ディレイ制約で、これ
は、回路の外部にあるクロックclkに同期したＦＦか
ら、入力ポートinまでの間に、６ナノ秒のディレイを持
つ組合回路１１１１があることを意味し、従って、入力
ポートinからクロックclkに同期するＦＦまでのディレ
イが４(＝１０−６)ナノ秒以下になる回路を作るように
論理合成ツールに指示するディレイ目標１１０２を与え
る。
【００１３】３行は出力ディレイ制約で、これは、回路
の出力ポートoutからクロックclkに同期するＦＦまでの
間に、１ナノ秒のディレイを持つ組合回路１１１２があ
ることを意味し、従って、クロックclkに同期するＦＦ
から出力ポートoutまでのディレイが９(＝１０−１)ナ
ノ秒以下になる回路を作るよう合成ツールに指示するた
めのディレイ目標１１０３を与える。
【００１４】テクノロジライブラリは、このときのＬＳ
Ｉ製造プロセスで作成可能なＡＮＤ素子やＯＲ素子、或
いはＦＦなどの論理素子(以後、セルと呼ぶ)の機能及び
パラメータテーブルで、図１２は、このテクノロジライ
ブラリの内容の一例を示したものである。
【００１５】そして、図９に示す回路ＡのＲＴＬ記述
を、図１０の合成制約を与えて論理合成した上で、図１
２のテクノロジライブラリにあるセルで構成されるゲー
トネットに変換したのが図１３に示すゲートネットリス
トである。
【００１６】この図１３のゲートネットリストにおい
て、まず、１行〜４行は、図９のＲＴＬ記述と同じで、
モジュール定義の始まりと、入出力信号及び内部信号の
定義である。次に、５行〜９行はセルの接続関係を示す
と共に、テクノロジライブラリセルの機能を継承(イン
スタンス)するための記述で、 セル名 インスタンス名(ポートリスト); という構文規則になっている。そして、１０行は、モジ
ュール定義の終りを示す。
【００１７】まず、ここで、５行は、図１１のＲＴＬ記
述にある回路の中のインバータ１１２１を、図１２のテ
クノロジライブラリにあるインバータinvd２セルでイン
スタンス化したものであるが、このときの論理合成ツー
ルは、ディレイ目標１１０２により、入力inからＦＦの
入力i１までのディレイが４ナノ秒以下になるよう、テ
クノロジライブラリにある同じ機能をもつセルinvd０〜
３のうち、ディレイが３ナノ秒であるinvd２を選択す
る。
【００１８】次に６行は、図１１にあるＲＴＬ記述が表
わす回路のインバータ１１２２を、図１２のテクノロジ
ライブラリにあるインバータinvd０セルでインスタンス
化したもので、このとき、論理合成ツールは、ディレイ
目標１１０１により、ＦＦ間のディレイが１０ナノ秒以
下になるよう、テクノロジライブラリにある同じ機能を
もつセルinvd０〜３のうちで最も面積が小さいinvd０を
選択する。このように、ディレイ目標を満たすセルの選
択が複数ある場合、論理合成ツールは、より面積が小さ
くなるものを選択する。
【００１９】７行は、図１１にあるＲＴＬ記述が表わす
回路のインバータ１１２３を、図１２のテクノロジライ
ブラリにあるインバータinvd１セルでインスタンス化し
たもので、このとき論理合成ツールは、ディレイ目標１
１０３により、ＦＦ間のディレイが９ナノ秒以下になる
よう、テクノロジライブラリにある同じ機能をもつセル
invd０〜１のうち、面積が一番小さいinvd１を選択す
る。８行〜９行は、図１１にあるＲＴＬ記述が表わすす
ＦＦを、図１２のテクノロジライブラリにあるＦＦでイ
ンスタンス化したものである。
【００２０】以上説明したように、論理合成処理は、Ｒ
ＴＬ記述を解釈し、ＲＴＬ記述内のＦＦ記述について
は、ＬＳＩを製造するプロセスのテクノロジライブラリ
にあるＦＦのセルに置き換え、ＲＴＬ記述内の組合回路
については、合成制約が示すパスディレイ目標を満たす
ように、ＬＳＩを製造するプロセスのテクノロジライブ
ラリのセルを用いて回路を実現するものである。ここ
で、以上の処理を、以後、組合回路のゲートマッピング
と呼ぶ。
【００２１】ところで、大規模なＲＴＬ記述による論理
合成には、論理合成ツールが扱える規模のサブブロック
にＲＴＬ記述を分割した上で、各々のサブブロックのＲ
ＴＬ記述に対して論理合成をかけるという分割合成手法
が取られることが多い。
【００２２】これは、論理合成ツールで必要とするメモ
リの記憶容量が少なくて済み、処理時間が短かくて済む
ことと、ＲＴＬ記述された結果に修正があった場合、修
正した箇所を含むサブブロックだけを論理合成し直せば
よいので、ＴＡＴ(Turn Around Time)が短縮されるとい
う利点があるからである。
【００２３】ところで、この分割合成におけるサブブロ
ック単位の論理合成には、サブブロックの合成制約が必
要である。ここで、このサブブロックの合成制約とは、
具体的にはクロック定義、入出力ディレイ制約のことで
あり、サブブロックの論理合成に対して、次のように作
用する。
【００２４】まず、サブブロック内のＦＦ−ＦＦ間での
サブブロック内部パスの論理合成では、前記パスのディ
レイ目標がクロックの定義によって計算され、前記パス
のディレイがディレイ目標に近づくように、前記パスに
含まれる組合回路が論理合成される。
【００２５】次に、外部ピンからサブブロック内のＦＦ
までのサブブロック外部パスの論理合成では、前記パス
のディレイ値及びディレイ目標が入出力ディレイ制約に
よって計算され、前記パスのディレイがディレイ目標に
近づくように前記パスに含まれる組合回路が論理合成さ
れる。
【００２６】ここで、この入出力ディレイ制約の作成に
は、設計者が回路を考慮して人手で作る方法と、特開平
１０−２１４２８号公報に開示されている「階層間ディ
レイ分配方法」のように、論理合成前の回路全体を読み
込み、論理合成対象となるサブブロックをまたぐパスの
情報から、各々のサブブロックに与えるべき入出力ディ
レイ制約を自動生成する方法とがある。
【００２７】
【発明が解決しようとする課題】上記従来技術は、パス
の始点にあるＦＦと終点にあるＦＦが別々のサブブロッ
クにある場合、サブブロックの境界をまたぐサブブロッ
ク間パスは、各々のサブブロックの外部パスとして別々
に論理合成されるので、サブブロック間パスのディレイ
は、各々のサブブロック外部パスの論理合成を制御する
入出力ディレイ制約に依存しているので、以下の問題が
あった。
【００２８】まず、入出力ディレイ制約を使用した分割
合成では、その入出力ディレイ制約の生成が手動か自動
かに依らず、論理合成ツールが論理合成処理中のサブブ
ロック間パス全体の論理構造とディレイを見ながら、そ
れに応じてサブブロック間パスの組合回路を論理合成す
るものではない。
【００２９】従って、従来技術では、サブブロック間パ
スの最適化に、 入出力ディレイ制約生成・修正 ↓ 論理合成処理 ↓ サブブロック間パスのタイミング検証 という処理を反復する必要があり、しかも、このような
処理を反復したからといって、必ずサブブロック間パス
のディレイ値が収束するという保証も無い。
【００３０】従って、まず、人手により入出力ディレイ
制約を生成するようにした従来技術の場合、サブブロッ
ク間パスのディレイが、目標とするディレイに近づくよ
うにして、入出力ディレイ制約を作成しなければならな
いので、多大の労力を要していた。
【００３１】次に、入出力ディレイ制約を自動生成する
従来技術の場合、入出力ディレイ制約は、論理合成前の
ＲＴＬ記述から生成されるので、論理合成後の組合回路
の変化を考慮したものとはなっておらず、必要以上に厳
しい制約が与えられた結果、本来ならより少なくて済む
筈の回路面積が増加したり、過小な制約が与えられた結
果、本来なら解消できた筈の違反パスが解消されなかっ
たりするという問題があった。
【００３２】本発明の目的は、全てのパスのディレイが
１回の処理で目標値に近づけられ、少ない労力と短い時
間で容易にサブブロック間パスの最適化が得られるよう
にした論理合成方法及び論理合成装置を提供することで
ある。
【００３３】
【課題を解決するための手段】上記目的は、ＲＴＬ記述
された論理回路を複数のサブブロックに分割した上で、
これらサブブロック毎に論理合成する論理合成方法にお
いて、少なくともクロック定義を入れた論理合成によ
り、前記各サブブロック毎に、サブブロック内パスのデ
ィレイを目標値に近づけるサブブロック内パスディレイ
調整処理と、少なくともクロック定義を入れた論理合成
により、前記論理回路と前記複数のサブブロックの１個
の間のパス及び前記複数のサブブロック相互間のパスの
ディレイを目標値に近づけるサブブロック間パスディレ
イ調整処理とを含むようにして達成される。
【００３４】ここで、前記サブブロック間パスディレイ
調整処理が、各々のサブブロックにおいて、それぞれサ
ブブロックの外部ピンを起点としたファンアウトトレー
ス上にある組合回路及びファンイントレース上にある組
合回路と、これら各組合回路のトレースの終点となるＦ
Ｆとを含むサブブロック境界部を作成した上で、ＲＴＬ
記述により、前記各サブブロックと、対応する前記サブ
ブロック境界部を入れ替える処理になるようしてもよ
い。
【００３５】更に、ここで、前記サブブロック内パスデ
ィレイ調整処理が、各サブブロック毎に並列に実行され
るようにしても良い。本発明によれば、サブブロック間
パスを、サブブロック内パスとして扱うことができ、こ
の結果、サブブロック間パスの合成に入出力ディレイ制
約を入れる必要がなくなり、従って、論理合成ツールの
能力を十分引き出せる上、サブブロック間パスの最適化
を１回の処理で得ることができる。
【００３６】
【発明の実施の形態】以下、本発明による論理合成方法
と装置について、図示の実施の形態により詳細に説明す
る。図１は、本発明の一実施形態による処理フローで、
この処理は、図８に示したＬＳＩ開発フロー中の論理合
成処理８２において実行されるものである。
【００３７】そして、この図１の処理フローは、ＲＴＬ
記述１１を入力とし、サブブロック内パスのディレイを
その目標値に近づけるサブブロック内パスディレイ調整
処理１２と、サブブロック間パスのディレイをその目標
値に近づけるサブブロック間パスディレイ調整処理１３
を実行し、ゲートネットリストを出力する処理１４で構
成されている。
【００３８】ここで、これらの処理は、プログラムを記
憶する磁気ディスクや半導体メモリ等の記憶装置と、キ
ーボードやマウス等の入力に基づいて記憶装置に記憶さ
れているプログラムの実行を行うＣＰＵ等のプロセッ
サ、処理過程又は処理結果を表示する表示装置を備えた
計算機を論理合成ツールとして実行される。
【００３９】そして、ＲＴＬ記述１１と、処理中に作ら
れる中間データ、それにゲートネットリスト１４は計算
機の記憶装置に格納され、必要に応じて書込まれたり読
出されたりすることになる。
【００４０】次に、図２〜図７により、この実施形態に
おけるＲＴＬ記述が表わす回路と処理中に作られる中間
回路及びゲートネットリスト、それに、この実施形態に
よる処理について説明する。なお、ここでは、１００Ｍ
Ｈzの周波数で動作するゲートネットリストを得る場合
を例にして説明する。
【００４１】まず、図２は、この実施形態でＲＴＬ記述
が表わす回路を示したもので、このＲＴＬ記述の最上位
回路２１は、論理合成ツールが扱える規模のサブブロッ
クＡ２２とサブブロックＢ２３を下位階層としてもち、
最上位回路の入力ピン２０１とサブブロックＡの入力ピ
ン２２１、サブブロックＡの出力ピン２２２とサブブロ
ックＢの入力ピン２５１、それにサブブロックＢの出力
ピン２５２と最上位回路の出力ピン２０２が、それぞれ
接続されている。
【００４２】始めに、サブブロック内パスディレイ調整
処理１２について説明する。このサブブロック内パスデ
ィレイ調整処理１２は、それぞれのサブブロックごと
に、クロックの定義を入れ、論理合成を行う。そして、
クロックの定義からサブブロック内の全てのＦＦ間パス
(サブブロック内パス)のディレイ目標が計算され、関連
するパスのディレイがその目標値に近づくように、これ
らのパスに含まれる組合回路がゲートマッピングされ
る。
【００４３】上記したように、この実施形態では、１０
０ＭＨzで動作する回路を得るのが目的なので、１００
ＭＨzのクロック定義を入れることになり、従って、サ
ブブロック内のすべてのＦＦ間パス(サブブロック内パ
ス)のディレイ目標は１０ナノ秒となる。こうして、図
２の回路に対してサブブロック内ディレイ調整処理１２
を行なった結果が図３の回路である。
【００４４】まず、サブブロックＡ２２では、図２に示
すように、この中のＦＦ２４１、２４２、２４３、２４
４間にあるパスの組合回路２３２、２３３、２３４につ
いて、関連するパスディレイが１０ナノ秒に近づくよう
にゲートマッピングされ、図３に示すように、それぞれ
組合回路３３２、３３３、３３４に変化する。
【００４５】同様に、サブブロックＢ２３では、図２に
示すように、この中のＦＦ２７１、２７２、２７３、２
７４間にあるパスの組合回路２６２、２６３、２６４に
ついて、関連するパスディレイが１０ナノ秒に近づくよ
うにゲートマッピングされ、それぞれ組合回路３６２、
３６３、３６４に変化する。
【００４６】ここで、この図３において、各組合回路３
３２、３３３、３３４、３６２、３６３、３６４に施さ
れているハッチングは、その組合回路の関連するパスデ
ィレイがその目標値(この場合は１０ナノ秒)に近づくよ
うにゲートマッピングされたことを意味し、以後、組合
回路に施されたハッチングは同様の意味を持つものとす
る。
【００４７】このとき、サブブロック内パスディレイ調
整処理１２の処理対象であるサブブロック内パスは各サ
ブブロック内で閉じていて、他のサブブロックから完全
に分離している。従って、このサブブロック内パスディ
レイ調整処理１２は、各サブブロック毎に独立に行なう
ことができるので、処理を並列化し、処理時間を短縮す
ることもできる。そして、このようなサブブロック内パ
スディレイ調整処理１２の並列化は、複数のＣＵＰ、或
いはネットワークに繋がる複数の計算機に処理を振り分
けることによって実施される。
【００４８】次に、サブブロック間ディレイ調整処理１
３について説明する。このサブブロック間ディレイ調整
処理１３では、まず、それぞれのサブブロック内でサブ
ブロック境界部を作成する。図４は、図３示したサブブ
ロック内パスディレイ調整処理後の回路において、それ
ぞれのサブブロックの中にサブブロック境界部が作成さ
れた状態を表わしたものである。
【００４９】まずサブブロックＡ２２では、入力ピン２
２１からのファンアウトトレース上にある組み合せ回路
２３１、入力ピン２２１からのファンアウトトレースの
終点となるＦＦ２３１、出力ピン２２２に至るファンイ
ントレース上にある組み合せ回路２３５、出力ピン２２
２に至るファンイントレースの終点となるＦＦ２４４と
を含むサブブロックＡ境界部４２を新たなサブブロック
Ａ下位階層として作成する。
【００５０】また、サブブロックＢでは、入力ピン２５
１からのファンアウトトレース上にある組み合せ回路２
６１、入力ピン２５１からのファンアウトトレースの終
点となるＦＦ２７１、出力ピン２５２に至るファンイン
トレース上にある組み合せ回路２６５、出力ピン２５２
に至るファンイントレースの終点となるＦＦ２７４とを
含むサブブロックＢ境界部４３を新たなサブブロックＢ
下位階層として作成する。
【００５１】次に、図５に示すように、上位回路２１
に、サブブロックＡ２２に代えてサブブロックＡ境界部
４２を、サブブロックＢ２３に代えてサブブロックＢ境
界部４３をそれぞれリンクし、最上位回路の入出力が関
係するパス及びサブブロック間パスだけからなるサブブ
ロック間ディレイ調整回路５１を作成する。
【００５２】このとき、サブブロックのＲＴＬ記述を、
外部ピンを起点としたファンアウトトレース又はファン
イントレース上にあるゲートと、トレースの終点となる
ＦＦとがある一つの階層内にあるように作ることによ
り、それをサブブロック境界部として、サブブロック間
パスディレイ調整回路を作ることもできる。
【００５３】そして、このようにして作成したサブブロ
ック間ディレイ調整回路５１に対して、論理合成対象回
路の入力ピン２０１と出力ピン２０２に対する入出力デ
ィレイ制約及びクロック定義を入れ、論理合成を行な
う。
【００５４】例えば、入力ピン２０１の入出力ディレイ
制約として、外部ディレイ＝３ナノ秒とすると、入力ピ
ン２０１からＦＦ２４１間パスのディレイ目標は７ナノ
秒となり、この目標に近づくように、組合回路２３１が
ゲートマッピングされる。
【００５５】同様に、出力ピン２０２の入出力ディレイ
制約として、外部ディレイ＝３ナノ秒とすると、ＦＦ２
７１から出力ピン２０２間パスのディレイ目標が７ナノ
秒となり、この目標に近づくように、組合回路２６５が
ゲートマッピングされる。
【００５６】また、ＦＦ２４４とＦＦ２７１間パスは、
サブブロック内パスディレイ調整処理同様、パスの目標
が１０ナノ秒となり、この目標に近づくように、組合回
路２３５、２６１がゲートマッピングされる。
【００５７】この結果、最上位回路の入出力が関係する
パスおおびサブブロック間パス内のすべての組合回路２
３１、２３５、２６１、２６５について、関連するパス
ディレイがその目標値に近づくようにゲートマッピング
され、図６に示すよううに、それぞれ組合回路６３１、
６３５、６６１、６６５に変化する。
【００５８】最後に、図４に示す中間回路において、サ
ブブロックＡ境界部４２とサブブロックＢ境界部４３を
それぞれ、サブブロック間パス調整回路の合成によって
できたサブブロックＡ境界部６２とサブブロックＢ境界
部６３とに入れ替え、図７に示す回路内のすべての組合
回路が、関連するパスディレイがその目標値に近づくよ
うにゲートマッピングされたゲートネットリスト１４を
出力する。
【００５９】従って、この実施形態によれば、出力され
たゲートネットリスト１４を、ＲＴＬ記述１１による論
理合成対象回路と同じ階層構成を持つ最適化されたゲー
ト論理とすることができる。
【００６０】以上のように、この実施形態によれば、サ
ブブロック間パス調整回路により、サブブロック間パス
を、サブブロック内パスとして扱うことができ、この結
果、サブブロック間パスの合成に入出力ディレイ制約を
入れる必要がなくなる。
【００６１】従って、論理合成ツールがサブブロック間
パス全体の論理の変化を考慮することができるので、論
理合成ツールの能力を十分引き出したサブブロック間パ
スの最適化を１回の処理で得ることができ、サブブロッ
ク内パスディレイ調整処理と合わせて、全てのパスがそ
のタイミング目標に近づくようにゲートマッピングされ
た回路を、１回の処理で得ることができる。
【００６２】また、上記実施形態によれば、サブブロッ
ク間パスディレイ調整処理後のサブブロック間パスディ
レイ調整回路にリンクされた各々のサブブロック境界部
を、対応する元のサブブロック境界部と入れ替えるよう
にしたので、サブブロック間パスディレイ調整処理によ
るサブブロック間パス上の組合回路についての最適化
を、元のＲＴＬ記述に容易に反映することができる。
【００６３】同じくまた、上記実施形態によれば、サブ
ブロック内パスディレイ調整処理を１台の計算機の異な
るＣＰＵや、異なる計算機を用いて並列に行なうことが
できるので、論理合成処理を高速化できる。
【００６４】更に、上記実施形態によれば、サブブロッ
クのＲＴＬ記述を、外部ピンを起点としたファンアウト
トレース又はファンイントレース上にあるゲートと、ト
レースの終点となるＦＦとがある一つの階層内にあるよ
うに作ることにより、それをサブブロック境界部とし
て、サブブロック間パスディレイ調整回路が作成でき、
サブブロック境界部を作成する補助ツールなしに、サブ
ブロック間ディレイ調整回路を容易に作ることができ
る。
【００６５】
【発明の効果】本発明によれば、論理合成ツールがサブ
ブロック間パス全体の論理の変化を考慮することがで
き、論理合成ツールの能力を十分引き出したサブブロッ
ク間パスの最適化を１回の処理で実行できるので、サブ
ブロック内パスディレイ調整処理と合わせて、１回の処
理で高速にすべてのパスがそのタイミング目標に近づく
ようにゲートマッピングされた回路を得ることができ
る。
【図面の簡単な説明】
【図１】本発明による論理合成の一実施形態における処
理フローの説明図である。
【図２】本発明の一実施形態において論理合成対象とな
る回路の一例を示す説明図である。
【図３】本発明の一実施形態により実行されるサブブロ
ック内ディレイ調整処理の説明図である。
【図４】本発明の一実施形態により実行されるサブブロ
ック間ディレイ調整処理の最初の段階を示す説明図であ
る。
【図５】本発明の一実施形態により実行されるサブブロ
ック間ディレイ調整処理の第１段階を示す説明図であ
る。
【図６】本発明の一実施形態により実行されるサブブロ
ック間ディレイ調整処理の第２段階を示す説明図であ
る。
【図７】本発明の一実施形態により実行されるサブブロ
ック間ディレイ調整処理の第３段階を示す説明図であ
る。
【図８】ＬＳＩの開発フローの一例を示す説明図であ
る。
【図９】ＲＴＬ記述の一例を示す説明図である。
【図１０】ＲＴＬ記述における合成制約の説明図であ
る。
【図１１】ＲＴＬ記述で表わされた回路と合成制約が示
すディレイ目標との関係を示す説明図である。
【図１２】ＲＴＬ記述におけるテクノロジライブラリの
一例を示す説明図である。
【図１３】ＲＴＬ記述におけるゲートネットリストの一
例を示す説明図である。
【符号の説明】
１１ 論理合成対象回路 １２ サブブロック内ディレイ調整処理 １３ サブブロック間ディレイ調整処理 １４ ゲートネットリスト ２１ 最上位回路 ２２ サブブロックＡ ２３ サブブロックＢ ４２ サブブロックＡ境界部 ４３ サブブロックＢ境界部 ５１ サブブロック間ディレイ調整回路 ６３ 合成されたサブブロックＡ境界部 ６４ 合成されたサブブロックＢ境界部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島村 光太郎 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 山田 弘道 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 藤井 大 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 中山 晴之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B046 AA08 BA03 5F064 BB19 DD24 EE47 HH06 HH12

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ＲＴＬ記述された論理回路を複数のサブ
    ブロックに分割した上で、これらサブブロック毎に論理
    合成する論理合成方法において、 少なくともクロック定義を入れた論理合成により、前記
    各サブブロック毎に、サブブロック内パスのディレイを
    目標値に近づけるサブブロック内パスディレイ調整処理
    と、 少なくともクロック定義を入れた論理合成により、前記
    論理回路と前記複数のサブブロックの１個の間のパス及
    び前記複数のサブブロック相互間のパスのディレイを目
    標値に近づけるサブブロック間パスディレイ調整処理と
    を含むことを特徴とする論理合成方法。
  2. 【請求項２】 請求項１において、 前記サブブロック間パスディレイ調整処理が、 各々のサブブロックにおいて、それぞれサブブロックの
    外部ピンを起点としたファンアウトトレース上にある組
    合回路及びファンイントレース上にある組合回路と、こ
    れら各組合回路のトレースの終点となるＦＦとを含むサ
    ブブロック境界部を作成した上で、ＲＴＬ記述により、
    前記各サブブロックと、対応する前記サブブロック境界
    部を入れ替える処理であることを特徴とする論理合成方
    法。
  3. 【請求項３】 請求項１又は請求項２において、 前記サブブロック内パスディレイ調整処理が、各サブブ
    ロック毎に並列に実行されることを特徴とする論理合成
    方法。
  4. 【請求項４】 ＲＴＬ記述された論理回路を複数のサブ
    ブロックに分割した上で、これらサブブロック毎に論理
    合成する論理合成装置において、 少なくともクロック定義を入れた論理合成により、前記
    各サブブロック毎に、サブブロック内パスのディレイを
    目標値に近づけるサブブロック内パスディレイ調整手段
    と、 少なくともクロック定義を入れた論理合成により、前記
    論理回路と前記複数のサブブロックの１個の間のパス及
    び前記複数のサブブロック相互間のパスのディレイを目
    標値に近づけるサブブロック間パスディレイ調整手段と
    で構成されていることを特徴とする論理合成装置。
  5. 【請求項５】 請求項１において、 前記サブブロック間パスディレイ調整手段が、 各々のサブブロックにおいて、それぞれサブブロックの
    外部ピンを起点としたファンアウトトレース上にある組
    合回路及びファンイントレース上にある組合回路と、こ
    れら各組合回路のトレースの終点となるＦＦとを含むサ
    ブブロック境界部を作成した上で、ＲＴＬ記述により、
    前記各サブブロックと、対応する前記サブブロック境界
    部を入れ替える手段であることを特徴とする論理合成装
    置。
  6. 【請求項６】 請求項４又は請求項５において、 前記サブブロック内パスディレイ調整が前記各サブブロ
    ック毎に並列に実行されるように、前記サブブロック内
    パスディレイ調整手段が構成されていることを特徴とす
    る論理合成方法。
  7. 【請求項７】 請求項６において、 前記サブブロック内パスディレイ調整が、異なるＣＰＵ
    によって実行されることを特徴とする論理合成装置。
  8. 【請求項８】 請求項６において、 前記サブブロック内パスディレイ調整が、異なる計算機
    によって実行されることを特徴とする論理合成装置。
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