JP2000076321A - 機能ブロックのモデル作成によるｌｓｉ設計システム及びそのｌｓｉ設計方法 - Google Patents
機能ブロックのモデル作成によるｌｓｉ設計システム及びそのｌｓｉ設計方法Info
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Abstract
(57)【要約】
【課題】 チップサイズ及びクリティカルパスを設計初
期段階で把握し、改善するための機能ブロックのモデル
作成によるＬＳＩ設計システム及びそのＬＳＩ設計方法
を提供する。 【解決手段】 モデル生成２はＣＡＤツールを使用し、
ネットリストを作成することを行わず、直接、遅延モデ
ル３及びテクノロジに依存しない論理情報から推測した
機能ブロックの面積情報を有する面積モデル４を作成す
る。フロアプラン５はモデル生成処理により作成された
機能ブロック単位の面積モデル４を目的のチップサイズ
枠に配置、配線し、チップサイズの妥当性を見積もるの
と同時に面積モデル周りの配線の抵抗（Ｒ）、寄生容量
（Ｃ）を抽出する。スタティックタイミング解析７は機
能ブロック単位に作成された遅延モデル３と配線ＲＣ情
報６を使用し、ＣＡＤツールにてチップレベルでのクリ
ティカルパスを抽出する。
期段階で把握し、改善するための機能ブロックのモデル
作成によるＬＳＩ設計システム及びそのＬＳＩ設計方法
を提供する。 【解決手段】 モデル生成２はＣＡＤツールを使用し、
ネットリストを作成することを行わず、直接、遅延モデ
ル３及びテクノロジに依存しない論理情報から推測した
機能ブロックの面積情報を有する面積モデル４を作成す
る。フロアプラン５はモデル生成処理により作成された
機能ブロック単位の面積モデル４を目的のチップサイズ
枠に配置、配線し、チップサイズの妥当性を見積もるの
と同時に面積モデル周りの配線の抵抗（Ｒ）、寄生容量
（Ｃ）を抽出する。スタティックタイミング解析７は機
能ブロック単位に作成された遅延モデル３と配線ＲＣ情
報６を使用し、ＣＡＤツールにてチップレベルでのクリ
ティカルパスを抽出する。
Description
【０００１】
【発明の属する技術分野】本発明は、ハードウエア記述
言語（ＨＤＬ）から論理合成、自動配置、配線を行う機
能ブロックのモデル作成によるＬＳＩ設計システム及び
そのＬＳＩ設計方法に関する。
言語（ＨＤＬ）から論理合成、自動配置、配線を行う機
能ブロックのモデル作成によるＬＳＩ設計システム及び
そのＬＳＩ設計方法に関する。
【０００２】
【従来の技術】本発明が関するＬＳＩ設計方法は、特に
回路設計には論理合成ツールが用いられ、配置、配線に
は自動レイアウトツールが用いられている。
回路設計には論理合成ツールが用いられ、配置、配線に
は自動レイアウトツールが用いられている。
【０００３】このような、ＬＳＩ設計方法は、一般的に
ｖｅｒｉｌｏｇやＶＨＤＬ等の言語を用い、テキストベ
ースによりＲＴＬ記述として機能を表現し、論理合成に
より回路が自動生成されるため、人手で回路図ベースの
設計を行う必要がなく、今日ＬＳＩの規模が増大する
中、回路設計のＴＡＴ（Ｔｕｒｎ ａｒｏｕｎｄ ｔｉ
ｍｅ、設計・開発期間）が大幅に削減され、品質も大幅
に向上する。また、テクノロジに依存せずに設計が可能
であるため、他製品への流用展開が容易となる等の利点
がある。配置、配線に関しては前記自動生成された回路
をネットリストとして自動レイアウトツールへインター
フェースすれば可能となる。
ｖｅｒｉｌｏｇやＶＨＤＬ等の言語を用い、テキストベ
ースによりＲＴＬ記述として機能を表現し、論理合成に
より回路が自動生成されるため、人手で回路図ベースの
設計を行う必要がなく、今日ＬＳＩの規模が増大する
中、回路設計のＴＡＴ（Ｔｕｒｎ ａｒｏｕｎｄ ｔｉ
ｍｅ、設計・開発期間）が大幅に削減され、品質も大幅
に向上する。また、テクノロジに依存せずに設計が可能
であるため、他製品への流用展開が容易となる等の利点
がある。配置、配線に関しては前記自動生成された回路
をネットリストとして自動レイアウトツールへインター
フェースすれば可能となる。
【０００４】しかし、近年更にＬＳＩの規模は増大して
おり、論理合成及び配置、配線のＴＡＴが大きくなって
きている。このような状況において設計初期段階でのチ
ップサイズ見積もり、及びクリティカルパスの設計初期
段階での改善を行うことが要求されている。
おり、論理合成及び配置、配線のＴＡＴが大きくなって
きている。このような状況において設計初期段階でのチ
ップサイズ見積もり、及びクリティカルパスの設計初期
段階での改善を行うことが要求されている。
【０００５】この要請に応えるために、例えば、特開平
７−２８８７７号公報に開示されているように、回路の
データパス部及びコントロール部をレイアウト上互いに
独立したブロックとして設計する回路設計のＲＴＬ記述
において、ブロック内を複数のレイアウト方式により概
略設計し、回路の面積及び動作速度を精度よく推定する
設計支援装置が提案されている。
７−２８８７７号公報に開示されているように、回路の
データパス部及びコントロール部をレイアウト上互いに
独立したブロックとして設計する回路設計のＲＴＬ記述
において、ブロック内を複数のレイアウト方式により概
略設計し、回路の面積及び動作速度を精度よく推定する
設計支援装置が提案されている。
【０００６】
【発明が解決しようとする課題】上述の先行技術文献に
開示された手法は、図５に示されているが、機能ブロッ
クのＲＴＬ記述から直接モデル生成を行うという構成を
有していない。
開示された手法は、図５に示されているが、機能ブロッ
クのＲＴＬ記述から直接モデル生成を行うという構成を
有していない。
【０００７】このため、機能ブロック内部のプリミティ
ブセル（ＩＮＶ、ＡＮＤ、ＯＲ等）レベルでのレイアウ
ト設計を行わなければ、回路の面積及び動作速度を推定
することが出来ない。
ブセル（ＩＮＶ、ＡＮＤ、ＯＲ等）レベルでのレイアウ
ト設計を行わなければ、回路の面積及び動作速度を推定
することが出来ない。
【０００８】また、ネットリスト（回路の接続情報）の
品質はハードウエア記述言語（ＨＤＬ）の完成度による
影響が大きい為、もし完成度の低い機能ブロックがあっ
た場合、面積が大幅に増減してしまうことになる。
品質はハードウエア記述言語（ＨＤＬ）の完成度による
影響が大きい為、もし完成度の低い機能ブロックがあっ
た場合、面積が大幅に増減してしまうことになる。
【０００９】その結果、回路の面積及び動作速度を推定
するまでのＴＡＴが大きくなり、設計初期段階での推定
が困難となるという欠点がある。
するまでのＴＡＴが大きくなり、設計初期段階での推定
が困難となるという欠点がある。
【００１０】本発明の主な目的は機能ブロック単位のＨ
ＤＬから遅延モデル及びフロアプラン用面積モデルをＨ
ＤＬの完成度に依存することなく直接作成し、フロアプ
ラン及びスタティックな遅延解析を早期に行い、チップ
サイズ及びクリティカルパスを設計初期段階で把握し、
改善するための機能ブロックのモデル作成によるＬＳＩ
設計システム及びそのＬＳＩ設計方法を提供することに
ある。
ＤＬから遅延モデル及びフロアプラン用面積モデルをＨ
ＤＬの完成度に依存することなく直接作成し、フロアプ
ラン及びスタティックな遅延解析を早期に行い、チップ
サイズ及びクリティカルパスを設計初期段階で把握し、
改善するための機能ブロックのモデル作成によるＬＳＩ
設計システム及びそのＬＳＩ設計方法を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明の機能ブロックの
モデル作成によるＬＳＩ設計システムは、ハードウエア
記述言語であるＨＤＬで記述された機能ブロックのＨＤ
Ｌ記述と、ＨＤＬ記述から遅延モデルと面積モデルとを
生成するモデル生成手段と、機能ブロックの外形を境界
とする、入力、出力、及び入出力端子を始点、終点とし
た遅延パス情報を有する機能ブロック単位の遅延モデル
と、テクノロジに依存しない論理情報から推測した機能
ブロックの面積情報と、端子情報と、配線禁止位置情報
とを有する機能ブロック単位の面積モデルと、面積モデ
ルを目的のチップサイズ枠に配置、配線し、チップサイ
ズの妥当性を見積もるのと同時に、面積モデル周りの配
線の抵抗と寄生容量との配線ＲＣ情報を抽出するフロア
プラン手段と、フロアプラン手段により抽出された配線
ＲＣ情報と、遅延モデルと配線ＲＣ情報とを使用し、Ｃ
ＡＤツールにてチップレベルでのクリティカルパスを抽
出するスタティックタイミング解析手段とを有する。
モデル作成によるＬＳＩ設計システムは、ハードウエア
記述言語であるＨＤＬで記述された機能ブロックのＨＤ
Ｌ記述と、ＨＤＬ記述から遅延モデルと面積モデルとを
生成するモデル生成手段と、機能ブロックの外形を境界
とする、入力、出力、及び入出力端子を始点、終点とし
た遅延パス情報を有する機能ブロック単位の遅延モデル
と、テクノロジに依存しない論理情報から推測した機能
ブロックの面積情報と、端子情報と、配線禁止位置情報
とを有する機能ブロック単位の面積モデルと、面積モデ
ルを目的のチップサイズ枠に配置、配線し、チップサイ
ズの妥当性を見積もるのと同時に、面積モデル周りの配
線の抵抗と寄生容量との配線ＲＣ情報を抽出するフロア
プラン手段と、フロアプラン手段により抽出された配線
ＲＣ情報と、遅延モデルと配線ＲＣ情報とを使用し、Ｃ
ＡＤツールにてチップレベルでのクリティカルパスを抽
出するスタティックタイミング解析手段とを有する。
【００１２】また、モデル生成手段は、機能ブロックの
ＨＤＬ記述をテクノロジに依存しない論理構造に変換す
る処理を有する変換処理手段と、テクノロジ毎に準備さ
れている全てのプリミティブ回路のセルの面積情報では
なく、セルのタイプ、入力ピン、及び出力ピンの数によ
って分類されたセルの面積の平均値を有する面積情報テ
ーブルと、接続関係のあるピンからピンへの遅延値を持
っているが、面積情報のテーブルと同様に、ピン数によ
って分類されたセルの遅延の平均値を有する遅延情報テ
ーブルと、変換処理手段により変換された論理構造と面
積情報テーブルと遅延情報テーブルとから、面積モデル
と遅延モデルとへのモデル化処理手段とを有し、面積モ
デルへのモデル化処理手段は、テクノロジに依存しない
論理構造でのそれぞれの箱の面積の合計から、モデル内
の配線領域分を考慮し、指定された倍率によって拡張さ
れた面積値を使用し、面積モデルとする手段を有し、遅
延モデルへのモデル化処理手段は、機能ブロックの入力
ピン〜組み合わせ回路〜ＤＦＦまでのクリティカルパス
遅延を機能ブロックの入力ピンのセットアップ時間とし
て、ＤＦＦ〜組み合わせ回路〜出力ピンまでのクリティ
カルパス遅延を機能ブロックのクロック〜出力ピンへの
遅延時間として、入力ピン〜組み合わせ回路〜出力ピン
までのクリティカルパス遅延を入力ピン〜出力ピンへの
遅延時間としてモデル化する手段を有してもよい。
ＨＤＬ記述をテクノロジに依存しない論理構造に変換す
る処理を有する変換処理手段と、テクノロジ毎に準備さ
れている全てのプリミティブ回路のセルの面積情報では
なく、セルのタイプ、入力ピン、及び出力ピンの数によ
って分類されたセルの面積の平均値を有する面積情報テ
ーブルと、接続関係のあるピンからピンへの遅延値を持
っているが、面積情報のテーブルと同様に、ピン数によ
って分類されたセルの遅延の平均値を有する遅延情報テ
ーブルと、変換処理手段により変換された論理構造と面
積情報テーブルと遅延情報テーブルとから、面積モデル
と遅延モデルとへのモデル化処理手段とを有し、面積モ
デルへのモデル化処理手段は、テクノロジに依存しない
論理構造でのそれぞれの箱の面積の合計から、モデル内
の配線領域分を考慮し、指定された倍率によって拡張さ
れた面積値を使用し、面積モデルとする手段を有し、遅
延モデルへのモデル化処理手段は、機能ブロックの入力
ピン〜組み合わせ回路〜ＤＦＦまでのクリティカルパス
遅延を機能ブロックの入力ピンのセットアップ時間とし
て、ＤＦＦ〜組み合わせ回路〜出力ピンまでのクリティ
カルパス遅延を機能ブロックのクロック〜出力ピンへの
遅延時間として、入力ピン〜組み合わせ回路〜出力ピン
までのクリティカルパス遅延を入力ピン〜出力ピンへの
遅延時間としてモデル化する手段を有してもよい。
【００１３】また、面積モデルへのモデル化処理手段
は、直接面積値を与えて面積モデルを作成する手段を有
してもよい。
は、直接面積値を与えて面積モデルを作成する手段を有
してもよい。
【００１４】本発明の機能ブロックのモデル作成による
ＬＳＩ設計システムのＬＳＩ設計方法は、ＨＤＬ記述を
記述する段階と、モデル生成手段により、ＨＤＬ記述か
ら遅延モデルと面積モデルとを生成する段階と、フロア
プラン手段により、面積モデルを目的のチップサイズ枠
に配置、配線し、チップサイズの妥当性を見積もるのと
同時に、面積モデル周りの配線の抵抗と寄生容量との配
線ＲＣ情報を抽出する段階と、スタティックタイミング
解析手段により、遅延モデルと配線ＲＣ情報とを使用
し、ＣＡＤツールにてチップレベルでのクリティカルパ
スを抽出する段階とを有する。
ＬＳＩ設計システムのＬＳＩ設計方法は、ＨＤＬ記述を
記述する段階と、モデル生成手段により、ＨＤＬ記述か
ら遅延モデルと面積モデルとを生成する段階と、フロア
プラン手段により、面積モデルを目的のチップサイズ枠
に配置、配線し、チップサイズの妥当性を見積もるのと
同時に、面積モデル周りの配線の抵抗と寄生容量との配
線ＲＣ情報を抽出する段階と、スタティックタイミング
解析手段により、遅延モデルと配線ＲＣ情報とを使用
し、ＣＡＤツールにてチップレベルでのクリティカルパ
スを抽出する段階とを有する。
【００１５】また、遅延モデルと面積モデルとを生成す
る段階は、変換処理手段により、機能ブロックのＨＤＬ
記述をテクノロジに依存しない論理構造に変換する処理
を行う段階と、モデル化処理手段により、変換処理手段
により変換された論理構造と面積情報テーブルと遅延情
報テーブルとから、面積モデルと遅延モデルとへのモデ
ル化処理段階とを有し、面積情報テーブルは、テクノロ
ジ毎に準備されている全てのプリミティブ回路のセルの
面積情報ではなく、セルのタイプ、入力ピン、及び出力
ピンの数によって分類されたセルの面積の平均値を有
し、遅延情報テーブルは、接続関係のあるピンからピン
への遅延値を持っているが、面積情報のテーブルと同様
に、ピン数によって分類されたセルの遅延の平均値を有
し、面積モデルへのモデル化処理段階は、テクノロジに
依存しない論理構造でのそれぞれの箱の面積の合計か
ら、モデル内の配線領域分を考慮し、指定された倍率に
よって拡張された面積値を使用し、面積モデルとする段
階を有し、遅延モデルへのモデル化処理段階は、機能ブ
ロックの入力ピン〜組み合わせ回路〜ＤＦＦまでのクリ
ティカルパス遅延を機能ブロックの入力ピンのセットア
ップ時間として、ＤＦＦ〜組み合わせ回路〜出力ピンま
でのクリティカルパス遅延を機能ブロックのクロック〜
出力ピンへの遅延時間として、入力ピン〜組み合わせ回
路〜出力ピンまでのクリティカルパス遅延を入力ピン〜
出力ピンへの遅延時間としてモデル化する段階を有して
もよい。
る段階は、変換処理手段により、機能ブロックのＨＤＬ
記述をテクノロジに依存しない論理構造に変換する処理
を行う段階と、モデル化処理手段により、変換処理手段
により変換された論理構造と面積情報テーブルと遅延情
報テーブルとから、面積モデルと遅延モデルとへのモデ
ル化処理段階とを有し、面積情報テーブルは、テクノロ
ジ毎に準備されている全てのプリミティブ回路のセルの
面積情報ではなく、セルのタイプ、入力ピン、及び出力
ピンの数によって分類されたセルの面積の平均値を有
し、遅延情報テーブルは、接続関係のあるピンからピン
への遅延値を持っているが、面積情報のテーブルと同様
に、ピン数によって分類されたセルの遅延の平均値を有
し、面積モデルへのモデル化処理段階は、テクノロジに
依存しない論理構造でのそれぞれの箱の面積の合計か
ら、モデル内の配線領域分を考慮し、指定された倍率に
よって拡張された面積値を使用し、面積モデルとする段
階を有し、遅延モデルへのモデル化処理段階は、機能ブ
ロックの入力ピン〜組み合わせ回路〜ＤＦＦまでのクリ
ティカルパス遅延を機能ブロックの入力ピンのセットア
ップ時間として、ＤＦＦ〜組み合わせ回路〜出力ピンま
でのクリティカルパス遅延を機能ブロックのクロック〜
出力ピンへの遅延時間として、入力ピン〜組み合わせ回
路〜出力ピンまでのクリティカルパス遅延を入力ピン〜
出力ピンへの遅延時間としてモデル化する段階を有して
もよい。
【００１６】また、面積モデルへのモデル化処理段階
は、直接面積値を与えて面積モデルを作成する段階を有
してもよい。
は、直接面積値を与えて面積モデルを作成する段階を有
してもよい。
【００１７】本発明は、従来の機能ブロックに分割され
たハードウエア記述言語（ＨＤＬ）から論理合成、自動
配置、配線を行うというＬＳＩ設計方法において、チッ
プサイズ見積もり及び、クリティカルパスの早期改善を
する方法を設けたことを特徴としている。
たハードウエア記述言語（ＨＤＬ）から論理合成、自動
配置、配線を行うというＬＳＩ設計方法において、チッ
プサイズ見積もり及び、クリティカルパスの早期改善を
する方法を設けたことを特徴としている。
【００１８】従って、規模に制限の無い機能ブロック単
位の遅延モデル３及び面積モデル４をライブラリとして
処理するため、例えば反転（ＩＮＶ）、論理積（ＡＮ
Ｄ）、論理和（ＯＲ）等のプリミティブ機能単位のネッ
トリストを使用した場合と比較して、ライブラリ数が極
端に少なくなり、フロアプラン５及びスタティックタイ
ミング解析７の処理のＴＡＴが小さくなる。
位の遅延モデル３及び面積モデル４をライブラリとして
処理するため、例えば反転（ＩＮＶ）、論理積（ＡＮ
Ｄ）、論理和（ＯＲ）等のプリミティブ機能単位のネッ
トリストを使用した場合と比較して、ライブラリ数が極
端に少なくなり、フロアプラン５及びスタティックタイ
ミング解析７の処理のＴＡＴが小さくなる。
【００１９】従って、設計初期段階でのチップサイズ見
積もり、クリティカルパスの改善を容易に行うことがで
きる。
積もり、クリティカルパスの改善を容易に行うことがで
きる。
【００２０】さらには、ある１つの機能ブロックのモデ
ルだけを差し替えながら、複数のアーキテクチャーの選
択を行うことが容易に可能である。
ルだけを差し替えながら、複数のアーキテクチャーの選
択を行うことが容易に可能である。
【００２１】しかも、面積モデルの生成には面積値の人
手入力もしくは見積もり値への倍率指定が可能であるた
め、フロアプランの品質はＨＤＬの完成度に依存するこ
となく、極端な場合、ＨＤＬが無くても設計初期段階で
のチップサイズ見積もりが可能となる。
手入力もしくは見積もり値への倍率指定が可能であるた
め、フロアプランの品質はＨＤＬの完成度に依存するこ
となく、極端な場合、ＨＤＬが無くても設計初期段階で
のチップサイズ見積もりが可能となる。
【００２２】
【発明の実施の形態】図１に、本発明の実施の形態によ
るＬＳＩ設計方法のフローチャートを示す。ＨＤＬ作成
後は論理合成であるという従来の設計フローに対し、本
発明はＨＤＬ作成後は論理合成だけではなくモデル生成
も選択できるという設計フローである。
るＬＳＩ設計方法のフローチャートを示す。ＨＤＬ作成
後は論理合成であるという従来の設計フローに対し、本
発明はＨＤＬ作成後は論理合成だけではなくモデル生成
も選択できるという設計フローである。
【００２３】ＨＤＬ記述１は同期設計を前提とした機能
ブロックのＲＴレベルの記述であり、その規模に制限は
ない。勿論、テクノロジにマッピングされた接続情報
（ネットリスト）であってもよい。
ブロックのＲＴレベルの記述であり、その規模に制限は
ない。勿論、テクノロジにマッピングされた接続情報
（ネットリスト）であってもよい。
【００２４】モデル生成２はＣＡＤツールを使用し、ネ
ットリストを作成することを行わず、直接、遅延モデル
３及び面積モデル４を作成する。遅延モデル３は機能ブ
ロックの外形を境界とする、入力、出力、及び入出力端
子を始点、終点とした遅延パス、例えば、入力端子から
内部レジスタ、内部レジスタから出力、入力から出力へ
の遅延パス情報を持っている。内部レジスタ間の遅延パ
ス情報は持っていない。面積モデル４はテクノロジに依
存しない論理情報から推測した機能ブロックの面積情
報、端子情報、配線禁止位置情報を持っている。推測し
た面積情報はモデル内の配線領域のマージン分を指定し
た倍率で上乗せして作成することも可能である。
ットリストを作成することを行わず、直接、遅延モデル
３及び面積モデル４を作成する。遅延モデル３は機能ブ
ロックの外形を境界とする、入力、出力、及び入出力端
子を始点、終点とした遅延パス、例えば、入力端子から
内部レジスタ、内部レジスタから出力、入力から出力へ
の遅延パス情報を持っている。内部レジスタ間の遅延パ
ス情報は持っていない。面積モデル４はテクノロジに依
存しない論理情報から推測した機能ブロックの面積情
報、端子情報、配線禁止位置情報を持っている。推測し
た面積情報はモデル内の配線領域のマージン分を指定し
た倍率で上乗せして作成することも可能である。
【００２５】フロアプラン５はモデル生成処理により作
成された機能ブロック単位の面積モデル４を目的のチッ
プサイズ枠に配置、配線し、チップサイズの妥当性を見
積もるのと同時に面積モデル周りの配線の抵抗（Ｒ）、
寄生容量（Ｃ）を抽出する。フロアプラン５は階層毎に
行うことも可能である。配線ＲＣ情報６はフロアプラン
時に抽出された面積モデル周りの配線の抵抗、寄生容量
の情報である。
成された機能ブロック単位の面積モデル４を目的のチッ
プサイズ枠に配置、配線し、チップサイズの妥当性を見
積もるのと同時に面積モデル周りの配線の抵抗（Ｒ）、
寄生容量（Ｃ）を抽出する。フロアプラン５は階層毎に
行うことも可能である。配線ＲＣ情報６はフロアプラン
時に抽出された面積モデル周りの配線の抵抗、寄生容量
の情報である。
【００２６】スタティックタイミング解析７は機能ブロ
ック単位に作成された遅延モデル３と配線ＲＣ情報６を
使用し、ＣＡＤツールにてチップレベルでのクリティカ
ルパスを抽出する。
ック単位に作成された遅延モデル３と配線ＲＣ情報６を
使用し、ＣＡＤツールにてチップレベルでのクリティカ
ルパスを抽出する。
【００２７】本発明のフローを適用することにより、規
模に制限の無い機能ブロック単位の遅延モデル３及び面
積モデル４をライブラリとして処理するため、例えば反
転（ＩＮＶ）、論理積（ＡＮＤ）、論理和（ＯＲ）等の
プリミティブ機能単位のネットリストを使用した場合と
比較して、ライブラリ数が極端に少なくなり、フロアプ
ラン５及びスタティックタイミング解析７の処理のＴＡ
Ｔが小さくなる。また、１つの機能ブロックが複数のア
ーキテクチャーで表現できる場合、面積と遅延のトレー
ドオフによる選択がその機能ブロックのモデルだけを差
し替えてフロアプラン５及びスタティックタイミング解
析７を行うことにより、容易に実現可能となる。面積モ
デル４の生成には見積もり面積値の人手による入力、ま
た、見積もり面積値に対する倍率指定が可能であるた
め、フロアプラン５の品質はＨＤＬの完成度に依存する
ことなく、極端な場合、ＨＤＬが無くても設計初期段階
でのチップサイズ見積もりが可能となるという効果が得
られる。
模に制限の無い機能ブロック単位の遅延モデル３及び面
積モデル４をライブラリとして処理するため、例えば反
転（ＩＮＶ）、論理積（ＡＮＤ）、論理和（ＯＲ）等の
プリミティブ機能単位のネットリストを使用した場合と
比較して、ライブラリ数が極端に少なくなり、フロアプ
ラン５及びスタティックタイミング解析７の処理のＴＡ
Ｔが小さくなる。また、１つの機能ブロックが複数のア
ーキテクチャーで表現できる場合、面積と遅延のトレー
ドオフによる選択がその機能ブロックのモデルだけを差
し替えてフロアプラン５及びスタティックタイミング解
析７を行うことにより、容易に実現可能となる。面積モ
デル４の生成には見積もり面積値の人手による入力、ま
た、見積もり面積値に対する倍率指定が可能であるた
め、フロアプラン５の品質はＨＤＬの完成度に依存する
ことなく、極端な場合、ＨＤＬが無くても設計初期段階
でのチップサイズ見積もりが可能となるという効果が得
られる。
【００２８】図２を参照すると、本発明の実施の形態の
モデル生成方法が示されている。本モデル生成方法は、
プリミティブレベル（ＩＮＶ、ＡＮＤ、ＯＲ等）の面積
情報と遅延情報を持ったテーブルを有する。面積情報の
テーブル２３は例えば、２入力１出力のプリミティブ回
路の箱（ＡＮＤ、ＯＲ等）は３グリッドの面積であり、
２入力１出力のラッチ、フリップフロップの箱（Ｄラッ
チ、ＤＦＦ等）は１０グリッドの面積であるという情報
を持っている。この面積値は使用するテクノロジ毎にあ
らかじめ決められた値であるが、テクノロジ毎に準備さ
れている全てのセルの面積情報ではなく、セルのタイプ
（ANDゲート、フリップフロップ等）、入力ピン、及び
出力ピンの数によって分類されたセルの面積の平均値で
ある。また、遅延情報のテーブル２４は接続関係のある
ピンからピンへの遅延値を持っているが、これも面積情
報のテーブル２３と同様、ピン数によって分類されたセ
ルの遅延の平均値である。また、機能ブロックのＨＤＬ
記述１をテクノロジに依存しない論理構造に変換する処
理２１を有する。これにより変換された論理構造と前述
の面積情報と遅延情報の２つのテーブルからモデル化処
理２２を行う。
モデル生成方法が示されている。本モデル生成方法は、
プリミティブレベル（ＩＮＶ、ＡＮＤ、ＯＲ等）の面積
情報と遅延情報を持ったテーブルを有する。面積情報の
テーブル２３は例えば、２入力１出力のプリミティブ回
路の箱（ＡＮＤ、ＯＲ等）は３グリッドの面積であり、
２入力１出力のラッチ、フリップフロップの箱（Ｄラッ
チ、ＤＦＦ等）は１０グリッドの面積であるという情報
を持っている。この面積値は使用するテクノロジ毎にあ
らかじめ決められた値であるが、テクノロジ毎に準備さ
れている全てのセルの面積情報ではなく、セルのタイプ
（ANDゲート、フリップフロップ等）、入力ピン、及び
出力ピンの数によって分類されたセルの面積の平均値で
ある。また、遅延情報のテーブル２４は接続関係のある
ピンからピンへの遅延値を持っているが、これも面積情
報のテーブル２３と同様、ピン数によって分類されたセ
ルの遅延の平均値である。また、機能ブロックのＨＤＬ
記述１をテクノロジに依存しない論理構造に変換する処
理２１を有する。これにより変換された論理構造と前述
の面積情報と遅延情報の２つのテーブルからモデル化処
理２２を行う。
【００２９】以下、本発明の実施の形態の動作につき説
明する。
明する。
【００３０】まず、図３に示す様な機能ブロックのＨＤ
Ｌ記述は図４に示す様にテクノロジに依存しない論理構
造に変換される。その論理構造は、前記面積情報テーブ
ル及び遅延情報テーブルを使用して処理され、面積モデ
ル及び遅延モデルがそれぞれ生成される。
Ｌ記述は図４に示す様にテクノロジに依存しない論理構
造に変換される。その論理構造は、前記面積情報テーブ
ル及び遅延情報テーブルを使用して処理され、面積モデ
ル及び遅延モデルがそれぞれ生成される。
【００３１】面積モデルは、前記テクノロジに依存しな
い論理構造でのそれぞれの箱の面積の合計から、モデル
内の配線領域分を考慮し、指定された倍率によって拡張
された面積値を使用し、面積モデルとする。また、ＨＤ
Ｌの完成度が低く面積見積もりに大きく影響を与えると
考えられる時の回避策として、直接面積値を与えて面積
モデルを作成する手段も備えている。勿論、面積モデル
にはフロアプラン及び配置、配線の際に必要となる端子
情報と配線禁止領域の情報も含まれている。
い論理構造でのそれぞれの箱の面積の合計から、モデル
内の配線領域分を考慮し、指定された倍率によって拡張
された面積値を使用し、面積モデルとする。また、ＨＤ
Ｌの完成度が低く面積見積もりに大きく影響を与えると
考えられる時の回避策として、直接面積値を与えて面積
モデルを作成する手段も備えている。勿論、面積モデル
にはフロアプラン及び配置、配線の際に必要となる端子
情報と配線禁止領域の情報も含まれている。
【００３２】遅延モデルは、機能ブロックの入力ピン〜
組み合わせ回路〜ＤＦＦまでのクリティカルパス遅延
（ＤＦＦのセットアップ時間を含む）を機能ブロックの
入力ピンのセットアップ時間、ＤＦＦ〜組み合わせ回路
〜出力ピンまでのクリティカルパス遅延を機能ブロック
のクロック〜出力ピンへの遅延時間、入力ピン〜組み合
わせ回路〜出力ピンまでのクリティカルパス遅延を入力
ピン〜出力ピンへの遅延時間としてモデル化する。機能
ブロック内部のＤＦＦ間の遅延情報はモデル化には不要
となる。
組み合わせ回路〜ＤＦＦまでのクリティカルパス遅延
（ＤＦＦのセットアップ時間を含む）を機能ブロックの
入力ピンのセットアップ時間、ＤＦＦ〜組み合わせ回路
〜出力ピンまでのクリティカルパス遅延を機能ブロック
のクロック〜出力ピンへの遅延時間、入力ピン〜組み合
わせ回路〜出力ピンまでのクリティカルパス遅延を入力
ピン〜出力ピンへの遅延時間としてモデル化する。機能
ブロック内部のＤＦＦ間の遅延情報はモデル化には不要
となる。
【００３３】かくして得られた面積モデルは接続情報と
共にフロアプランツールに供給され、配置及び配線さ
れ、実配線抵抗（Ｒ）及び容量（Ｃ）の情報として出力
される。このＲＣの情報は遅延モデル、接続情報と共に
スタティックタイミング解析ツールに供給され、チップ
トータルでのクリティカルパスが要求される遅延値を満
足するかを判定する。
共にフロアプランツールに供給され、配置及び配線さ
れ、実配線抵抗（Ｒ）及び容量（Ｃ）の情報として出力
される。このＲＣの情報は遅延モデル、接続情報と共に
スタティックタイミング解析ツールに供給され、チップ
トータルでのクリティカルパスが要求される遅延値を満
足するかを判定する。
【００３４】本発明の他の実施の形態として、その基本
的構成は上記の通りであるが、モデル生成に既製のＣＡ
Ｄツールを使用するとしてもよい。
的構成は上記の通りであるが、モデル生成に既製のＣＡ
Ｄツールを使用するとしてもよい。
【００３５】
【発明の効果】以上説明したように本発明には、規模に
制限の無い機能ブロック単位の遅延モデル及び面積モデ
ルをライブラリとして処理している為、プリミティブレ
ベル（ＩＮＶ、ＡＮＤ、ＮＯＲ等）のネットリストを使
用した場合と比べて、ライブラリ数が極端に少なく、フ
ロアプラン及びスタティックタイミング解析の処理のＴ
ＡＴが小さくなるという効果がある。
制限の無い機能ブロック単位の遅延モデル及び面積モデ
ルをライブラリとして処理している為、プリミティブレ
ベル（ＩＮＶ、ＡＮＤ、ＮＯＲ等）のネットリストを使
用した場合と比べて、ライブラリ数が極端に少なく、フ
ロアプラン及びスタティックタイミング解析の処理のＴ
ＡＴが小さくなるという効果がある。
【００３６】従って、設計初期段階でのチップサイズ見
積もり、クリティカルパスの改善を容易に行うことがで
きる。
積もり、クリティカルパスの改善を容易に行うことがで
きる。
【００３７】さらには、ある１つの機能ブロックのモデ
ルだけを差し替えながら、複数のアーキテクチャーの選
択を行うことが容易に可能である。
ルだけを差し替えながら、複数のアーキテクチャーの選
択を行うことが容易に可能である。
【００３８】しかも、面積モデルの生成には面積値の人
手入力もしくは見積もり値への倍率指定が可能であるた
め、フロアプランの品質はＨＤＬの完成度に依存するこ
となく、極端な場合、ＨＤＬが無くても設計初期段階で
のチップサイズ見積もりが可能という効果もある。
手入力もしくは見積もり値への倍率指定が可能であるた
め、フロアプランの品質はＨＤＬの完成度に依存するこ
となく、極端な場合、ＨＤＬが無くても設計初期段階で
のチップサイズ見積もりが可能という効果もある。
【図１】本発明の実施の形態によるＬＳＩ設計方法のフ
ローチャートを示す図である。
ローチャートを示す図である。
【図２】本発明の実施の形態のモデル生成方法を示す図
である。
である。
【図３】機能ブロックのＨＤＬ記述例を示す図である。
【図４】テクノロジに依存しない論理構造例を示す図で
ある。
ある。
【図５】特開平７−２８８７７号公報に開示された設計
フローを示す図である。
フローを示す図である。
１ ＨＤＬ記述 ２ モデル生成 ３ 遅延モデル ４ 面積モデル ５ フロアプラン ６ 配線ＲＣ情報 ７ スタティックタイミング解析 ２１ テクノロジに依存しない論理構造への変換処理 ２２ モデル化処理 ２３ 面積情報テーブル ２４ 遅延情報テーブル
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年７月１９日（１９９９．７．１
９）
９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】本発明の機能ブロックの
モデル作成によるＬＳＩ設計システムは、ハードウエア
記述言語であるＨＤＬで記述された機能ブロックのＨＤ
Ｌ記述から遅延モデルと面積モデルとを生成するモデル
生成手段と、機能ブロックの外形を境界とする、入力、
出力、及び入出力端子を始点、終点とした遅延パス情報
を有する機能ブロック単位の遅延モデルライブラリと、
テクノロジに依存しない論理情報から推測した機能ブロ
ックの面積情報と、端子情報と、配線禁止位置情報とを
有する機能ブロック単位の面積モデルライブラリと、面
積モデルを目的のチップサイズ枠に配置、配線し、チッ
プサイズの妥当性を見積もるのと同時に、面積モデル周
りの配線の抵抗と寄生容量との配線ＲＣ情報を抽出する
フロアプラン手段と、フロアプラン手段により抽出され
た配線ＲＣ情報と遅延モデルとを使用し、ＣＡＤツール
にてチップレベルでのクリティカルパスを抽出するスタ
ティックタイミング解析手段とを有する。
モデル作成によるＬＳＩ設計システムは、ハードウエア
記述言語であるＨＤＬで記述された機能ブロックのＨＤ
Ｌ記述から遅延モデルと面積モデルとを生成するモデル
生成手段と、機能ブロックの外形を境界とする、入力、
出力、及び入出力端子を始点、終点とした遅延パス情報
を有する機能ブロック単位の遅延モデルライブラリと、
テクノロジに依存しない論理情報から推測した機能ブロ
ックの面積情報と、端子情報と、配線禁止位置情報とを
有する機能ブロック単位の面積モデルライブラリと、面
積モデルを目的のチップサイズ枠に配置、配線し、チッ
プサイズの妥当性を見積もるのと同時に、面積モデル周
りの配線の抵抗と寄生容量との配線ＲＣ情報を抽出する
フロアプラン手段と、フロアプラン手段により抽出され
た配線ＲＣ情報と遅延モデルとを使用し、ＣＡＤツール
にてチップレベルでのクリティカルパスを抽出するスタ
ティックタイミング解析手段とを有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】また、モデル生成手段は、機能ブロックの
ＨＤＬ記述をテクノロジに依存しない論理構造に変換す
る処理を有する変換処理手段と、テクノロジ毎に準備さ
れている全てのプリミティブ回路のセルの面積情報では
なく、セルのタイプ、入力ピン、及び出力ピンの数によ
って分類されたセルの面積の平均値を有する面積情報テ
ーブルと、接続関係のあるピンからピンへの遅延値を持
っているが、面積情報のテーブルと同様に、ピン数によ
って分類されたセルの遅延の平均値を有する遅延情報テ
ーブルと、変換処理手段により変換された論理構造と面
積情報テーブルと遅延情報テーブルとから、面積モデル
ライブラリと遅延モデルライブラリとへのモデル化処理
手段とを有し、面積モデルライブラリへのモデル化処理
手段は、テクノロジに依存しない論理構造でのそれぞれ
の箱の面積の合計から、モデル内の配線領域分を考慮
し、指定された倍率によって拡張された面積値を使用
し、面積モデルとする手段を有し、遅延モデルライブラ
リへのモデル化処理手段は、機能ブロックの入力ピン〜
組み合わせ回路〜ＤＦＦまでのクリティカルパス遅延を
機能ブロックの入力ピンのセットアップ時間として、Ｄ
ＦＦ〜組み合わせ回路〜出力ピンまでのクリティカルパ
ス遅延を機能ブロックのクロック〜出力ピンへの遅延時
間として、入力ピン〜組み合わせ回路〜出力ピンまでの
クリティカルパス遅延を入力ピン〜出力ピンへの遅延時
間としてモデル化する手段を有してもよい。
ＨＤＬ記述をテクノロジに依存しない論理構造に変換す
る処理を有する変換処理手段と、テクノロジ毎に準備さ
れている全てのプリミティブ回路のセルの面積情報では
なく、セルのタイプ、入力ピン、及び出力ピンの数によ
って分類されたセルの面積の平均値を有する面積情報テ
ーブルと、接続関係のあるピンからピンへの遅延値を持
っているが、面積情報のテーブルと同様に、ピン数によ
って分類されたセルの遅延の平均値を有する遅延情報テ
ーブルと、変換処理手段により変換された論理構造と面
積情報テーブルと遅延情報テーブルとから、面積モデル
ライブラリと遅延モデルライブラリとへのモデル化処理
手段とを有し、面積モデルライブラリへのモデル化処理
手段は、テクノロジに依存しない論理構造でのそれぞれ
の箱の面積の合計から、モデル内の配線領域分を考慮
し、指定された倍率によって拡張された面積値を使用
し、面積モデルとする手段を有し、遅延モデルライブラ
リへのモデル化処理手段は、機能ブロックの入力ピン〜
組み合わせ回路〜ＤＦＦまでのクリティカルパス遅延を
機能ブロックの入力ピンのセットアップ時間として、Ｄ
ＦＦ〜組み合わせ回路〜出力ピンまでのクリティカルパ
ス遅延を機能ブロックのクロック〜出力ピンへの遅延時
間として、入力ピン〜組み合わせ回路〜出力ピンまでの
クリティカルパス遅延を入力ピン〜出力ピンへの遅延時
間としてモデル化する手段を有してもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】また、面積モデルライブラリへのモデル化
処理手段は、直接面積値を与えて面積モデルを作成する
手段を有してもよい。
処理手段は、直接面積値を与えて面積モデルを作成する
手段を有してもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】本発明の機能ブロックのモデル作成による
ＬＳＩ設計システムのＬＳＩ設計方法は、ＨＤＬ記述を
記述する段階と、モデル生成手段により、ＨＤＬ記述か
ら遅延モデルライブラリと面積モデルライブラリとを生
成する段階と、フロアプラン手段により、面積モデルラ
イブラリを目的のチップサイズ枠に配置、配線し、チッ
プサイズの妥当性を見積もるのと同時に、面積モデルラ
イブラリ周りの配線の抵抗と寄生容量との配線ＲＣ情報
を抽出する段階と、スタティックタイミング解析手段に
より、遅延モデルと配線ＲＣ情報とを使用し、ＣＡＤツ
ールにてチップレベルでのクリティカルパスを抽出する
段階とを有する。
ＬＳＩ設計システムのＬＳＩ設計方法は、ＨＤＬ記述を
記述する段階と、モデル生成手段により、ＨＤＬ記述か
ら遅延モデルライブラリと面積モデルライブラリとを生
成する段階と、フロアプラン手段により、面積モデルラ
イブラリを目的のチップサイズ枠に配置、配線し、チッ
プサイズの妥当性を見積もるのと同時に、面積モデルラ
イブラリ周りの配線の抵抗と寄生容量との配線ＲＣ情報
を抽出する段階と、スタティックタイミング解析手段に
より、遅延モデルと配線ＲＣ情報とを使用し、ＣＡＤツ
ールにてチップレベルでのクリティカルパスを抽出する
段階とを有する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】また、遅延モデルライブラリと面積モデル
ライブラリとを生成する段階は、変換処理手段により、
機能ブロックのＨＤＬ記述をテクノロジに依存しない論
理構造に変換する処理を行う段階と、モデル化処理手段
により、変換処理手段により変換された論理構造と面積
情報テーブルと遅延情報テーブルとから、面積モデルラ
イブラリと遅延モデルライブラリとへのモデル化処理段
階とを有し、面積情報テーブルは、テクノロジ毎に準備
されている全てのプリミティブ回路のセルの面積情報で
はなく、セルのタイプ、入力ピン、及び出力ピンの数に
よって分類されたセルの面積の平均値を有し、遅延情報
テーブルは、接続関係のあるピンからピンへの遅延値を
持っているが、面積情報のテーブルと同様に、ピン数に
よって分類されたセルの遅延の平均値を有し、面積モデ
ルライブラリへのモデル化処理段階は、テクノロジに依
存しない論理構造でのそれぞれの箱の面積の合計から、
モデル内の配線領域分を考慮し、指定された倍率によっ
て拡張された面積値を使用し、面積モデルとする段階を
有し、遅延モデルライブラリへのモデル化処理段階は、
機能ブロックの入力ピン〜組み合わせ回路〜ＤＦＦまで
のクリティカルパス遅延を機能ブロックの入力ピンのセ
ットアップ時間として、ＤＦＦ〜組み合わせ回路〜出力
ピンまでのクリティカルパス遅延を機能ブロックのクロ
ック〜出力ピンへの遅延時間として、入力ピン〜組み合
わせ回路〜出力ピンまでのクリティカルパス遅延を入力
ピン〜出力ピンへの遅延時間としてモデル化する段階を
有してもよい。
ライブラリとを生成する段階は、変換処理手段により、
機能ブロックのＨＤＬ記述をテクノロジに依存しない論
理構造に変換する処理を行う段階と、モデル化処理手段
により、変換処理手段により変換された論理構造と面積
情報テーブルと遅延情報テーブルとから、面積モデルラ
イブラリと遅延モデルライブラリとへのモデル化処理段
階とを有し、面積情報テーブルは、テクノロジ毎に準備
されている全てのプリミティブ回路のセルの面積情報で
はなく、セルのタイプ、入力ピン、及び出力ピンの数に
よって分類されたセルの面積の平均値を有し、遅延情報
テーブルは、接続関係のあるピンからピンへの遅延値を
持っているが、面積情報のテーブルと同様に、ピン数に
よって分類されたセルの遅延の平均値を有し、面積モデ
ルライブラリへのモデル化処理段階は、テクノロジに依
存しない論理構造でのそれぞれの箱の面積の合計から、
モデル内の配線領域分を考慮し、指定された倍率によっ
て拡張された面積値を使用し、面積モデルとする段階を
有し、遅延モデルライブラリへのモデル化処理段階は、
機能ブロックの入力ピン〜組み合わせ回路〜ＤＦＦまで
のクリティカルパス遅延を機能ブロックの入力ピンのセ
ットアップ時間として、ＤＦＦ〜組み合わせ回路〜出力
ピンまでのクリティカルパス遅延を機能ブロックのクロ
ック〜出力ピンへの遅延時間として、入力ピン〜組み合
わせ回路〜出力ピンまでのクリティカルパス遅延を入力
ピン〜出力ピンへの遅延時間としてモデル化する段階を
有してもよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】また、面積モデルライブラリへのモデル化
処理段階は、直接面積値を与えて面積モデルライブラリ
を作成する段階を有してもよい。 ─────────────────────────────────────────────────────
処理段階は、直接面積値を与えて面積モデルライブラリ
を作成する段階を有してもよい。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１０月５日（１９９９．１０．
５）
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】本発明の機能ブロックの
モデル作成によるＬＳＩ設計システムは、ハードウエア
記述言語であるＨＤＬで記述された機能ブロックのＨＤ
Ｌ記述から、前記機能ブロックの外形を境界とする、入
力、出力、及び入出力端子を始点、終点とした遅延パス
情報を有する機能ブロック単位の遅延モデルとテクノロ
ジに依存しない論理情報から推測した機能ブロックの面
積情報と、端子情報と、配線禁止位置情報とを有する機
能ブロック単位の面積モデルとを生成するモデル生成手
段と、生成された遅延モデルをライブラリとして処理す
る遅延モデルライブラリと、生成された面積モデルをラ
イブラリとして処理する面積モデルライブラリと、前記
面積モデルを目的のチップサイズ枠に配置、配線し、チ
ップサイズの妥当性を見積もるのと同時に、前記面積モ
デル周りの配線の抵抗と寄生容量との配線ＲＣ情報を抽
出するフロアプラン手段と、該フロアプラン手段により
抽出された前記配線ＲＣ情報と前記遅延モデルとを使用
し、ＣＡＤツールにてチップレベルでのクリティカルパ
スを抽出するスタティックタイミング解析手段とを有す
る。
モデル作成によるＬＳＩ設計システムは、ハードウエア
記述言語であるＨＤＬで記述された機能ブロックのＨＤ
Ｌ記述から、前記機能ブロックの外形を境界とする、入
力、出力、及び入出力端子を始点、終点とした遅延パス
情報を有する機能ブロック単位の遅延モデルとテクノロ
ジに依存しない論理情報から推測した機能ブロックの面
積情報と、端子情報と、配線禁止位置情報とを有する機
能ブロック単位の面積モデルとを生成するモデル生成手
段と、生成された遅延モデルをライブラリとして処理す
る遅延モデルライブラリと、生成された面積モデルをラ
イブラリとして処理する面積モデルライブラリと、前記
面積モデルを目的のチップサイズ枠に配置、配線し、チ
ップサイズの妥当性を見積もるのと同時に、前記面積モ
デル周りの配線の抵抗と寄生容量との配線ＲＣ情報を抽
出するフロアプラン手段と、該フロアプラン手段により
抽出された前記配線ＲＣ情報と前記遅延モデルとを使用
し、ＣＡＤツールにてチップレベルでのクリティカルパ
スを抽出するスタティックタイミング解析手段とを有す
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】本発明の機能ブロックのモデル作成による
ＬＳＩ設計システムのＬＳＩ設計方法は、前記ＨＤＬ記
述を記述する段階と、前記モデル生成手段により、前記
ＨＤＬ記述から前記遅延モデルライブラリと前記面積モ
デルライブラリとを生成する段階と、前記フロアプラン
手段により、前記面積モデルを目的のチップサイズ枠に
配置、配線し、チップサイズの妥当性を見積もるのと同
時に、前記面積モデル周りの配線の抵抗と寄生容量との
配線ＲＣ情報を抽出する段階と、前記スタティックタイ
ミング解析手段により、前記遅延モデルと前記配線ＲＣ
情報とを使用し、ＣＡＤツールにてチップレベルでのク
リティカルパスを抽出する段階とを有する。
ＬＳＩ設計システムのＬＳＩ設計方法は、前記ＨＤＬ記
述を記述する段階と、前記モデル生成手段により、前記
ＨＤＬ記述から前記遅延モデルライブラリと前記面積モ
デルライブラリとを生成する段階と、前記フロアプラン
手段により、前記面積モデルを目的のチップサイズ枠に
配置、配線し、チップサイズの妥当性を見積もるのと同
時に、前記面積モデル周りの配線の抵抗と寄生容量との
配線ＲＣ情報を抽出する段階と、前記スタティックタイ
ミング解析手段により、前記遅延モデルと前記配線ＲＣ
情報とを使用し、ＣＡＤツールにてチップレベルでのク
リティカルパスを抽出する段階とを有する。
Claims (6)
- 【請求項１】 ハードウエア記述言語であるＨＤＬで記
述された機能ブロックのＨＤＬ記述と、 該ＨＤＬ記述から遅延モデルと面積モデルとを生成する
モデル生成手段と、 前記機能ブロックの外形を境界とする、入力、出力、及
び入出力端子を始点、終点とした遅延パス情報を有する
機能ブロック単位の前記遅延モデルと、 テクノロジに依存しない論理情報から推測した機能ブロ
ックの面積情報と、端子情報と、配線禁止位置情報とを
有する機能ブロック単位の前記面積モデルと、 前記面積モデルを目的のチップサイズ枠に配置、配線
し、チップサイズの妥当性を見積もるのと同時に、前記
面積モデル周りの配線の抵抗と寄生容量との配線ＲＣ情
報を抽出するフロアプラン手段と、 該フロアプラン手段により抽出された前記配線ＲＣ情報
と、 前記遅延モデルと前記配線ＲＣ情報とを使用し、ＣＡＤ
ツールにてチップレベルでのクリティカルパスを抽出す
るスタティックタイミング解析手段とを有する機能ブロ
ックのモデル作成によるＬＳＩ設計システム。 - 【請求項２】 前記モデル生成手段は、 前記機能ブロックのＨＤＬ記述をテクノロジに依存しな
い論理構造に変換する処理を有する変換処理手段と、 テクノロジ毎に準備されている全てのプリミティブ回路
のセルの面積情報ではなく、前記セルのタイプ、入力ピ
ン、及び出力ピンの数によって分類された前記セルの面
積の平均値を有する面積情報テーブルと、 接続関係のあるピンからピンへの遅延値を持っている
が、面積情報のテーブルと同様に、ピン数によって分類
されたセルの遅延の平均値を有する遅延情報テーブル
と、 前記変換処理手段により変換された前記論理構造と前記
面積情報テーブルと前記遅延情報テーブルとから、前記
面積モデルと前記遅延モデルとへのモデル化処理手段と
を有し、 前記面積モデルへのモデル化処理手段は、前記テクノロ
ジに依存しない論理構造でのそれぞれの箱の面積の合計
から、モデル内の配線領域分を考慮し、指定された倍率
によって拡張された面積値を使用し、面積モデルとする
手段を有し、 前記遅延モデルへのモデル化処理手段は、機能ブロック
の入力ピン〜組み合わせ回路〜ＤＦＦまでのクリティカ
ルパス遅延を機能ブロックの入力ピンのセットアップ時
間として、ＤＦＦ〜組み合わせ回路〜出力ピンまでのク
リティカルパス遅延を機能ブロックのクロック〜出力ピ
ンへの遅延時間として、入力ピン〜組み合わせ回路〜出
力ピンまでのクリティカルパス遅延を入力ピン〜出力ピ
ンへの遅延時間としてモデル化する手段を有する請求項
１に記載の機能ブロックのモデル作成によるＬＳＩ設計
システム。 - 【請求項３】 前記面積モデルへのモデル化処理手段
は、直接面積値を与えて面積モデルを作成する手段を有
する請求項２に記載の機能ブロックのモデル作成による
ＬＳＩ設計システム。 - 【請求項４】 前記ＨＤＬ記述を記述する段階と、 前記モデル生成手段により、前記ＨＤＬ記述から前記遅
延モデルと前記面積モデルとを生成する段階と、 前記フロアプラン手段により、前記面積モデルを目的の
チップサイズ枠に配置、配線し、チップサイズの妥当性
を見積もるのと同時に、前記面積モデル周りの配線の抵
抗と寄生容量との配線ＲＣ情報を抽出する段階と、 前記スタティックタイミング解析手段により、前記遅延
モデルと前記配線ＲＣ情報とを使用し、ＣＡＤツールに
てチップレベルでのクリティカルパスを抽出する段階と
を有する請求項１に記載の機能ブロックのモデル作成に
よるＬＳＩ設計システムのＬＳＩ設計方法。 - 【請求項５】 前記遅延モデルと前記面積モデルとを生
成する段階は、 前記変換処理手段により、前記機能ブロックのＨＤＬ記
述をテクノロジに依存しない論理構造に変換する処理を
行う段階と、 前記モデル化処理手段により、前記変換処理手段により
変換された前記論理構造と面積情報テーブルと遅延情報
テーブルとから、前記面積モデルと前記遅延モデルとへ
のモデル化処理段階とを有し、 前記面積情報テーブルは、テクノロジ毎に準備されてい
る全てのプリミティブ回路のセルの面積情報ではなく、
前記セルのタイプ、入力ピン、及び出力ピンの数によっ
て分類された前記セルの面積の平均値を有し、 前記遅延情報テーブルは、接続関係のあるピンからピン
への遅延値を持っているが、面積情報のテーブルと同様
に、ピン数によって分類されたセルの遅延の平均値を有
し、 前記面積モデルへのモデル化処理段階は、前記テクノロ
ジに依存しない論理構造でのそれぞれの箱の面積の合計
から、モデル内の配線領域分を考慮し、指定された倍率
によって拡張された面積値を使用し、面積モデルとする
段階を有し、 前記遅延モデルへのモデル化処理段階は、機能ブロック
の入力ピン〜組み合わせ回路〜ＤＦＦまでのクリティカ
ルパス遅延を機能ブロックの入力ピンのセットアップ時
間として、ＤＦＦ〜組み合わせ回路〜出力ピンまでのク
リティカルパス遅延を機能ブロックのクロック〜出力ピ
ンへの遅延時間として、入力ピン〜組み合わせ回路〜出
力ピンまでのクリティカルパス遅延を入力ピン〜出力ピ
ンへの遅延時間としてモデル化する段階を有する請求項
４に記載の機能ブロックのモデル作成によるＬＳＩ設計
システムのＬＳＩ設計方法。 - 【請求項６】 前記面積モデルへのモデル化処理段階
は、直接面積値を与えて面積モデルを作成する段階を有
する請求項５に記載の機能ブロックのモデル作成による
ＬＳＩ設計システムのＬＳＩ設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10249726A JP3005538B1 (ja) | 1998-09-03 | 1998-09-03 | 機能ブロックのモデル作成によるｌｓｉ設計システム及びそのｌｓｉ設計方法 |
| US09/387,198 US6463567B1 (en) | 1998-09-03 | 1999-08-31 | LSI design system through model creation for functional block and LSI design method therefor |
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