JPH1021276A - パターンマッチング方法、タイミング解析方法、及びタイミング解析装置 - Google Patents
パターンマッチング方法、タイミング解析方法、及びタイミング解析装置Info
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- JPH1021276A JPH1021276A JP8170064A JP17006496A JPH1021276A JP H1021276 A JPH1021276 A JP H1021276A JP 8170064 A JP8170064 A JP 8170064A JP 17006496 A JP17006496 A JP 17006496A JP H1021276 A JPH1021276 A JP H1021276A
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- General Physics & Mathematics (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ブロックレベル等での正確なタイミング解析
が可能となり、且つ回路接続情報の補充処理の自動化が
可能となるタイミング解析方法を提供する。 【解決手段】 電子回路の接続情報を読み込んだ後、こ
の接続情報と予め登録された回路パターンとのマッチン
グを行い、前記接続情報中に前記回路パターンとマッチ
する情報が存在したときに、読み込んだ前記接続情報に
対して、前記回路パターンに関連した回路接続情報を仮
想的に補充する接続情報補充処理を行い、前記接続情報
補充処理後の前記接続情報に対してタイミング解析を行
う。
が可能となり、且つ回路接続情報の補充処理の自動化が
可能となるタイミング解析方法を提供する。 【解決手段】 電子回路の接続情報を読み込んだ後、こ
の接続情報と予め登録された回路パターンとのマッチン
グを行い、前記接続情報中に前記回路パターンとマッチ
する情報が存在したときに、読み込んだ前記接続情報に
対して、前記回路パターンに関連した回路接続情報を仮
想的に補充する接続情報補充処理を行い、前記接続情報
補充処理後の前記接続情報に対してタイミング解析を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、回路接続情報等の
入力情報と所定のパターンとのマッチングを行うパター
ンマッチング方法、このパターンマッチング方法を用い
て集積回路のタイミング解析を行うタイミング解析方
法、及びこのタイミング解析方法を実施するタイミング
解析装置に関する。
入力情報と所定のパターンとのマッチングを行うパター
ンマッチング方法、このパターンマッチング方法を用い
て集積回路のタイミング解析を行うタイミング解析方
法、及びこのタイミング解析方法を実施するタイミング
解析装置に関する。
【０００２】
【従来の技術】一般に、例えばマイクロプロセッサの設
計を行う場合には、最初から回路全体の詳細な設計を一
度に行うことは容易でないため、マイクロプロセッサの
機能を階層的に扱い、１階層ずつ設計を進めていく階層
設計が行われる。
計を行う場合には、最初から回路全体の詳細な設計を一
度に行うことは容易でないため、マイクロプロセッサの
機能を階層的に扱い、１階層ずつ設計を進めていく階層
設計が行われる。
【０００３】図８に示すように、マイクロプロセッサの
チップは、通常、幾つかのブロックから構成されてい
る。同図中の１００はチップを表し、Ｂ１からＢ５まで
は、各ブロックであり、それぞれ例えばＣＰＵコア、コ
ントロールロジック、ＲＯＭ、ＲＡＭ及びキャッシュメ
モリを表わす。
チップは、通常、幾つかのブロックから構成されてい
る。同図中の１００はチップを表し、Ｂ１からＢ５まで
は、各ブロックであり、それぞれ例えばＣＰＵコア、コ
ントロールロジック、ＲＯＭ、ＲＡＭ及びキャッシュメ
モリを表わす。
【０００４】マイクロプロセッサの階層設計は、このよ
うなブロックＢ１〜Ｂ５を更に小規模に分割していく手
法であり、階層化による分割の最終レベルは個々のトラ
ンジスタのレベルまで到達することになるが、通常は論
理ライブラリとして提供された数ゲート程度のレベルに
まで分解したところを基本として設計が行われている。
うなブロックＢ１〜Ｂ５を更に小規模に分割していく手
法であり、階層化による分割の最終レベルは個々のトラ
ンジスタのレベルまで到達することになるが、通常は論
理ライブラリとして提供された数ゲート程度のレベルに
まで分解したところを基本として設計が行われている。
【０００５】こうしたマイクロプロセッサの階層設計で
は、例えばブロックレベルでの設計後、複数個のブロッ
クＢ１〜Ｂ５を含むチップレベルの設計が行われ（ボト
ムアップ設計）、シミュレータを使用してソフト上での
シミュレーション（設計の確認）を行いつつ、各階層毎
に設計が進められる。
は、例えばブロックレベルでの設計後、複数個のブロッ
クＢ１〜Ｂ５を含むチップレベルの設計が行われ（ボト
ムアップ設計）、シミュレータを使用してソフト上での
シミュレーション（設計の確認）を行いつつ、各階層毎
に設計が進められる。
【０００６】そして、配置、配線設計が終了した後は、
遅延に対するタイミング設計のシミュレーションも行わ
れる（タイミング解析）。このタイミング解析では、タ
イミング解析プログラムを用い、例えば各ブロック毎に
最長パス（クリティカルパス）の検出（パス解析）が行
われ、配線遅延を含む遅延に対するタイミングのチェッ
クが行われる。このタイミング解析についても、ブロッ
ク単位での解析の後に、チップレベルでの解折が行われ
るのが通常である。
遅延に対するタイミング設計のシミュレーションも行わ
れる（タイミング解析）。このタイミング解析では、タ
イミング解析プログラムを用い、例えば各ブロック毎に
最長パス（クリティカルパス）の検出（パス解析）が行
われ、配線遅延を含む遅延に対するタイミングのチェッ
クが行われる。このタイミング解析についても、ブロッ
ク単位での解析の後に、チップレベルでの解折が行われ
るのが通常である。
【０００７】図９は、従来のタイミング解析プログラム
により実行されるパス解析の手順を示すフローチャート
である。
により実行されるパス解析の手順を示すフローチャート
である。
【０００８】まず、回路接続情報（ネットリスト）をシ
ュミレータの主メモリ内に読み込んでおく（ステップＳ
５１）。次いで、そのネットリスト中の各トランジスタ
の信号伝搬の方向を決定し（ステップＳ５２）、さらに
タイミングパルス（クロック信号）によって回路を複数
のブロックＢ１，…，Ｂｎに分割する（ステップＳ５
３）。そして、各ブロック毎のクリティカルパスを求め
（ステップＳ５４，Ｓ５５）、全ブロックの中からユー
ザの指定するクリティカルパスをＮ本、ユーザにレポー
トする（ステップＳ５６）。
ュミレータの主メモリ内に読み込んでおく（ステップＳ
５１）。次いで、そのネットリスト中の各トランジスタ
の信号伝搬の方向を決定し（ステップＳ５２）、さらに
タイミングパルス（クロック信号）によって回路を複数
のブロックＢ１，…，Ｂｎに分割する（ステップＳ５
３）。そして、各ブロック毎のクリティカルパスを求め
（ステップＳ５４，Ｓ５５）、全ブロックの中からユー
ザの指定するクリティカルパスをＮ本、ユーザにレポー
トする（ステップＳ５６）。
【０００９】ユーザは、こうして得られたパス解析結果
を参照して、設計した回路のタイミングの妥当性を判定
することになる。
を参照して、設計した回路のタイミングの妥当性を判定
することになる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のタイミング解析方法では、次ぎのような問題点があ
った。
来のタイミング解析方法では、次ぎのような問題点があ
った。
【００１１】ネットリストをチップ全体で見たときには
整合がとれているものの、ブロック単位では整合がとれ
ていないような場合、例えば、素子の１つのまとまりで
１つの機能を表しているものが別々のブロックに入って
いる様な場合では、適切なパス解析を行うことができな
いという問題があった。
整合がとれているものの、ブロック単位では整合がとれ
ていないような場合、例えば、素子の１つのまとまりで
１つの機能を表しているものが別々のブロックに入って
いる様な場合では、適切なパス解析を行うことができな
いという問題があった。
【００１２】その具体例としてプリチャージバス回路の
例を図１０に示す。この回路構成を説明すると、チップ
１００内のブロックＢ１には、ＰチャネルＭＯＳトラン
ジスタ（以下、単にＰ−ＭＯＳという）１１１〜１１４
が設けられ、ブロックＢ２にはＮチャネルＭＯＳトラン
ジスタ（以下、単にＮ−ＭＯＳという）１２１，１２
２，Ｎ−ＭＯＳ１２３，１２４，Ｎ−ＭＯＳ１２５，１
２６及びＮ−ＭＯＳ１２７，１２８が設けられている。
例を図１０に示す。この回路構成を説明すると、チップ
１００内のブロックＢ１には、ＰチャネルＭＯＳトラン
ジスタ（以下、単にＰ−ＭＯＳという）１１１〜１１４
が設けられ、ブロックＢ２にはＮチャネルＭＯＳトラン
ジスタ（以下、単にＮ−ＭＯＳという）１２１，１２
２，Ｎ−ＭＯＳ１２３，１２４，Ｎ−ＭＯＳ１２５，１
２６及びＮ−ＭＯＳ１２７，１２８が設けられている。
【００１３】前記Ｐ−ＭＯＳ１１１とＮ−ＭＯＳ１２
１，１２２は、電源ＶＤＤと接地ＶＳＳ間に直列接続さ
れ、同様に、Ｐ−ＭＯＳ１１２とＮ−ＭＯＳ１２３，１
２４、Ｐ−ＭＯＳ１１５とＮ−ＭＯＳ１２５，１２６、
及びＰ−ＭＯＳ１１４とＮ−ＭＯＳ１２７，１２８が電
源ＶＤＤと接地ＧＮＤ間に直列接続されている。
１，１２２は、電源ＶＤＤと接地ＶＳＳ間に直列接続さ
れ、同様に、Ｐ−ＭＯＳ１１２とＮ−ＭＯＳ１２３，１
２４、Ｐ−ＭＯＳ１１５とＮ−ＭＯＳ１２５，１２６、
及びＰ−ＭＯＳ１１４とＮ−ＭＯＳ１２７，１２８が電
源ＶＤＤと接地ＧＮＤ間に直列接続されている。
【００１４】そして、例えばＰＭＯＳ１１１とＮ−ＭＯ
Ｓ１２１のゲートに同相のクロック信号φが供給され、
Ｎ−ＭＯＳ１２２にはデータＤ１が供給され、Ｐ−ＭＯ
Ｓ１１１とＮ−ＭＯＳ１２１の接続点である出力ノード
がバス信号線１３１に接続されて、一組の回路機能を構
成している。
Ｓ１２１のゲートに同相のクロック信号φが供給され、
Ｎ−ＭＯＳ１２２にはデータＤ１が供給され、Ｐ−ＭＯ
Ｓ１１１とＮ−ＭＯＳ１２１の接続点である出力ノード
がバス信号線１３１に接続されて、一組の回路機能を構
成している。
【００１５】同様に、（Ｐ−ＭＯＳ１１２，Ｎ−ＭＯＳ
１２３，Ｎ−ＭＯＳ１２４，バス信号線１３２）、（Ｐ
−ＭＯＳ１１３，Ｎ−ＭＯＳ１２５，Ｎ−ＭＯＳ１２
６，バス信号線１３３）、及び（Ｐ−ＭＯＳ１１４，Ｎ
−ＭＯＳ１２７，Ｎ−ＭＯＳ１２８，バス信号線１３
４）がそれぞれ一組の回路機能を構成している。
１２３，Ｎ−ＭＯＳ１２４，バス信号線１３２）、（Ｐ
−ＭＯＳ１１３，Ｎ−ＭＯＳ１２５，Ｎ−ＭＯＳ１２
６，バス信号線１３３）、及び（Ｐ−ＭＯＳ１１４，Ｎ
−ＭＯＳ１２７，Ｎ−ＭＯＳ１２８，バス信号線１３
４）がそれぞれ一組の回路機能を構成している。
【００１６】ところが、この例では、Ｐ−ＭＯＳ１１１
〜１１４は、ブロックＢ１（例えばＣＰＵコア）に含ま
れ、Ｎ−ＭＯＳ１２１〜１２８がブロックＢ２（例えば
コントロール・ロジック）に含まれており、この場合
は、ブロックＢ２に対してタイミング解析を行うことは
できない。それは、一組のプリチャージバス（Ｐ−ＭＯ
Ｓ１１１，Ｎ−ＭＯＳ１２１，Ｎ−ＭＯＳ１２２，バス
信号線１３１）などが一まとまりのネットリストとして
与えられないからである。
〜１１４は、ブロックＢ１（例えばＣＰＵコア）に含ま
れ、Ｎ−ＭＯＳ１２１〜１２８がブロックＢ２（例えば
コントロール・ロジック）に含まれており、この場合
は、ブロックＢ２に対してタイミング解析を行うことは
できない。それは、一組のプリチャージバス（Ｐ−ＭＯ
Ｓ１１１，Ｎ−ＭＯＳ１２１，Ｎ−ＭＯＳ１２２，バス
信号線１３１）などが一まとまりのネットリストとして
与えられないからである。
【００１７】このように、不完全なネットリストを持つ
ブロックに対してはタイミング解析が行えないという問
題を解決する方法として、このブロックのネットリスト
の補充をマニュアル操作で行うことが考えられるが、こ
の作業は、ミスを発生させるのみならず、非常に時間を
要するものであり、実用的ではない。
ブロックに対してはタイミング解析が行えないという問
題を解決する方法として、このブロックのネットリスト
の補充をマニュアル操作で行うことが考えられるが、こ
の作業は、ミスを発生させるのみならず、非常に時間を
要するものであり、実用的ではない。
【００１８】以上のように従来のタイミング解析方法で
は、例えば上記プリチャージバス回路などのように機能
的には本来一組にまとまっている素子が別々のブロック
に入っているようなケースでは、タイミング解析の際に
はその一組の機能を認識することができないため、ブロ
ックレベルでのタイミング解析が不可能であった。
は、例えば上記プリチャージバス回路などのように機能
的には本来一組にまとまっている素子が別々のブロック
に入っているようなケースでは、タイミング解析の際に
はその一組の機能を認識することができないため、ブロ
ックレベルでのタイミング解析が不可能であった。
【００１９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、タイミング解
析等に適用することにより、その解析精度を向上させる
ことができるパターンマッチング方法を提供することで
ある。またその他の目的は、ブロックレベル等での正確
なタイミング解析が可能となり、且つ回路接続情報の補
充の自動化が可能となるタイミング解析方法を提供する
ことである。さらにその他の目的は、前記タイミング解
析方法を実施するためのタイミング解析装置を提供する
ことである。
するためになされたもので、その目的は、タイミング解
析等に適用することにより、その解析精度を向上させる
ことができるパターンマッチング方法を提供することで
ある。またその他の目的は、ブロックレベル等での正確
なタイミング解析が可能となり、且つ回路接続情報の補
充の自動化が可能となるタイミング解析方法を提供する
ことである。さらにその他の目的は、前記タイミング解
析方法を実施するためのタイミング解析装置を提供する
ことである。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるパターンマッチング方法の特徴
は、入力情報を読み込んだ後、該入力情報と所定のパタ
ーンとのマッチングを行い、前記入力情報中に前記所定
のパターンとマッチする情報が存在したときに、読み込
んだ前記入力情報に対して、前記所定のパターンに関連
した情報の補充処理を行うことにある。
に、第１の発明であるパターンマッチング方法の特徴
は、入力情報を読み込んだ後、該入力情報と所定のパタ
ーンとのマッチングを行い、前記入力情報中に前記所定
のパターンとマッチする情報が存在したときに、読み込
んだ前記入力情報に対して、前記所定のパターンに関連
した情報の補充処理を行うことにある。
【００２１】この第１の発明によれば、従来のパターン
マッチング方法よりも処理が簡単になるだけでなく、例
えばタイミング解析に適用することにより、その解析精
度を向上させることができる。
マッチング方法よりも処理が簡単になるだけでなく、例
えばタイミング解析に適用することにより、その解析精
度を向上させることができる。
【００２２】第２の発明であるタイミング解析方法の特
徴は、電子回路の接続情報を読み込んだ後、この接続情
報と予め登録された回路パターンとのマッチングを行
い、前記接続情報中に前記回路パターンとマッチする情
報が存在したときに、読み込んだ前記接続情報に対し
て、前記回路パターンに関連した回路接続情報を仮想的
に補充する接続情報補充処理を行い、前記接続情報補充
処理後の前記接続情報に対してタイミング解析を行うこ
とにある。
徴は、電子回路の接続情報を読み込んだ後、この接続情
報と予め登録された回路パターンとのマッチングを行
い、前記接続情報中に前記回路パターンとマッチする情
報が存在したときに、読み込んだ前記接続情報に対し
て、前記回路パターンに関連した回路接続情報を仮想的
に補充する接続情報補充処理を行い、前記接続情報補充
処理後の前記接続情報に対してタイミング解析を行うこ
とにある。
【００２３】この第２の発明によれば、前処理機能とし
て、パターンマッチング処理を導入し、例えばブロック
レベルで不足する回路接続情報の補充が自動的にかつ仮
想的に行われ、その後にタイミング解析が実施される。
これにより、例えばブロックレベルでの正確なタイミン
グ解析が可能となり、しかも回路接続情報の補充を人手
によって行う必要がなくなる。
て、パターンマッチング処理を導入し、例えばブロック
レベルで不足する回路接続情報の補充が自動的にかつ仮
想的に行われ、その後にタイミング解析が実施される。
これにより、例えばブロックレベルでの正確なタイミン
グ解析が可能となり、しかも回路接続情報の補充を人手
によって行う必要がなくなる。
【００２４】第３の発明であるタイミング解析方法の特
徴は、上記第２の発明において、前記回路パターンは、
前記タイミング解析を階層的に行う際において所定の階
層中だけでは解析不可能な回路パターンとし、前記接続
情報補充処理において補充する前記回路接続情報は、前
記所定の階層外の回路の接続情報としたことにある。
徴は、上記第２の発明において、前記回路パターンは、
前記タイミング解析を階層的に行う際において所定の階
層中だけでは解析不可能な回路パターンとし、前記接続
情報補充処理において補充する前記回路接続情報は、前
記所定の階層外の回路の接続情報としたことにある。
【００２５】この第３の発明によれば、階層的にタイミ
ング解析する際に、階層の中だけでは解析不可能であっ
た例えばブロックレベルのタイミング解析が可能とな
る。
ング解析する際に、階層の中だけでは解析不可能であっ
た例えばブロックレベルのタイミング解析が可能とな
る。
【００２６】第４の発明であるタイミング解析方法の特
徴は、上記第３の発明において、前記マッチングで前記
回路パターンとマッチした情報が前記所定の階層内にも
存在する補充対象外の接続情報であるか否かを判定し、
その判定結果が前記補充対象外の接続情報であったとき
には、前記接続情報補充処理を回避してタイミング解析
を実行することにある。
徴は、上記第３の発明において、前記マッチングで前記
回路パターンとマッチした情報が前記所定の階層内にも
存在する補充対象外の接続情報であるか否かを判定し、
その判定結果が前記補充対象外の接続情報であったとき
には、前記接続情報補充処理を回避してタイミング解析
を実行することにある。
【００２７】この第４の発明によれば、接続情報補充処
理において、目的に合致した正確な接続情報を補充する
ことができる。
理において、目的に合致した正確な接続情報を補充する
ことができる。
【００２８】第５の発明であるタイミング解析方法の特
徴は、上記第２または第３の発明において、前記回路パ
ターンはプリチャージバス回路に関するパターンであ
り、前記接続情報補充処理は、同相のクロック信号によ
ってＮ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタ
が対となるように回路接続情報を補充するものとしたこ
とにある。
徴は、上記第２または第３の発明において、前記回路パ
ターンはプリチャージバス回路に関するパターンであ
り、前記接続情報補充処理は、同相のクロック信号によ
ってＮ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタ
が対となるように回路接続情報を補充するものとしたこ
とにある。
【００２９】この第５の発明によれば、プリチャージバ
ス回路において、同相のクロック信号によるＮ−ＭＯＳ
トランジスタとＰ−ＭＯＳトランジスタの対の回路部分
のうち、例えばＮ−ＭＯＳトランジスタとＰ−ＭＯＳト
ランジスタが別々のブロックに含まれていた場合につ
き、このいずれか不足するトランジスタ回路の補充が自
動的にかつ仮想的に行われる。
ス回路において、同相のクロック信号によるＮ−ＭＯＳ
トランジスタとＰ−ＭＯＳトランジスタの対の回路部分
のうち、例えばＮ−ＭＯＳトランジスタとＰ−ＭＯＳト
ランジスタが別々のブロックに含まれていた場合につ
き、このいずれか不足するトランジスタ回路の補充が自
動的にかつ仮想的に行われる。
【００３０】第６の発明であるタイミング解析装置の特
徴は、電子回路の接続情報を読み込むメモリと、前記メ
モリに読み込まれた接続情報と所定の回路パターンとの
マッチングを行うパターンマッチング手段と、前記メモ
リ内の接続情報に前記回路パターンとマッチする情報が
存在したときに、前記メモリ内の接続情報に対して、前
記回路パターンに関連した回路接続情報を補充する接続
情報補充手段と、前記接続情報補充手段による補充後の
前記メモリ内の接続情報に対してタイミング解析を行う
タイミング解析手段とを備えたものである。
徴は、電子回路の接続情報を読み込むメモリと、前記メ
モリに読み込まれた接続情報と所定の回路パターンとの
マッチングを行うパターンマッチング手段と、前記メモ
リ内の接続情報に前記回路パターンとマッチする情報が
存在したときに、前記メモリ内の接続情報に対して、前
記回路パターンに関連した回路接続情報を補充する接続
情報補充手段と、前記接続情報補充手段による補充後の
前記メモリ内の接続情報に対してタイミング解析を行う
タイミング解析手段とを備えたものである。
【００３１】この第６の発明によれば、タイミング解析
の前処理機能として、パターンマッチング処理を導入
し、例えばブロックレベルで不足する回路接続情報の補
充が自動的にかつ仮想的に行われる。これにより、例え
ばブロックレベルでの正確なタイミング解析が可能とな
り、しかも回路接続情報の補充を人手によって行う必要
がなくなる。
の前処理機能として、パターンマッチング処理を導入
し、例えばブロックレベルで不足する回路接続情報の補
充が自動的にかつ仮想的に行われる。これにより、例え
ばブロックレベルでの正確なタイミング解析が可能とな
り、しかも回路接続情報の補充を人手によって行う必要
がなくなる。
【００３２】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るタイミング解析装置（シミュレータ）の構成を示すブ
ロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るタイミング解析装置（シミュレータ）の構成を示すブ
ロック図である。
【００３３】このタイミング解析装置は、ＣＰＵ１を備
え、そのＣＰＵ１にはＲＡＭ等からなる主メモリ３が接
続されている。ＣＰＵ１は、後述する図３のフローチャ
ートで示されるパス解析処理を含むタイミング解析プロ
グラム２を実行し、装置全体のタイミング解析動作を制
御する。
え、そのＣＰＵ１にはＲＡＭ等からなる主メモリ３が接
続されている。ＣＰＵ１は、後述する図３のフローチャ
ートで示されるパス解析処理を含むタイミング解析プロ
グラム２を実行し、装置全体のタイミング解析動作を制
御する。
【００３４】ディスク４ａに格納された設計回路のネッ
トリストは入力装置４を通して入力され、主メモリ３
は、そのネットリストを展開する領域として利用される
と共に、ＣＰＵ１のワークエリアとしても使用される。
そして、ＣＰＵ１によって解析された設計回路のタイミ
ング解析結果は、主メモリ３を通して出力装置５から出
力される。また、主メモリ３の所定領域には、後述する
パターンマッチング処理を行う際に用いる各種の回路条
件を満たす回路パターンＣｏｎ（ｉ）が構造記述言語
（例えばＳＰＩＣＥ形式）の形で登録される。
トリストは入力装置４を通して入力され、主メモリ３
は、そのネットリストを展開する領域として利用される
と共に、ＣＰＵ１のワークエリアとしても使用される。
そして、ＣＰＵ１によって解析された設計回路のタイミ
ング解析結果は、主メモリ３を通して出力装置５から出
力される。また、主メモリ３の所定領域には、後述する
パターンマッチング処理を行う際に用いる各種の回路条
件を満たす回路パターンＣｏｎ（ｉ）が構造記述言語
（例えばＳＰＩＣＥ形式）の形で登録される。
【００３５】ここで、ディスク４ａ内に格納された本実
施形態のネットリストは、設計された回路を所定の構造
記述言語（例えばＳＰＩＣＥ形式）に基づいて記述した
もので、素子の各端子の接続関係が１本ずつ記述され、
静的な回路ネットワークがトランジスタレベルで表現さ
れている。
施形態のネットリストは、設計された回路を所定の構造
記述言語（例えばＳＰＩＣＥ形式）に基づいて記述した
もので、素子の各端子の接続関係が１本ずつ記述され、
静的な回路ネットワークがトランジスタレベルで表現さ
れている。
【００３６】例えば、図２（ａ）に示すようなトランジ
スタＴｒＡ，ＴｒＢからなるＣＭＯＳインバータ回路の
ネットリストをＳＰＩＣＥ形式で表現すると、図２
（ｂ）に示すようになる。すなわち、図２（ｂ）中の
「ＭＴｒＡ」とはトランジスタＴｒＡに関する情報の先
頭記述であり、これに続いてトランジスタＴｒＡのドレ
イン、ゲート、ソース及びサブストレートの各接続ノー
ドを示すものとして、それぞれ「Ｚ，Ａ，ＶＤＤ，ＶＤ
Ｄ」が記述され、さらにドレイン領域の周囲の長さを示
すものとして「ＰＤ＝ｘ1 」、ソース領域の周囲の長さ
を示すものとして「ＰＳ＝ｙ1 」、ドレイン領域の面積
を示すものとして「ＡＤ＝ｚ1 」、などが記述されてい
る。なお、前記ｘ1 ，ｙ1 ，ｚ1 には実際の数値が入
る。
スタＴｒＡ，ＴｒＢからなるＣＭＯＳインバータ回路の
ネットリストをＳＰＩＣＥ形式で表現すると、図２
（ｂ）に示すようになる。すなわち、図２（ｂ）中の
「ＭＴｒＡ」とはトランジスタＴｒＡに関する情報の先
頭記述であり、これに続いてトランジスタＴｒＡのドレ
イン、ゲート、ソース及びサブストレートの各接続ノー
ドを示すものとして、それぞれ「Ｚ，Ａ，ＶＤＤ，ＶＤ
Ｄ」が記述され、さらにドレイン領域の周囲の長さを示
すものとして「ＰＤ＝ｘ1 」、ソース領域の周囲の長さ
を示すものとして「ＰＳ＝ｙ1 」、ドレイン領域の面積
を示すものとして「ＡＤ＝ｚ1 」、などが記述されてい
る。なお、前記ｘ1 ，ｙ1 ，ｚ1 には実際の数値が入
る。
【００３７】同様に、トランジスタＴｒＢについては、
「ＭＴｒＢ」の先頭記述に続いて、トランジスタＴｒＢ
のドレイン、ゲート、ソース及びサブストレートの各接
続ノードを示すものとして、それぞれ「Ｚ，Ａ，ＶＳ
Ｓ，ＶＳＳ」が記述され、さらにドレイン領域の周囲の
長さを示すものとして「ＰＤ＝ｘ2 」、ソース領域の周
囲の長さを示すものとして「ＰＳ＝ｙ2 」、ドレイン領
域の面積として「ＡＤ＝ｚ2 」、などが記述されてい
る。なお、前記ｘ2 ，ｙ2 ，ｚ2 には実際の数値が入
る。
「ＭＴｒＢ」の先頭記述に続いて、トランジスタＴｒＢ
のドレイン、ゲート、ソース及びサブストレートの各接
続ノードを示すものとして、それぞれ「Ｚ，Ａ，ＶＳ
Ｓ，ＶＳＳ」が記述され、さらにドレイン領域の周囲の
長さを示すものとして「ＰＤ＝ｘ2 」、ソース領域の周
囲の長さを示すものとして「ＰＳ＝ｙ2 」、ドレイン領
域の面積として「ＡＤ＝ｚ2 」、などが記述されてい
る。なお、前記ｘ2 ，ｙ2 ，ｚ2 には実際の数値が入
る。
【００３８】図３は、上記タイミング解析装置を用いて
実施される本実施形態のタイミング解析方法を示すフロ
ーチャートである。
実施される本実施形態のタイミング解析方法を示すフロ
ーチャートである。
【００３９】まず、ディスク４ａより入力装置４を通し
てネットリストを主メモリ３内に読み込むと共に（ステ
ップＳ１）、前記回路パターン記述を予め登録してお
く。次いで、読み込まれたネットリストと、第ｉ番目の
回路条件の回路パターンＣｏｎ（ｉ）とのパターンマッ
チングを行い（ステップＳ２）、さらに前記ネットリス
ト中に該回路パターンＣｏｎ（ｉ）にマッチするパター
ンが検出できたか否かを判定する（ステップＳ３）前記
回路パターンＣｏｎ（ｉ）の１つとしては、例えば前記
図１０に示すチップ全体を階層的にタイミング解析する
場合において、ブロックＢ２の階層だけでは解析不可能
な回路パターン等が挙げられる。すなわち、ブロックＢ
２のタイミング解析の指示を受けたとすると、ブロック
Ｂ２の階層だけでは解析不可能な回路パターンとして、
プリチャージバス回路における（Ｎ−ＭＯＳ１２１，Ｎ
−ＭＯＳ１２２）、（Ｎ−ＭＯＳ１２３，Ｎ−ＭＯＳ１
２４）、（Ｎ−ＭＯＳ１２５，Ｎ−ＭＯＳ１２６）、及
び（Ｎ−ＭＯＳ１２７，Ｎ−ＭＯＳ１２８）がある。
てネットリストを主メモリ３内に読み込むと共に（ステ
ップＳ１）、前記回路パターン記述を予め登録してお
く。次いで、読み込まれたネットリストと、第ｉ番目の
回路条件の回路パターンＣｏｎ（ｉ）とのパターンマッ
チングを行い（ステップＳ２）、さらに前記ネットリス
ト中に該回路パターンＣｏｎ（ｉ）にマッチするパター
ンが検出できたか否かを判定する（ステップＳ３）前記
回路パターンＣｏｎ（ｉ）の１つとしては、例えば前記
図１０に示すチップ全体を階層的にタイミング解析する
場合において、ブロックＢ２の階層だけでは解析不可能
な回路パターン等が挙げられる。すなわち、ブロックＢ
２のタイミング解析の指示を受けたとすると、ブロック
Ｂ２の階層だけでは解析不可能な回路パターンとして、
プリチャージバス回路における（Ｎ−ＭＯＳ１２１，Ｎ
−ＭＯＳ１２２）、（Ｎ−ＭＯＳ１２３，Ｎ−ＭＯＳ１
２４）、（Ｎ−ＭＯＳ１２５，Ｎ−ＭＯＳ１２６）、及
び（Ｎ−ＭＯＳ１２７，Ｎ−ＭＯＳ１２８）がある。
【００４０】前記ステップＳ３の判定処理において、回
路パターンＣｏｎ（ｉ）にマッチするパターンが検出さ
れた時には、続くステップＳ４において、当該回路パタ
ーンＣｏｎ（ｉ）に対応したネットリストの補充処理を
行う。この補充すべき回路情報は、各回路パターンＣｏ
ｎ（ｉ）に対応して生成され、例えば、不足部分の回路
を他のブロックから補充することにより生成する。つま
り、先の図１０の階層的なタイミング解析の例において
は、階層の外であるブロックＢ１からＰ−ＭＯＳ１１
１，１１２，１１３，１１４を補充してくる。
路パターンＣｏｎ（ｉ）にマッチするパターンが検出さ
れた時には、続くステップＳ４において、当該回路パタ
ーンＣｏｎ（ｉ）に対応したネットリストの補充処理を
行う。この補充すべき回路情報は、各回路パターンＣｏ
ｎ（ｉ）に対応して生成され、例えば、不足部分の回路
を他のブロックから補充することにより生成する。つま
り、先の図１０の階層的なタイミング解析の例において
は、階層の外であるブロックＢ１からＰ−ＭＯＳ１１
１，１１２，１１３，１１４を補充してくる。
【００４１】一方、前記ステップＳ３の判定処理におい
て、第ｉ番目の回路条件の回路パターンＣｏｎ（ｉ）が
前記ネットリストの中から検出されなかったときには、
前記ステップＳ４のネットリスト補充処理をスキップし
てステップＳ５へ進む。
て、第ｉ番目の回路条件の回路パターンＣｏｎ（ｉ）が
前記ネットリストの中から検出されなかったときには、
前記ステップＳ４のネットリスト補充処理をスキップし
てステップＳ５へ進む。
【００４２】そして、ステップＳ５では、今回のパター
ンマッチング処理で用いられた回路パターンＣｏｎ
（ｉ）が登録されている中の最後の回路パターンである
か否かを判定し、最後の回路パターンであるときにはパ
ス解析処理を行うべくステップＳ６以降へ進み、残って
いる回路パターンがあるときには（ｉ）を１つインクリ
メントして前記ステップＳ２〜ステップＳ５を繰り返
す。つまり、予め登録された回路パターンの数だけ前記
ステップＳ２〜ステップＳ５を繰り返すことになる。
ンマッチング処理で用いられた回路パターンＣｏｎ
（ｉ）が登録されている中の最後の回路パターンである
か否かを判定し、最後の回路パターンであるときにはパ
ス解析処理を行うべくステップＳ６以降へ進み、残って
いる回路パターンがあるときには（ｉ）を１つインクリ
メントして前記ステップＳ２〜ステップＳ５を繰り返
す。つまり、予め登録された回路パターンの数だけ前記
ステップＳ２〜ステップＳ５を繰り返すことになる。
【００４３】このように、パス解析処理を実行する前段
階として、本発明の特徴を成すパターンマッチング処理
を実行し、例えばブロックレベルで不足する素子の補充
を、主メモリ３上に展開されたネットリストに対して自
動的に行っておく。
階として、本発明の特徴を成すパターンマッチング処理
を実行し、例えばブロックレベルで不足する素子の補充
を、主メモリ３上に展開されたネットリストに対して自
動的に行っておく。
【００４４】その後のパス解析処理では、まず、補充処
理後のネットリストにおいて、各トランジスタの信号伝
搬の方向を決定し（ステップＳ６）、次いで、タイミン
グパルス（クロック信号）によって回路を複数のブロッ
クＢ１，…，Ｂｎに分割する（ステップＳ７）。このブ
ロックの分割は、チップを構成する回路全体が図４に示
すようにクロック信号φにより動作するフリップフロッ
プ（Ｆ／Ｆ）等の順序回路と、その間に接続された組み
合わせ回路とで成り立っていることから、これらを、ク
ロック信号φを基準として機能的にまとめて各ブロック
を構成するものである。図４に示す例では、Ｆ／Ｆ１１
−１と組み合わせロジック回路２１−１とで１つのブロ
ックが構成され、同様に、Ｆ／Ｆ１１−２，…と組み合
わせロジック回路２１−２，…とで各ブロックが構成さ
れる。
理後のネットリストにおいて、各トランジスタの信号伝
搬の方向を決定し（ステップＳ６）、次いで、タイミン
グパルス（クロック信号）によって回路を複数のブロッ
クＢ１，…，Ｂｎに分割する（ステップＳ７）。このブ
ロックの分割は、チップを構成する回路全体が図４に示
すようにクロック信号φにより動作するフリップフロッ
プ（Ｆ／Ｆ）等の順序回路と、その間に接続された組み
合わせ回路とで成り立っていることから、これらを、ク
ロック信号φを基準として機能的にまとめて各ブロック
を構成するものである。図４に示す例では、Ｆ／Ｆ１１
−１と組み合わせロジック回路２１−１とで１つのブロ
ックが構成され、同様に、Ｆ／Ｆ１１−２，…と組み合
わせロジック回路２１−２，…とで各ブロックが構成さ
れる。
【００４５】続いてステップＳ８へ進み、前記ステップ
Ｓ６で決定された各トランジスタの信号伝搬方向を踏ま
え、分割されたブロックＢｉのクリティカルパスを求め
る。そして、ステップＳ９において、全ブロックＢ１〜
Ｂｎに亘ってクリティカルパスを求めたか否かを判定
し、その答が否定（ＮＯ）であるときには、（ｉ）を１
つインクリメントし、ステップＳ８へ戻って次のブロッ
クのクリティカルパスを求める。全ブロックＢ１〜Ｂｎ
のクリティカルパスを求め終わると、ステップＳ１０へ
進んで、全ブロックＢ１〜Ｂｎの中からユーザの指定す
るクリティカルパスをＮ本選択してユーザにレポート
し、一連のパス解析処理が終了する。
Ｓ６で決定された各トランジスタの信号伝搬方向を踏ま
え、分割されたブロックＢｉのクリティカルパスを求め
る。そして、ステップＳ９において、全ブロックＢ１〜
Ｂｎに亘ってクリティカルパスを求めたか否かを判定
し、その答が否定（ＮＯ）であるときには、（ｉ）を１
つインクリメントし、ステップＳ８へ戻って次のブロッ
クのクリティカルパスを求める。全ブロックＢ１〜Ｂｎ
のクリティカルパスを求め終わると、ステップＳ１０へ
進んで、全ブロックＢ１〜Ｂｎの中からユーザの指定す
るクリティカルパスをＮ本選択してユーザにレポート
し、一連のパス解析処理が終了する。
【００４６】ユーザは、こうして得られたパス解析結果
を参照して、設計した回路のタイミングの妥当性を判定
することになる。
を参照して、設計した回路のタイミングの妥当性を判定
することになる。
【００４７】本実施形態では、上記パターンマッチング
処理を導入して、例えばブロックレベルで不足する素子
の補充を自動的かつ仮想的に行う前処理機能を備えてタ
イミング解析を行うようにしたので、階層的にタイミン
グ解析する際に、階層の中だけでは解析不可能であった
例えばブロックレベルのタイミング解析が可能となる。
また、回路の補充は自動的になされるので、人手による
ミスを回避することができ、解析時間も短くすることが
できる。
処理を導入して、例えばブロックレベルで不足する素子
の補充を自動的かつ仮想的に行う前処理機能を備えてタ
イミング解析を行うようにしたので、階層的にタイミン
グ解析する際に、階層の中だけでは解析不可能であった
例えばブロックレベルのタイミング解析が可能となる。
また、回路の補充は自動的になされるので、人手による
ミスを回避することができ、解析時間も短くすることが
できる。
【００４８】次に、本発明の第２実施形態を説明する。
【００４９】本第２実施形態は、上記図１０に示したプ
リチャージバス回路に本発明のタイミング解析方法を具
体的に適用したもので、ブロックＢ２には一組のプリチ
ャージバス回路が一まとまりのネットリストとして与え
られないため、ブロックＢ２のタイミング解析が正確に
行えないという問題を解決するために、一組のプリチャ
ージバスとして不足している回路を他のブロックＢ１か
ら自動的且つ仮想的に補充するものである。なお、使用
するタイミング装置は、上記図１に示すものと同一であ
り、ただ、誤ったパターンマッチング処理を行わないよ
うにタイミング解析プログラム２に工夫（後述するステ
ップＳ２４）が加えられている。本実施形態では、図１
０に示すブロックＢ２に対してタイミング解析の指定が
あったものとして説明する。
リチャージバス回路に本発明のタイミング解析方法を具
体的に適用したもので、ブロックＢ２には一組のプリチ
ャージバス回路が一まとまりのネットリストとして与え
られないため、ブロックＢ２のタイミング解析が正確に
行えないという問題を解決するために、一組のプリチャ
ージバスとして不足している回路を他のブロックＢ１か
ら自動的且つ仮想的に補充するものである。なお、使用
するタイミング装置は、上記図１に示すものと同一であ
り、ただ、誤ったパターンマッチング処理を行わないよ
うにタイミング解析プログラム２に工夫（後述するステ
ップＳ２４）が加えられている。本実施形態では、図１
０に示すブロックＢ２に対してタイミング解析の指定が
あったものとして説明する。
【００５０】図５は、本発明の第２実施形態に係るタイ
ミング解析方法を示すフローチャートである。
ミング解析方法を示すフローチャートである。
【００５１】まず、ディスク４ａより入力装置４を通し
てブロックＢ２に関するトランジスタレベルのネットリ
ストを主メモリ３内に読み込むと共に（ステップＳ２
１）、「クロック信号がゲートに供給されるＮ−ＭＯ
Ｓ」を回路条件とする回路パターンを構造記述言語の形
で予め装置内に登録しておく。前記の回路条件は、一組
のプリチャージバス回路としてブロックＢ２だけでは解
析不可能な回路パターンを、前記読み込まれたブロック
Ｂ２のネットリストの中からパターンマッチング（ステ
ップＳ２２）で捜し出すためのキーワードとなるもので
ある。
てブロックＢ２に関するトランジスタレベルのネットリ
ストを主メモリ３内に読み込むと共に（ステップＳ２
１）、「クロック信号がゲートに供給されるＮ−ＭＯ
Ｓ」を回路条件とする回路パターンを構造記述言語の形
で予め装置内に登録しておく。前記の回路条件は、一組
のプリチャージバス回路としてブロックＢ２だけでは解
析不可能な回路パターンを、前記読み込まれたブロック
Ｂ２のネットリストの中からパターンマッチング（ステ
ップＳ２２）で捜し出すためのキーワードとなるもので
ある。
【００５２】ステップＳ２２では、読み込まれたネット
リストと、登録されている前記回路条件の回路パターン
とのパターンマッチングを行い、ステップＳ２３では前
記ネットリスト中に前記回路条件の回路パターンにマッ
チするパターンが検出できたか否かを判定する。
リストと、登録されている前記回路条件の回路パターン
とのパターンマッチングを行い、ステップＳ２３では前
記ネットリスト中に前記回路条件の回路パターンにマッ
チするパターンが検出できたか否かを判定する。
【００５３】前記ステップＳ２３の判定処理において、
前記回路条件の回路パターンにマッチするパターンとし
てブロックＢ２内では、Ｎ−ＭＯＳ１２１，１２３，１
２５，１２７が検出される。さらに、ステップＳ２４に
おいて、前記検出された各Ｎ−ＭＯＳ１２１〜１２７と
同一のゲートに接続される対になるＰ−ＭＯＳ（以下、
単に「対になるＰ−ＭＯＳ」という）がブロックＢ２内
に存在するか否かを調べる。
前記回路条件の回路パターンにマッチするパターンとし
てブロックＢ２内では、Ｎ−ＭＯＳ１２１，１２３，１
２５，１２７が検出される。さらに、ステップＳ２４に
おいて、前記検出された各Ｎ−ＭＯＳ１２１〜１２７と
同一のゲートに接続される対になるＰ−ＭＯＳ（以下、
単に「対になるＰ−ＭＯＳ」という）がブロックＢ２内
に存在するか否かを調べる。
【００５４】このステップＳ２４の判定処理において、
処理が否定（ＮＯ）側に流れたとき、つまりタイミング
解析対象であるブロックＢ２内には前記Ｎ−ＭＯＳ１２
１，１２３，１２５，１２７と対になるＰ−ＭＯＳが存
在しないときには、次のステップＳ２５へ進む。ステッ
プＳ２５では、主メモリ３上に展開されているブロック
Ｂ２のネットリストに対して、ブロックＢ１内に存在し
ている前記Ｐ−ＭＯＳ１１１，１１２，１１３，１１４
の構造記述を、プリチャージバス回路の不足している回
路部分として補充し、その後に次のステップＳ２６へ進
む。
処理が否定（ＮＯ）側に流れたとき、つまりタイミング
解析対象であるブロックＢ２内には前記Ｎ−ＭＯＳ１２
１，１２３，１２５，１２７と対になるＰ−ＭＯＳが存
在しないときには、次のステップＳ２５へ進む。ステッ
プＳ２５では、主メモリ３上に展開されているブロック
Ｂ２のネットリストに対して、ブロックＢ１内に存在し
ている前記Ｐ−ＭＯＳ１１１，１１２，１１３，１１４
の構造記述を、プリチャージバス回路の不足している回
路部分として補充し、その後に次のステップＳ２６へ進
む。
【００５５】一方、前記ステップＳ２３の判定処理にお
いて処理が否定（ＮＯ）側に流れたとき、つまり該当す
るＮ−ＭＯＳが検出されなかったときには、ステップＳ
２４及びステップＳ２５をスキップして、ステップＳ２
６へ進む。また、前記ステップＳ２４の判定処理におい
て処理が肯定（ＹＥＳ）側に流れたとき、つまり「対に
なるＰ−ＭＯＳ」がブロックＢ２内に存在しているとき
は、ステップＳ２５をスキップしてステップＳ２６へ進
む。
いて処理が否定（ＮＯ）側に流れたとき、つまり該当す
るＮ−ＭＯＳが検出されなかったときには、ステップＳ
２４及びステップＳ２５をスキップして、ステップＳ２
６へ進む。また、前記ステップＳ２４の判定処理におい
て処理が肯定（ＹＥＳ）側に流れたとき、つまり「対に
なるＰ−ＭＯＳ」がブロックＢ２内に存在しているとき
は、ステップＳ２５をスキップしてステップＳ２６へ進
む。
【００５６】本実施形態では、上述したようにステップ
Ｓ２２のパターンマッチングによって、「クロック信号
がゲートに供給されるＮ−ＭＯＳ」をキーワードとし
て、ブロックＢ２のネットリストの中から、前記プリチ
ャージバス回路の一部、つまりＮ−ＭＯＳ１２１，１２
３，１２５，１２７を捜し出すようにしている。しか
し、「クロック信号がゲートに供給されるＮ−ＭＯＳ」
としてブロックＢ２から捜し出されたＮ−ＭＯＳは、前
記プリチャージバス回路のＮ−ＭＯＳだけではなく、ブ
ロックＢ２内に設けられた２入力ＮＡＮＤゲート回路の
Ｎ−ＭＯＳ（図６参照）を含んでいる可能性がある。
Ｓ２２のパターンマッチングによって、「クロック信号
がゲートに供給されるＮ−ＭＯＳ」をキーワードとし
て、ブロックＢ２のネットリストの中から、前記プリチ
ャージバス回路の一部、つまりＮ−ＭＯＳ１２１，１２
３，１２５，１２７を捜し出すようにしている。しか
し、「クロック信号がゲートに供給されるＮ−ＭＯＳ」
としてブロックＢ２から捜し出されたＮ−ＭＯＳは、前
記プリチャージバス回路のＮ−ＭＯＳだけではなく、ブ
ロックＢ２内に設けられた２入力ＮＡＮＤゲート回路の
Ｎ−ＭＯＳ（図６参照）を含んでいる可能性がある。
【００５７】この点を具体的に説明する。図６に示すよ
うに、この２入力ＮＡＮＤゲート回路は、電源ＶＤＤと
接地ＶＳＳとの間に接続されたＰ−ＭＯＳ１３１，１３
２とＮ−ＭＯＳ１４１，１４２とで構成されている。具
体的には、クロック信号φがＮ−ＭＯＳ１４１とＰ−Ｍ
ＯＳ１３１の各ゲートに共通に入ると共に、入力データ
ＡがＮ−ＭＯＳ１４２とＰ−ＭＯＳ１３２の各ゲートに
共通に入り、Ｐ−ＭＯＳ１３１及び１３２とＮ−ＭＯＳ
１４１の接続点が出力ノードとなり、出力データＺが出
力されるようになっている。
うに、この２入力ＮＡＮＤゲート回路は、電源ＶＤＤと
接地ＶＳＳとの間に接続されたＰ−ＭＯＳ１３１，１３
２とＮ−ＭＯＳ１４１，１４２とで構成されている。具
体的には、クロック信号φがＮ−ＭＯＳ１４１とＰ−Ｍ
ＯＳ１３１の各ゲートに共通に入ると共に、入力データ
ＡがＮ−ＭＯＳ１４２とＰ−ＭＯＳ１３２の各ゲートに
共通に入り、Ｐ−ＭＯＳ１３１及び１３２とＮ−ＭＯＳ
１４１の接続点が出力ノードとなり、出力データＺが出
力されるようになっている。
【００５８】この２入力ＮＡＮＤゲート回路において、
「クロック信号がゲート供給されるＮＭＯＳ」はＮ−Ｍ
ＯＳ１４１であり、このＮ−ＭＯＳ１４１と「対になる
Ｐ−ＭＯＳ」はＰ−ＭＯＳ１３１に相当する。
「クロック信号がゲート供給されるＮＭＯＳ」はＮ−Ｍ
ＯＳ１４１であり、このＮ−ＭＯＳ１４１と「対になる
Ｐ−ＭＯＳ」はＰ−ＭＯＳ１３１に相当する。
【００５９】仮に前記ステップＳ２４の処理がないもの
とすると、前記ステップＳ２２のパターンマッチングに
よって検出された「クロック信号がゲート供給されるＮ
ＭＯＳ」が、本来検出すべきプリチャージバス回路のＮ
−ＭＯＳではなく、上記図６に示す２入力ＮＡＮＤゲー
ト回路のＮ−ＭＯＳ１４１であった場合は、ステップＳ
２５のネットリスト補充処理で、誤った補充処理が行わ
れることになる。
とすると、前記ステップＳ２２のパターンマッチングに
よって検出された「クロック信号がゲート供給されるＮ
ＭＯＳ」が、本来検出すべきプリチャージバス回路のＮ
−ＭＯＳではなく、上記図６に示す２入力ＮＡＮＤゲー
ト回路のＮ−ＭＯＳ１４１であった場合は、ステップＳ
２５のネットリスト補充処理で、誤った補充処理が行わ
れることになる。
【００６０】この点を考慮して、本実施形態では、ステ
ップＳ２４の処理を設け、「対になるＰ−ＭＯＳ」が解
析対象ブロック内に存在している場合にはステップＳ２
５のネットリスト補充処理を行わないようにしたので、
目的に合致した正確なパターンマッチング処理を行うこ
とができる。
ップＳ２４の処理を設け、「対になるＰ−ＭＯＳ」が解
析対象ブロック内に存在している場合にはステップＳ２
５のネットリスト補充処理を行わないようにしたので、
目的に合致した正確なパターンマッチング処理を行うこ
とができる。
【００６１】上記のパターンマッチング処理により、各
Ｎ−ＭＯＳ１２１，１２３，１２５，１２７が順次検出
される。そして、ステップＳ２６では解析対象ブロック
Ｂ２において「クロック信号がゲート供給されるＮＭＯ
Ｓ」を全て検出したか否かが判定される。そして、全て
のその答が肯定（ＹＥＳ）のときにはパス解析処理を行
うべくステップＳ２７以降へ進み、まだ検出していない
前記Ｎ−ＭＯＳがあるときにはステップＳ２２〜ステッ
プＳ２６を繰り返す。
Ｎ−ＭＯＳ１２１，１２３，１２５，１２７が順次検出
される。そして、ステップＳ２６では解析対象ブロック
Ｂ２において「クロック信号がゲート供給されるＮＭＯ
Ｓ」を全て検出したか否かが判定される。そして、全て
のその答が肯定（ＹＥＳ）のときにはパス解析処理を行
うべくステップＳ２７以降へ進み、まだ検出していない
前記Ｎ−ＭＯＳがあるときにはステップＳ２２〜ステッ
プＳ２６を繰り返す。
【００６２】本実施形態のパス解析処理は、上記第１実
施形態のパス解析処理と同様にして行われる。すなわ
ち、図３のステップＳ２７〜ステップＳ３１は、それぞ
れ前記ステップＳ６〜ステップＳ１０に相当する。
施形態のパス解析処理と同様にして行われる。すなわ
ち、図３のステップＳ２７〜ステップＳ３１は、それぞ
れ前記ステップＳ６〜ステップＳ１０に相当する。
【００６３】以上により、本実施形態では、上記第１実
施形態と同様の利点を享受することができるだけでな
く、タイミング解析をより高精度に行うことが可能とな
る。
施形態と同様の利点を享受することができるだけでな
く、タイミング解析をより高精度に行うことが可能とな
る。
【００６４】上述したパターンマッチング処理の導入が
上記第１及び第２実施形態での特徴となっているが、次
に、このパターンマッチング方法による特殊処理導入方
法について、従来のパターンマッチング方法と比較して
説明する。
上記第１及び第２実施形態での特徴となっているが、次
に、このパターンマッチング方法による特殊処理導入方
法について、従来のパターンマッチング方法と比較して
説明する。
【００６５】従来のパターンマッチング方法による特種
処理導入方法では、入力情報と与えられたパターン記述
とを比較し、前記入力情報の中に前記パターン記述と一
致する情報が検出されたとき、入力情報中の当該一致
部分を別のルールで処理する、またはその部分を他の
情報と置き換える、のいずれかの処理を行った後に通常
の処理へ戻るといった方法を採っている。
処理導入方法では、入力情報と与えられたパターン記述
とを比較し、前記入力情報の中に前記パターン記述と一
致する情報が検出されたとき、入力情報中の当該一致
部分を別のルールで処理する、またはその部分を他の
情報と置き換える、のいずれかの処理を行った後に通常
の処理へ戻るといった方法を採っている。
【００６６】これに対して、上記第１及び第２実施形態
に適用した本発明のパターンマッチング方法は、図７の
フローチャートに示すように、まず、入力情報を読み込
み（ステップＳ４１）、入力情報と与えられたパターン
記述とを比較し（ステップＳ４２）、前記入力情報の中
に前記パターン記述と一致する情報が検出されたか否か
を判定する（ステップＳ４３）。一致する情報が検出さ
れたときには、このパターン記述に関連する予め定義し
ておいた情報を不足している情報として前記入力情報に
対し補充する処理を行い（ステップＳ４４）、通常の処
理に戻る（ステップＳ４５）。一方、一致する情報が検
出されなかったときにはそのまま何もしないで通常の処
理へ戻る（ステップＳ４５）。
に適用した本発明のパターンマッチング方法は、図７の
フローチャートに示すように、まず、入力情報を読み込
み（ステップＳ４１）、入力情報と与えられたパターン
記述とを比較し（ステップＳ４２）、前記入力情報の中
に前記パターン記述と一致する情報が検出されたか否か
を判定する（ステップＳ４３）。一致する情報が検出さ
れたときには、このパターン記述に関連する予め定義し
ておいた情報を不足している情報として前記入力情報に
対し補充する処理を行い（ステップＳ４４）、通常の処
理に戻る（ステップＳ４５）。一方、一致する情報が検
出されなかったときにはそのまま何もしないで通常の処
理へ戻る（ステップＳ４５）。
【００６７】この本発明のパターンマッチング方法によ
れば、従来の方法よりも処理が簡単になるだけでなく、
上述したように、例えばタイミング解析に適用すること
により、その解析精度を向上させることが可能となる。
れば、従来の方法よりも処理が簡単になるだけでなく、
上述したように、例えばタイミング解析に適用すること
により、その解析精度を向上させることが可能となる。
【００６８】
【発明の効果】以上詳細に説明したように、第１の発明
であるパターンマッチング方法によれば、入力情報を読
み込んだ後、該入力情報と所定のパターンとのマッチン
グを行い、前記入力情報中に前記所定のパターンとマッ
チする情報が存在したときに、読み込んだ前記入力情報
に対して、前記所定のパターンに関連した情報の補充処
理を行うようにしたので、従来のパターンマッチング方
法よりも処理が簡単になるだけでなく、例えばタイミン
グ解析に適用することにより、その解析精度を向上させ
ることが可能となる。
であるパターンマッチング方法によれば、入力情報を読
み込んだ後、該入力情報と所定のパターンとのマッチン
グを行い、前記入力情報中に前記所定のパターンとマッ
チする情報が存在したときに、読み込んだ前記入力情報
に対して、前記所定のパターンに関連した情報の補充処
理を行うようにしたので、従来のパターンマッチング方
法よりも処理が簡単になるだけでなく、例えばタイミン
グ解析に適用することにより、その解析精度を向上させ
ることが可能となる。
【００６９】第２の発明であるタイミング解析方法によ
れば、電子回路の接続情報を読み込んだ後、この接続情
報と予め登録された回路パターンとのマッチングを行
い、前記接続情報中に前記回路パターンとマッチする情
報が存在したときに、読み込んだ前記接続情報に対し
て、前記回路パターンに関連した回路接続情報を仮想的
に補充する接続情報補充処理を行い、前記接続情報補充
処理後の前記接続情報に対してタイミング解析を行うよ
うにしたので、例えばブロックレベルでの正確なタイミ
ング解析が可能となり、しかも回路接続情報の補充が自
動化され人手によって行う必要がなくなるため、補充ミ
スを回避することができると共に、解析時間を大幅に短
縮することができる。
れば、電子回路の接続情報を読み込んだ後、この接続情
報と予め登録された回路パターンとのマッチングを行
い、前記接続情報中に前記回路パターンとマッチする情
報が存在したときに、読み込んだ前記接続情報に対し
て、前記回路パターンに関連した回路接続情報を仮想的
に補充する接続情報補充処理を行い、前記接続情報補充
処理後の前記接続情報に対してタイミング解析を行うよ
うにしたので、例えばブロックレベルでの正確なタイミ
ング解析が可能となり、しかも回路接続情報の補充が自
動化され人手によって行う必要がなくなるため、補充ミ
スを回避することができると共に、解析時間を大幅に短
縮することができる。
【００７０】第３の発明であるタイミング解析方法によ
れば、上記第２の発明において、前記回路パターンは、
前記タイミング解析を階層的に行う際において所定の階
層中だけでは解析不可能な回路パターンとし、前記接続
情報補充処理において補充する前記回路接続情報は、前
記所定の階層外の回路の接続情報としたので、階層的に
タイミング解析する際に、階層の中だけでは解析不可能
であった例えばブロックレベルのタイミング解析が可能
となる。
れば、上記第２の発明において、前記回路パターンは、
前記タイミング解析を階層的に行う際において所定の階
層中だけでは解析不可能な回路パターンとし、前記接続
情報補充処理において補充する前記回路接続情報は、前
記所定の階層外の回路の接続情報としたので、階層的に
タイミング解析する際に、階層の中だけでは解析不可能
であった例えばブロックレベルのタイミング解析が可能
となる。
【００７１】第４の発明であるタイミング解析方法によ
れば、上記第３の発明において、前記マッチングで前記
回路パターンとマッチした情報が前記所定の階層内にも
存在する補充対象外の接続情報であるか否かを判定し、
その判定結果が前記補充対象外の接続情報であったとき
には、前記接続情報補充処理を回避してタイミング解析
を実行するようにしたので、接続情報補充処理におい
て、目的に合致した正確な接続情報を補充することがで
き、タイミング解析精度をより向上させることが可能と
なる。
れば、上記第３の発明において、前記マッチングで前記
回路パターンとマッチした情報が前記所定の階層内にも
存在する補充対象外の接続情報であるか否かを判定し、
その判定結果が前記補充対象外の接続情報であったとき
には、前記接続情報補充処理を回避してタイミング解析
を実行するようにしたので、接続情報補充処理におい
て、目的に合致した正確な接続情報を補充することがで
き、タイミング解析精度をより向上させることが可能と
なる。
【００７２】第５の発明であるタイミング解析方法によ
れば、上記第２または第３の発明において、前記回路パ
ターンはプリチャージバス回路に関するパターンであ
り、前記接続情報補充処理は、同相のクロック信号によ
ってＮ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタ
が対となるように回路接続情報を補充するものとしたの
で、例えば前記Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳト
ランジスタが別々のブロックに含まれていた場合であっ
ても、プリチャージバス回路として不足している回路の
補充がトラジスタレベルで自動的に行うことが可能とな
る。
れば、上記第２または第３の発明において、前記回路パ
ターンはプリチャージバス回路に関するパターンであ
り、前記接続情報補充処理は、同相のクロック信号によ
ってＮ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタ
が対となるように回路接続情報を補充するものとしたの
で、例えば前記Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳト
ランジスタが別々のブロックに含まれていた場合であっ
ても、プリチャージバス回路として不足している回路の
補充がトラジスタレベルで自動的に行うことが可能とな
る。
【００７３】第６の発明であるタイミング解析装置の特
徴は、電子回路の接続情報を読み込むメモリと、前記メ
モリに読み込まれた接続情報と所定の回路パターンとの
マッチングを行うパターンマッチング手段と、前記メモ
リ内の接続情報に前記回路パターンとマッチする情報が
存在したときに、前記メモリ内の接続情報に対して、前
記回路パターンに関連した回路接続情報を補充する接続
情報補充手段と、前記接続情報補充手段による補充後の
前記メモリ内の接続情報に対してタイミング解析を行う
タイミング解析手段とを備えたので、上記第１の発明と
同様の効果を得ることが可能となる。すなわち、例えば
高性能なマイクロプロセッサの設計において、ゲートレ
ベルのタイミング解析では、ディーブサブミクロン（ゲ
ート幅０．５ミクロン以下のプロセス技術）時代のタイ
ミング精度を得ることは難しい。また、入力ベクトルを
必要とするダイナミックなタイミング解析装置では、複
雑な回路に対してクリティカルパスを活性化する入力ベ
クトルを設計者が直感的に得ることは難しい。このよう
を理由で、「トランジスタレベル」で「スタティック」
なタイミング解析をする必要が従来より求められていた
が、本発明のタイミング解析装置によれば、このような
高精度のタイミング解析が可能となる。
徴は、電子回路の接続情報を読み込むメモリと、前記メ
モリに読み込まれた接続情報と所定の回路パターンとの
マッチングを行うパターンマッチング手段と、前記メモ
リ内の接続情報に前記回路パターンとマッチする情報が
存在したときに、前記メモリ内の接続情報に対して、前
記回路パターンに関連した回路接続情報を補充する接続
情報補充手段と、前記接続情報補充手段による補充後の
前記メモリ内の接続情報に対してタイミング解析を行う
タイミング解析手段とを備えたので、上記第１の発明と
同様の効果を得ることが可能となる。すなわち、例えば
高性能なマイクロプロセッサの設計において、ゲートレ
ベルのタイミング解析では、ディーブサブミクロン（ゲ
ート幅０．５ミクロン以下のプロセス技術）時代のタイ
ミング精度を得ることは難しい。また、入力ベクトルを
必要とするダイナミックなタイミング解析装置では、複
雑な回路に対してクリティカルパスを活性化する入力ベ
クトルを設計者が直感的に得ることは難しい。このよう
を理由で、「トランジスタレベル」で「スタティック」
なタイミング解析をする必要が従来より求められていた
が、本発明のタイミング解析装置によれば、このような
高精度のタイミング解析が可能となる。
【図１】本発明の第１実施形態に係るタイミング解析装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】ＳＰＩＣＥ形式のネットリストの説明図であ
る。
る。
【図３】第１実施形態のタイミング解析方法を示すフロ
ーチャートである。
ーチャートである。
【図４】タイミング解析時におけるブロック分割の説明
を示す図である。
を示す図である。
【図５】本発明の第２実施形態に係るタイミング解析方
法を示すフローチャートである。
法を示すフローチャートである。
【図６】ＮＯＲゲート回路の回路図である。
【図７】本発明のパターンマッチング方法を説明するフ
ローチャートである。
ローチャートである。
【図８】複数のブロックからなる階層的に設計されたチ
ップを示す図である。
ップを示す図である。
【図９】従来のパス解析の手順を示すフローチャートで
ある。
ある。
【図１０】プリチャージバス回路が設けられたチップを
示す図である。
示す図である。
１ ＣＰＵ ２ タイミング解析プログラム ３ 主メモリ ４ａ ディスク １００ チップ １１１〜１１４ Ｐ−ＭＯＳ １２１〜１２８ Ｎ−ＭＯＳ Ｂ１〜Ｂ５ ブロック
Claims (6)
- 【請求項１】 入力情報を読み込んだ後、該入力情報と
所定のパターンとのマッチングを行い、 前記入力情報中に前記所定のパターンとマッチする情報
が存在したときに、読み込んだ前記入力情報に対して、
前記所定のパターンに関連した情報の補充処理を行うこ
とを特徴とするパターンマッチング方法。 - 【請求項２】 電子回路の接続情報を読み込んだ後、こ
の接続情報と予め登録された回路パターンとのマッチン
グを行い、 前記接続情報中に前記回路パターンとマッチする情報が
存在したときに、読み込んだ前記接続情報に対して、前
記回路パターンに関連した回路接続情報を仮想的に補充
する接続情報補充処理を行い、 前記接続情報補充処理後の前記接続情報に対してタイミ
ング解析を行うことを特徴とするタイミング解析方法。 - 【請求項３】 前記回路パターンは、前記タイミング解
析を階層的に行う際において所定の階層中だけでは解析
不可能な回路パターンであり、 前記接続情報補充処理において補充する前記回路接続情
報は、前記所定の階層外の回路の接続情報であることを
特徴とする請求項２記載のタイミング解析方法。 - 【請求項４】 前記マッチングで前記回路パターンとマ
ッチした情報が前記所定の階層内にも存在する補充対象
外の接続情報であるか否かを判定し、 その判定結果が前記補充対象外の接続情報であったとき
には、前記接続情報補充処理を回避してタイミング解析
を実行することを特徴とする請求項３記載のタイミング
解析方法。 - 【請求項５】 前記回路パターンはプリチャージバス回
路に関するパターンであり、前記接続情報補充処理は、
同相のクロック信号によってＮ−ＭＯＳトランジスタと
Ｐ−ＭＯＳトランジスタが対となるように回路接続情報
を補充するものであることを特徴とする請求項２または
請求項３記載のタイミング解析方法。 - 【請求項６】 電子回路の接続情報を読み込むメモリ
と、 前記メモリに読み込まれた接続情報と所定の回路パター
ンとのマッチングを行うパターンマッチング手段と、 前記メモリ内の接続情報に前記回路パターンとマッチす
る情報が存在したときに、前記メモリ内の接続情報に対
して、前記回路パターンに関連した回路接続情報を補充
する接続情報補充手段と、 前記接続情報補充手段による補充後の前記メモリ内の接
続情報に対してタイミング解析を行うタイミング解析手
段とを備えたことを特徴とするタイミング解析装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8170064A JPH1021276A (ja) | 1996-06-28 | 1996-06-28 | パターンマッチング方法、タイミング解析方法、及びタイミング解析装置 |
| US08/882,495 US6223333B1 (en) | 1996-06-28 | 1997-06-25 | Pattern matching method, timing analysis method and timing analysis device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8170064A JPH1021276A (ja) | 1996-06-28 | 1996-06-28 | パターンマッチング方法、タイミング解析方法、及びタイミング解析装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1021276A true JPH1021276A (ja) | 1998-01-23 |
Family
ID=15897967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8170064A Pending JPH1021276A (ja) | 1996-06-28 | 1996-06-28 | パターンマッチング方法、タイミング解析方法、及びタイミング解析装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6223333B1 (ja) |
| JP (1) | JPH1021276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097130A (ja) * | 2006-10-06 | 2008-04-24 | Fujitsu Ltd | タイミング解析方法および装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3005538B1 (ja) * | 1998-09-03 | 2000-01-31 | 日本電気アイシーマイコンシステム株式会社 | 機能ブロックのモデル作成によるｌｓｉ設計システム及びそのｌｓｉ設計方法 |
| JP2001076020A (ja) * | 1999-09-02 | 2001-03-23 | Fujitsu Ltd | 活性化パスシミュレーション装置及び活性化パスシミュレーション方法 |
| JP3420195B2 (ja) * | 2000-09-26 | 2003-06-23 | エヌイーシーマイクロシステム株式会社 | クロック配線の設計方法 |
| JP4087572B2 (ja) * | 2001-01-24 | 2008-05-21 | 富士通株式会社 | カスタムｌｓｉにおける遅延特性解析方法 |
| US6745373B2 (en) * | 2001-02-20 | 2004-06-01 | International Business Machines Corporation | Method for insertion of test points into integrated circuit logic designs |
| US6701498B2 (en) | 2001-11-08 | 2004-03-02 | Sun Microsystems, Inc. | Black box timing model for latch-based systems |
| US7716611B2 (en) | 2004-11-13 | 2010-05-11 | Mentor Graphics Corporation | Logic injection |
| US7596772B2 (en) * | 2006-12-08 | 2009-09-29 | Faraday Technology Corp. | Methodology and system for setup/hold time characterization of analog IP |
| TWI395476B (zh) * | 2006-12-20 | 2013-05-01 | Princeton Technology Corp | 用於高解析多媒體介面之影音資料時序判斷方法及其相關裝置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508612B2 (ja) * | 1991-04-11 | 1996-06-19 | 株式会社精工舎 | タイムレコ―ダ |
| US5491640A (en) * | 1992-05-01 | 1996-02-13 | Vlsi Technology, Inc. | Method and apparatus for synthesizing datapaths for integrated circuit design and fabrication |
| US5726902A (en) * | 1995-06-07 | 1998-03-10 | Vlsi Technology, Inc. | Method and apparatus for characterizing timing behavior of datapaths for integrated circuit design and fabrication |
| US5920489A (en) * | 1996-05-03 | 1999-07-06 | International Business Machines Corporation | Method and system for modeling the behavior of a circuit |
| US5812417A (en) * | 1996-06-24 | 1998-09-22 | National Semiconductor Corporation | Method and apparatus utilizing datapath line minimization to generate datapath floor plan for integrated circuit |
-
1996
- 1996-06-28 JP JP8170064A patent/JPH1021276A/ja active Pending
-
1997
- 1997-06-25 US US08/882,495 patent/US6223333B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097130A (ja) * | 2006-10-06 | 2008-04-24 | Fujitsu Ltd | タイミング解析方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6223333B1 (en) | 2001-04-24 |
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