KR100340392B1

KR100340392B1 - 집적회로장치의제조방법및집적회로장치에대한논리검사방법

Info

Publication number: KR100340392B1
Application number: KR1019980010786A
Authority: KR
Inventors: 야스오 가미야; 사또루 요시까와
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1997-03-27
Filing date: 1998-03-27
Publication date: 2002-07-18
Also published as: KR19980080808A; US6304998B1

Abstract

본 발명은 논리 회로를 내부에 포함하고 있는 매크로를 복수의 셀을 포함한 칩 내부에 매립시킨 집적 회로 장치의 제조 방법에 있어서, 매크로의 입력 단자에 연결된 매크로의 내부 셀의 입력 단자에 관한 제1 지연 파라미터와 매크로의 출력 단자에 연결된 매크로의 내부 셀의 출력 단자에 관한 제2 지연 파라미터를 결정하기 위해 특성화하는 단계와, 이 매크로의 지연 파라미터에 따라 제1 지연 파라미터를 입력 단자 지연 파라미터로서 취하고 제2 지연 파라미터를 출력 단자 지연 파라미터로서 취하는 복수의 셀 및 매크로를 포함한 전체 논리 회로에 대한 지연 시간 데이타, 복수의 셀에 대한 지연 파라미터, 및 전체 논리 회로에 대한 접속 데이터에 따라 전체 논리 회로에 대한 지연 시간 데이터를 결정하는 단계와, 전체 논리 회로에 대해 결정된 지연 시간 데이타 및 매크로에 대한 내부 지연 시간 데이타를 합체하여 합체된 지연 시간 데이타에 따라 전체 논리 회로에 대한 논리 시뮬레이션을 행하는 단계를 포함한다.

Description

집적 회로 장치의 제조 방법 및 집적 회로 장치에 대한 논리 검사 방법{METHOD OF MANUFACTURING INTEGRATED CIRCUIT DEVICE}

본 발명은 반도체 또는 다른 집적 회로 장치의 제조 방법에 관한 것으로, 특히 반도체 웨이퍼 상에 제조를 행하기 전에 행해지는 설계 프로세스에서의 논리 시뮬레이션(logic simulation) 방법 및 논리 회로의 지연 시간을 계산하기 위한 방법에 관한 것이다.

반도체 집적 회로 장치는 계속적으로 고 집적의 수준에 도달하고 있다. 이와 함께, 게이트 어레이와 같은 ASIC(주문형 집적 회로), 매립형 어레이, 표준 셀 등도 또한 복잡화가 증가되고 있다.

표준 ASIC 설계에서는, 일정한 설계 규칙에 따라 설계되어진 복수의 셀 또는 매크로 셀에 대한 논리 데이타 및 패턴 데이타 등의 대응하는 물리 데이타를 라이브러리(library)에 기록하여, 이 라이브러리에 사전 기록된 셀 또는 매크로 셀을 이용하여 논리 설계를 행한다. 그러므로, 논리 설계 후 행해지는 지연 시간 계산 프로세스 및 논리 시뮬레이션 프로세스에서는, 설계 규칙에 따라 제공된 계산툴(tools) 및 논리 시뮬레이션 툴을 사용한다.

상술된 데이타 라이브러리 및 프로그램 툴을 사용하는 설계 자동화 프로세스에 의해 반도체 집적 회로 장치를 설계한 후, 그 회로에 대한 동작을 검증한다. 이로써, 이러한 설계 데이타에 따라 실제 칩을 형성하기 위한 실제 패턴이 설계되어 제조 프로세스는 반도체 웨이퍼 상으로의 실제 제조 프로세스로 진행한다.

그러나, 최근에는 제3자의 설계 규칙에 따라 설계된 대규모 매크로를 칩에 매립시키는 ASIC의 제조 기술이 제안되어 있다. 즉, 이러한 기술에서는 기존에 제공된 라이브러리로부터의 셀 또는 매크로 셀(대규모 셀)과는, 완전하게 상이한 설계 규칙에 따라 설계된 대규모 매크로, 예를 들어, ALU, CPU, 또는 MPU를 동일 칩 내에 매립시키는 것이다. 이들 대규모 매크로는 ASIC 벤더(vendor)로부터의 표준 셀과 함께 라이브러리에 기록될 수 있거나, 또는 고객으로부터 얻은 제3자의 매크로를 라이브러리로부터의 표준 셀과 결합하여 사용할 수 있다.

일정한 시장성 가치를 가지며 표준화될 수 있는 매크로를 보다 자주 사용할 수 있지만, 고객에 포함되는 설계 단계를 줄이기 위해서 시장성 가치는 없지만 기존의 매크로 또는 제3자에 의해 설계된 매크로 등인 매크로의 사용에 대한 요구도 있다.

이 경우, 칩 전체의 동작을 검증하기 위한 논리 시뮬레이션을 행하는 방법에 대한 과제가 상당한 문제로 된다. 특히, 논리 시뮬레이션을 실행하는 데 필요한 회로망에서의 지연 시간을 계산하는 프로세스에 있어서, 상이한 설계 규칙에 의한 매크로를 표준 셀과 합체(결합)시키는 방법을 결정하는 것은 매우 곤란하다.

제3자의 매크로 내의 모든 내부 셀에 대해 각각의 지연 파라미터를 결정하는 특성화(characterizing) 프로세스를 행하여 이들 특성화된 지연 파라미터를 사용하여 칩 전체에 대한 지연 시간을 계산하는 단순한 방법을 고려할 수 있다. 그러나, 대규모 매크로 내의 모든 셀에 대해 처음부터 특성화 프로세스를 포함하는 방법은 단계수를 엄청나게 많이 필요로 하고 기존의 제3자 매크로를 사용한다는 목적과 합치되지 않는다. 그러므로, 이러한 문제들을 해결할 수 있는 방법이 필요해 진다.

논리 설계 후 상기 논리 시뮬레이션 프로세스 전에 행해지는 지연 시간을 계산하기 위한 프로세스는 칩이 대규모로 성장됨에 따라 칩 내의 셀 및 매크로의 회로 임계 전압의 변동을 초래하여 복잡성이 증가될 수 있다.

환언하자면, 셀 또는 매크로(복수의 셀을 구비하는 회로 유닛)의 지연 시간은 입력 단자에 공급되는 입력 신호의 입력 쓰루-레이트(through-rate)와 출력 단자에 결합된 부하 용량에 따라 변화한다. 게다가, 출력 단자에서 발생된 쓰루-레이트는 상술된 입력 쓰루 레이트 및 출력 단자에 결합된 부하 용량에 따라 변화한다. 그러므로, 셀 및 매크로의 지연 시간을 계산하기 위해서는 논리 회로를 형성한 다음에 출력 및 이전 회로단으로부터의 코넥션에서 발견되는 입력 쓰루 레이트와 출력 단자에 결합된 다음 회로단의 부하 용량을 결정할 필요가 있다. 이와 같은 입력 쓰루 레이트 및 부하 용량에 따라 셀의 지연 시간을 결정하는 입력측 파라미터와, 동일하게 입력 쓰루 레이트 및 부하 용량에 따라 셀의 출력 쓰루 레이트를 결정하는 출력측 파라미터가 셀 라이브러리에 기록된다.

그러나, 상술된 바와 같이 각 셀 또는 매크로마다 회로의 임계 전압이 변화하면, 상술된 지연 시간 계산 프로세스에 있어서 각 셀마다 상이한 임계 전압에 따라 지연 시간을 결정하는 단계와, 이전 회로단의 임계 전압과 다음 회로단의 임계 전압을 정합시키기 위한 보정을 행하는 단계를 포함할 필요가 있다. 만일 이러한 것을 회피하기 위해, 모든 셀에 대해 평균 임계 전압을 설정하여 지연 시간을 결정한다면, 실제 셀의 임계 전압과 상기 평균 임계 전압이 일치하지 않아, 셀 지연 시간이 매우 짧게 되는 경우에는 네가티브 값이 발생될 수 있다.

이러한 네가티브 값의 지연 시간은 적합하지 않아 이들 지연 시간이 무조건적으로 제로로 변환하게 됨으로써 논리 회로에서의 지연 시간이 결국 부정확하게 될 것이라는 것을 의미한다.

따라서, 본 발명의 목적은 매크로를 포함하는 ASIC에 대해 적은 단계수로 칩 레벨의 논리 시뮬레이션를 행하기 위한 방법을 제공함으로써 상기한 문제를 해결하는 데 있다.

본 발명의 다른 목적은 매크로를 포함한 ASIC에 대해 적은 단계수로 실시할 수 있는 논리 시뮬레이션 단계를 포함한 반도체 집적 회로를 제조하는 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 반도체 집적 회로의 지연 시간을 정확하고 단시간 내에 계산함으로써 고도로 정확한 집적 회로의 논리 시뮬레이션을 행할 수 있는 집적 회로의 제조 방법을 제공하는 데 있다.

상술한 목적을 달성하기 위해, 내부에 논리 회로가 형성되어 있는 매크로를복수의 셀을 포함한 칩 내에 매립시키는 집적 회로 장치의 제조 방법에 있어서, 매크로의 입력 단자에 연결된 매크로의 내부 셀의 입력 단자에 관련된 제1 지연 파라미터와, 매크로의 출력 단자에 연결된 매크로의 내부 셀의 출력 단자에 관련된 제2 지연 파라미터를 결정하는 특성화 단계와,

상기 제1 지연 파라미터를 입력 단자 지연 파라미터로서 취하고, 상기 제2 지연 파라미터를 출력 단자 지연 파라미터로서 취하는 상기 매크로의 지연 파라미터, 상기 복수의 셀의 지연 파라미터 및 상기 복수의 셀 및 상기 매크로를 포함한 전체 논리 회로에 대한 접속 데이타에 따라 상기 전체 논리 회로에 대한 지연 시간 데이타를 결정하는 단계와,

상기 결정된 전체 논리 회로의 지연 시간 데이타와 상기 매크로의 내부 지연 시간 데이타를 합체하여 상기 합체된 지연 시간 데이타에 따라 상기 전체 논리 회로에 대해 논리 시뮬레이션을 행하는 단계를 포함한다.

복수의 셀과는 상이한 설계 규칙에 기초하여 설계된 매크로를 칩에 매립시킬 경우, 매크로에 관련된 내부 지연 시간 데이타와, 매크로를 표준 셀로서 간주하여 결정된 전체 논리 회로의 지연 시간 데이타를 합체시킴으로써 적은 공수로 칩 전체에 대한 지연 시간 데이타를 결정할 수 있다. 그러므로, 이러한 데이타를 이용함으로써 짧은 공정에 의해 논리 시뮬레이션 프로세스를 행할 수 있다. 설계 규칙이 다르더라도, IEEE에 의해 표준화되어진 SDF(Standard Delay Format)에 따라 지연 시간 데이타가 기록되면, 데이타는 호환성을 가지므로, 상술된 합체 프로세스가 가능해 진다. 매크로의 입력 단자 및 출력 단자에서의 지연 시간에 관한 지연 파라미터는 특성화 단계에서 결정되고, 전체 논리 회로에서의 지연 시간은 이들 지연 파라미터를 사용하여 결정된다.

보다 상세히 기술하자면, 상기 제1 지연 파라미터는 입력 쓰루-레이트에 따라 좌우되는 파라미터이고, 상기 매크로의 입력 지연 시간은 논리 회로에 따른 입력 쓰루-레이트 및 제1 지연 파라미터로부터 결정된다.

또한, 제2 지연 파라미터는 출력 부하 용량에 따라 좌우되는 파라미터이고, 출력 지연 시간은 논리 회로에 따른 부하 용량 및 제2 지연 파라미터로부터 결정된다.

복수의 논리 셀을 포함하는 집적 회로 장치를 제조하는 방법에서, 상기 목적을 달성하기 위한 제2 발명은 상기 복수의 셀이 연결되어진 전체 논리 회로에 대한 지연 시간을, 입력 파형이 상승 파형일 경우에는 상기 논리 셀의 회로 임계 전압을 상기 복수의 논리 셀 중 최저 회로 임계 전압과 동일하거나 또는 낮게 설정하고 입력 파형이 하강 파형일 경우에는 상기 논리 셀의 회로 임계 전압을 상기 복수의 논리 셀 중 최고 회로 임계 전압과 동일하거나 또는 높게 설정함으로써 계산하는 단계와, 상기 계산된 전체 논리 회로의 지연 시간에 따라 상기 전체 논리 회로에 대한 논리 시뮬레이션을 행하는 단계를 포함한다.

상기 제2 발명에 따르면, 회로의 임계 전압을 복수의 논리 셀에 대해 동일값으로 설정하더라도, 논리 셀의 실제 임계 전압에 대해 일치하지 않으므로 논리 셀에서의 네가티브 지연 시간은 발생되지 않을 것이다. 또한, 모든 논리 셀에 동일한 지연 시간 계산 단계를 적용할 수 있으므로, 계산 시간을 상당히 줄일 수 있다.게다가, 선행 회로단과 다음 회로단의 논리 셀 간에서의 임계 전압이 일치하므로, 논리 셀 간에서의 지연 시간을 보정할 필요가 없다. 또한, 제2 발명을 칩 내의 모든 회로에 적용시킬 필요는 없는데, 예를 들어, 칩의 일부에서 복수의 논리 셀을 구비하는 논리 회로에 적용시킬 수도 있다. 또한 복수의 논리 셀을 구비하는 매크로 내의 논리 회로에 적용시킬 수 있다.

도 1은 본 발명을 실현하기 위한 모드에 따른 반도체 집적 회로의 제조 단계에 대한 흐름도.

도 2는 표준 셀의 데이타 구조에 대한 일례도.

도 3은 표준 셀의 특성화를 기술하는 다이어그램.

도 4는 지연 파라미터로부터의 지연 시간과 논리 회로의 입력 쓰루-레이트 및 부하 용량을 결정하는 프로세스를 기술하는 다이어그램.

도 5는 논리 회로의 일례도.

도 6은 도 5에서 도시된 논리 회로의 정미(net) 리스트의 일례도.

도 7은 매크로를 구비한 ASIC을 형성하는 전체 칩의 합성에 대한 일례도.

도 8은 본 발명을 실현하기 위한 모드에 따라 논리 시뮬레이션 프로세스를 기술하기 위해 매크로와 표준 셀의 결합을 포함한 합성을 도시.

도 9는 본 발명을 실현하기 위한 모드에 따라 논리 시뮬레이션 프로세스를 기술하기 위해 매크로와 표준 셀의 결합을 포함한 합성을 도시.

도 10은 매크로 속성 데이타의 일례를 도시.

도 11은 매크로(216)를 셀로서 취급하는 칩 내의 논리 회로도.

도 12는 매크로를 포함한 칩 내의 논리 회로에 대한 논리 시뮬레이션까지의 단계를 도시한 흐름도.

도 13은 LSI 설계 시스템의 전체 합성도.

도 14는 LSI 회로 논리 검사를 위한 종래 방법을 개략적으로 도시하는 흐름도.

도 15는 LSI 회로 논리 검사를 위한 종래 방법에서 구현된 논리 셀 특성을 수집하기 위한 시뮬레이션 회로를 도시하는 다이어그램.

도 16은 입력 쓰루-레이트를 가변 요소로서 취하는 경우에 있어서 논리 셀의 지연 시간과 입력 쓰루-레이트의 변화를 기술하는 다이어그램.

도 17은 입력 쓰루-레이트를 가변 요소로서 취하는 경우에 있어서 논리 셀 특성을 수집하기 위한 시뮬레이션 회로를 도시하는 다이어그램.

도 18은 평균 회로 임계 전압 이하이거나 또는 이상인 회로 임계 전압을 갖는 논리 셀에 대한, 출력 부하 용량 CL과 지연 시간 Tgate 간의 관계를 나타내는 다이어그램.

도 19는 평균 회로 임계 전압 이상 또는 이하의 회로 임계 전압을 갖는 논리 셀에 대한 지연 시간을 네가트브값으로서 취할 때 포함되는 메커니즘을 기술하는 다이어그램.

도 20은 평균 회로 임계 전압 이상 또는 이하의 회로 임계 전압을 갖는 논리 셀에 대한 지연 시간을 네가트브값으로서 취할 때 포함되는 메커니즘을 기술하는 다이어그램.

도 21은 평균 회로 임계 전압 이상 또는 이하의 회로 임계 전압을 갖는 논리 셀에 대한 지연 시간을 네가트브값으로서 취할 때 포함되는 메커니즘을 기술하는 다이어그램.

도 22는 본 발명을 실현하기 위한 제1 모드를 개략적으로 도시하는 다이어그램.

도 23은 본 발명을 실현하기 위한 제1 모드에서 구현되는 상승 파형 회로 임계 전압과 하강 파형 회로 임계 전압을 결정하는 방법을 기술하는 다이어그램.

도 24는 상승 파형 회로 임계 전압과 하강 파형 회로 임계 전압에 대한 특정 예를 도시하는 다이어그램.

도 25는 CMOS 구조를 갖는 4-입력 NOR 회로를 도시하는 다이어그램.

도 26은 DC 특성으로부터 상승 파형 회로 임계 전압 Vth-UP와 하강 파형 회로 임계 전압 Vth-DOWN을 결정하는 방법을 기술하는 다이어그램.

도 27은 AC 특성으로부터 상승 파형 회로 임계 전압과 하강 파형 회로 임계 전압을 결정하는 방법을 기술하는 다이어그램.

도 28은 본 발명을 구현하기 위한 제1 모드에서 논리 셀 지연 시간의 한정을 기술하는 다이어그램.

도 29는 본 발명을 구현하기 위한 제1 모드에서 논리 셀 지연 시간의 한정을 기술하는 다이어그램.

도 30은 본 발명을 구현하기 위한 제1 모드를 적용할 수 있는, 논리 셀을 함께 링크시키고 논리 셀 지연 시간을 한정하는 경우에 지연 시간의 이미지를 나타내는 다이어그램.

도 31은 본 발명을 구현하기 위한 제1 모드를 적용할 수 있는, 논리 셀을 함께 링크시키고 논리 셀 지연 시간을 한정하는 경우에 있어서의 지연 시간의 이미지를 나타내는 다이어그램.

도 32는 논리 셀 지연 시간을 도 28 및 도 29에서 도시된 바와 같이 한정할 때 논리 셀 지연 시간에서 네가티브 값이 발생되지 않는 방법을 기술하는 다이어그램.

도 33은 시스템 내(in-system) 검사를 행하는 경우에 적용되는 적합한 회로 임계 전압을 결정하는 방법을 기술하는 다이어그램.

도 34는 시스템 내(in-system) 검사를 행하는 경우에 적용되는 적합한 회로 임계 전압을 결정하는 방법을 기술하는 다이어그램.

도 35는 본 발명을 구현하기 위한 제2 모드를 개략적으로 도시하는 흐름도.

도 36은 본 발명을 구현하기 위한 제2 모드에서 라이브러리에 기록된 논리 셀 지연 시간의 한정을 기술하는 다이어그램.

도 37은 본 발명을 구현하기 위한 제2 모드에서 라이브러리에 기록된 논리 셀 지연 시간의 한정을 기술하는 다이어그램.

도 38은 LSI 회로 지연 시간을 지연 시간 계산 프로그램에 의해 계산할 때 구현되는 논리 셀 지연 시간을 변환시키는 동작을 기술하는 다이어그램.

<도면의 주요 부분에 대한 부호의 설명>

10: CPU

214: 게이트 어레이

216: 매크로

220 내지 235: 표준 셀

311: 논리 라이브러리

312: 물리 라이브러리

이하 본 발명의 실시예에 대해 도면을 참조하여 기술하기로 한다. 그러나, 본 발명의 기술적 사상은 이들 실시예에만 한정되는 것은 아니다.

도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로의 제조 단계의 흐름도이다. 이 흐름도의 예에서는, 우선적으로, 전체 칩에 대한 논리 설계를 논리 라이브러리에 사전에 기록된 셀 등을 사용하여 행한다(S10). 본 발명의 이 실시예에서는, 제3자에 의해 제공된 매크로를 논리 라이브러리로부터의 표준 셀과 동시에 사용한다. 이들 매크로에서는 이미 논리 설계 및 논리 시뮬레이션 프로세스가 행해졌으며, 실제 마스크 패턴의 설계 단계까지 완료된다. 이러한 논리 설계의 결과로서, 논리 회로의 회로망에 대한 정미 리스트가 생성된다.

다음에, 회로망에서의 지연 시간을 설계된 논리 회로에서 계산한다(S11). 이들 지연 시간에는 망에 제공된 셀의 입력 단자에서의 지연 시간, 셀 자체에서의 지연 시간, 출력 단자에서의 지연 시간 등이 포함된다. 일반적으로, 입력 단자에서의 지연 시간은 선행 셀로부터의 구동 캐패시티 및 배선 용량으로부터 도출된 입력 쓰루-레이트에 따라 결정된다. 출력 단자에서의 지연 시간은 다음 셀에 대한 배선의 부하 용량 및 다음 셀 입력 단자의 용량 등의 구동될 용량에 따라 결정된다. 그러므로, 논리 라이브러리에 기록된 셀의 경우, 입력 쓰루-레이트에 따라 나타나는 지연 파라미터 및 출력 부하에 따라 나타나는 지연 파라미터는 특성화 데이타로서 주어진다.

따라서, 회로망에서의 지연 시간은 단계(S10)에서 결정된 정미 리스트와 각 셀의 지연 파라미터에 기초하여 계산된다. 바람직하기로는, 이 지연 시간은 IEEE에서 표준화된 SDF(표준 지연 포맷)에 따라 기록되어야 한다. 논리 회로가 상이한 설계 규칙에 기초하여 제조되더라도, SDF는 회로망의 지연 시간을 표준화 포맷의 표준화된 지연 시간으로 표현할 수 있다. 따라서, SDF를 사용하여 기록된 지연 시간에 대해 여러 논리 시뮬레이션 프로그램을 사용할 수 있다.

다음에, 각 셀에 대한 SDF 포맷의 지연 시간 데이타 및 논리 함수와 테스트 패턴을 사용하여 논리 시뮬레이션을 행한다(S12). 이 논리 시뮬레이션에서는, 논리 회로 동작이 정확하게 실행되는지를, 예를 들어, 규정된 입력 테스트 패턴에 대한 예기된 출력 패턴이 예기된 타이밍으로 출력되는 가를 확인한다. 즉, 논리 시뮬레이션에서는 논리 검증이 행해진다. 논리 시뮬레이션 단계에서 논리 회로가 임시로 논리 회로로서 정확하게 동작하는 지가 확인되면, 칩 내의 각 셀 및 와이어에 대한 레이아웃 단계가 실행된다(S13).

이 레이아웃에 기초하여 상술된 지연 시간 계산(S14) 및 논리 시뮬레이션(S15)이 다시 실행되고, 칩에 대한 이러한 레이아웃 상태의 동작을 다시 확인한다. 이것이 완료되면, 시퀀스는 최종적으로 반도체 웨이퍼의 제조 단계로진행한다.

상술한 바는 반도체 집적 회로에 대한 제조 단계의 요약을 기술하였다. 여기서, 매크로를 포함한 ASIC에 대한 논리 시뮬레이션을 행할 목적을 위해 지연 시간을 계산하는 상기 프로세스를 기술하기 전에, 표준 특성화, 일반적인 셀, 지연 파라미터, 표준 셀 데이타의 예, 및 논리 회로의 정미 리스트와 지연 시간 계산에 대해 간략하게 기술하기로 한다.

〔표준 셀 데이타 예〕

도 2는 표준 셀의 데이타 구조의 일례를 도시하는 다이어그램이다. 이 일례는 셀 X에 대한 데이타 구조를 나타낸 것이다. 셀 X의 속성 데이타는 적어도 셀에 관련된 논리 함수(Function) 데이타, 지연 파라미터 P1, t2, P3, 및 입력 단자 용량 및 출력 단자 용량을 포함한다. 여기서는 지연 파라미터 P1, t2, P3을 기술하였다.

〔표준 셀 및 지연 시간의 특성화〕

도 3은 표준 셀의 특성화를 기술하는 다이어그램이다. 도 3은 셀 X에 대한 일례이다. 셀 X의 논리 함수는 예를 들어, 플립플롭일 수 있으며, "AND" 함수, "OR" 함수, 또는 "EXCLUSIVE OR" 함수일 수 있다. 이 셀 X는 입력 단자에서의 입력 쓰루-레이트 TSin에 종속하는 입력 단자의 지연 시간, 셀 자체의 지연 시간 t2 및 셀 구동 캐패시티 및 구동된 부하 용량 등(출력 쓰루-레이트)에 종속되는 출력 단자의 지연 시간을 포함한다.

입력 쓰루-레이트 TSin은 예를 들어, 입력 신호의 상방 슬롭으로서, 이것은선행 셀의 구동 캐패시티 및 배선의 부하 용량 등에 종속된다. 슬롭이 매우 급격하면, 이것은 입력 쓰루-레이트는 작고 입력 단자의 지연 시간은 짧다는 것을 의미한다. 부하 용량 CL은 선행단에서의 출력 단자와 다음단에서의 셀까지의 배선 등에 의해 제공되는 용량이다.

셀 X의 입력 단자에서의 지연 시간은 상술된 입력 쓰루-레이트 TSin에 종속되고, 일반적으로 입력 쓰루-레이트가 작으면, 지연 시간은 짧다. 그러므로, 지연 파라미터 P1이 셀 X의 입력 단자용으로 주어지고, 논리 회로가 설계되고, 입력 쓰루-레이트가 이 논리 회로로부터 도출되면, 입력 단자에서의 지연 시간 t1은 지연 파라미터 P1 및 입력 쓰루-레이트 TSin로부터 결정될 수 있다. 따라서, 지연 시간 P1은 셀 X의 속성 데이타로서 주어진다.

또한, 셀 X의 출력 단자에서의 지연 시간은 상기 부하 용량 CL에 종속되고, 일반적으로 지연 시간은 부하 용량 CL이 증가할 때 증가한다. 그러므로, 지연 파라미터 P3이 셀 X의 입력 단자용으로 주어지고, 논리 회로가 설계되고, 부하 용량 CL이 논리 회로로부터 도출되면, 출력 단자에서의 지연 시간 t3은 지연 파라미터 P3 및 부하 용량 CL로부터 결정될 수 있다.

도 4는 지연 파라미터와 논리 회로의 입력 쓰루-레이트 및 부하 용량으로부터 지연 시간을 결정하는 프로세스를 도시하는 다이어그램이다. 상술된 바와 같이, 설계 파라미터(P1, t2, P3)는 논리 라이브러리 내의 셀 X의 속성 데이타로부터 추출되고, 입력 단자의 지연 시간 t1, 셀 자체의 지연 시간 t2, 및 출력 단자의 지연 시간 t3은 논리 회로에 의해 제공된 입력 쓰루-레이트 TSin 및 부하 용량 CL에따라 결정된다. 결정된 지연 시간은 상술된 SDF 포맷으로 기록된다.

도 3에서 기술된 지연 파라미터는 셀 X에 대한 특성화 단계에서 결정된다. 이 특성화 단계는 예를 들어, Metasoft Co. Ltd에서 제조한 'Hspice'(상품명) 등과 같은 'Spice)' 시뮬레이터를 사용하여 행해질 수 있다. 이 시뮬레이터에서, 지연 파라미터 P1, P3은 셀을 구비하는 트랜지스터에 대한 특성화 파라미터와 이들 트랜지스터의 접속 관계를 나타내는 정미 리스트를 제공함으로써 결정된다. 보다 상세히 설명하자면, 주어진 트랜지스터의 특성화 파라미터 및 정미 리스트에 기초하여, 입력 단자의 지연 파라미터 P1은 입력 쓰루-레이트 TSin이 변할 때 입력 단자에서의 지연 파라미터로부터 결정되고, 출력 단자용 지연 파라미터 P3은 출력 단자에 연결된 부하 용량 CL이 변할 때 출력 단자에서의 지연 시간으로부터 결정된다.

표준 셀의 경우, 지연 파라미터(P1, P2, P3)는 논리 라이브러리에 사전에 기록된 셀에 대한 트랜지스터의 특성화 파라미터 및 정미 리스트로부터 'Spice' 시뮬레이터에 의해 결정된다. 이들 지연 파라미터는 상술된 바와 같이 셀의 속성 데이타 형식으로 주어진다.

도 16은 상기 파라미터의 특정예를 도시한다. 도 16a에서, 상이한 3개의 입력 쓰루-레이트 TSin1-3을 갖는 입력 신호(17-1 내지 17-3)가 셀(13)의 입력 단자에 공급되고, 출력 쓰루-레이트 TSout을 갖는 출력 신호(18)가 부하 용량 CL에 연결된 출력 단자에서 발생된다. 도 16b 및 도 16c는 이들 파라미터를 예시한다. 도 16b는 입력 쓰루-레이트 TSin 및 부하 용량 CL에 종속되는 셀(13)의 지연 시간 Tgate를 나타낸다. 입력 쓰루-레이트 TSin가 가장 짧고 부하 용량 CL이 제로일 때의 지연 시간은 셀(13)에 고유한 지연 시간 t2를 제공한다. 도 16c는 입력 쓰루-레이트 Tsin 및 부하 용량 CL에 종속되는 출력 쓰루-레이트 TSout을 나타낸다.

보다 상세히 기술하자면, 도 16b 및 도 16c에서 흑점으로 표시된 데이타는 지연 파라미터로서 기록되고, 논리 회로의 형성 후에 결정되는 입력 쓰루-레이트 및 부하 용량이 주어지고, 지연 시간 Tgate 및 출력 쓰루-레이트 TSout에 대한 각 값이 계산된다.

〔정미 리스트〕

도 5는 논리 회로의 일례를 도시한 것이다. 도 6은 도 5에서 도시된 논리 회로의 정미 리스트에 대한 일례를 도시한다. 도 5에서 도시된 논리 회로의 일례에서, 셀 X 및 셀 Y가 논리 회로의 입력 단자 A, B와 출력 단자 C 사이에 연결된다. 셀 X는 입력 단자 (포트) a와 출력 단자 b를 구비하는 한편, 셀 Y는 입력 단자 a, b와 출력 단자 c를 포함한다. 이들은 각각 와이어 Net-1 내지 Net-4에 접속된다.

도 5에서 도시된 논리 회로 일례의 정미 리스트는 예를 들어, 도 6에서 도시된 바와 같이 기록된다. 즉, 입력 단자 및 출력 단자 포트 (Port)는 A, B, 및 C이고, 이들 포트는 pA, pB, pC로서 기록되는 한편, 각 셀의 입력 단자 및 출력 단자는 Xpa, Ypb 등으로서 기록된다. 각 와이어 Net-1 내지 Net-4는 다이어그램에서 도시된 바와 같이 표시된다. 이 예에서, 각 와이어의 양단에서의 포트명이 기술되었다. 정미 리스트는 논리 설계 프로세스(도 1에서 S10)가 완료될 때 논리 회로의 속성 데이타로 된다.

상술한 바로부터, 우선, 셀 특성화 단계에서 지연 파라미터가 발견되고, 이들 파라미터가 셀 속성 데이타로서 기록된다. 다음에, 논리 회로 정미 리스트가 논리 설계 단계의 결과로서 형성된다. 각 셀의 입력 쓰루-레이트 및 부하 용량은 이 정미 리스트로부터 결정된다. 논리 회로의 지연 시간은 지연 파라미터와 입력 쓰루-레이트 및 부하 용량으로부터 결정된다. 이로써, 논리 시뮬레이션이 상기 에서 결정된 셀 논리 함수 및 지연 시간 데이타 (SDF 포맷)에 기초하여 실행된다.

〔매크로를 포함한 ASIC〕

도 7은 매크로를 포함한 ASIC을 형성하는 전체 칩의 합성 예를 도시한다. 이 예에서, 칩(200) 상에 게이트 어레이 군 SOG(Sea of Gates)(214), 메모리 셀(212), 및 제3자에 의해 제공된 매크로(216)가 형성된다. 복수의 입력 및 출력 셀(218)이 칩(200)의 주변부에 제공된다.

제3자에 의해 제공된 매크로(216)가 이와 같이 칩에 결합되는 경우, 상술된 논리 시뮬레이션 프로세스에서 필요한 지연 시간의 계산 방법에 대한 문제가 생긴다. 보다 상세히 기술하자면, 상이한 설계 원리에 따라 제조된 매크로에서는, 매크로 내의 셀에 대한 지연 파라미터를 얻는 것이 곤란하므로, 각 셀의 지연 파라미터와 매크로 정미 리스트로부터 도출된 입력 쓰루-레이트 및 부하 용량을 사용하여 지연 시간을 계산할 수 없다.

도 8은 본 발명의 실시예에 따라 논리 시뮬레이션 단계를 기술하기 위해 매크로와 표준 셀의 결합을 포함한 합성을 예시한 것이다. 이 예에서는, 매크로(216)는 매크로의 입력 단자 IN1, IN2, IN3에 각각 연결된 내부 셀(161,162, 163)을 포함하고, 또한 매크로의 출력 단자 OUT4, OUT5, OUT6 각각에 연결된 내부 셀(164, 165, 166)을 포함한다. 또한 매크로(216)는 내부 셀(167, 168, 169)을 포함한다. 도 8의 실선 및 점선은 코넥션의 예를 예시한 것이다. 게이트 어레이(214)는 표준 셀(220 내지235)을 포함한다. 이들을 연결하는 점선은 간단한 예로서 주어진다.

도 8에서 도시된 합성은 전체 칩에 대한 도 1의 논리 설계 단계(S10)가 완료될 때 얻어진다. 이러한 합성은 따라서 매크로(216)를 포함한 정미 리스트에 기록된다.

상기에서 도시된 바와 같이, 통상적으로, 매크로(216)에서의 셀(161 내지 169)에 대해 특성화된 지연 파라미터를 인식하는 것은 불가능하다. 그러므로, 이들 모든 내부 셀을 'Spice' 시뮬레이터와 각 셀에 대한 트랜지스터의 속성 파라미터 및 정미 리스트를 사용하여 특성화시킬 수 있는 것으로 여겨진다. 그 결과, 칩(200)에서의 지연 시간은 매크로(216) 내의 셀(161 내지 169)과 게이트 어레이(214) 내의 셀(220 내지 235)을 도 9에서 도시된 바와 같이, 동일한 레벨로 설정하고 모든 셀에 대한 지연 파라미터 및 정미 리스트를 사용하여 계산될 수 있다. 그러나, 매크로(216) 자체가 대다수의 셀을 포함하므로, 매크로 내의 모든 셀(161 내지 169)을 특성화하는 프로세스는 많은 수의 단계를 필요로 하여 이 방법은 비실용적이다.

그러므로, 본 발명의 실시예에서는, 논리 시뮬레이션을 실행하기 위해 필요한 지연 시간을 계산하는 데 포함되는 단계수는, 매크로(216)의 내용을 블랙박스(black box)로서 간주하여 매크로(216)를 표준 셀과 동일한 셀로서 취급함으로써 상당히 감소된다.

매크로는 제3자에 의해 제공되므로, 매크로의 내부 셀에 대한 지연 파라미터는 얻을 수 없다. 또한, 이들 지연 파라미터를 얻을 수 있더라도, 이 지연 파라미터 데이타는 상이한 설계 규칙에 따를 것이므로, 표준 셀에 대한 설계 파라미터와 겸용될 수 없다. 그러나, 매크로는 논리 시뮬레이션에 의해 이미 동작이 확인되었고 마스크 패턴 단계까지 완료된 LSI 타입이다. 그러므로, SDF 포맷에 따르는 지연 시간을 매크로의 속성 데이타로서 제공할 수 있다.

매크로에 대한 이러한 SDF 지연 시간 데이타와 게이트 어레이(214) 내의 표준 셀의 논리 회로로부터 계산된 SDF 지연 시간 데이타를 합체시킴으로써, 논리 시뮬레이션을 실행하기 위해 필요한 전체 칩에 대한 지연 시간을 계산하는데 포함되는 단계수를 상당히 감소시킬 수 있다.

도 10은 매크로 속성 데이타의 일례를 도시한 것이다. 이 예에서는, 속성 데이타는 매크로 내부 정미 리스트, SDF 포맷으로 기록된 매크로 내부의 회로망에서의 지연 시간 데이타, 내부 셀 논리 함수(Function), 내부 셀 트랜지스터 데이타, 및 매크로의 실제 패턴을 포함한다. 이 SDF 지연 시간 데이타는 SDF 포맷으로 기록된 표준 셀 논리 회로의 지연 시간 데이타와 겸용할 수 있다. 이것은 SDF가 지연 시간을 기록하기 위해 IEEE에서 고안된 표준화 포맷이기 때문이다.

이로써, 매크로(216) 내의 SDF 지연 시간과 게이트 어레이(214) 내의 표준 셀 논리 회로의 SDF 지연 시간이 합체된다. 이러한 경우, 칩이 도 8에서 도시된바와 같이, 게이트 어레이(214) 내의 표준 셀과 결합된 매크로(216)를 포함하면, 전체 칩에 대한 논리 회로를 설계하지 않는 한 매크로(216)의 입력 단자 IN1, IN2, IN3의 입력 쓰루-레이트를 얻을 수 없다. 이것은 입력 쓰루-레이트가 선행 회로 단 내의 셀(220, 221, 222)과 이들 셀과 매크로(216) 간의 배선 부하 용량에 종속되기 때문이다. 동일하게, 매크로(216)의 출력 단자 OUT4 내지 OUT6의 부하 용량 CL은 전체 칩에 대한 논리 회로를 설계하지 않는 한 얻을 수 없는데 이것은 출력 단자에서의 부하 용량 CL이 매크로(216)와 다음 회로단의 셀 간의 배선 길이 등에 종속되기 때문이다.

따라서, 매크로(216)의 입력 단자 및 출력 단자에서의 지연 시간은 게이트 어레이 내의 논리 회로에 종속되므로, 매크로 속성 데이타로서 공급된 SDF 지연 시간 데이타를 직접 사용할 수 없다.

그러므로, 본 발명의 실시예의 특성화 단계에서, 매크로(216) 내의 셀 중, 'Spice' 시뮬레이터에 의해 입력 단자 IN1 내지 IN3 및 출력 단자 OUT4 내지 OUT6에 연결된 셀(161 내지 166)에 대해서만 입력 단자(161a 내지 163a)와 출력 단자(164b 내지 166b)에서의 지연 파라미터가 발견된다. 입력측에 대해서는 셀(161 내지 163)의 입력 단자 지연 파라미터만으로 충분하여, 셀(161 내지 163) 자신들의 지연 시간 또는 그들의 출력 지연 시간을 결정할 필요가 없다. 동일하게, 출력측에 대해서는 셀(164 내지 166)의 출력 단자 지연 파라미터만으로 충분하므로, 특성화 프로세스는 많은 수의 단계를 필요로 하지 않는다.

이와 같이 하여 도출된 입력측 셀(161 내지 163)의 입력 단자 지연 파라미터는 매크로(216)의 입력 단자 IN1 내지 IN3에 대한 지연 시간 파라미터로서 공급된다. 동일하게, 출력측 셀(164 내지 166)의 출력 단자 지연 파라미터는 출력 단자 OUT4 내지 OUT6에 대한 지연 시간 파라미터로서 공급된다.

도 11은 매크로(216)를 셀로서 취급할 경우에 있어서의 칩 내의 논리 회로를 도시한다. 상술된 바와 같이, 지연 파라미터 P11, P12, P13, P34, P35, P36은 매크로(216)의 입력 단자 IN1 내지 IN3 및 출력 단자 OUT4 내지 OUT6용으로 공급되며, 매크로(216)의 내용은 블랙 박스로서 취급된다. 게이트 어레이(214) 내의 표준 셀(220 내지 235)에 대한 각 지연 파라미터 P1, P3은 논리 라이브러리로부터 추출된다. 이러한 논리 회로를 구성함에 있어서, 입력 쓰루-레이트 TSin 및 부하 용량 CL에 대한 각 값은 정미 리스트로부터 결정되고, 각 셀의 입력 단자에서의 지연 시간 t1 및 각 셀의 출력 단자에서의 지연 시간 t3은 규정된 지연 시간 계산 프로그램에 의해 도출될 수 있다.

칩의 내부 지연 시간 데이타와 매크로의 내부 지연 시간 데이타를 합체시킴으로써, 전체 칩에 대한 지연 시간 데이타를 결정할 수 있다. 그러나, 이러한 것을 행함에 있어서는, 상기에서 결정된 매크로(216)의 입력 단자 IN1 내지 IN3에서의 지연 시간을 다시 매크로(216)의 입력측 상의 셀(161 내지 163)의 입력 단자(161a 내지 163a)에서의 지연 시간으로서 공급할 필요가 있다. 동일하게, 상기에서 결정된 매크로(216)의 출력 단자 OUT4 내지 OUT6에서의 지연 시간을 다시 매크로(216)의 출력측 상의 셀(164 내지 166)의 출력 단자(164b 내지 166b)에서의 지연 시간으로서 공급할 필요가 있다. 환언하자면, 이러한 지연 시간 데이타는 매크로(216)의 지연 시간 데이타에 가산된다.

여기서 주목해야 할 점은 매크로(216)에 대한 SDF 지연 시간 데이타를 발생시키는 단계에서, 입력측 셀(161 내지 163)의 입력 단자(161a 내지 163a)에 대한 입력 쓰루-레이트 TSin를 제로로 설정함으로써 임시로 계산할 필요가 있다. 동일하게, 또한 출력측 셀(164 내지 166)의 출력 단자(164b 내지 166b)에 관한 부하 용량 CL을 계산시에 제로로 설정할 필요가 있다. 환언하자면, 입력측 셀(161 내지 163)의 지연 시간 데이타는 예를 들어, (0, t2, t3)으로 될 것이고, 출력측 셀(164 내지 166)의 지연 시간 데이타는 예를 들어, (t1, t2, 0)으로 될 것이다. 도 16에서 도시된 바와 같이, 입력 쓰루-레이트 TSin를 최소화하고 부하 용량 CL을 제로로서 취함으로써 셀에 고유한 최소 지연 시간이 얻어진다. 또한, 셀에서 얻어질 수 있는 최단 출력 쓰루-레이트 TSout가 주어진다.

이와 같이 함으로써, 전체 칩에 대한 지연 시간을 계산함으로써 매크로(216)의 입력 단자 및 출력 단자에서 각각 결정된 지연 시간 t11, t12, t13, t34, t35, t36이 대응하는 셀의 입력 단자(161a 내지 163a) 및 출력 단자(164b 내지 166b)에 대한 지연 시간으로서 제공되더라도, 지연 시간의 중복을 방지할 수 있다. 환언하자면, 셀(161 내지 166)의 지연 시간 데이타는 예를 들어, 아래와 같이 될 것이다.

셀(161) = (t11, t2, t3)

셀(162) = (t12, t2, t3)

셀(163) = (t13, t2, t3)

셀(164) = (t1, t2, t34)

셀(165) = (t1, t2, t35)

셀(166) = (t1, t2, t36)

상기와 같이, 도 12는 매크로를 포함한 칩 내의 논리 회로에 대한 논리 시뮬레이션까지의 단계를 도시하는 흐름도이다. 즉, 이것은 도 1의 단계(S10) 내지 단계(S12)에 대한 흐름도이다. 또는, 이것은 도 1의 단계(S14 및 15)에 대한 흐름도이다.

우선적으로, 매크로를 포함한 전체 칩에 대한 논리 설계를 실행한다(S20). 그 결과, 칩 내의 논리 회로에 대한 정미 리스트가 생성된다. 표준 셀(220 내지 235)에 대한 논리 함수 및 지연 파라미터 등은 논리 라이브러리에 사전에 기록된다. 매크로(216)용 데이타가 매크로에 제공된다. 이 데이타는 도 10에서 도시된 바와 같이, SDF 지연 시간 데이타 등을 포함한다. 입력측 상의 셀의 입력 단자에서의 입력 쓰루-레이트를 제로(또는 최소)로 취하여 지연 시간 데이타를 결정하는 것이 바람직하다. 또한, 출력측 상의 셀의 출력 단자에서의 부하 용량을 제로로 취하여 지연 시간 데이타를 결정하는 것이 바람직하다.

다음에, 입력 및 출력 단자를 매크로(216)가 표준 셀과 동일하게 취급될 수 있도록 하는 데 필요한 최소한의 정도까지 특성화된다. 보다 상세히 기술하자면, 입력 단자 IN에서의 입력 쓰루-레이트 의존성에 관련된 지연 파라미터 P1과, 출력 단자 OUT에서의 부하 용량 CL 의존성에 관련된 지연 파라미터 P3이 결정된다. 특성화 단계는 'Spice' 시뮬레이터를 사용하여 입력 단자에 연결된 내부 셀(161 및 162)의 입력 단자에 대한 지연 파라미터를 취득하고, 동일하게 'Spice' 시뮬레이터를 사용하여 출력 단자에 연결된 내부 셀(164 및 166)의 출력 단자에 대한 지연 파라미터를 취득함으로써 실행된다.

이로써, 매크로(216)의 내부 구조를 블랙 박스로서 취하고, 입력 및 출력 단자에서 결정된 지연 파라미터 P1, P3을 공급하고, 다른 표준 셀과 동일하게 매크로(216)를 취급함으로써, 전체 칩의 논리 회로 내부의 지연 시간이 계산된다(S22). 이것은 지연 시간 데이타를 SDF 포맷으로 생성한다. 이 지연 시간 데이타는 전체 칩에 대해서는 논리 회로 정미 리스트를 사용하여, 표준 셀에 대해서는 기록된 지연 파라미터를 사용하여, 매크로(216)에 대해서는 출력 단자 지연 파라미터를 사용하여 계산된다.

다음에, 단계(S23)에서, 단계(S22)에서 결정된 매크로의 입력/출력 지연 시간 데이타가 매크로(216)의 SDF 지연 시간 데이타에 입력측 상의 내부 셀(161 내지 163)의 입력 단자에 대한 지연 시간 및 출력측 상의 내부 셀(164 내지 166)의 출력 단자에 대한 지연 시간으로서 가산된다. 이로써 전체 칩에 대한 SDF 지연 시간 데이타 및 매크로에 대한 SDF 지연 시간 데이타가 합체된다(S24).

이와 같이 하여, 전체 칩에 대한 정미 리스트, 표준 셀의 논리 함수, 매크로 내부 정미 리스트, 내부 셀 논리 함수, 및 상기 합체된 지연 시간 데이타를 사용하여 논리 시뮬레이션이 실행된다(S25). 이러한 논리 시뮬레이션은 예를 들어, Verilog-XLL(Cadence Co. Ltd.의 상품명) 등의 시뮬레이션 프로그램을 사용하여 행해진다.

단계(S24)에서, 칩 내에 매립된 매크로의 지연 시간 데이타와 표준 셀 논리회로의 SDF 지연 시간 데이타가 합체된다. 그러나, 제3자에 의해 공급된 매크로의 설계 프로세스가 완료되는 경우와, 완료되지 않은 경우를 상상할 수 있다. 특히, 매크로의 일부에 대한 설계 프로세스가 아직 완료되지 않은 경우에는, 매크로 설계 프로세스가 완료될 때까지 매크로에 대한 지연 시간 데이타를 공급할 수 없다.

이러한 경우, 전체 칩에 대한 논리 시뮬레이션 프로세스가 모든 매크로의 지연 시간 데이타가 공급될 때까지 홀드 상태이면, 결국에는 제조 프로세스가 전체적으로 오래 걸릴 수 있다. 그러므로, 매크로의 지연 시간 데이타가 결정되고 실제 레이아웃이 완료되면, 이 실제 레이아웃에 따라 도출된 지연 시간 데이타를 사용할 수 있지만, 실제 레이아웃이 완료되지 않은 매크로의 경우에는 가설(hypothetical) 배선에 따라 도출된 지연 시간 데이타를 사용한다. 따라서, 매크로 설계 프로세스 및 전체 칩 설계 프로세스를 병렬로 실행할 수 있어 제조 시퀀스를 감축시킬 수 있다.

또한, 칩에 매립된 복수의 매크로에 대한 SDF 지연 시간 데이타가 임의 규정된 전원 전압으로 도출되면, 칩 내에 매립된 상태일 때 이와는 다른 전원 전압이 매크로에 공급될 수 있다. 이러한 종류의 경우, 칩의 전원 전압에서의 지연 시간 데이타는 규정된 전원을 사용하여 얻어진 지연 시간 데이타를 전원 전압비에 대응하는 계수로 승산함으로써 도출될 수 있다. 전원 전압과는 별도로, 내부 클럭의 주파수 등이 다르면, 매크로에 공급되는 SDF 지연 시간 데이타도 동일하게 보정해야 한다.

도 13은 LSI 설계 시스템의 합성에 대한 전체적인 도면이다. 이 설계 시스템을 사용하여 도 12의 단계를 실현하거나, 또는 도 1의 단계(S10 내지 S15)를 실현한다.

이 시스템에서, CPU(300)는 논리 라이브러리를 기억하는 파일(311), 물리 라이브러리를 기억하는 파일(312), 설계된 회로 데이타를 기억하는 파일(313), 테스트 패턴을 기억하는 파일(314), 및 레이아웃 데이타를 기억하는 파일(315)에 연결된다. 또한, 특성화를 위한 'Spice' 시뮬레이터 프로그램, 지연 시간 계산 프로그램, 논리 시뮬레이션 프로그램, 레이아웃 프로그램 등의 설계 툴이 파일(316)에 기억된다.

논리 라이브러리(311)는 표준 셀 및 매크로 셀의 논리 함수, 지연 파라미터와, 단자 용량 등의 속성 데이타를 포함한다. 물리 라이브러리(312)는 각 셀에 대한 회로 패턴을 포함한다. 논리 라이브러리에 기록된 셀을 사용하여 논리 회로를 설계하면, 설계된 정미 리스트 등의 회로 데이타는 파일(313)에 기억된다. 테스트 패턴(314)은 논리 시뮬레이션에 사용되는 입력 데이타의 패턴 및 대응하는 출력 데이타 등을 포함한다.

마스크 데이타를 포함하는 레이아웃 데이타를 사용하여, 칩 내에서 실제 회로 레이아웃을 설계할 수 있다.

상기와 같이, 본 발명에 따르면, 제3자에 의해 공급되고 상이한 설계 규칙에 기초한 매크로를 포함한 게이트 어레이 등의 ASIC에서는, 매크로의 SDF 지연 시간 데이타를 사용함으로써 논리 시뮬레이션을 적은 단계수로 행할 수 있다.

〔제2 발명〕

도 14는 LSI 회로에 대한 종래의 논리 검사(또는 검증) 방법을 개략적으로 도시하는 흐름도로서, 참조부호(10)는 준비 단계를 형성하는 라이브러리 생성 단계이고, 참조부호(11)는 논리 검사 단계이다.

환언하자면, 종래의 라이브러리 생성 단계(10)에서는, 각 논리 셀로의 입력 신호에 대한 입력 쓰루-레이트를 일정하게 설정하고, 각 논리 셀의 회로 임계 전압은 평균 회로 임계 전압 Vth-AV로 설정하고, 단지 출력 부하 용량만을 부하 조건으로서 가변시키고, 각 논리 셀의 특성을 각 논리 셀에 대한 트랜지스터의 회로 정보에 기초하여 수집하고, 이와 같이 하여 수집된 논리 셀 특성을 논리 정보와 함께 라이브러리라 칭하는 파일에 LSI 회로 지연 시간을 계산하기 위한 파라미터로서 기록한다.

논리 검사 단계(11)에서는, LSI 회로 지연 시간을 지연 시간 계산 프로그램에 의해 계산하되, 이 프로그램은 지연 시간을 계산하기 위한 파라미터가 기록된 라이브러리를 참조함으로써 회로 정보가 제공된 LSI 회로에 대한 지연 시간을 계산한다.

여기서는, 지연 시간 계산 프로그램에 따른 지연 시간 계산 결과가 규정된 테스트 패턴을 입력 패턴으로서 사용하여 이들 지연 시간 계산 결과에 따라 논리 시뮬레이션을 논리 시뮬레이터로 전송된다.

이로써, 논리 시뮬레이션 결과에 예기치가 수신되었는지의 여부를 판정하여, 예기치가 얻어졌으면, 논리 검사된 LSI 회로에 따른 제조를 실행하고, 예기치가 얻어지지 않았으면, 예기치가 얻어질 때까지 LSI 회로를 보정하고 지연 시간 계산 및논리 시뮬레이션을 반복한다.

도 15는 종래의 LSI 회로 논리 방법으로 검사되어진 논리 셀의 특성을 수집하기 위한 시뮬레이션 회로를 도시하는 것으로, 참조부호(13)는 특성 수집 프로세스(특성화 프로세스)의 주제인 논리 셀이고, CL은 논리 셀(13)의 출력 부하 용량이고, 참조부호(14)는 평균 입력 쓰루-레이트의 논리 셀(13)로의 입력 신호이고, 참조부호(15)는 논리 셀(13)의 출력 신호, 즉 입력 신호(14)와 동일한 입력 쓰루-레이트를 갖는 다음 회로단에서의 논리 셀에 대한 입력 신호이다.

다시 말하자면, 종래에는 논리 셀(13)로 입력되는 입력 신호(14)의 입력 쓰루-레이트는 평균치로 고정되고, 논리 셀(13)의 회로 임계 전압은 평균 회로 임계 전압 Vth-AV로 설정된다. 그리고 출력 부하 용량 CL만이 변화되므로, 출력 신호(15)가 평균 회로 임계 전압 Vth-AV에 도달할 때까지 입력 신호(14)가 평균 회로 임계 전압 Vth-AV에 도달하는 시점부터 취한 시간을 논리 셀(13)의 지연 시간 Tgate로서 측정하고, 출력 부하 용량 CL과 지연 시간 Tgate 간의 관계는 논리 셀(13)의 특성으로서 수집된다.

여기서, 논리 셀의 회로 임계 전압은 논리 셀의 출력이 입력 신호에 응답하여 로우 레벨(이후, 레벨 L로 칭함) 또는 하이 레벨(이후, 레벨 H라 칭함)을 개시하는 전압이고, 이 회로 임계 전압이 상술된 바와 같이 종래 기술에서는 논리 셀 구조에 따라 다르더라도, 각 논리 셀에 대한 회로 임계 전압으로서 평균 회로 임계 전압 Vth-AV가 사용된다.

도 16은 입력 쓰루-레이트를 가변 요소로서 취할 때 논리 셀에 대한 지연 시간 및 출력 쓰루-레이트의 변화를 기술하는 다이어그램을 도시한다. 도 16a는 입력 쓰루-레이트를 가변 요소로서 취하는 경우에 있어서의 논리 셀 특성을 수집하기 위한 시뮬레이션 회로를 도시한다.

도 16a에서, 참조부호(17-1)는 입력 쓰루-레이트 TSin1을 갖는 입력 신호이고, 참조부호(17-2)는 입력 쓰루-레이트 TSin2(>TSin1)를 갖는 입력 신호이고, 참조부호(17-3)는 입력 쓰루-레이트 TSin3(>TSin2)를 갖는 입력 신호이고, 참조부호(18)는 논리 셀(13)의 출력 신호이다.

도 16b는 회로 시뮬레이션이 도 16a에서 도시된 시뮬레이션 회로에 대해 실행될 때 논리 셀(13)의 출력 부하 용량 CL과 지연 시간 Tgate 간의 관계를 도시한다. 도 16b에서, 입력 쓰루-레이트가 증가함에 따라, 논리 셀(13)의 지연 시간 Tgate도 증가한다. 도 16b의 파라미터는 논리 셀(13)이 일정한 임계 전압 Vth을 갖는다는 전제 하에 설정된다.

도 16c는 회로 시뮬레이션이 도 16a에서 도시된 시뮬레이션 회로에 대해 실행될 때 출력 신호(18)의 출력 부하 용량 CL과 출력 쓰루-레이트 TSout 간의 관계를 도시한다. 도 16c에서, 입력 쓰루-레이트가 증가함에 따라, 출력 신호(18)의 출력 쓰루-레이트 TSout도 증가한다.

이와 같이 하여, 입력 쓰루-레이트가 변화하면, 논리 셀(13)의 지연 시간 Tgate와 출력 쓰루-레이트가 영향을 받지만, 종래 기술에서는, 입력 쓰루-레이트의 영향을 무시할 수 있었는데, 이것은 논리 셀 동작이 특히 고속이 아니고 논리 셀 지연 시간이 크기 때문이다.

그러나, 논리 셀은 최근에는 고속으로 동작하고, 설계된 LSI 회로에서 매우 정확한 논리 시뮬레이션을 행해야 하므로, 논리 셀의 지연 시간 및 출력 쓰루-레이트에 대한 입력 쓰루-레이트의 영향을 더 이상 무시할 없다. 그러므로 LSI 회로에서 지연 시간을 계산하기 위한 라이브러리를 생성하는 단계에서, 입력 쓰루-레이트를 가변 요소로서 취하여 각 논리 셀의 특성을 수집할 필요가 있다.

도 17은 입력 쓰루-레이트를 가변 요소로서 취하는 경우에 있어서의 논리 셀 특성을 수집하기 위한 시뮬레이션 회로를 도시한다. 도 17에서, 참조부호(20-1)는 입력 쓰루-레이트 TSin1을 갖는 입력 신호이고, 참조부호(20-2)는 입력 쓰루-레이트 TSin2를 갖는 입력 신호이고, 참조부호(20-3)는 입력 쓰루-레이트 TSin3를 갖는 입력 신호이다.

또한, 참조부호(21-1)는 입력 쓰루-레이트 TSin1을 갖는 입력 신호(20-1)에 대응하는 출력 신호이고, 참조부호(21-2)는 입력 쓰루-레이트 TSin2를 갖는 입력 신호(20-2)에 대응하는 출력 신호이고, 참조부호(21-3)는 입력 쓰루-레이트 TSin3을 갖는 입력 신호(20-3)에 대응하는 출력 신호이다.

환언하자면, 입력 쓰루-레이트를 가변 요소로서 취하는 경우에 있어서의 논리 셀 특성을 수집하기 위한 특성화 프로세스에서, 상이한 입력 쓰루-레이트를 갖는 복수의 입력 신호(20-1, 20-2, 20-3)의 경우, 출력 부하 용량 CL이 변화하고, 논리 셀의 평균 회로 임계 전압 Vth-AV를 지연 시간 판정 레벨로서 취하고, 입력 신호(20-1, 20-2, 20-3)에 대응하는 논리 셀(13)의 지연 시간 Tgate1, Tgate2, Tgate3은 회로 시뮬레이터에 의해 측정될 수 있다.

그러나, 입력 쓰루-레이트를 가변 요소로서 취급하고, 각 논리 셀의 회로 임계 전압을 평균 회로 임계 전압 Vth-AV로서 취하면, 일부 경우에는 논리 셀에 따라 지연 시간이 네가티브 값을 가질 수 있다. 일반적인 논리 시뮬레이터에서, 네가티브 지연 시간을 제로의 지연 시간으로서 취급함으로써 이러한 경우에는 매우 정확한 논리 시뮬레이션을 실행할 수 없다.

통상적으로, 논리 셀의 회로 임계 전압은 논리 셀 구조에 따라 변화하는 데, 예를 들어, NAND 회로 또는 NOR 회로 등인 경우, 평균 회로 임계 전압 Vth-AV보다 높거나 낮은 회로 임계 전압을 갖는 논리 셀들이 있다. 회로 시뮬레이션이 이러한 종류의 논리 셀에 대해 도 17에서 도시된 바와 같이 행해지면, 출력 부하 용량 CL과 지연 시간 Tgate 간의 관계는 도 18에서 도시된 바와 같이 될 것이고, 입력 쓰루-레이트가 크거나(TSin3) 또는 출력 부하 용량 CL이 작은 경우, 지연 시간은 네가티브 값을 갖는 것으로 판정될 것이다. 환언하자면, 도 16b의 지연 파라미터가 평균 회로 임계 전압 Vth-AV로 설정되면, 매우 느린 입력 쓰루-레이트 TSin3과 출력 부하 용량 CL=0에서, 지연 시간 Tgate는 네가티브 값으로 주어질 것이다.

도 19는 평균 회로 임계 전압 Vth-AV보다 높거나 낮은 회로 임계 전압을 갖는 논리 셀의 지연 시간을 네가티브 값으로 취할 때 포함되는 메커니즘을 기술하는 다이어그램으로서, 논리 셀(23)은 평균 회로 임계 전압 Vth-AV보다 낮은 회로 임계 전압 Vth23을 가지며, 논리 셀(24)은 평균 회로 임계 전압 Vth-AV보다 높은 회로 임계 전압 Vth24를 갖는다. VDD는 전원 전압이다.

도 20은 논리 셀(23)의 지연 시간 Tgate23이 네가티브 값을 취할 경우에 포함되는 메커니즘을 기술하는 다이어그램을 도시한다. 도 20a는 논리 셀(23)로의 입력 신호에 대한 출력 신호의 응답을 측정하기 위한 시뮬레이션 회로로서, 여기서 참조부호(26)는 입력 신호이고, 참조부호(27)는 출력 신호이다,

도 20b는 입력 신호(26)의 쓰루-레이트는 크고 출력 부하 용량 CL은 작은 경우, 도 20a에서 도시된 시뮬레이션 회로 내의 논리 셀(23)로의 입력 신호(26)에 대한 출력 신호(27)의 응답 특성을 도시한 것이다. 도 20b에서의 입력 신호(26) 및 출력 신호(27)에 관련된 응답 특성은 도 16에서 도시된 파라미터에 의해 발생될 수 있다.

도 20b는 입력 신호(26)가 타이밍 TA에서 상승되기 시작하는 경우를 도시하지만, 입력 신호(26)의 입력 쓰루-레이트가 크면, 입력 신호(26)는 서서히 상승할 것이다.

타이밍 TB에서, 입력 신호(26)의 전압 레벨이 논리 셀(23)의 회로 임계 전압 Vth23에 도달하면, 출력 신호(27)는 하강하기 시작하고, 논리 셀(23)의 출력 부하 용량 CL은 낮기 때문에, 출력 신호(27)는 매우 고속인 응답 특성을 나타낸다.

따라서, 입력 신호(26)가 논리 셀(23)의 지연 시간 Tgate23을 측정하기 위한 전압인 평균 회로 임계 전압 Vth-AV에 도달하기 전에 출력 신호(27)가 평균 회로 임계 전압 Vth-AV 이하로 하강되기 때문에, 논리 셀(23)의 지연 시간 Tgate23은 이것이 입력 신호(26)가 평균 회로 임계 전압 Vth-AV에 도달하는 타이밍 TC에 대해 측정될 경우에는 네가티브 값을 가질 것이다.

또한, 논리 셀이 논리 셀(23)에서와 같이, 평균 회로 임계 전압 Vth-AV보다낮은 회로 임계 전압을 가질 경우, 입력 신호가 하강 파형을 가지면, 출력 신호는 입력 파형이 평균 회로 임계 전압 Vth-AV에 도달하더라도 논리 셀의 회로 임계 전압에 도달하지 않아 지연 시간은 네가티브 값을 갖지 않을 것이다.

도 21은 논리 셀(24)의 지연 시간 Tgate24가 네가티브 값을 취할 경우에 포함되는 메커니즘을 기술하는 다이어그램이다. 도 21a는 논리 셀(24)로의 입력 신호에 대한 출력 신호의 응답을 측정하기 위한 시뮬레이션 회로로서, 여기서 참조부호(29)는 입력 신호이고, 참조부호(30)는 출력 신호이다.

도 21b는 입력 신호(29)의 쓰루-레이트가 크고 출력 부하 용량 CL이 작은 경우에 있어서, 도 21a에서 도시된 시뮬레이션 회로 내의 논리 셀(24)로의 입력 신호(29)에 대한 출력 신호(30)의 응답 특성을 도시한 것이다. 도 21b에서의 응답 특성은 도 16에서의 파라미터에 의해 발생된다.

도 21b는 입력 신호(29)가 타이밍 TD에서 하강하기 시작하는 경우를 도시하지만, 입력 신호(29)의 입력 쓰루-레이트가 클 경우, 입력 신호(29)는 서서히 하강한다.

타이밍 TE에서, 입력 신호(29)의 전압 레벨이 논리 셀(24)의 회로 임계 전압 Vth24에 도달하면, 출력 신호(30)는 상승하기 시작하고, 논리 셀(24)의 출력 부하 용량 CL이 낮기 때문에, 출력 신호(30)는 매우 고속 응답 특성을 나타낸다.

따라서, 입력 신호(29)가 논리 셀(24)의 지연 시간 Tgate24를 측정하기 위한 전압인 평균 회로 임계 전압 Vth-AV에 도달하기 전에 출력 신호(30)가 평균 회로 임계 전압 Vth-AV 이상으로 상승하기 때문에, 논리 셀(24)의 지연 시간 Tgate24는이것이 입력 신호(29)가 평균 회로 임계 전압 Vth-AV에 도달하는 타이밍 TF에 대해 측정될 경우 네가티브 값을 가질 것이다.

논리 셀이 논리 셀(24)에서와 같이, 평균 회로 임계 전압 Vth-AV보다 높은 회로 임계 전압을 가질 경우, 입력 신호가 상승 파형을 가지면, 출력 신호는 입력 파형이 평균 회로 임계 전압 Vth-AV에 도달하더라도 논리 셀의 회로 임계 전압에 도달하지 않아 지연 시간은 네가티브 값을 갖지 않을 것이다.

이와 같이 하여, 입력 쓰루-레이트를 가변 요소로서 취급하고, 각 셀에 대한 지연 시간을 각 논리 셀의 회로 임계 전압을 평균 회로 임계 전압 Vth-AV로서 취하여 측정하면, 지연 시간은 논리 셀에 따라 네가티브 값을 취할 수 있다. 이러한 경우, 일반적인 논리 시뮬레이터는 지연 시간을 제로로서 취하므로, 매우 정확한 논리 시뮬레이션을 행할 수 없다.

상기 문제를 해결하기 위해, 예를 들어, 논리 셀 회로 임계 전압을 각 셀마다 측정하고, 각 셀에 대한 지연 시간을 이 결과를 이용하여 측정하는 방법을 고려할 수 있다.

그러나, 이러한 경우, 회로 임계 전압을 각각 측정할 필요가 있는 상이한 종류의 수백 개의 논리 셀이 존재하므로, 이 방법에는 상당한 시간이 소요될 것이다. 또한, LSI 회로 지연 시간을 계산할 때, 각 논리 셀마다 지연 시간 샘플링 시점이 다르므로, 각 논리 셀에 대한 지연 시간을 단순히 가산함으로써 정확한 지연 시간을 발생시킬 수 없으므로, 지연 시간 계산 프로그램에 지연 시간을 측정하기 위한 판정 레벨 결합 처리가 필요해지므로, 증가된 처리 복잡성에 비례하여 처리 속도가감소된다.

지금부터 제2 발명의 제1 및 제2 실시예에 대해 도 22 내지 도 38을 참조하면서 기술하기로 한다.

[제1 실시예: 도 22 내지 도 34]

도 22는 본 발명의 제1 실시예를 도시하는 개략적인 흐름도이다. 도 22에서, 참조부호(32)는 준비 단계인 라이브러리 생성 단계이고, 참조부호(33)는 논리 검사(검증) 단계이다.

보다 상세히 기술하자면, 본 발명의 제1 실시예에서, 부하 조건을 형성하는 입력 쓰루-레이트 및 출력 부하 용량은 가변 요소로서 취하고, 각 논리 셀에 대한 회로 임계 전압은 입력 신호가 상승 파형일 경우 후술될 상승 파형에 대한 회로 임계 전압 Vth-UP로서 취하고, 입력 신호가 하강 파형일 경우 후술될 하강 파형에 대한 회로 임계 전압 Vth-DOWN으로서 취하고, 각 논리 셀의 특성을 수집하기 위한 특성화 단계는 논리 셀의 트랜지스터 회로 정보에 따라 실행된다. 이와 같이 수집된 각 논리 셀의 특성은 논리 정보와 함께 라이브러리라 칭하는 파일에 LSI 회로 지연 시간을 계산하기 위한 파라미터로서 기록된다. 환언하자면, 도 16b에서 도시된 지연 파라미터는 논리 셀의 회로 임계 전압이 Vth-UP 또는 Vth-DOWN인지의 전제에 따라 설정된다.

도 23은 본 발명의 제1 실시예에서 실현되는 바와 같이, 상승 파형 회로 임계 전압 Vth-UP와 하강 파형 회로 임계 전압 Vth-DOWN을 결정하는 방법을 기술하는 다이어그램이다.

본 발명의 제1 실시예에서, 상승 파형 회로 임계 전압 Vth-UP은 모든 논리 셀 중 최저의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압보다 낮은 전압이고, 하강 파형 회로 임계 전압 Vth-DOWN은 모든 논리 셀 중 최고의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압보다 높은 전압이다. 또한, 이들 전압은 다음 식을 만족시키도록 결정되는 데, 즉 입력 파형 레벨 H(예를 들어, 전원 전압 VDD) - [하강 파형 회로 임계 전압 Vth-DOWN] = 상승 파형 회로 임계 전압 Vth-UP] - 입력 파형 레벨 L(예를 들어, 0[V]) = ΔV

예를 들어, 도 24에서 도시된 바와 같이, 전원 VDD = 3.3(V)이면, 최고의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압은 1.65(V)이고, 최저의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압은 1(V)이고, 예를 들어, 하강 파형 회로 임계 전압 Vth-DOWN은 3.3(V)×80%=2.6(V)이고, 상승 파형 회로 임계 전압 Vth-UP는 3.3(V)×20%=0.66(V)이다.

여기서, 최고의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압 및 최저의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압은 최고 및 최저의 회로 임계 전압을 갖는 논리 셀에서의 트랜지스터 구조를 각각 탐색하여 이들 셀에 대한 DC 특성 및 AC 특성을 측정함으로써 결정될 수 있다.

예를 들어, 도 25는 CMOS 구조를 갖는 4-입력 NOR 회로를 도시하고, 도 25a는 심볼 다이어그램이고, 도 25b는 트랜지스터 회로 다이어그램이다. A1 내지 A4는 입력 신호이고, 참조부호(35 내지 38)는 pMOS 트랜지스터이고, 참조부호(39 내지 42)는 nMOS 트랜지스터이고, X는 출력 신호이다.

4-입력 NOR 회로는 수직 적층으로 연결된 4개의 pMOS 트랜지스터(35 내지 38), 및 병렬 접속된 4개의 nMOS 트랜지스터(39 내지 42)를 포함하므로, VDD 전원 라인과 출력 단자 간의 저항은 출력 단자와 VSS 전원 라인 간의 저항과는 다르다.

여기서, pMOS 트랜지스터가 온 상태이면, VDD 전원 라인과 출력 단자 간의 저항은 단일 pMOS 트랜지스터 저항의 4배가 될 것이고, 반면에 nMOS 트랜지스터(39 내지 42)는 병렬 접속되어 있으므로, nMOS 트랜지스터(39 내지 42) 중 하나가 온 상태이고 출력 단자와 VSS 전원 라인 간의 저항이 최대이더라도, 여전히 단일 nMOS 트랜지스터의 저항과 동일하게 될 것이다.

또한, nMOS 트랜지스터 내의 캐리어 전자의 이동도는 pMOS 트랜지스터 내의 캐리어 정공의 이동도보다 높으므로, nMOS 트랜지스터는 동일한 사이즈의 pMOS 트랜지스터보다 적은 저항을 가질 것이다.

그러므로, 입력 신호 A1 = 입력 신호 A2 = 입력 신호 A3 = 입력 신호 A4 = "0"이면, 출력 신호 X는 H 레벨을 취할 것이고, 입력 신호 A1 내지 A4 중 적어도 하나가 "1"인 경우, 출력 신호 X는 L 레벨을 취할 것이다. 그러나, 트랜지스터들은 게이트 전압의 사이즈에 따라 가변하는 온 저항을 가지므로, pMOS 트랜지스터가 동작하고 출력 신호 X가 레벨 H를 취하면, pMOS 트랜지스터(35 내지 38)의 게이트 전압은 VSS 레벨에 근접할 필요가 있다.

반대로, nMOS 트랜지스터(39 내지 42) 모두 또는 일부가 동작하고 출력 신호 X가 레벨 L을 취하면, 출력 신호 X는 nMOS 트랜지스터(39 내지 42)의 게이트 전압이 특별히 VDD 레벨에 근접하지 않더라도 L 레벨을 여전히 취할 것이다.

그러므로, 도 25에서 도시된 4-입력 NOR 회로의 경우, 회로 임계 전압은 VSS 전압으로 이끌려 진다.

이와 같이 하여, 논리 셀의 트랜지스터 구조를 인식함으로써, 최고의 회로 임계 전압을 갖는 논리 셀과 최저의 회로 임계 전압을 갖는 논리 셀을 용이하게 발견할 수 있다.

이로써, 상기와 같이 발견된 최고의 회로 임계 전압을 갖는 논리 셀과 최저의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압은 회로 시뮬레이터를 사용하여 DC 특성 및 AC 특성으로부터 도출될 수 있다.

여기서, 상승 파형 회로 임계 전압 Vth-UP을 DC 특성으로부터 측정하면, 도 26a에서 도시된 바와 같이, 입력 전압(44)은 서서히 상승하고, 출력 전압(45)이 하강하기 시작하는 시점에서의 입력 전압은 상승 파형 회로 임계 전압 Vth-UP으로서 취해진다.

또한, 하강 파형 회로 임계 전압 Vth-DOWN을 DC 특성으로부터 측정하면, 동일하게 도 26a에서 도시된 바와 같이, 입력 전압(44)은 서서히 상승하고, 출력 전압(45)이 하강을 중단하는 시점에서의 입력 전압은 하강 파형 회로 임계 전압 Vth-DOWN으로서 취해진다.

또는, 입력 전압(44)이 도 26b에서 도시된 바와 같이 서서히 하강하는 동안, 출력 전압(45)이 상승하기 시작하는 시점에서의 입력 전압은 하강 파형 회로 임계 전압 Vth-DOWN으로서 취해지고, 출력 전압(45)이 하강을 중단하는 시점에서의 입력 전압은 상승 파형 회로 임계 전압 Vth-UP으로서 취해진다.

일반적으로, 회로 임계 전압은 입력 신호(44) 및 출력 신호(45)가 교차할 때의 입력 신호(44)의 전압으로서 기술되지만, 제2 발명의 제1 실시예에서는, 출력 판정 레벨이 입력 판정 레벨과 결합함으로써 시프트되어지므로, 출력 신호(45)의 전압이 변화하기 시작하는 시점에서의 입력 신호(44)의 전압을 어떠한 네가티브 값을 발생하지 않고도 회로 임계 전압으로서 취한다.

도 27은 AC 특성으로부터 상승 파형 회로 임계 전압 Vth-UP 및 하강 파형 회로 임계 전압 Vth-DOWN을 측정하기 위한 방법을 기술하는 다이어그램이다. 도 27a는 시뮬레이션 회로이고, 도 27b 및 도 27c는 입력 신호 및 출력 신호의 변화를 도시한 것이다.

상승 파형 회로 임계 전압 Vth-UP을 AC 특성으로부터 측정할 경우, 설계 규칙에서 허용된 최대 입력 쓰루-레이트를 갖는 상승 파형 입력 신호(47)가 무부하 상태로 입력되면, 출력 신호(48)가 변화하기 시작할 때의 입력 신호(47)의 전압은 상승 파형 회로 임계 전압 Vth-UP으로서 취해진다.

하강 파형 회로 임계 전압 Vth-DOWN을 AC 특성으로부터 측정할 경우, 설계 규칙에서 허용된 최대 입력 쓰루-레이트를 갖는 하강 파형 입력 신호(49)가 무부하 상태로 입력되면, 출력 신호(50)가 변화하기 시작할 때의 입력 신호(49)의 전압은 하강 파형 회로 임계 전압 Vth-DOWN으로서 취해진다.

이와 같이 하여, 논리 셀 지연 시간은 상승 파형 회로 임계 전압 Vth-UP 및 하강 파형 회로 임계 전압 Vth-DOWN이 결정되면, 도 28 및 도 29에서 도시된 바와 같이 정의된다.

보다 상세히 기술하자면, 도 28a에서 도시된 바와 같이, 논리 셀(51)의 입력신호 및 출력 신호는 역 극성으로 이루어지고, 도 28b에서 도시된 바와 같이, 입력 신호(52)가 상승 파형일 때, 논리 셀(51)의 지연 시간은 출력 신호(53)가 하강 파형 회로 임계 전압 Vth-DOWN까지 하강될 때까지 입력 신호(52)가 상승 파형 회로 임계 전압 Vth-UP까지 상승하는 시점으로부터의 시간으로 정의된다.

또한, 도 28a에서 도시된 바와 같이, 논리 셀(51)의 입력 신호 및 출력 신호가 역 극성으로 이루어지고, 도 28c에서 도시된 바와 같이, 입력 신호(52)가 하강 파형일 때, 논리 셀(51)의 지연 시간은 출력 신호(53)가 상승 파형 회로 임계 전압 Vth-UP까지 상승될 때까지 입력 신호(52)가 하강 파형 회로 임계 전압 Vth-DOWN까지 하강하는 시점으로부터의 시간으로 정의된다.

도 29a에서 도시된 바와 같이, 논리 셀(55)의 입력 신호 및 출력 신호는 동일극성으로 이루어지고, 도 29b에서 도시된 바와 같이, 입력 신호(56)가 상승 파형일 때, 논리 셀(55)의 지연 시간은 출력 신호(57)가 상승 파형 회로 임계 전압 Vth-UP까지 상승될 때까지 입력 신호(56)가 상승 파형 회로 임계 전압 Vth-UP까지 상승하는 시점으로부터의 시간으로 정의된다.

또한, 도 29a에서 도시된 바와 같이, 논리 셀(55)의 입력 신호 및 출력 신호는 동일 극성으로 이루어지고, 도 29c에서 도시된 바와 같이, 입력 신호(56)가 하강 파형일 때, 논리 셀(55)의 지연 시간은 출력 신호(57)가 하강 파형 회로 임계 전압 Vth-DOWN까지 하강될 때까지 입력 신호(56)가 하강 파형 회로 임계 전압 Vth-DOWN까지 하강하는 시점으로부터의 시간으로 정의된다. 지연 파라미터는 이들 지연 시간 정의에 따라 설정된다.

논리 검사 단계(33)에서, LSI 회로에 대한 지연 시간은, 지연 시간 계산 파라미터가 기록되어진 라이브러리를 참조함으로써 회로 정보가 주어진 LSI 회로의 지연 시간을 계산하는 지연 시간 계산 프로그램을 사용하여 계산된다.

여기서, 논리 셀 지연 시간이 도 28 및 도 29에서 도시된 바와 같이 정의되면, 논리 셀이 접속되는 지연 시간 이미지는 예를 들어, 도 30 및 도 31에서 도시된 바와 같이 될 것이다.

도 30에서, 참조부호(59, 60, 61, 및 62)는 입력 신호 및 출력 신호가 역 극성인 논리 셀이고, Tgate59는 논리 셀(59)의 지연 시간이고, Tgate60은 논리 셀(60)의 지연 시간이고, Tgate61은 논리 셀(61)의 지연 시간이고, Tgate62는 논리 셀(62)의 지연 시간이다.

도 31에서, 참조부호(64, 65, 66, 및 67)는 입력 신호 및 출력 신호가 동일 극성인 논리 셀이고, Tgate64는 논리 셀(64)의 지연 시간이고, Tgate65는 논리 셀(65)의 지연 시간이고, Tgate66은 논리 셀(66)의 지연 시간이고, Tgate67은 논리 셀(67)의 지연 시간이다.

도 32는 논리 셀 지연 시간을 도 28 및 도 29에서 도시된 바와 같이 정의할 때, 논리 셀 지연 시간에서 네가티브 값을 발생시키지 않는 방법을 기술하는 다이어그램이다.

도 32에서, 참조부호(69, 70, 및 71)는 입력 신호 및 출력 신호가 동일 극성인 논리 셀이고, 참조부호(72)는 논리 셀(69)로의 입력 신호이고, 참조부호(73)는논리 셀(69)로부터의 출력 신호(논리 셀(70)로의 입력 신호)이고, 참조부호(74)는 논리 셀(70)로부터의 출력 신호(논리 셀(71)로의 입력 신호)이고, 참조부호(75)는 논리 셀(71)로부터의 출력 신호이고, Tgate69는 논리 셀(69)의 지연 시간이고, Tgate70은 논리 셀(70)의 지연 시간이고, Tgate71은 논리 셀(71)의 지연 시간이다.

논리 셀(69)의 출력 신호(73)에 집중해 보면, 논리 셀(70)의 하강 파형 회로 임계 전압 Vth-DOWN은 평균 회로 임계 전압 Vth-AV와 논리 셀(70)의 실제 회로 임계 전압 Vth70보다 높으므로, 논리 셀(70)의 출력 부하 용량이 아무리 작고 논리 셀(69)로부터의 출력 신호(73)의 출력 쓰루-레이트가 아무리 크다고 하더라도, 논리 셀(70)로부터의 출력 신호(74)는 논리 셀(69)로부터의 출력 신호(73)가 하강 파형 회로 임계 전압 Vth-DOWN에 도달하는 시점에서 변화하지 않으므로, 논리 셀(70)의 지연 시간 Tgate70에서 네가티브 값은 발생하지 않을 것이다.

여기서, 논리 셀(70)의 지연 시간 Tgate70에서의 입력 신호(73)의 판정 시점은 T 레벨과 동일한 양만큼(=[하강 파형 회로 임계 전압 Vth-DOWN)-[평균 회로 임계 전압 Vth-AV]) 시프트되므로, 이 양은 어디에서도 감해져야 한다.

이것은 논리 셀(69)의 지연 시간 Tgate69에 대한 출력 신호(73)의 판정 시점을 하강 파형 회로 임계 전압 Vth-DOWN으로 시프트시킴으로써 가능하다. 이 방법은 제2 발명의 제1 실시예에서 사용되고, 논리 셀(69)의 지연 시간 Tgate69에서의 입력 신호(73)의 판정 시점을 하강 파형 회로 임계 전압 Vth-DOWN에 존재하도록 T 레벨과 동일한 양만큼 시프트시키는 단계는 논리 셀(69)의 지연 시간 Tgate69로부터 T 레벨과 동일한 양을 감하는 것과 동일하다.

논리 셀(69)로부터의 출력 신호(73)의 출력 쓰루-레이트는 매우 큰 부하가 논리 셀(69)의 출력에 인가될 때 매우 높게 된다. 그리고, 이러한 종류의 매우 큰 부하를 논리 셀(69)에 인가하면, 논리 셀(69)의 지연 시간 Tgate69도 또한 크게 되어, 논리 셀(69)의 지연 시간 Tgate69의 출력 신호(73)에서의 판정 시점이 T 레벨만큼 시프트되어 하강 파형 회로 임계 전압 Vth-DOWN으로 설정되더라도, 논리 셀(69)에서 네가티브 값의 지연 시간은 발생되지 않는다..

논리 셀(70)로부터의 출력 신호(74)로 돌아가 보면, 논리 셀(71)의 상승 파형 회로 임계 전압 Vth-UP이 평균 회로 임계 전압 Vth-AV와 논리 셀(71)의 실제 회로 임계 전압 Vth71보다 낮으므로, 논리 셀(71)의 출력 부하 용량이 아무리 작고 논리 셀(70)로부터의 출력 신호(74)의 출력 쓰루-레이트가 아무리 크다고 하더라도, 논리 셀(71)로부터의 출력 신호(75)는 논리 셀(70)로부터의 출력 신호(74)가 상승 파형 회로 임계 전압 Vth-UP에 도달하는 시점에서 변화하지 않으므로, 논리 셀(71)의 지연 시간 Tgate71에서 네가티브 값은 발생하지 않을 것이다.

상기와 같이, 논리 검사 단계(33)에서, LSI 회로 지연 시간은 지연 시간 계산 프로그램에 의해 계산되고 이들로부터 나온 결과가 지연 시간 계산 프로그램에 의해 계산된 지연 시간에 기초하여 규정된 테스트 패턴을 사용하여 논리 시뮬레이션을 행하는 논리 시뮬레이터로 전송된다.

다음에, 논리 시뮬레이션이 예기치를 발생하는지를 판단하여, 예기치가 얻어지면, 논리 검사된 LSI 회로에 따른 제조를 실현하는 반면에, 예기치를 얻지 못하면, LSI 회로를 보정하여 지연 시간 계산 및 논리 시뮬레이션을 예기치가 얻어질때까지 반복한다.

상기와 같이, 제2 발명의 제1 실시예에서, 각 논리 셀에 대한 회로 임계 전압을 상승 파형 회로 임계 전압 Vth-UP 및 하강 파형 회로 임계 전압 Vth-DOWN으로 분할한다.

상승 파형 회로 임계 전압 Vth-UP은 최저의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압보다 낮고, 하강 파형 회로 임계 전압 Vth-DOWN은 최고의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압보다 높다. 또한, 이들 전압은 다음 식을 만족시키도록 결정되는 데, 즉 입력 파형 레벨 H(예를 들어, 전원 전압 VDD) - [하강 파형 회로 임계 전압 Vth-DOWN] = [상승 파형 회로 임계 전압 Vth-UP] - 입력 파형 레벨 L(예를 들어, 0[V]) = ΔV

그 결과, 논리 셀에 대해서는 결코 네가티브 값이 발생되지 않는다. 또한, 지연 시간을 결정하기 위한 회로 임계 전압은 논리 셀 간에서 결코 발산하지 않는다.

그러므로, 제2 발명의 제1 실시예에 따르면, LSI 회로의 지연 시간은 입력 쓰루-레이트 및 출력 부하 용량을 고려하면서 회로 정보에 기초하여 각 논리 셀마다 지연 시간을 가산함으로써 고정밀도로 계산될 수 있어, LSI 회로 지연 시간은 단시간 내에 계산될 수 있으므로, 고정밀도의 LSI 회로 논리 검사를 실현할 수 있다.

도 33 및 도 34는 시스템 내 검사에 적용되는 적합한 회로 임계 전압을 결정하는 방법을 기술하는 다이어그램이다.

도 33에서, 참조부호(77, 78, 79 및 80)는 입력 신호 및 출력 신호가 역 극성인 논리 셀이고, 참조부호(77)는 외부 신호를 입력하기 위한 입력 회로를 형성하는 논리 셀이고, 참조부호(78 및 79)는 내부 셀이고, 참조부호(80)는 신호를 외부로 출력하는 출력 회로를 형성하는 논리 셀이다.

참조부호(81 및 86)는 논리 셀(77)로의 입력 신호이고, 참조부호(82 및 87)는 논리 셀(77)로부터의 출력 신호(논리 셀(78)로의 입력 신호)이고, 참조부호(83 및 88)는 논리 셀(78)로부터의 출력 신호(논리 셀(79)로의 입력 신호)이고, 참조부호(84 및 89)는 논리 셀(79)로부터의 출력 신호(논리 셀(80)로의 입력 신호)이고, 참조부호(85 및 90)는 논리 셀(80)로부터의 출력 신호이다. Tgate77은 논리 셀(77)의 지연 시간이고, Tgate78은 논리 셀(78)의 지연 시간이고, Tgate79는 논리 셀(79)의 지연 시간이고, Tgate80은 논리 셀(80)의 지연 시간이다.

도 34에서, 참조부호(92, 93, 94 및 95)는 입력 신호 및 출력 신호가 동일 극성인 논리 셀이고, 참조부호(92)는 외부 신호를 입력하기 위한 입력 회로를 형성하는 논리 셀이고, 참조부호(93 및 94)는 내부 셀이고, 참조부호(95)는 신호를 외부로 출력하는 출력 회로를 형성하는 논리 셀이다.

참조부호(96 및 101)는 논리 셀(92)로의 입력 신호이고, 참조부호(97 및 102)는 논리 셀(92)로부터의 출력 신호(논리 셀(93)로의 입력 신호)이고, 참조부호(98 및 103)는 논리 셀(93)로부터의 출력 신호(논리 셀(94)로의 입력 신호)이고, 참조부호(99 및 104)는 논리 셀(94)로부터의 출력 신호(논리 셀(95)로의 입력 신호)이고, 참조부호(100 및 105)는 논리 셀(95)로부터의 출력 신호이다.

Tgate92는 논리 셀((92)의 지연 시간이고, Tgate93은 논리 셀((93)의 지연 시간이고, Tgate94는 논리 셀((94)의 지연 시간이고, Tgate95는 논리 셀((95)의 지연 시간이다.

이와 같이 하여, 외부 신호를 입력시키는 입력 회로를 형성하는 논리 셀(77, 92) 및 신호를 외부로 출력시키는 출력 신호를 형성하는 논리 셀(80, 85)의 회로 임계 전압이 일반적으로 사용되는 회로 임계 전압 Vth-ST로 설정되는 한편, 상승 파형 회로 임계 전압 Vth-UP 및 하강 파형 회로 임계 전압 Vth-DOWN이 내부 셀(78, 79, 93, 94)의 회로 임계 전압에서 사용되면, 일반적으로 사용되는 판정 레벨에 의해 LSI 칩 간에서의 입력-출력 지연 시간을 표현할 수 있다.

이러한 경우, 논리 셀(77 및 92)은 논리 셀(77 및 92)의 지연 시간 Tgate77 및 Tgate92가 네가티브 값으로 주어지지 않도록 하기 위해 그들의 실제 회로 임계 전압이 일반적으로 사용되는 회로 임계 전압 Vth-ST에 도달하도록 설정해야 한다.

[제2 실시예 (도 35 내지 도 38)]

도 35는 제2 발명의 제2 실시예를 개략적으로 나타내는 흐름도이다. 도 35에서, 참조부호(107)는 라이브러리 생성 단계이고, 참조부호(108)는 논리 검사 단계이다.

보다 상세히 기술하자면, 라이브러리 생성 단계(107)에서, 부하 조건을 형성하는 입력 쓰루-레이트 및 부하 용량을 가변 요소로서 취하고, 각 논리 셀의 회로 임계 전압은 평균 회로 임계 전압 Vth-AV로 취하고, 각 논리 셀의 특성을 수집하는 특성화 단계를 논리 셀의 트랜지스터 회로 정보에 기초하여 실행하고, 이와 같이하여 수집된 논리 셀 특성을 논리 정보와 함께 라이브러리라 칭하는 파일에 LSI 회로 지연 시간(도 16b 참조)을 계산하기 위한 파라미터로서 기록한다.

또한, 제2 발명의 제2 실시예에서, 라이브러리에 기록된 논리 셀의 지연 시간은 도 36 및 도 37에서 도시된 바와 같다.

즉, 도 36a에서 도시된 바와 같이, 논리 셀(110)의 입력 신호 및 출력 신호는 역 극성으로 이루어지고, 도 36b에서 도시된 바와 같이, 입력 신호(111)가 상승 파형일 때, 논리 셀(110)의 지연 시간은 출력 신호(112)가 평균 회로 임계 전압 Vth-AV으로 하강될 때까지 입력 신호(111)가 평균 회로 임계 전압 Vth-AV까지 상승하는 시점으로부터의 시간으로 될 것이다.

또한, 도 36a에서 도시된 바와 같이, 논리 셀(110)의 입력 신호 및 출력 신호가 역 극성으로 이루어지고, 도 36c에서 도시된 바와 같이, 입력 신호(111)가 하강 파형일 때, 논리 셀(110)의 지연 시간은 출력 신호(112)가 평균 회로 임계 전압 Vth-AV까지 상승될 때까지 입력 신호(111)가 평균 회로 임계 전압 Vth-AV까지 하강하는 시점으로부터의 시간으로 될 것이다.

도 37a에서 도시된 바와 같이, 논리 셀(114)의 입력 신호 및 출력 신호는 동일 극성으로 이루어지고, 도 37b에서 도시된 바와 같이, 입력 신호(115)가 상승 파형일 때, 논리 셀(114)의 지연 시간은 출력 신호(116)가 평균 회로 임계 전압 Vth-AV까지 상승될 때까지 입력 신호(115)가 평균 회로 임계 전압 Vth-AV까지 상승하는 시점으로부터의 시간으로 될 것이다.

또한, 도 37a에서 도시된 바와 같이, 논리 셀(114)의 입력 신호 및 출력 신호는 동일 극성으로 이루어지고, 도 37c에서 도시된 바와 같이, 입력 신호(115)가 하강 파형일 때, 논리 셀(114)의 지연 시간은 출력 신호(116)가 평균 회로 임계 전압 Vth-AV까지 하강될 때까지 입력 신호(115)가 평균 회로 임계 전압 Vth-AV까지 하강하는 시점으로부터의 시간으로 될 것이다.

LSI 회로 논리 검사 단계(108)에서, LSI 회로에 대한 지연 시간은 지연 시간 계산 파라미터가 기록되어진 라이브러리를 참조함으로써 LSI 회로에 대한 지연 시간을 계산하는 지연 시간 계산 프로그램을 사용하여 계산된다.

제2 발명의 제2 실시예에서, LSI 회로 지연 시간이 지연 시간 계산 프로그램에 의해 계산되면, 평균 회로 임계 전압 Vth-AV를 판정 레벨로서 사용하여 도출된 논리 셀 지연 시간은 상승 파형 회로 임계 전압 Vth-UP 및 하강 파형 회로 임계 전압 Vth-DOWN을 판정 레벨로서 취하는 논리 셀 지연 시간으로 변환된다.

제2 발명의 제1 실시예와 동일하게, 상승 파형 회로 임계 전압 Vth-UP은 최저의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압보다 낮은 전압이고, 하강 파형 회로 임계 전압 Vth-DOWN은 최고의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압보다 높은 전압이다. 또한, 이들 전압은 다음 식을 만족시키도록 결정되는 데, 즉 입력 파형 레벨 H(예를 들어, 전원 전압 VDD) - [하강 파형 회로 임계 전압 Vth-DOWN] = 상승 파형 회로 임계 전압 Vth-UP] - 입력 파형 레벨 L(예를 들어, 0[V]) = ΔV

도 38은 제2 발명의 제2 실시예에서 지연 시간 계산 프로그램에 의해 LSI 회로 지연 시간을 계산할 때 실현되는 논리 셀 지연 시간을 변환시키는 동작을 기술하는 다이어그램이다.

도 38에서, 참조부호(120, 121 및 122)는 입력 신호 및 출력 신호가 역 극성인 논리 셀이고, 참조부호(123)는 논리 셀(120)로의 입력 신호이고, 참조부호(124)는 논리 셀(120)로부터의 출력 신호(논리 셀(121)로의 입력 신호)이고, 참조부호(125)는 논리 셀(121)로부터의 출력 신호(논리 셀(122)로의 입력 신호)이고, 참조부호(126)는 논리 셀(122)로부터의 출력 신호이다.

도 38에서 도시된 예에서, 전원 전압 VDD=3.3(V), 평균 회로 임계 전압 Vth-AV=1.65(V), 상승 파형 회로 임계 전압 Vth-UP=0.66(V), 하강 파형 회로 임계 전압 Vth-DOWN=2.64(V)이다.

여기서, 제2 발명의 제2 실시예에서 실현된 지연 시간 변환을, 평균 회로 임계 전압 Vth-AV를 판정 레벨로서 사용하여 도출된 지연 시간 Tgate121-A가 상승 파형 회로 임계 전압 Vth-UP 또는 하강 파형 회로 임계 전압 Vth-DOWN을 판정 레벨로서 취하는 지연 시간 Tgate121-B로 변환되는 경우에 대해 논리 셀(121)을 참조하여 기술하기로 한다.

입력 쓰루-레이트의 범위는 전원 전압 VDD의 20 내지 80%이고, 이러한 전압차는 전원 전압 VDD의 60%이고, 하강 파형 회로 임계 전압 Vth-DOWN(2.64(V))와 평균 회로 임계 전압 Vth-AV(1.65(V)) 간의 간격은 전원 전압 VDD(3.3(V))의 30%이다.

환언하자면, 하강 파형 회로 임계 전압 Vth-DOWN(2.64(V))와 평균 회로 임계 전압 Vth-AV(1.65(V)) 간의 간격이 입력 쓰루-레이트의 1/2(30% : 60%)이므로,1.65(V) 내지 2.64(V)의 회로 임계 전압은 입력 쓰루-레이트의 절반을 가산함으로써 실행된다.

동일하게, 출력 쓰루-레이트의 범위는 전원 전압 VDD의 20 내지 80%이고, 이러한 전압차는 전원 전압 VDD의 60%이고, 상승 파형 회로 임계 전압 Vth-UP(0.66(V))와 평균 회로 임계 전압 Vth-AV(1.65(V)) 간의 간격은 전원 전압 VDD(3.3(V))의 30%이다.

환언하자면, 상승 파형 회로 임계 전압 Vth-UP(0.66(V))와 평균 회로 임계 전압 Vth-AV(1.65(V)) 간의 간격이 입력 쓰루-레이트의 1/2이므로, 1.65(V) 내지 0.66(V)의 회로 임계 전압으로부터의 변환은 출력 쓰루-레이트의 절반을 감산함으로써 실행된다.

따라서, 평균 회로 임계 전압 Vth-AV를 판정 레벨로서 사용하여 도출된 지연 시간 Tgate121-A에서 상승 파형 회로 임계 전압 Vth-UP 또는 하강 파형 회로 임계 전압 Vth-DOWN을 판정 레벨로서 취하는 지연 시간 Tgate121-B로의 논리 셀(121)에 대한 변환은 다음의 식

(Tgate121-B) = (Tgate121-A) + (1/2)TSin - 91/2)TSout

을 이용하여 완료된다.

제2 실시예에서, 상승 파형 회로 임계 전압 Vth-UP은 모든 논리 셀 중 최저의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압보다 낮고, 하강 파형 회로 임계 전압 Vth-DOWN은 모든 논리 셀 중 최고의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압보다 높다. 또한, 이들 전압은 다음 식을 만족시키도록 결정되는 데,즉 입력 파형 레벨 H(예를 들어, 전원 전압 VDD) - [하강 파형 회로 임계 전압 Vth-DOWN] = 상승 파형 회로 임계 전압 Vth-UP] - 입력 파형 레벨 L(예를 들어, 0[V]) = ΔV이므로, 논리 셀에서의 네가티브 지연 시간은 결코 발생되지 않는다.

그러므로, 제2 발명의 제2 실시예에 따르면, 제1 실시예와 동일하게 LSI 회로 지연 시간을 단시간 내에 계산할 수 있으므로, 정밀도가 높은 LSI 회로 논리 검사를 행할 수 있다.

상기와 같이, 제2 발명에 따르면, 논리 셀에 대해 네가티브 지연 시간은 결코 발생되지 않고, LSI 회로에 대한 지연 시간은 각 논리 셀에 대해 지연 시간을 가산함으로써 정확성이 높게 계산할 수 있으므로, 입력 쓰루-레이트 및 출력 부하 용량을 고려하여 회로 정보에 따라 각 논리 셀마다 지연 시간을 가산함으로써 지연 시간을 결정하는 데 사용되는 회로 임계 전압 내의 논리 셀 간에서의 어떠한 발산도 일어남이 없이 LSI 회로의 지연 시간을 계산할 수 있으므로, LSI 회로 지연 시간을 단시간 내에 또는 간단한 계산에 의해 계산할 수 있으며, 고정밀도의 LSI 회로 논리 검사를 실현할 수 있다.

Claims

논리 회로를 그 내부에 포함하는 매크로가 복수의 셀을 포함한 칩 내에 포함되는 집적 회로 장치의 논리 시뮬레이션 방법에 있어서,

상기 매크로의 입력 단자에 접속된 상기 매크로 내부 셀의 입력 단자에 관한 제1 지연 파라미터와, 상기 매크로의 출력 단자에 접속된 상기 매크로 내부 셀의 출력 단자에 관한 제2 지연 파라미터를 결정함으로써, 상기 매크로를 특성화하는(characterizing) 단계와,

상기 제1 지연 파라미터를 입력 단자 지연 파라미터로서 취하고 상기 제2 지연 파라미터를 출력 단자 지연 파라미터로서 취하여, 상기 매크로에 대해 결정되는 지연 파라미터, 상기 복수의 셀에 대해 결정된 지연 파라미터, 및 상기 복수의 셀 및 상기 매크로를 포함하는 전체 논리 회로에 대한 접속 데이터에 따라, 상기 전체 논리 회로에 대한 지연 시간 데이터를 결정하는 단계와,

상기 결정된 전체 논리 회로에 대한 지연 시간 데이터와, 라이브러리에서 판독되는 상기 매크로에 대한 내부 지연 시간 데이터를 합체하는 단계와,

상기 합체된 지연 시간 데이터에 따라 상기 전체 논리 회로에 대한 논리 시뮬레이션을 행하는 단계

를 포함하는 것을 특징으로 하는 집적 회로 장치의 논리 시뮬레이션 방법.
제1항에 있어서,

상기 제1 지연 파라미터는 입력 쓰루-레이트(input through-rate)에 종속하는 파라미터이고, 상기 매크로의 입력 지연 시간은 상기 논리 회로에 따른 상기 입력 쓰루-레이트와 상기 제1 지연 파라미터로부터 결정되는 것을 특징으로 하는 집적 회로 장치의 논리 시뮬레이션 방법.
제1항에 있어서,

상기 제2 지연 파라미터는 출력 부하 용량에 종속되고, 상기 매크로의 출력 지연 시간은 상기 논리 회로에 따른 상기 부하 용량과 상기 제2 지연 파라미터로부터 결정되는 것을 특징으로 하는 집적 회로 장치의 논리 시뮬레이션 방법.
제1항에 있어서,

상기 복수의 셀은 제1 설계 규칙에 기초하여 설계되고, 상기 매크로는 상기 제1 설계 규칙과는 상이한 제2 설계 규칙에 기초하여 설계되는 것을 특징으로 하는 집적 회로 장치의 논리 시뮬레이션 방법.
논리 회로를 그 내부에 포함하고, 내부 지연 시간 데이터가 제공된 매크로가 복수의 셀을 포함한 칩 내에 포함되는 집적 회로 장치의 논리 시뮬레이션 방법에 있어서,

입력 쓰루-레이트에 종속되고 상기 매크로의 입력 단자에 접속된 상기 매크로의 입력측 내부 셀의 입력 단자에 관한 제1 지연 파라미터와, 출력 부하 용량에종속되고 상기 매크로의 출력 단자에 접속된 상기 매크로의 출력측 내부 셀의 출력 단자에 관한 제2 지연 파라미터를 결정함으로써, 상기 매크로를 특성화하는 단계와,

상기 제1 지연 파라미터를 상기 입력 단자 지연 파라미터로서 취하고 상기 제2 지연 파라미터를 상기 출력 단자 지연 파라미터로서 취하여, 상기 매크로에 대해 결정되는 지연 파라미터, 상기 복수의 셀에 대해 결정되는 지연 파라미터, 및 전체 논리 회로에 대한 접속 데이터에 따라, 상기 매크로의 입력 단자 및 출력 단자에 대한 지연 시간 데이터와 상기 복수의 셀에 대한 지연 시간 데이터를 포함하는 상기 전체 논리 회로에 대한 지연 시간 데이터를 결정하는 단계와,

상기 매크로의 상기 입력측 내부 셀의 입력 단자에 대한 지연 시간 데이터 및 상기 매크로의 상기 출력측 내부 셀의 출력 단자에 대한 지연 시간 데이터로서, 상기 매크로의 입력 단자 및 출력 단자에 대한 지연 시간 데이터를 상기 매크로에 대한 내부 지연 시간 데이터에 각각 제공하는 단계와,

상기 결정된 전체 논리 회로의 지연 시간 데이터와, 라이브러리로부터 판독되는 상기 매크로에 대한 내부 지연 시간 데이터를 합체하는 단계와,

상기 합체된 지연 시간 데이터에 따라 상기 전체 논리 회로에 대한 논리 시뮬레이션을 행하는 단계

를 포함하는 것을 특징으로 하는 집적 회로 장치의 논리 시뮬레이션 방법.
제5항에 있어서,

상기 매크로에 대한 내부 지연 시간 데이터 및 상기 전체 논리 회로에 대한 지연 시간 데이터는 SDF(Standard Delay Format)에 따라 기록되는 것을 특징으로 하는 집적 회로 장치의 논리 시뮬레이션 방법.
제5항에 있어서

상기 매크로에 대한 내부 지연 시간 데이터는, 상기 매크로의 상기 입력측 내부 셀의 입력 단자로의 입력 쓰루-레이트를 최단(shortest)으로 설정하고, 상기 매크로의 상기 출력측 내부 셀의 출력 단자에서의 부하 용량을 최소(smallest)로 설정함으로써 결정되며, 상기 내부 지연 시간 데이터는 상기 매크로에 미리 제공되는 것을 특징으로 하는 집적 회로 장치의 논리 시뮬레이션 방법.
제5항에 있어서,

상기 지연 시간 결정 단계에서, 상기 복수의 셀은 적어도 입력 쓰루-레이트에 종속하는 제3 지연 파라미터, 및 출력 부하 용량에 종속하는 제4 지연 파라미터를 포함하고,

상기 셀 및 매크로의 입력 단자에 대한 지연 시간은 상기 전체 논리 회로에 따른 각각의 입력 쓰루-레이트, 상기 셀의 제3 지연 파라미터 및 상기 매크로에 대한 입력 단자 지연 파라미터로부터 결정되며,

상기 셀 및 매크로의 출력 단자에 대한 지연 시간은 상기 전체 논리 회로에 따른 각각의 부하 용량, 상기 셀에 대한 제4 지연 파라미터, 및 상기 매크로에 대한 출력 단자 지연 파라미터로부터 결정되는 것을 특징으로 하는 집적 회로 장치의 논리 시뮬레이션 방법.
제5항에 있어서,

상기 매크로에 대해 주어진 지연 시간 데이터는 상기 전체 논리 회로 내의 상기 매크로에 주어진 전원 전압에 관련하여 보정되는 것을 특징으로 하는 집적 회로 장치의 논리 시뮬레이션 방법.
제5항에 있어서,

상기 매크로 및 상기 복수의 셀의 논리는 상이한 설계 규칙에 따라 설계되는 것을 특징으로 하는 집적 회로 장치의 논리 시뮬레이션 방법.
LSI 회로에 대한 논리 검사 방법에 있어서,

상기 LSI 회로에 대한 지연 시간을 계산하고,

입력 파형이 상승 파형일 경우에는 각 논리 셀의 회로 임계 전압을 최저 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압과 동일하거나 또는 낮은 전압으로 취하고, 입력 파형이 하강 파형일 경우에는 각 논리 셀의 회로 임계 전압을 최고 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압과 동일하거나 또는 높은 전압으로 취함으로써, 상기 LSI 회로에 대한 논리 검사가 행해지는 것을 특징으로 하는 LSI 회로에 대한 논리 검사 방법.
LSI 회로에 대한 논리 검사 방법에 있어서,

상기 LSI 회로에 대한 지연 시간을 계산하고,

외부 신호를 입력하기 위한 입력 회로를 형성하는 논리 셀과 신호를 외부로 출력하기 위한 출력 회로를 형성하는 논리 셀의 회로 임계 전압을 일반적으로 사용되는 회로 임계 전압으로 설정하고, 입력 파형이 상승 파형일 경우에는 상기 입력 회로를 형성하는 논리 셀과 상기 출력 회로를 형성하는 논리 셀 이외의 논리 셀의 회로 임계 전압을 최저 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압과 동일하거나 또는 낮은 전압으로 설정하고, 입력 파형이 하강 파형일 경우에는 상기 입력 회로를 형성하는 논리 셀과 상기 출력 회로를 형성하는 논리 셀 이외의 논리 셀의 회로 임계 전압을 최고 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압과 동일하거나 또는 높은 전압으로 설정함으로써, 상기 LSI 회로에 대한 논리 검사가 행해지는 것을 특징으로 하는 LSI 회로에 대한 논리 검사 방법.
제12항에 있어서, 상기 입력 회로를 형성하는 논리 셀의 실제 회로 임계 전압이 일정한 전압으로 설정됨으로써, 상기 입력 회로를 형성하는 논리 셀의 지연 시간은 네가티브 값을 취하지 않는 것을 특징으로 하는 LSI 회로에 대한 논리 검사 방법.
제12항 또는 제13항에 있어서, 입력 파형의 고레벨과 입력 파형이 하강 파형일 때 사용되는 회로 임계 전압 간의 전압차는, 입력 파형의 저레벨과 입력 파형이 상승 파형일 때 사용되는 회로 임계 전압 간의 전압차와 동일한 것을 특징으로 하는 LSI 회로에 대한 논리 검사 방법.
논리 셀을 포함하는 LSI 회로에 대한 논리 검사 방법에 있어서,

입력 쓰루-레이트 및 출력 부하 용량을 가변 요소로 취하고, 입력 파형이 상승 파형일 경우 각 논리 셀의 회로 임계 전압을 최저의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압과 동일하거나 또는 낮은 전압으로 설정하고, 입력 파형이 하강 파형일 경우 각 논리 셀의 회로 임계 전압을 최고의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압과 동일하거나 또는 높은 전압으로 설정함으로써 각 논리 셀에 대한 특성을 취득하는 단계와,

상기 각 논리 셀의 특성에 따라 상기 LSI 회로에 대한 지연 시간을 취득하는 단계와,

상기 논리 셀의 지연 시간에 따라 상기 LSI 회로에 대한 논리 시뮬레이션을 행하는 단계

를 포함하는 것을 특징으로 하는 LSI 회로에 대한 논리 검사 방법.
논리 셀을 포함하는 LSI 회로에 대한 논리 검사 방법에 있어서,

입력 쓰루-레이트 및 출력 부하 용량을 가변 요소로 취하고, 각 논리 셀의 회로 임계 전압을 평균 회로 임계 전압으로 설정함으로써 각 논리 셀에 대한 특성을 취득하는 단계와,

입력 파형이 상승 파형일 경우 각 논리 셀의 회로 임계 전압을 최저의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압과 동일하거나 또는 낮은 전압으로 취하고, 입력 파형이 하강 파형일 경우 각 논리 셀의 회로 임계 전압을 최고의 회로 임계 전압을 갖는 논리 셀의 회로 임계 전압과 동일하거나 또는 높은 전압으로 취함으로써 상기 취득된 각 논리 셀의 특성에 따른 각 논리 셀의 제1 지연 시간을 각 논리 셀의 제2 지연 시간으로 변환하는 단계와,

상기 각 논리 셀의 제2 지연 시간에 따라 상기 LSI 회로에 대한 논리 시뮬레이션을 행하는 단계

를 포함하는 것을 특징으로 하는 LSI 회로에 대한 논리 검사 방법.