JP2991598B2 - Ｌｓｉ設計装置及びｌｓｉ設計方法 - Google Patents
Ｌｓｉ設計装置及びｌｓｉ設計方法Info
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Description
【０００１】〔目次〕 産業上の利用分野 従来の技術（図12） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例（図２〜11） 発明の効果
【０００２】
【産業上の利用分野】本発明は、ＬＳＩ設計装置及びＬ
ＳＩ設計方法に関するものであり、更に詳しく言えば、
半導体集積回路を自動設計する装置及び方法に関するも
のである。近年、半導体集積回路（以下ＬＳＩという）
の高機能化及び高性能化の要求に伴い新規ＬＳＩを設計
する場合に、レイアウトデータに基づいて回路全体を自
動配置するＣＡＤ設計システムが利用されている。一般
に半導体集積回路の設計を行う際に、設計途中の段階で
単位回路の配置や配線を行う作業（以下フロアプランニ
ングという）が必要である。これら作業はチップ面積や
チップ性能等を決定する重要なものである。
ＳＩ設計方法に関するものであり、更に詳しく言えば、
半導体集積回路を自動設計する装置及び方法に関するも
のである。近年、半導体集積回路（以下ＬＳＩという）
の高機能化及び高性能化の要求に伴い新規ＬＳＩを設計
する場合に、レイアウトデータに基づいて回路全体を自
動配置するＣＡＤ設計システムが利用されている。一般
に半導体集積回路の設計を行う際に、設計途中の段階で
単位回路の配置や配線を行う作業（以下フロアプランニ
ングという）が必要である。これら作業はチップ面積や
チップ性能等を決定する重要なものである。
【０００３】これによれば、微細化によるＩＣ装置のコ
ストダウンやその高速化が要求される中で、新規ＬＳＩ
を設計する際に、セル・ライブラリ方式が採用される。
しかし、自動配置に必要な単位回路が最終決定されるの
はチップ全体回路が決定される時期となり、このような
メモリ品種等の設計に対しては、当該方式が必ずしも最
適とは言えない。また、寄生容量や配線抵抗の抽出処理
や被設計ＬＳＩのレイアウトデータの作成処理が手作業
により行われる。
ストダウンやその高速化が要求される中で、新規ＬＳＩ
を設計する際に、セル・ライブラリ方式が採用される。
しかし、自動配置に必要な単位回路が最終決定されるの
はチップ全体回路が決定される時期となり、このような
メモリ品種等の設計に対しては、当該方式が必ずしも最
適とは言えない。また、寄生容量や配線抵抗の抽出処理
や被設計ＬＳＩのレイアウトデータの作成処理が手作業
により行われる。
【０００４】そこで、メモリ品種の設計につき、レイア
ウトデータのない回路に対してはセルライブラリ方式に
依存することなく、ネットリストに基づいて正確な面積
予測をし、手作業を極力軽減すること、及び、シミュレ
ーション精度の向上を図ることができる装置及び方法が
望まれている。
ウトデータのない回路に対してはセルライブラリ方式に
依存することなく、ネットリストに基づいて正確な面積
予測をし、手作業を極力軽減すること、及び、シミュレ
ーション精度の向上を図ることができる装置及び方法が
望まれている。
【０００５】
【従来の技術】図12は、従来例に係る説明図である。図
12（Ａ）は、従来例に係るＣＡＤ設計システムの構成図
であり、図12（Ｂ）は、従来例に係るセルライブラリ方
式の設計処理のフローチャートをそれぞれ示している。
例えば、レイアウトデータＤOUT に基づいて回路全体を
自動配置するＣＡＤ設計システムは図12（Ａ）に示すよ
うに、キーボード１，メモリ２，ディスプレイ３及び制
御装置４を具備する。
12（Ａ）は、従来例に係るＣＡＤ設計システムの構成図
であり、図12（Ｂ）は、従来例に係るセルライブラリ方
式の設計処理のフローチャートをそれぞれ示している。
例えば、レイアウトデータＤOUT に基づいて回路全体を
自動配置するＣＡＤ設計システムは図12（Ａ）に示すよ
うに、キーボード１，メモリ２，ディスプレイ３及び制
御装置４を具備する。
【０００６】当該システムの機能は、例えば、ユーザが
キーボード１を介して外部入力データＤ５を入力する
と、メモリ２からレイアウトデータＤOUT が読み出され
る。ここで、レイアウトデータＤOUT は設計者の手作業
により作成されたものであり、被設計ＬＳＩの単位回路
（以下単にセルともいう）を示すデータである。また、
設計途中のレイアウト図形はディスプレイ３に表示され
る。
キーボード１を介して外部入力データＤ５を入力する
と、メモリ２からレイアウトデータＤOUT が読み出され
る。ここで、レイアウトデータＤOUT は設計者の手作業
により作成されたものであり、被設計ＬＳＩの単位回路
（以下単にセルともいう）を示すデータである。また、
設計途中のレイアウト図形はディスプレイ３に表示され
る。
【０００７】次に、レイアウトデータの作成処理につい
て説明をする。例えば、被設計ＬＳＩのレイアウトデー
タを作成する場合、図12（Ｂ）に示すように、まず、ス
テップＰ１で被設計ＬＳＩの単位回路を決定する。ここ
で、単位回路はトランジスタや抵抗，容量等の素子パラ
メータと、これら各素子の接続関係とが記述されている
ネットリストに基づいて決定される。また、予め、大ま
かな全体配線を想定して寄生容量や配線抵抗のデータを
作成する。次いで、ステップＰ２で当該単位回路の配置
図形を作成する。なお、単位回路とはＣＡＤ設計システ
ムで自動配置に必要な単位図形集合である。
て説明をする。例えば、被設計ＬＳＩのレイアウトデー
タを作成する場合、図12（Ｂ）に示すように、まず、ス
テップＰ１で被設計ＬＳＩの単位回路を決定する。ここ
で、単位回路はトランジスタや抵抗，容量等の素子パラ
メータと、これら各素子の接続関係とが記述されている
ネットリストに基づいて決定される。また、予め、大ま
かな全体配線を想定して寄生容量や配線抵抗のデータを
作成する。次いで、ステップＰ２で当該単位回路の配置
図形を作成する。なお、単位回路とはＣＡＤ設計システ
ムで自動配置に必要な単位図形集合である。
【０００８】次に、ステップＰ３で単位図形集合を再配
置して全体回路のシミュレーションをする。ここで、単
位図形集合の再配置に基づく全体回路の寄生容量や配線
抵抗を抽出する。これにより、あたかも、１個のセルで
あるかのような全体回路のシミュレーションを行うこと
ができる。その後、ステップＰ４で単位回路を含めた全
体回路のディレイ調整等をする。そして、ステップＰ５
で単位回路と全体回路を同時に決定する。これにより、
ＣＡＤ設計システムの自動配置に必要なレイアウトデー
タＤOUT が準備され、全体チップを精度良く設計するこ
とができる。
置して全体回路のシミュレーションをする。ここで、単
位図形集合の再配置に基づく全体回路の寄生容量や配線
抵抗を抽出する。これにより、あたかも、１個のセルで
あるかのような全体回路のシミュレーションを行うこと
ができる。その後、ステップＰ４で単位回路を含めた全
体回路のディレイ調整等をする。そして、ステップＰ５
で単位回路と全体回路を同時に決定する。これにより、
ＣＡＤ設計システムの自動配置に必要なレイアウトデー
タＤOUT が準備され、全体チップを精度良く設計するこ
とができる。
【０００９】
【発明が解決しようとする課題】ところで、従来例のＬ
ＳＩ設計方法によれば、微細化によるＩＣ装置のコスト
ダウンやその高速化が要求される中で、セル・ライブラ
リ方式が採用される。このため、自動配置に必要な単位
回路が最終決定されるはチップ全体回路が決定される時
期に極めて近く、メモリ品種等の設計に対しては、当該
方式が必ずしも最適とは言えず、現実的ではない。
ＳＩ設計方法によれば、微細化によるＩＣ装置のコスト
ダウンやその高速化が要求される中で、セル・ライブラ
リ方式が採用される。このため、自動配置に必要な単位
回路が最終決定されるはチップ全体回路が決定される時
期に極めて近く、メモリ品種等の設計に対しては、当該
方式が必ずしも最適とは言えず、現実的ではない。
【００１０】また、寄生容量や配線抵抗の抽出処理やそ
のレイアウトデータの作成処理が手作業により行われ
る。このため、回路シミュレーション用の素子データか
らレイアウトデータＤOUTを作成しなくてはならず、事
前に予想していた被設計ＬＳＩのレイアウト面積とＣＡ
Ｄ設計システム上のレイアウト面積との間でずれが生じ
易くなる。このことで、ＣＡＤ設計システム上の自動配
置に基づくシミュレーション結果が事前のシミュレーシ
ョン結果と大きく相違することがある。また、準備して
いたパッケージの中に新規ＩＣチップが収納しきらず、
最初から設計をし直さなければならない事態も起こりう
る。
のレイアウトデータの作成処理が手作業により行われ
る。このため、回路シミュレーション用の素子データか
らレイアウトデータＤOUTを作成しなくてはならず、事
前に予想していた被設計ＬＳＩのレイアウト面積とＣＡ
Ｄ設計システム上のレイアウト面積との間でずれが生じ
易くなる。このことで、ＣＡＤ設計システム上の自動配
置に基づくシミュレーション結果が事前のシミュレーシ
ョン結果と大きく相違することがある。また、準備して
いたパッケージの中に新規ＩＣチップが収納しきらず、
最初から設計をし直さなければならない事態も起こりう
る。
【００１１】これにより、半導体集積回路の高機能化及
び高性能化の要求に伴い、手作業が益々増加をすること
から、新規ＬＳＩの早期開発の妨げとなるという問題が
ある。本発明は、かかる従来例の問題点に鑑み創作され
たものであり、メモリ品種の設計につき、セルライブラ
リ方式に依存することなく、ネットリストに基づいて正
確な面積予測をし、手作業を極力軽減すること、及び、
シミュレーション精度の向上を図ることが可能となるＬ
ＳＩ設計装置及びＬＳＩ設計方法の提供を目的とする。
び高性能化の要求に伴い、手作業が益々増加をすること
から、新規ＬＳＩの早期開発の妨げとなるという問題が
ある。本発明は、かかる従来例の問題点に鑑み創作され
たものであり、メモリ品種の設計につき、セルライブラ
リ方式に依存することなく、ネットリストに基づいて正
確な面積予測をし、手作業を極力軽減すること、及び、
シミュレーション精度の向上を図ることが可能となるＬ
ＳＩ設計装置及びＬＳＩ設計方法の提供を目的とする。
【００１２】
【課題を解決するための手段】図１は、本発明に係るＬ
ＳＩ設計装置の原理図を示している。本発明のＬＳＩ設
計装置は、図１に示すように、半導体集積回路を自動設
計する装置において、被設計半導体集積回路の設計デー
タＤINを最小単位の能動素子及び受動素子の抽出データ
Ｄ1i，〔ｉ＝１，２，３…〕に分離する素子抽出手段１
１と、前記半導体集積回路のレイアウト設計基準であっ
て少なくともｐチャネルトランジスタゲート幅最大値と
ｎチャネルトランジスタゲート幅最大値とｐチャネルト
ランジスタ拡散層間隔とｎチャネルトランジスタ拡散層
間隔とを規定した設計基準データＤＲと前記最小単位の
能動素子及び受動素子の抽出データＤ1iとに基づいて能
動素子又は受動素子の単位素子図形を示す図形データＤ
２を作成する図形作成手段１２と、前記図形データＤ２
に基づいて被設計半導体集積回路の面積データＤ３を算
出する面積算出手段１３と、前記面積データＤ３に基づ
いて単位素子図形の回路記号を示す回路データＤ４を出
力する回路図形作成手段１４とを具備することを特徴と
する。
ＳＩ設計装置の原理図を示している。本発明のＬＳＩ設
計装置は、図１に示すように、半導体集積回路を自動設
計する装置において、被設計半導体集積回路の設計デー
タＤINを最小単位の能動素子及び受動素子の抽出データ
Ｄ1i，〔ｉ＝１，２，３…〕に分離する素子抽出手段１
１と、前記半導体集積回路のレイアウト設計基準であっ
て少なくともｐチャネルトランジスタゲート幅最大値と
ｎチャネルトランジスタゲート幅最大値とｐチャネルト
ランジスタ拡散層間隔とｎチャネルトランジスタ拡散層
間隔とを規定した設計基準データＤＲと前記最小単位の
能動素子及び受動素子の抽出データＤ1iとに基づいて能
動素子又は受動素子の単位素子図形を示す図形データＤ
２を作成する図形作成手段１２と、前記図形データＤ２
に基づいて被設計半導体集積回路の面積データＤ３を算
出する面積算出手段１３と、前記面積データＤ３に基づ
いて単位素子図形の回路記号を示す回路データＤ４を出
力する回路図形作成手段１４とを具備することを特徴と
する。
【００１３】また、本発明のＬＳＩ設計方法は、被設計
半導体集積回路を構成する回路素子，該回路素子の固有
のパラメータ及び該回路素子同士の接続関係を記述した
ネットリストを最小単位の能動素子及び受動素子に分離
処理をし、前記半導体集積回路のレイアウト設計基準で
あって少なくともｐチャネルトランジスタゲート幅最大
値とｎチャネルトランジスタゲート幅最大値とｐチャネ
ルトランジスタ拡散層間隔とｎチャネルトランジスタ拡
散層間隔とに基づいて能動素子及び受動素子の図形作成
処理をし、前記能動素子及び受動素子の集合図形に基づ
いて被設計半導体集積回路の面積予測処理をすることを
特徴とする。
半導体集積回路を構成する回路素子，該回路素子の固有
のパラメータ及び該回路素子同士の接続関係を記述した
ネットリストを最小単位の能動素子及び受動素子に分離
処理をし、前記半導体集積回路のレイアウト設計基準で
あって少なくともｐチャネルトランジスタゲート幅最大
値とｎチャネルトランジスタゲート幅最大値とｐチャネ
ルトランジスタ拡散層間隔とｎチャネルトランジスタ拡
散層間隔とに基づいて能動素子及び受動素子の図形作成
処理をし、前記能動素子及び受動素子の集合図形に基づ
いて被設計半導体集積回路の面積予測処理をすることを
特徴とする。
【００１４】なお、本発明のＬＳＩ設計方法において、
前記分離処理の際に、少なくとも、被設計半導体集積回
路を構成する回路素子，該回路素子の固有のパラメータ
及び該回路素子同士の接続関係を記述したネットリスト
からｐ型の電界効果トランジスタ，ｎ型の電界効果トラ
ンジスタ，ｐ型の電界効果トランジスタ構成のキャパシ
タ，ｎ型の電界効果トランジスタ構成のキャパシタ及び
抵抗素子と、前記ｐ型の電界効果トランジスタ，ｎ型の
電界効果トランジスタ，ｐ型の電界効果トランジスタ構
成のキャパシタ，ｎ型の電界効果トランジスタ構成のキ
ャパシタ及び抵抗素子以外に独立した特殊回路を抽出す
ることを特徴とする。
前記分離処理の際に、少なくとも、被設計半導体集積回
路を構成する回路素子，該回路素子の固有のパラメータ
及び該回路素子同士の接続関係を記述したネットリスト
からｐ型の電界効果トランジスタ，ｎ型の電界効果トラ
ンジスタ，ｐ型の電界効果トランジスタ構成のキャパシ
タ，ｎ型の電界効果トランジスタ構成のキャパシタ及び
抵抗素子と、前記ｐ型の電界効果トランジスタ，ｎ型の
電界効果トランジスタ，ｐ型の電界効果トランジスタ構
成のキャパシタ，ｎ型の電界効果トランジスタ構成のキ
ャパシタ及び抵抗素子以外に独立した特殊回路を抽出す
ることを特徴とする。
【００１５】さらに、本発明のＬＳＩ設計方法におい
て、前記能動素子又は受動素子の図形作成処理の際に、
ｐ型の電界効果トランジスタ，ｎ型の電界効果トランジ
スタ，ｐ型の電界効果トランジスタ構成のキャパシタ，
ｎ型の電界効果トランジスタ構成のキャパシタ又は抵抗
素子の単位素子図形及び単位素子図形以外の特殊回路の
図形を個々に作成することを特徴とする。
て、前記能動素子又は受動素子の図形作成処理の際に、
ｐ型の電界効果トランジスタ，ｎ型の電界効果トランジ
スタ，ｐ型の電界効果トランジスタ構成のキャパシタ，
ｎ型の電界効果トランジスタ構成のキャパシタ又は抵抗
素子の単位素子図形及び単位素子図形以外の特殊回路の
図形を個々に作成することを特徴とする。
【００１６】また、本発明のＬＳＩ設計方法において、
前記能動素子の図形作成処理の際に、ｐ型の電界効果ト
ランジスタ及びｎ型の電界効果トランジスタの単位素子
図形に基づいて、拡散層を共有する集合素子図形及びゲ
ートを分割する集合素子図形を個々に作成することを特
徴とする。さらに、本発明のＬＳＩ設計方法において、
前記被設計半導体集積回路の面積算出処理の際に、前記
ｐ型の電界効果トランジスタ，ｎ型の電界効果トランジ
スタ，ｐ型の電界効果トランジスタ構成のキャパシタ，
ｎ型の電界効果トランジスタ構成のキャパシタ及び抵抗
素子の各集合素子図形と単位素子図形以外の特殊回路の
図形とに基づいて、レイアウト処理の最小単位となる単
位回路の面積算出処理をすることを特徴とする。
前記能動素子の図形作成処理の際に、ｐ型の電界効果ト
ランジスタ及びｎ型の電界効果トランジスタの単位素子
図形に基づいて、拡散層を共有する集合素子図形及びゲ
ートを分割する集合素子図形を個々に作成することを特
徴とする。さらに、本発明のＬＳＩ設計方法において、
前記被設計半導体集積回路の面積算出処理の際に、前記
ｐ型の電界効果トランジスタ，ｎ型の電界効果トランジ
スタ，ｐ型の電界効果トランジスタ構成のキャパシタ，
ｎ型の電界効果トランジスタ構成のキャパシタ及び抵抗
素子の各集合素子図形と単位素子図形以外の特殊回路の
図形とに基づいて、レイアウト処理の最小単位となる単
位回路の面積算出処理をすることを特徴とする。
【００１７】また、本発明のＬＳＩ設計方法において、
前記被設計半導体集積回路の面積算出処理の際に、ｐ型
の半導体形成領域に形成する集合素子図形とｎ型の半導
体形成領域に形成する集合素子図形と分割処理をし、前
記分割処理された２つの集合素子図形から全体回路の面
積算出処理をすることを特徴とする。さらに、本発明の
ＬＳＩ設計方法において、前記能動素子又は受動素子の
図形作成処理に基づいて作成される第１のレイアウトデ
ータ、又は、前記被設計半導体集積回路の面積算出処理
に基づいて作成される第２のレイアウトデータに基づい
て被設計半導体集積回路の自動配置処理をすることを特
徴とする。
前記被設計半導体集積回路の面積算出処理の際に、ｐ型
の半導体形成領域に形成する集合素子図形とｎ型の半導
体形成領域に形成する集合素子図形と分割処理をし、前
記分割処理された２つの集合素子図形から全体回路の面
積算出処理をすることを特徴とする。さらに、本発明の
ＬＳＩ設計方法において、前記能動素子又は受動素子の
図形作成処理に基づいて作成される第１のレイアウトデ
ータ、又は、前記被設計半導体集積回路の面積算出処理
に基づいて作成される第２のレイアウトデータに基づい
て被設計半導体集積回路の自動配置処理をすることを特
徴とする。
【００１８】また、本発明のＬＳＩ設計方法において、
前記能動素子及び受動素子の分離処理，該能動素子又は
受動素子の図形作成処理及び被設計半導体集積回路の面
積算出処理をする制御プログラムを随時書き換えること
を特徴とし、上記目的を達成する。
前記能動素子及び受動素子の分離処理，該能動素子又は
受動素子の図形作成処理及び被設計半導体集積回路の面
積算出処理をする制御プログラムを随時書き換えること
を特徴とし、上記目的を達成する。
【００１９】
【作 用】本発明のＬＳＩ設計装置の動作を説明する。
例えば、当該装置に設計データＤINが読み込まれると、
素子抽出手段１１により設計データＤINが最小単位の能
動素子及び受動素子の抽出データＤ1iに分離される。そ
の後、設計基準データＤＲと先に分離された抽出データ
Ｄ1iとに基づいて能動素子又は受動素子の単位素子図形
を示す図形データＤ２が図形作成手段１２により作成さ
れる。
例えば、当該装置に設計データＤINが読み込まれると、
素子抽出手段１１により設計データＤINが最小単位の能
動素子及び受動素子の抽出データＤ1iに分離される。そ
の後、設計基準データＤＲと先に分離された抽出データ
Ｄ1iとに基づいて能動素子又は受動素子の単位素子図形
を示す図形データＤ２が図形作成手段１２により作成さ
れる。
【００２０】さらに、当該図形データＤ２に基づいて被
設計半導体集積回路の面積データＤ３が面積算出手段１
３により算出される。これにより、面積データＤ３に基
づいて被設計半導体集積回路の単位回路の面積やその全
体面積の予測をすることが可能となる。また、面積デー
タＤ３に基づいて被設計半導体集積回路の単位素子図形
の回路記号を示す回路データＤ４が回路図形作成手段１
４から出力される。
設計半導体集積回路の面積データＤ３が面積算出手段１
３により算出される。これにより、面積データＤ３に基
づいて被設計半導体集積回路の単位回路の面積やその全
体面積の予測をすることが可能となる。また、面積デー
タＤ３に基づいて被設計半導体集積回路の単位素子図形
の回路記号を示す回路データＤ４が回路図形作成手段１
４から出力される。
【００２１】このため、図形データＤ２に基づいて作成
される能動素子又は受動素子の第１のレイアウトデータ
ＤOUT １、又は、回路データＤ４に基づいて作成される
第２のレイアウトデータＤOUT ２に基づいて被設計半導
体集積回路の自動配置処理をすることが可能となる。ま
た、本発明のＬＳＩ設計方法によれば、被設計半導体集
積回路のネットリストが最小単位の能動素子及び受動素
子に分離され、その後、半導体集積回路のレイアウト設
計基準に基づいて能動素子又は受動素子の図形が作成さ
れる。
される能動素子又は受動素子の第１のレイアウトデータ
ＤOUT １、又は、回路データＤ４に基づいて作成される
第２のレイアウトデータＤOUT ２に基づいて被設計半導
体集積回路の自動配置処理をすることが可能となる。ま
た、本発明のＬＳＩ設計方法によれば、被設計半導体集
積回路のネットリストが最小単位の能動素子及び受動素
子に分離され、その後、半導体集積回路のレイアウト設
計基準に基づいて能動素子又は受動素子の図形が作成さ
れる。
【００２２】このため、自動配置に必要な単位回路を従
来例に比べて早期に自動決定することができる。また、
単位回路を示す集合図形に基づいて被設計半導体集積回
路の面積が算出される。これにより、メモリ品種の設計
につき、セルライブラリ方式に依存することなく、ネッ
トリストに基づいて被設計半導体集積回路の全体面積を
速やかに、かつ、正確に見積もることができる。さら
に、従来例ように手作業で行っていたフロアプランニン
グが自動化されることで、レイアウト作業時間の短縮化
を図ることが可能となる。このことで、メモリ品種等の
設計に十分対処することことが可能となる。
来例に比べて早期に自動決定することができる。また、
単位回路を示す集合図形に基づいて被設計半導体集積回
路の面積が算出される。これにより、メモリ品種の設計
につき、セルライブラリ方式に依存することなく、ネッ
トリストに基づいて被設計半導体集積回路の全体面積を
速やかに、かつ、正確に見積もることができる。さら
に、従来例ように手作業で行っていたフロアプランニン
グが自動化されることで、レイアウト作業時間の短縮化
を図ることが可能となる。このことで、メモリ品種等の
設計に十分対処することことが可能となる。
【００２３】また、本発明のＬＳＩ設計方法によれば、
各種データ処理に必要な制御プログラムが随時書換えら
れる。このため、半導体集積回路のレイアウト設計基準
の変更及びレイアウト手法の変更に速やかに対応するこ
とが可能となる。これにより、新規ＬＳＩの早期開発と
ＬＳＩ設計装置の機能向上に寄与するところが大きい。
各種データ処理に必要な制御プログラムが随時書換えら
れる。このため、半導体集積回路のレイアウト設計基準
の変更及びレイアウト手法の変更に速やかに対応するこ
とが可能となる。これにより、新規ＬＳＩの早期開発と
ＬＳＩ設計装置の機能向上に寄与するところが大きい。
【００２４】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜11は、本発明の実施例に係るＬ
ＳＩ設計装置及びＬＳＩ設計方法を説明する図であり、
図２は、そのＬＳＩ設計システムの構成図である。図３
は、その各エディタの内部構成図であり、図４は設計デ
ータ及びルールデータの内容図である。
いて説明をする。図２〜11は、本発明の実施例に係るＬ
ＳＩ設計装置及びＬＳＩ設計方法を説明する図であり、
図２は、そのＬＳＩ設計システムの構成図である。図３
は、その各エディタの内部構成図であり、図４は設計デ
ータ及びルールデータの内容図である。
【００２５】例えば、自動フロアプランニング可能なＬ
ＳＩ設計システムは図２に示すように、リスト分離エデ
ィタ２１，イメージ作成エディタ２２，面積算出エディ
タ２３，回路図形作成エディタ２４，レイアウトエディ
タ２５，メインメモリ２６，サブメモリ２７，レイアウ
トメモリ２８，ディスプレイ２９，キーボード３０，Ｃ
ＰＵ（中央演算処理装置）３１を具備する。
ＳＩ設計システムは図２に示すように、リスト分離エデ
ィタ２１，イメージ作成エディタ２２，面積算出エディ
タ２３，回路図形作成エディタ２４，レイアウトエディ
タ２５，メインメモリ２６，サブメモリ２７，レイアウ
トメモリ２８，ディスプレイ２９，キーボード３０，Ｃ
ＰＵ（中央演算処理装置）３１を具備する。
【００２６】すなわち、リスト分離エディタ２１は素子
抽出手段１１の一例であり、被設計ＬＳＩの設計データ
ＤINを最小単位の能動素子及び受動素子の抽出データＤ
1i，〔ｉ＝１〜5 〕に分離するものである。リスト分離
エディタ２１の内部構成については、図３において説明
をする。設計データＤINの内容は図４（Ａ）において、
能動素子及び受動素子の内容と共に説明をする。また、
当該分離エディタ２１の制御フローチャートを図６に示
している。
抽出手段１１の一例であり、被設計ＬＳＩの設計データ
ＤINを最小単位の能動素子及び受動素子の抽出データＤ
1i，〔ｉ＝１〜5 〕に分離するものである。リスト分離
エディタ２１の内部構成については、図３において説明
をする。設計データＤINの内容は図４（Ａ）において、
能動素子及び受動素子の内容と共に説明をする。また、
当該分離エディタ２１の制御フローチャートを図６に示
している。
【００２７】イメージ作成エディタ２２は図形作成手段
１２の一例であり、被設計ＬＳＩのレイアウト設計基準
を規定した設計基準データ（以下ルールデータという）
ＤＲと最小単位の能動素子及び受動素子の抽出データＤ
1iとに基づいて能動素子又は受動素子の単位素子図形を
示す図形データ（以下イメージデータという）Ｄ２を作
成するものである。また、当該イメージ作成エディタ２
２の制御フローチャートを図８に示している。
１２の一例であり、被設計ＬＳＩのレイアウト設計基準
を規定した設計基準データ（以下ルールデータという）
ＤＲと最小単位の能動素子及び受動素子の抽出データＤ
1iとに基づいて能動素子又は受動素子の単位素子図形を
示す図形データ（以下イメージデータという）Ｄ２を作
成するものである。また、当該イメージ作成エディタ２
２の制御フローチャートを図８に示している。
【００２８】面積算出エディタ２３は面積算出手段１３
の一例であり、イメージデータＤ２に基づいて被設計Ｌ
ＳＩの面積データＤ３を算出するものである。また、当
該面積算出エディタ２３の制御フローチャートを図10に
示している。回路図形作成エディタ２４は回路図形作成
手段１４の一例であり、面積データＤ３に基づいて単位
素子図形の回路記号を示す回路データ（以下シンボルデ
ータという）Ｄ４を出力するものである。
の一例であり、イメージデータＤ２に基づいて被設計Ｌ
ＳＩの面積データＤ３を算出するものである。また、当
該面積算出エディタ２３の制御フローチャートを図10に
示している。回路図形作成エディタ２４は回路図形作成
手段１４の一例であり、面積データＤ３に基づいて単位
素子図形の回路記号を示す回路データ（以下シンボルデ
ータという）Ｄ４を出力するものである。
【００２９】なお、レイアウトエディタ２５はイメージ
データＤ２又は回路データＤ４に基づいて単位回路を自
動配置し、被設計ＬＳＩのレイアウトデータＤOUT を出
力するものである。メインメモリ２６は設計データＤIN
を格納するものであり、磁気ディスクメモリが使用され
る。サブメモリ２７はルールデータＤＲや当該システム
を制御するメインプログラム等を格納する。レイアウト
メモリ２８は被設計ＬＳＩのレイアウトデータＤOUT を
格納するものである。
データＤ２又は回路データＤ４に基づいて単位回路を自
動配置し、被設計ＬＳＩのレイアウトデータＤOUT を出
力するものである。メインメモリ２６は設計データＤIN
を格納するものであり、磁気ディスクメモリが使用され
る。サブメモリ２７はルールデータＤＲや当該システム
を制御するメインプログラム等を格納する。レイアウト
メモリ２８は被設計ＬＳＩのレイアウトデータＤOUT を
格納するものである。
【００３０】ディスプレイ２９は表示データＤ６に基づ
いて被設計ＬＳＩのネットリストや設計途中の回路図形
や単位回路のレイアウト表示をする。キーボード３０は
外部入力データＤ５を入力するサポートツールである。
ＣＰＵ３１はリスト分離エディタ２１，イメージ作成エ
ディタ２２，面積算出エディタ２３，回路図形作成エデ
ィタ２４，レイアウトエディタ２５，メインメモリ２
６，サブメモリ２７，レイアウトメモリ２８，ディスプ
レイ２９及びキーボード３０の入出力を制御するもので
ある。これらはシステムバス２０に接続され、各種デー
タＤ1N，ＤＲ，Ｄ1i，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，
ＤOUT １，ＤOUT ２が送受される。
いて被設計ＬＳＩのネットリストや設計途中の回路図形
や単位回路のレイアウト表示をする。キーボード３０は
外部入力データＤ５を入力するサポートツールである。
ＣＰＵ３１はリスト分離エディタ２１，イメージ作成エ
ディタ２２，面積算出エディタ２３，回路図形作成エデ
ィタ２４，レイアウトエディタ２５，メインメモリ２
６，サブメモリ２７，レイアウトメモリ２８，ディスプ
レイ２９及びキーボード３０の入出力を制御するもので
ある。これらはシステムバス２０に接続され、各種デー
タＤ1N，ＤＲ，Ｄ1i，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，
ＤOUT １，ＤOUT ２が送受される。
【００３１】各エディタ２１〜２５は図３に示すよう
に、内部バス３７に接続されたＩ／Ｏポート３２，ＥＰ
ＯＭ（電気的書込み／消去可能な読出し専用メモリ）３
３，ＲＡＭ（随時書込み／読出し可能なメモリ）３４，
その他の処理部３５及びＭＰＵ（マイクロプロセッサ）
３６等を有する。例えば、リスト分離エディタ２１の場
合にはＥＰＯＭ３３に図６に示すような制御プログラム
が書き込まれ、イメージ作成エディタ２２の場合には、
図８に示すような制御プログラムが書き込まれ、面積算
出エディタ２３の場合には、図10に示すような制御プロ
グラムがそれぞれ書き込まれる。
に、内部バス３７に接続されたＩ／Ｏポート３２，ＥＰ
ＯＭ（電気的書込み／消去可能な読出し専用メモリ）３
３，ＲＡＭ（随時書込み／読出し可能なメモリ）３４，
その他の処理部３５及びＭＰＵ（マイクロプロセッサ）
３６等を有する。例えば、リスト分離エディタ２１の場
合にはＥＰＯＭ３３に図６に示すような制御プログラム
が書き込まれ、イメージ作成エディタ２２の場合には、
図８に示すような制御プログラムが書き込まれ、面積算
出エディタ２３の場合には、図10に示すような制御プロ
グラムがそれぞれ書き込まれる。
【００３２】これらＥＰＯＭ３３から各種制御プログラ
ムに基づく制御データＤＸが出力される。また、ＭＰＵ
３６は制御データＤＸに基づいてＩ／Ｏポート３２から
入力される各種データＤ1N，ＤＲ，Ｄ1i，Ｄ２，Ｄ３，
Ｄ４等をＲＡＭ３４に転送する。これにより、各種制御
プログラムを実行する。なお、各エディタ２１〜２５に
内蔵されるＥＰＯＭ３３の制御プログラムは、レイアウ
ト設計基準の変更やレイアウト手法の変更により随時書
き換える。
ムに基づく制御データＤＸが出力される。また、ＭＰＵ
３６は制御データＤＸに基づいてＩ／Ｏポート３２から
入力される各種データＤ1N，ＤＲ，Ｄ1i，Ｄ２，Ｄ３，
Ｄ４等をＲＡＭ３４に転送する。これにより、各種制御
プログラムを実行する。なお、各エディタ２１〜２５に
内蔵されるＥＰＯＭ３３の制御プログラムは、レイアウ
ト設計基準の変更やレイアウト手法の変更により随時書
き換える。
【００３３】設計データＤINは図４（Ａ）に示すよう
に、被設計ＬＳＩのネットリストを成す。例えば、当該
ネットリストは被設計ＬＳＩを構成する回路素子，該回
路素子の固有のパラメータ及び該回路素子同士の接続関
係を記述したものである。能動素子のリストとしては、
ｐ型の電界効果トランジスタ（以下単にトランジスタＴ
Ｐという），ｎ型の電界効果トランジスタ（以下単にト
ランジスタＴＮという）が記述され、受動素子のリスト
としては、ｐ型の電界効果トランジスタ構成のキャパシ
タ（以下単にキャパシタＣＰという），ｎ型の電界効果
トランジスタ構成のキャパシタ（以下単にキャパシタＣ
Ｎという）及び抵抗素子Ｒが記述される。特殊回路とし
てはインバータ−ＣＲディレイ回路（以下単にインバー
タＩＣＲＰ又はＩＣＲＮという）が記述される。
に、被設計ＬＳＩのネットリストを成す。例えば、当該
ネットリストは被設計ＬＳＩを構成する回路素子，該回
路素子の固有のパラメータ及び該回路素子同士の接続関
係を記述したものである。能動素子のリストとしては、
ｐ型の電界効果トランジスタ（以下単にトランジスタＴ
Ｐという），ｎ型の電界効果トランジスタ（以下単にト
ランジスタＴＮという）が記述され、受動素子のリスト
としては、ｐ型の電界効果トランジスタ構成のキャパシ
タ（以下単にキャパシタＣＰという），ｎ型の電界効果
トランジスタ構成のキャパシタ（以下単にキャパシタＣ
Ｎという）及び抵抗素子Ｒが記述される。特殊回路とし
てはインバータ−ＣＲディレイ回路（以下単にインバー
タＩＣＲＰ又はＩＣＲＮという）が記述される。
【００３４】ルールデータＤＲは図４（Ｂ）に示すよう
に、ウエハプロセスに基づくレイアウト設計基準を規定
したデータである。例えば、％抵抗素子分類名，％ｐチ
ャネルトランジスタ素子分類名，％ｎチャネルトランジ
スタ素子分類名，％ｐチャネルトランジスタゲート幅最
大値，％ｎチャネルトランジスタゲート幅最大値，％ｐ
チャネル拡散層間隔，％ｎチャネル拡散層間隔，％コン
タクト窓横幅最小値及び％コンタクト窓縦幅最小値等で
ある。
に、ウエハプロセスに基づくレイアウト設計基準を規定
したデータである。例えば、％抵抗素子分類名，％ｐチ
ャネルトランジスタ素子分類名，％ｎチャネルトランジ
スタ素子分類名，％ｐチャネルトランジスタゲート幅最
大値，％ｎチャネルトランジスタゲート幅最大値，％ｐ
チャネル拡散層間隔，％ｎチャネル拡散層間隔，％コン
タクト窓横幅最小値及び％コンタクト窓縦幅最小値等で
ある。
【００３５】次に、本発明の実施例に係るＬＳＩ設計装
置の動作を説明する。図５は本発明の実施例に係るＬＳ
Ｉ設計処理（メインルーチン）のフローチャートであ
り、図６はリスト分類処理（サブルーチン）のフローチ
ャートである。図７はその補足説明図である。図８はイ
メージ作成処理（サブルーチン）のフローチャートであ
り、図９はその補足説明図である。図10は面積算出処理
（サブルーチン）のフローチャートであり、図11はその
補足説明図それぞれ示している。
置の動作を説明する。図５は本発明の実施例に係るＬＳ
Ｉ設計処理（メインルーチン）のフローチャートであ
り、図６はリスト分類処理（サブルーチン）のフローチ
ャートである。図７はその補足説明図である。図８はイ
メージ作成処理（サブルーチン）のフローチャートであ
り、図９はその補足説明図である。図10は面積算出処理
（サブルーチン）のフローチャートであり、図11はその
補足説明図それぞれ示している。
【００３６】例えば、トランジスタＴＰ，ＴＮ，キャパ
シタＣＰ，ＣＮ，抵抗素子Ｒ及びインバータＩＣＲＰ又
はＩＣＲＮにより単位回路を構成し、この単位回路を自
動配置してメモリセルを設計する場合、図５のメインル
ーチンに示すように、まず、ステップＰ１でネットリス
トを読み込む。次に、ステップＰ２で被設計ＬＳＩのネ
ットリストから同一領域にレイアウトする最小単位のト
ランジスタＴＰ，ＴＮ，キャパシタＣＰ，ＣＮ，抵抗素
子Ｒ及びインバータＩＣＲＰ又はＩＣＲＮを分離する。
シタＣＰ，ＣＮ，抵抗素子Ｒ及びインバータＩＣＲＰ又
はＩＣＲＮにより単位回路を構成し、この単位回路を自
動配置してメモリセルを設計する場合、図５のメインル
ーチンに示すように、まず、ステップＰ１でネットリス
トを読み込む。次に、ステップＰ２で被設計ＬＳＩのネ
ットリストから同一領域にレイアウトする最小単位のト
ランジスタＴＰ，ＴＮ，キャパシタＣＰ，ＣＮ，抵抗素
子Ｒ及びインバータＩＣＲＰ又はＩＣＲＮを分離する。
【００３７】ここで、図６のサブルーチンに移行して、
まず、ステップＰ21で設計データＤINの転送を受ける。
次に、ステップＰ22でネットリスト中にトランジスタＴ
Ｐが有るか否かを判断する。ＴＰが有る場合（ＹES）に
は、ステップＰ23に移行して、それを抽出する。具体的
は、図７に示すように設計データＤINの中からトランジ
スタＴＰの抽出データＤ11が分類される。
まず、ステップＰ21で設計データＤINの転送を受ける。
次に、ステップＰ22でネットリスト中にトランジスタＴ
Ｐが有るか否かを判断する。ＴＰが有る場合（ＹES）に
は、ステップＰ23に移行して、それを抽出する。具体的
は、図７に示すように設計データＤINの中からトランジ
スタＴＰの抽出データＤ11が分類される。
【００３８】その後、ステップＰ24でネットリスト中に
トランジスタＴＮが有るか否かを判断する。ＴＮが有る
場合（ＹES）にはステップＰ25に移行して、それを抽出
する。具体的は、図７に示すように設計データＤINの中
からトランジスタＴＮの抽出データＤ12が分類される。
なお、ステップＰ26でトランジスタＴＰ，ＴＮのバック
ゲートバイアスＢＧの印加電圧の分類をする。
トランジスタＴＮが有るか否かを判断する。ＴＮが有る
場合（ＹES）にはステップＰ25に移行して、それを抽出
する。具体的は、図７に示すように設計データＤINの中
からトランジスタＴＮの抽出データＤ12が分類される。
なお、ステップＰ26でトランジスタＴＰ，ＴＮのバック
ゲートバイアスＢＧの印加電圧の分類をする。
【００３９】次に、ステップＰ27でネットリスト中にキ
ャパシタＣＰが有るか否かを判断する。ＣＰが有る場合
（ＹES）にはステップＰ28に移行して、それを抽出す
る。同様に、ステップＰ29でネットリスト中にキャパシ
タＣＮが有るか否かを判断する。ＣＮが有る場合（ＹE
S）にはステップＰ210 に移行して、それを抽出する。
具体的は、図７に示すように設計データＤINの中からキ
ャパシタＣＮの抽出データＤ13が分類される。
ャパシタＣＰが有るか否かを判断する。ＣＰが有る場合
（ＹES）にはステップＰ28に移行して、それを抽出す
る。同様に、ステップＰ29でネットリスト中にキャパシ
タＣＮが有るか否かを判断する。ＣＮが有る場合（ＹE
S）にはステップＰ210 に移行して、それを抽出する。
具体的は、図７に示すように設計データＤINの中からキ
ャパシタＣＮの抽出データＤ13が分類される。
【００４０】そして、ステップＰ211 でネットリスト中
に抵抗Ｒが有るか否かを判断する。Ｒが有る場合（ＹE
S）にはステップＰ212 に移行して、それを抽出する。
具体的は、図７に示すように設計データＤINの中から抵
抗Ｒの抽出データＤ14が分類される。また、ステップＰ
213 でインバータＩＣＲＰやＩＣＲＰが有るか否かを判
断する。ＩＣＲＰやＩＣＲＰが有る場合（ＹES）にはス
テップＰ214 に移行して、それを抽出する。具体的は、
図７に示すように設計データＤINの中からインバータＩ
ＣＲＰやＩＣＲＰの抽出データＤ15が分類される。
に抵抗Ｒが有るか否かを判断する。Ｒが有る場合（ＹE
S）にはステップＰ212 に移行して、それを抽出する。
具体的は、図７に示すように設計データＤINの中から抵
抗Ｒの抽出データＤ14が分類される。また、ステップＰ
213 でインバータＩＣＲＰやＩＣＲＰが有るか否かを判
断する。ＩＣＲＰやＩＣＲＰが有る場合（ＹES）にはス
テップＰ214 に移行して、それを抽出する。具体的は、
図７に示すように設計データＤINの中からインバータＩ
ＣＲＰやＩＣＲＰの抽出データＤ15が分類される。
【００４１】これにより、被設計ＬＳＩのネットリスト
から最小単位のトランジスタＴＰ，ＴＮ，キャパシタＣ
Ｐ，ＣＮ，抵抗素子Ｒ及びインバータＩＣＲＰ又はＩＣ
ＲＮを分離することができる。なお、ステップＰ215 で
メインルーチンへの復帰を判断し、メインルーチンに戻
る。従って、メインルーチンのステップＰ３では被設計
ＬＳＩのレイアウト設計基準に基づいてトランジスタＴ
Ｐ，ＴＮ，キャパシタＣＰ，ＣＮ，抵抗素子Ｒ及びイン
バータＩＣＲＰ又はＩＣＲＮ等の図形作成処理をする。
ここで、図８のサブルーチンに移行して、まず、ステッ
プＰ31で抽出データＤ11を読み込み、また、ステップＰ
32でルールデータＤＲを読み込む。なお、本実施例では
図９に示すようなトランジスタＴＰの場合についてのみ
説明をする。
から最小単位のトランジスタＴＰ，ＴＮ，キャパシタＣ
Ｐ，ＣＮ，抵抗素子Ｒ及びインバータＩＣＲＰ又はＩＣ
ＲＮを分離することができる。なお、ステップＰ215 で
メインルーチンへの復帰を判断し、メインルーチンに戻
る。従って、メインルーチンのステップＰ３では被設計
ＬＳＩのレイアウト設計基準に基づいてトランジスタＴ
Ｐ，ＴＮ，キャパシタＣＰ，ＣＮ，抵抗素子Ｒ及びイン
バータＩＣＲＰ又はＩＣＲＮ等の図形作成処理をする。
ここで、図８のサブルーチンに移行して、まず、ステッ
プＰ31で抽出データＤ11を読み込み、また、ステップＰ
32でルールデータＤＲを読み込む。なお、本実施例では
図９に示すようなトランジスタＴＰの場合についてのみ
説明をする。
【００４２】次に、ステップＰ33でトランジスタＴＰの
Ｗ／Ｌ（ゲートの幅対長さ）に基づいて図形を作成す
る。このゲートのＷ／ＬはルールデータＤＲが参照され
る。次いで、ステップＰ34でゲートの分割が有るか否か
を判断する。分割が有る場合（ＹES）にはステップＰ35
に移行して、ゲート分割をする。具体的は、図９に示す
ように散層上でゲートが分割される。ここで、トランジ
スタ動作の速度に依存するゲート幅について考慮する。
Ｗ／Ｌ（ゲートの幅対長さ）に基づいて図形を作成す
る。このゲートのＷ／ＬはルールデータＤＲが参照され
る。次いで、ステップＰ34でゲートの分割が有るか否か
を判断する。分割が有る場合（ＹES）にはステップＰ35
に移行して、ゲート分割をする。具体的は、図９に示す
ように散層上でゲートが分割される。ここで、トランジ
スタ動作の速度に依存するゲート幅について考慮する。
【００４３】その後、ステップＰ36で拡散層の共有が有
るか否かを判断する。その共有が有る場合（ＹES）には
ステップＰ37に移行して、拡散層の共有を認識する。こ
こで、次段トランジスタのソースやドレインの接続関係
を考慮する。回路素子において、ソースやドレインの拡
散層が共通する場合がある。また、ステップＰ38でコン
タクトホールの有無を判断する。コンタクトホールが有
る場合にはステップＰ39に移行して、拡散層を拡張す
る。これらの処理を実行すると、図９に示すような縦幅
ｈｏ，横幅ｗｏのトランジスタＴＰのイメージ（図形）
を作成することができる。また、具体的にはイメージ作
成エディタ２２からトランジスタＴＰのイメージデータ
Ｄ２が生成され、これをディスプレイ２９等に表示する
ことができる。トランジスタＴＰの面積ｓ＝ｈｏ×ｗｏ
を求める場合には、イメージデータＤ２を面積算出エデ
ィタ２３に転送することで、その面積データＤ３を得る
ことが可能となる。なお、ステップＰ310 でメインルー
チンへの復帰を判断し、メインルーチンに戻る。
るか否かを判断する。その共有が有る場合（ＹES）には
ステップＰ37に移行して、拡散層の共有を認識する。こ
こで、次段トランジスタのソースやドレインの接続関係
を考慮する。回路素子において、ソースやドレインの拡
散層が共通する場合がある。また、ステップＰ38でコン
タクトホールの有無を判断する。コンタクトホールが有
る場合にはステップＰ39に移行して、拡散層を拡張す
る。これらの処理を実行すると、図９に示すような縦幅
ｈｏ，横幅ｗｏのトランジスタＴＰのイメージ（図形）
を作成することができる。また、具体的にはイメージ作
成エディタ２２からトランジスタＴＰのイメージデータ
Ｄ２が生成され、これをディスプレイ２９等に表示する
ことができる。トランジスタＴＰの面積ｓ＝ｈｏ×ｗｏ
を求める場合には、イメージデータＤ２を面積算出エデ
ィタ２３に転送することで、その面積データＤ３を得る
ことが可能となる。なお、ステップＰ310 でメインルー
チンへの復帰を判断し、メインルーチンに戻る。
【００４４】その後、メインルーチンのステップＰ４で
被設計ＬＳＩの単位回路の面積予測をするか否かのモー
ド選択をする。ここで、その予測を選択する場合（ＹE
S）にはステップＰ５に移行し、それを選択しない場合
（ＮＯ）には、ステップＰ７に移行する。ここで、被設
計ＬＳＩの単位回路の面積予測をする場合には図10のサ
ブルーチンに移行する。まず、ステップＰ51で被設計Ｌ
ＳＩのイメージデータＤ２を読み込む。
被設計ＬＳＩの単位回路の面積予測をするか否かのモー
ド選択をする。ここで、その予測を選択する場合（ＹE
S）にはステップＰ５に移行し、それを選択しない場合
（ＮＯ）には、ステップＰ７に移行する。ここで、被設
計ＬＳＩの単位回路の面積予測をする場合には図10のサ
ブルーチンに移行する。まず、ステップＰ51で被設計Ｌ
ＳＩのイメージデータＤ２を読み込む。
【００４５】次に、ステップＰ52でｐ型ウエル層に形成
するトランジスタＴＰ，キャパシタＣＰ，抵抗Ｒ及びイ
ンバータＩＣＲＰと、ｎ型ウエル層に形成するトランジ
スタＴＮ，キャパシタＣＮ及びインバータＩＣＲＮを分
離する。分離された個々の素子はデータ入力順に図11に
示すようにインバータＩＣＲＰの図形，トランジスタＴ
Ｐ，キャパシタＣＰ及び抵抗Ｒ等の単位素子図形がｐ型
ウエル層（図形上での割当て領域）に順次配置され、同
様に、インバータＩＣＲＮの図形，トランジスタＴＮ及
びキャパシタＣＮ等の単位素子図形がｎ型ウエル層に順
次配置される。
するトランジスタＴＰ，キャパシタＣＰ，抵抗Ｒ及びイ
ンバータＩＣＲＰと、ｎ型ウエル層に形成するトランジ
スタＴＮ，キャパシタＣＮ及びインバータＩＣＲＮを分
離する。分離された個々の素子はデータ入力順に図11に
示すようにインバータＩＣＲＰの図形，トランジスタＴ
Ｐ，キャパシタＣＰ及び抵抗Ｒ等の単位素子図形がｐ型
ウエル層（図形上での割当て領域）に順次配置され、同
様に、インバータＩＣＲＮの図形，トランジスタＴＮ及
びキャパシタＣＮ等の単位素子図形がｎ型ウエル層に順
次配置される。
【００４６】これにより、ｐ型ウエル層上にインバータ
ＩＣＲＰ，トランジスタＴＰ，キャパシタＣＰ及び抵抗
Ｒを集合した素子図形とｎ型のウエル層上にインバータ
ＩＣＲＮ，トランジスタＴＮ及びキャパシタＣＮを集合
した素子図形が得られる。また、ステップＰ53で各素子
の分離配置が終了したか否かを判断し、それらの配置が
終了した場合（ＹES）には、ステップＰ54に移行してｐ
型ウエル層上のトランジスタＴＰ，キャパシタＣＰ，抵
抗Ｒ及びインバータＩＣＲＰの横幅ｗｐを算出する。こ
こで横幅ｗｐはトランジスタＴＰ，キャパシタＣＰ，抵
抗Ｒ及びインバータＩＣＲＰの各素子の横幅の総和であ
る。
ＩＣＲＰ，トランジスタＴＰ，キャパシタＣＰ及び抵抗
Ｒを集合した素子図形とｎ型のウエル層上にインバータ
ＩＣＲＮ，トランジスタＴＮ及びキャパシタＣＮを集合
した素子図形が得られる。また、ステップＰ53で各素子
の分離配置が終了したか否かを判断し、それらの配置が
終了した場合（ＹES）には、ステップＰ54に移行してｐ
型ウエル層上のトランジスタＴＰ，キャパシタＣＰ，抵
抗Ｒ及びインバータＩＣＲＰの横幅ｗｐを算出する。こ
こで横幅ｗｐはトランジスタＴＰ，キャパシタＣＰ，抵
抗Ｒ及びインバータＩＣＲＰの各素子の横幅の総和であ
る。
【００４７】また、ステップＰ55でｎ型ウエル層上のト
ランジスタＴＮ，キャパシタＣＮインバータＩＣＲＮの
横幅ｗｎを算出する。ここで、横幅ｗｎはトランジスタ
ＴＮ，キャパシタＣＮ及びインバータＩＣＲＮの各素子
の横幅の総和である。その後、ステップＰ56で横幅ｗｐ
と横幅ｗｎとの比較をし、大きい方を抽出する。ここ
で、大きい方の横幅ｗｐ又はｗｎを被設計ＬＳＩの単位
回路の横幅Ｗとして出力する。
ランジスタＴＮ，キャパシタＣＮインバータＩＣＲＮの
横幅ｗｎを算出する。ここで、横幅ｗｎはトランジスタ
ＴＮ，キャパシタＣＮ及びインバータＩＣＲＮの各素子
の横幅の総和である。その後、ステップＰ56で横幅ｗｐ
と横幅ｗｎとの比較をし、大きい方を抽出する。ここ
で、大きい方の横幅ｗｐ又はｗｎを被設計ＬＳＩの単位
回路の横幅Ｗとして出力する。
【００４８】これに並行して、ステップＰ57でｐ型ウエ
ル層上のトランジスタＴＰ，キャパシタＣＰ，抵抗Ｒ及
びインバータＩＣＲＰの縦幅ｈｐを算出する。ここで縦
幅ｈｐはトランジスタＴＰ，キャパシタＣＰ，抵抗Ｒ及
びインバータＩＣＲＰの各素子の縦幅の中から一番大き
いものを抽出する。また、ステップＰ58でｎ型ウエル層
上のトランジスタＴＮ，キャパシタＣＮインバータＩＣ
ＲＮの縦幅ｈｎを算出する。その後、ステップＰ59で被
設計ＬＳＩの単位回路の縦幅Ｈを算出する。ここで縦幅
ｈｎはトランジスタＴＮ，キャパシタＣＮ及びインバー
タＩＣＲＰの各素子の縦幅の中から一番大きいものを抽
出する。また、ルールデータＤＲからトランジスタ間隔
Ｔｇを読み込む。これにより、縦幅Ｈ＝ｈｐ＋Ｔｇ＋ｈ
ｎを演算する。
ル層上のトランジスタＴＰ，キャパシタＣＰ，抵抗Ｒ及
びインバータＩＣＲＰの縦幅ｈｐを算出する。ここで縦
幅ｈｐはトランジスタＴＰ，キャパシタＣＰ，抵抗Ｒ及
びインバータＩＣＲＰの各素子の縦幅の中から一番大き
いものを抽出する。また、ステップＰ58でｎ型ウエル層
上のトランジスタＴＮ，キャパシタＣＮインバータＩＣ
ＲＮの縦幅ｈｎを算出する。その後、ステップＰ59で被
設計ＬＳＩの単位回路の縦幅Ｈを算出する。ここで縦幅
ｈｎはトランジスタＴＮ，キャパシタＣＮ及びインバー
タＩＣＲＰの各素子の縦幅の中から一番大きいものを抽
出する。また、ルールデータＤＲからトランジスタ間隔
Ｔｇを読み込む。これにより、縦幅Ｈ＝ｈｐ＋Ｔｇ＋ｈ
ｎを演算する。
【００４９】次いで、ステップＰ510 で被設計ＬＳＩの
単位回路の面積Ｓ＝Ｗ×Ｈを算出する。具体的には、面
積算出エディタ２３から被設計ＬＳＩの単位回路の面積
データＤ31が出力される。なお、ｐ型ウエル層上のレイ
アウト素子の面積はｗｐ×ｈｐにより得られ、ｎ型ウエ
ル層上のレイアウト素子の面積はｗｎ×ｈｎにより得ら
れる。また、ステップＰ511 でメインルーチンへの復帰
を判断し、メインルーチンに戻る。
単位回路の面積Ｓ＝Ｗ×Ｈを算出する。具体的には、面
積算出エディタ２３から被設計ＬＳＩの単位回路の面積
データＤ31が出力される。なお、ｐ型ウエル層上のレイ
アウト素子の面積はｗｐ×ｈｐにより得られ、ｎ型ウエ
ル層上のレイアウト素子の面積はｗｎ×ｈｎにより得ら
れる。また、ステップＰ511 でメインルーチンへの復帰
を判断し、メインルーチンに戻る。
【００５０】すなわち、メインルーチンのステップＰ６
で面積データＤ31とシンボルデータＤ４とに基づいて第
２のレイアウトデータＤOUT ２を作成する。具体的に
は、被設計ＬＳＩの単位回路の面積データＤ31が回路図
形作成エディタ２４によりフォーマット変換され、その
単位素子図形の回路記号を示すシンボルデータＤ41が出
力される。また、レイアウトエディタ２５によりシンボ
ルデータＤ41がレイアウトデータＤOUT ２にフォーマッ
ト変換される。
で面積データＤ31とシンボルデータＤ４とに基づいて第
２のレイアウトデータＤOUT ２を作成する。具体的に
は、被設計ＬＳＩの単位回路の面積データＤ31が回路図
形作成エディタ２４によりフォーマット変換され、その
単位素子図形の回路記号を示すシンボルデータＤ41が出
力される。また、レイアウトエディタ２５によりシンボ
ルデータＤ41がレイアウトデータＤOUT ２にフォーマッ
ト変換される。
【００５１】なお、被設計ＬＳＩの単位回路の面積予測
をしない場合には、メインルーチンのステップＰ７でイ
メージデータＤ２に基づいてレイアウトデータＤOUT １
を作成する。この際に、トランジスタＴＰ，ＴＮ，キャ
パシタＣＰ，ＣＮ及び抵抗素子Ｒ等の最小単位のイメー
ジデータＤ２がレイアウトエディタ２５によりレイアウ
トデータＤOUT １にフォーマット変換される。
をしない場合には、メインルーチンのステップＰ７でイ
メージデータＤ２に基づいてレイアウトデータＤOUT １
を作成する。この際に、トランジスタＴＰ，ＴＮ，キャ
パシタＣＰ，ＣＮ及び抵抗素子Ｒ等の最小単位のイメー
ジデータＤ２がレイアウトエディタ２５によりレイアウ
トデータＤOUT １にフォーマット変換される。
【００５２】これにより、ステップＰ８でレイアウトデ
ータＤOUT １又はレイアウトデータＤOUT ２に基づいて
被設計ＬＳＩの自動配置処理をする。ここでは、メモリ
セルの単位回路がチップ中央領域に敷き詰められ、その
周辺に入出力回路等が配置される。また、メモリセルと
入出力回路との間の配線が行われ、その信号遅延量やク
ロックスキュー等が回路シミュレーションにより検証さ
れる。
ータＤOUT １又はレイアウトデータＤOUT ２に基づいて
被設計ＬＳＩの自動配置処理をする。ここでは、メモリ
セルの単位回路がチップ中央領域に敷き詰められ、その
周辺に入出力回路等が配置される。また、メモリセルと
入出力回路との間の配線が行われ、その信号遅延量やク
ロックスキュー等が回路シミュレーションにより検証さ
れる。
【００５３】なお、ステップＰ９でレイアウトの終了判
断をして制御を終了する。これにより、トランジスタＴ
Ｐ，ＴＮ，キャパシタＣＰ，ＣＮ，抵抗素子Ｒ及びイン
バータＩＣＲＰ又はＩＣＲＮを有する単位回路を用いた
メモリ等を設計することができる。このようにして、本
発明の実施例に係るＬＳＩ設計装置によれば、図２に示
すように、リスト分離エディタ２１，イメージ作成エデ
ィタ２２，面積算出エディタ２３，回路図形作成エディ
タ２４，レイアウトエディタ２５，メインメモリ２６，
サブメモリ２７，レイアウトメモリ２８，ディスプレイ
２９及びキーボード３０及びＣＰＵ３１を具備する。
断をして制御を終了する。これにより、トランジスタＴ
Ｐ，ＴＮ，キャパシタＣＰ，ＣＮ，抵抗素子Ｒ及びイン
バータＩＣＲＰ又はＩＣＲＮを有する単位回路を用いた
メモリ等を設計することができる。このようにして、本
発明の実施例に係るＬＳＩ設計装置によれば、図２に示
すように、リスト分離エディタ２１，イメージ作成エデ
ィタ２２，面積算出エディタ２３，回路図形作成エディ
タ２４，レイアウトエディタ２５，メインメモリ２６，
サブメモリ２７，レイアウトメモリ２８，ディスプレイ
２９及びキーボード３０及びＣＰＵ３１を具備する。
【００５４】このため、イメージデータＤ２に基づいて
レイアウトエディタ２５により作成されたレイアウトデ
ータＤOUT １又は、面積データＤ３及びシンボルデータ
Ｄ４に基づいてレイアウトエディタ２５により作成され
たレイアウトデータＤOUT ２に基づいて被設計ＬＳＩの
自動配置処理をすることが可能となる。これにより、従
来例のような手作業で行われていたフロアプランニング
を自動化することができる。また、インバータ−ＣＲデ
ィレイ回路のような特殊回路のレイアウトを他と区別し
て別のアルゴリズムを用いてレイアウトイメージを作成
することも可能となる。
レイアウトエディタ２５により作成されたレイアウトデ
ータＤOUT １又は、面積データＤ３及びシンボルデータ
Ｄ４に基づいてレイアウトエディタ２５により作成され
たレイアウトデータＤOUT ２に基づいて被設計ＬＳＩの
自動配置処理をすることが可能となる。これにより、従
来例のような手作業で行われていたフロアプランニング
を自動化することができる。また、インバータ−ＣＲデ
ィレイ回路のような特殊回路のレイアウトを他と区別し
て別のアルゴリズムを用いてレイアウトイメージを作成
することも可能となる。
【００５５】さらに、本発明のＬＳＩ設計方法によれ
ば、自動配置に必要な単位回路を従来例に比べて早期に
自動決定することができる。また、単位回路を示す集合
図形に基づいて被設計ＬＳＩの面積Ｗ×Ｈが算出され
る。このことで、メモリ品種の設計につき、セルライブ
ラリ方式に依存することなく、ネットリストに基づいて
被設計ＬＳＩの全体面積を速やかに、かつ、正確に見積
もることができる。さらに、フロアプランニングが自動
化されることで、レイアウト作業時間の短縮化を図るこ
とが可能となる。また、実際のチップ出来上がり形状に
最も近似した図形で、チップ全体の回路シミュレーショ
ンを行うことが可能となり、メモリ品種等の設計に十分
対処することが可能となる。このことで、被設計ＬＳＩ
の高機能化及び高性能化の要求に十分対処することが可
能となる。
ば、自動配置に必要な単位回路を従来例に比べて早期に
自動決定することができる。また、単位回路を示す集合
図形に基づいて被設計ＬＳＩの面積Ｗ×Ｈが算出され
る。このことで、メモリ品種の設計につき、セルライブ
ラリ方式に依存することなく、ネットリストに基づいて
被設計ＬＳＩの全体面積を速やかに、かつ、正確に見積
もることができる。さらに、フロアプランニングが自動
化されることで、レイアウト作業時間の短縮化を図るこ
とが可能となる。また、実際のチップ出来上がり形状に
最も近似した図形で、チップ全体の回路シミュレーショ
ンを行うことが可能となり、メモリ品種等の設計に十分
対処することが可能となる。このことで、被設計ＬＳＩ
の高機能化及び高性能化の要求に十分対処することが可
能となる。
【００５６】また、本発明のＬＳＩ設計方法によれば、
ウエハプロセスや設計上の都合により制御プログラムが
随時書換えられる。このため、被設計ＬＳＩの各種デザ
インルールの変更及びレイアウト手法の変更に速やかに
対応することが可能となる。これにより、ユーザが自由
に制御プログラムを組み替えることができ、ＬＳＩ設計
装置の機能向上と新規ＬＳＩの早期開発に寄与するとこ
ろが大きい。
ウエハプロセスや設計上の都合により制御プログラムが
随時書換えられる。このため、被設計ＬＳＩの各種デザ
インルールの変更及びレイアウト手法の変更に速やかに
対応することが可能となる。これにより、ユーザが自由
に制御プログラムを組み替えることができ、ＬＳＩ設計
装置の機能向上と新規ＬＳＩの早期開発に寄与するとこ
ろが大きい。
【００５７】
【発明の効果】以上説明したように、本発明のＬＳＩ設
計装置によれば、素子抽出手段，図形作成手段，面積算
出手段及び回路図形作成手段が設けられる。このため、
面積データに基づいて被設計半導体集積回路の単位回路
の面積やその全体面積の予測をすることが可能となる。
また、図形データに基づいて作成されるレイアウトデー
タ、又は、面積データと回路データとに基づいて作成さ
れたレイアウトデータの一方を選択して被設計半導体集
積回路の自動配置処理をすることが可能となる。
計装置によれば、素子抽出手段，図形作成手段，面積算
出手段及び回路図形作成手段が設けられる。このため、
面積データに基づいて被設計半導体集積回路の単位回路
の面積やその全体面積の予測をすることが可能となる。
また、図形データに基づいて作成されるレイアウトデー
タ、又は、面積データと回路データとに基づいて作成さ
れたレイアウトデータの一方を選択して被設計半導体集
積回路の自動配置処理をすることが可能となる。
【００５８】また、本発明のＬＳＩ設計方法によれば、
ネットリストが最小単位の能動素子及び受動素子に分離
され、その後、そのレイアウト設計基準に基づいて能動
素子又は受動素子の図形が作成される。このため、自動
配置に必要な単位回路を従来例に比べて早期に自動決定
することができる。また、単位回路を示す集合図形に基
づいて被設計半導体集積回路の面積が算出される。
ネットリストが最小単位の能動素子及び受動素子に分離
され、その後、そのレイアウト設計基準に基づいて能動
素子又は受動素子の図形が作成される。このため、自動
配置に必要な単位回路を従来例に比べて早期に自動決定
することができる。また、単位回路を示す集合図形に基
づいて被設計半導体集積回路の面積が算出される。
【００５９】このことで、メモリ品種の設計につき、セ
ルライブラリ方式に依存することなく、被設計半導体集
積回路の全体面積を速やかに、かつ、正確に見積もるこ
とができる。また、フロアプランニングが自動化される
ことで、レイアウト作業時間の短縮化を図ることが可能
となる。実際のチップ出来上がり形状に最も近似した図
形で、チップ全体の回路シミュレーションを行うことが
可能となる。
ルライブラリ方式に依存することなく、被設計半導体集
積回路の全体面積を速やかに、かつ、正確に見積もるこ
とができる。また、フロアプランニングが自動化される
ことで、レイアウト作業時間の短縮化を図ることが可能
となる。実際のチップ出来上がり形状に最も近似した図
形で、チップ全体の回路シミュレーションを行うことが
可能となる。
【００６０】さらに、本発明によれば、制御プログラム
が随時書換えられるため、レイアウト設計基準の変更及
びレイアウト手法の変更に速やかに対応することが可能
となる。これにより、新規ＬＳＩの早期開発を図るこ
と、及び、ＬＳＩ設計装置の機能向上の寄与するところ
が大きい。
が随時書換えられるため、レイアウト設計基準の変更及
びレイアウト手法の変更に速やかに対応することが可能
となる。これにより、新規ＬＳＩの早期開発を図るこ
と、及び、ＬＳＩ設計装置の機能向上の寄与するところ
が大きい。
【図１】本発明に係るＬＳＩ設計装置の原理図である。
【図２】本発明の実施例に係るＬＳＩ設計システムの構
成図である。
成図である。
【図３】本発明の実施例に係る各エディタの内部構成図
である。
である。
【図４】本発明の実施例に係る設計データ及びルールデ
ータの内容図である。
ータの内容図である。
【図５】本発明の実施例に係るＬＳＩ設計処理（メイン
ルーチン）のフローチャートである。
ルーチン）のフローチャートである。
【図６】本発明の実施例に係るリスト分類処理のフロー
チャートである。
チャートである。
【図７】本発明の実施例に係るリスト分離処理の補足説
明図である。
明図である。
【図８】本発明の実施例に係るイメージ作成処理のフロ
ーチャートである。
ーチャートである。
【図９】本発明の実施例に係るイメージ作成処理の補足
説明図である。
説明図である。
【図10】本発明の実施例に係る面積算出処理のフローチ
ャートである。
ャートである。
【図11】本発明の実施例に係る面積予測処理の補足説明
図である。
図である。
【図12】従来例に係るＣＡＤ設計システム及びＬＳＩ設
計方法の説明図である。
計方法の説明図である。
１１…素子抽出手段、 １２…図形作成手段、 １３…面積算出手段、 １４…回路図形作成手段、 ＤIN…設計データ、 Ｄｒ…設計基準データ、 ＤOUT １，ＤOUT ２…レイアウトデータ、 Ｄ1i…抽出データ、 Ｄ２…図形データ、 Ｄ３…面積データ、 Ｄ４…回路データ。
Claims (9)
- 【請求項１】 半導体集積回路を自動設計する装置にお
いて、被設計半導体集積回路の設計データ（ＤIN）を最
小単位の能動素子及び受動素子の抽出データ（Ｄ1i，
〔ｉ＝１，２，３…〕）に分離する素子抽出手段（１
１）と、前記半導体集積回路のレイアウト設計基準であ
って少なくともｐチャネルトランジスタゲート幅最大値
とｎチャネルトランジスタゲート幅最大値とｐチャネル
トランジスタ拡散層間隔とｎチャネルトランジスタ拡散
層間隔とを規定した設計基準データ（ＤＲ）と前記最小
単位の能動素子及び受動素子の抽出データ（Ｄ1i）とに
基づいて能動素子又は受動素子の単位素子図形を示す図
形データ（Ｄ２）を作成する図形作成手段（１２）と、
前記図形データ（Ｄ２）に基づいて被設計半導体集積回
路の面積データ（Ｄ３）を算出する面積算出手段（１
３）と、前記面積データ（Ｄ３）に基づいて単位素子図
形の回路記号を示す回路データ（Ｄ４）を出力する回路
図形作成手段（１４）とを具備することを特徴とするＬ
ＳＩ設計装置。 - 【請求項２】 被設計半導体集積回路を構成する回路素
子，該回路素子の固有のパラメータ及び該回路素子同士
の接続関係を記述したネットリストを最小単位の能動素
子及び受動素子に分離処理をし、前記半導体集積回路の
レイアウト設計基準であって少なくともｐチャネルトラ
ンジスタゲート幅最大値とｎチャネルトランジスタゲー
ト幅最大値とｐチャネルトランジスタ拡散層間隔とｎチ
ャネルトランジスタ拡散層間隔とに基づいて能動素子及
び受動素子の図形作成処理をし、前記能動素子及び受動
素子の集合図形に基づいて被設計半導体集積回路の面積
予測処理をすることを特徴とするＬＳＩ設計方法。 - 【請求項３】 請求項２記載のＬＳＩ設計方法におい
て、前記分離処理の際に、少なくとも、被設計半導体集
積回路を構成する回路素子，該回路素子の固有のパラメ
ータ及び該回路素子同士の接続関係を記述したネットリ
ストからｐ型の電界効果トランジスタ，ｎ型の電界効果
トランジスタ，ｐ型の電界効果トランジスタ構成のキャ
パシタ，ｎ型の電界効果トランジスタ構成のキャパシタ
及び抵抗素子と、前記ｐ型の電界効果トランジスタ，ｎ
型の電界効果トランジスタ，ｐ型の電界効果トランジス
タ構成のキャパシタ，ｎ型の電界効果トランジスタ構成
のキャパシタ及び抵抗素子以外に独立した特殊回路を抽
出することを特徴とするＬＳＩ設計方法。 - 【請求項４】 請求項２記載のＬＳＩ設計方法におい
て、前記能動素子又は受動素子の図形作成処理の際に、
ｐ型の電界効果トランジスタ，ｎ型の電界効果トランジ
スタ，ｐ型の電界効果トランジスタ構成のキャパシタ，
ｎ型の電界効果トランジスタ構成のキャパシタ又は抵抗
素子の単位素子図形及び単位素子図形以外の特殊回路の
図形を個々に作成することを特徴とするＬＳＩ設計方
法。 - 【請求項５】 請求項２記載のＬＳＩ設計方法におい
て、前記能動素子の図形作成処理の際に、ｐ型の電界効
果トランジスタ及びｎ型の電界効果トランジスタの単位
素子図形に基づいて、拡散層を共有する集合素子図形及
びゲートを分割する集合素子図形を個々に作成すること
を特徴とするＬＳＩ設計方法。 - 【請求項６】 請求項２記載のＬＳＩ設計方法におい
て、前記被設計半導体集積回路の面積予測処理の際に、
前記ｐ型の電界効果トランジスタ，ｎ型の電界効果トラ
ンジスタ，ｐ型の電界効果トランジスタ構成のキャパシ
タ，ｎ型の電界効果トランジスタ構成のキャパシタ及び
抵抗素子の各集合素子図形と単位素子図形以外の特殊回
路の図形とに基づいて、レイアウト処理の最小単位とな
る単位回路の面積算出処理をすることを特徴とするＬＳ
Ｉ設計方法。 - 【請求項７】 請求項２記載のＬＳＩ設計方法におい
て、前記被設計半導体集積回路の面積予測処理の際に、
ｐ型の半導体形成領域に形成する集合素子図形とｎ型の
半導体形成領域に形成する集合素子図形と分割処理を
し、前記分割処理された２つの集合素子図形から全体回
路の面積算出処理をすることを特徴とするＬＳＩ設計方
法。 - 【請求項８】 請求項２記載のＬＳＩ設計方法におい
て、前記能動素子又は受動素子の図形作成処理に基づい
て作成される第１のレイアウトデータ、又は、前記被設
計半導体集積回路の面積予測処理に基づいて作成される
第２のレイアウトデータに基づいて被設計半導体集積回
路の自動配置処理をすることを特徴とするＬＳＩ設計方
法。 - 【請求項９】 請求項２記載のＬＳＩ設計方法におい
て、前記能動素子及び受動素子の分離処理，該能動素子
又は受動素子の図形作成処理及び被設計半導体集積回路
の面積算出処理をする制御プログラムを随時書き換える
ことを特徴とするＬＳＩ設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224467A JP2991598B2 (ja) | 1993-09-09 | 1993-09-09 | Ｌｓｉ設計装置及びｌｓｉ設計方法 |
| US08/625,240 US5818727A (en) | 1993-09-09 | 1996-04-01 | Design system and method for semiconductor integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224467A JP2991598B2 (ja) | 1993-09-09 | 1993-09-09 | Ｌｓｉ設計装置及びｌｓｉ設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0785114A JPH0785114A (ja) | 1995-03-31 |
| JP2991598B2 true JP2991598B2 (ja) | 1999-12-20 |
Family
ID=16814254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5224467A Expired - Fee Related JP2991598B2 (ja) | 1993-09-09 | 1993-09-09 | Ｌｓｉ設計装置及びｌｓｉ設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5818727A (ja) |
| JP (1) | JP2991598B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920486A (en) * | 1996-08-16 | 1999-07-06 | International Business Machines Corporation | Parameterized cells for generating dense layouts of VLSI circuits |
| CA2216589C (en) * | 1996-09-27 | 2001-12-04 | Semiconductor Insights Inc. | Computer-assisted design analysis method for extracting device and interconnect information |
| CA2216900C (en) | 1996-10-01 | 2001-12-04 | Semiconductor Insights Inc. | Method to extract circuit information |
| US6074430A (en) * | 1996-10-21 | 2000-06-13 | Kabushiki Kaisha Toshiba | Automatic cell placing method |
| DE19702600A1 (de) * | 1997-01-24 | 1998-07-30 | Sgs Thomson Microelectronics | Elektrische Analyse integrierter Schaltungen |
| JP2912284B2 (ja) * | 1997-01-30 | 1999-06-28 | 日本電気アイシーマイコンシステム株式会社 | レイアウトエディタおよびそのテキスト発生方法 |
| US6304998B1 (en) * | 1997-03-27 | 2001-10-16 | Fujitsu Limited | Method of manufacturing integrated circuit device |
| US6075934A (en) * | 1997-05-01 | 2000-06-13 | Motorola, Inc. | Method for optimizing contact pin placement in an integrated circuit |
| JP4128251B2 (ja) * | 1997-10-23 | 2008-07-30 | 富士通株式会社 | 配線密度予測方法およびセル配置装置 |
| JPH11306208A (ja) | 1998-04-16 | 1999-11-05 | Fujitsu Ltd | フロアプラン方法およびフロアプラン装置並びにフロアプランプログラムを記録したコンピュータ読取可能な記録媒体 |
| US6263098B1 (en) * | 1998-09-11 | 2001-07-17 | The United States Of America As Represented By The Secretary Of The Army | Determination of functionality for integrated circuit modules |
| JP2001351979A (ja) * | 2000-06-05 | 2001-12-21 | Fujitsu Ltd | 半導体装置設計支援装置 |
| JP2004178285A (ja) * | 2002-11-27 | 2004-06-24 | Renesas Technology Corp | 寄生素子抽出装置 |
| US7797683B2 (en) * | 2003-12-29 | 2010-09-14 | Intel Corporation | Decoupling the number of logical threads from the number of simultaneous physical threads in a processor |
| US7643665B2 (en) * | 2004-08-31 | 2010-01-05 | Semiconductor Insights Inc. | Method of design analysis of existing integrated circuits |
| JP4882573B2 (ja) * | 2006-07-24 | 2012-02-22 | 富士通株式会社 | レイアウト評価装置 |
| CN106156381B (zh) * | 2015-04-02 | 2019-07-05 | 台湾积体电路制造股份有限公司 | 半导体器件阵列的参数确定方法和装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4379343A (en) * | 1980-11-28 | 1983-04-05 | Hughes Aircraft Company | Electrically erasable programmable read-only memory cell having a shared diffusion |
| US5111413A (en) * | 1989-03-24 | 1992-05-05 | Vantage Analysis Systems, Inc. | Computer-aided engineering |
| US5164911A (en) * | 1989-12-15 | 1992-11-17 | Hewlett-Packard Company | Schematic capture method having different model couplers for model types for changing the definition of the schematic based upon model type selection |
| US5359537A (en) * | 1990-05-14 | 1994-10-25 | Vlsi Technology, Inc. | Automatic synthesis of integrated circuits employing controlled input dependency during a decomposition process |
| JPH05198672A (ja) * | 1992-01-21 | 1993-08-06 | Hitachi Ltd | セル設計方法、及びそれを用いた半導体集積回路の製造方法 |
| US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
-
1993
- 1993-09-09 JP JP5224467A patent/JP2991598B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-01 US US08/625,240 patent/US5818727A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0785114A (ja) | 1995-03-31 |
| US5818727A (en) | 1998-10-06 |
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