JP3185666B2 - パラメータ抽出装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩ等の回路の
内、特にデータパス回路のように規則的なビットスライ
ス構造を持ち、高性能を要求される回路を高品質かつ効
率的に設計する技術に関わり、特に回路の論理データに
基づいてマスクデータを設計する方法に関するものであ
る。

【０００２】

【従来の技術】通常ＬＳＩ回路は入力されたデータに様
々な処理を実行するデータパス回路と、データ処理やそ
の他の様々な機能の制御を行う制御回路に分類すること
ができる。

【０００３】この内制御回路は規則性が低く、論理合成
や標準セル（＊２）配置配線等の設計自動化ツールを用
いて自動設計されることが多い。また標準セルには遅延
モデルが用意されており、生成されたレイアウト結果か
ら算出された各配線の配線容量や配線抵抗を用いた高精
度なタイミング検証が可能である。

【０００４】これに対してデータパス回路は規則的なビ
ットスライス構造を持ち（＊１）、また遅延が大きなパ
スを含むことが多くタイミング制約が厳しいために、制
御回路のような自動設計を行わずに人手によるフルカス
タム設計を行うことが多い。最近ではデータパス回路の
設計をリーフセル（＊２）設計とその配置配線設計に分
けて前者を人手で行い、後者は設計自動化ツールを用い
て行うことも多い。

【０００５】またデータパス回路のタイミング検証につ
いては、あらかじめ設計者が回路知識に基づいて洗いだ
しておいたクリティカルパス（遅延が大きくタイミング
制約を満たさない可能性があるパス）に対してＳＰＩＣ
Ｅ等の回路解析ツールを用いて遅延を評価してタイミン
グ制約を満たしていることを確認していた。

【０００６】（＊１）レイアウト設計に関する説明の中
で要素間の位置関係を述べる必要があるが、説明を簡単
にするために以下の記述の中では、データパスブロック
の方向を固定することとする。すなわちデータ信号が流
れる方向が上下に、また制御信号が流れる方向が左右に
なるように配置しておく。ビットスライスの各要素は左
右方向に並ぶことになる。データパスブロックの方向を
回転させたレイアウトでは以下の説明は不適当な記述を
含むことになるが、その場合でも内容は全く影響されず
に成立している。またデータパス設計における慣習に従
って、上下方向をワード方向、左右方向をビット方向と
呼ぶ場合もある。

【０００７】（＊２）本明細書では標準セルとリーフセ
ルという用語を用いて回路の最小構成要素を表現してい
る。前者が多くの回路に汎用的に使用されるのに対し
て、後者は特定の回路専用に開発され汎用に使用される
ことは想定していない。また前者はそれぞれが特定のま
とまった機能を持ち論理的な意味が明白であるのに対し
て、後者には論理的な意味はあまりなく単にレイアウト
上の都合により回路を適当に分割したものである。従っ
て外見はよく似ているが概念的にはかなり異なってい
る。リーフセルという用語は一般にはレイアウトの最小
単位という意味で広く使用されるが、ここでは論理の構
成要素という意味も含めて使用している。

【０００８】

【発明が解決しようとする課題】以上述べたような従来
のデータパス設計方法における課題として以下のような
ものを挙げることができる。

【０００９】（１）設計工数削減 前述のように、通常データパス設計ではあらかじめ設計
済の標準セルを使わずに、専用のリーフセルを新たに開
発するというフルカスタム設計が行われる。これらは基
本的に人手により行われるために多大な設計工数を必要
としている。一方このようなフルカスタム設計は熟練し
たＬＳＩ設計技術者を必要としているにもかかわらず、
これらの技術者は慢性的に不足しているために、データ
パス設計がＬＳＩ全体の設計期間短縮のネックになって
いることが多かった。

【００１０】この問題を解決して効率的なデータパス設
計を実現するには、従来のようにセミカスタム設計（標
準セルを用いた設計）の自動化に止まるのではなく、フ
ルカスタム設計の自動化を進めていく必要がある。

【００１１】（２）高品質な回路設計 しかしながらフルカスタム設計を自動化するにあたって
は回路品質を犠牲にすることはできない。例え設計工数
が削減できても、生成された回路がセミカスタム設計と
同程度の品質にしかならないのであれば、最初から標準
セルを用いて設計した方がよい。従来のデータパス設計
がなかなか自動化されず人手で行われていた原因は、主
として高品質なフルカスタム回路設計が困難であること
にあった。

【００１２】高品質なデータパス設計を行う上で課題と
なっていたこととして、まず第一にリーフセル幅をいく
らにするかという問題がある。データパス回路は論理的
にビットスライス構造を持つため、レイアウト設計にお
いてもビットスライス構造を保存することが面積効率上
有利である。通常このビットスライスの幅をリーフセル
の幅として、全てのリーフセルで幅を統一することが多
い。様々な回路のリーフセルに対して同じセル幅を適用
するのであるから、セル幅の選択が最終的にできる回路
品質に大きな影響を与えることは必至である。

【００１３】セル幅の決定においては特に縦方向の配線
トラック数を考慮することが重要である。データパスで
は通常縦方向配線は全てセル上を通過させることにより
高密度なレイアウトを実現している。もしもセル幅が十
分ではなく必要な縦配線を通すことができない場合に
は、左右の隣接セルとの間に縦配線チャネルを取らなけ
ればならないために、ブロック全体に占めるセル面積比
率が低下して結果としてブロック面積の増大をまねく。

【００１４】次の課題として、データパス回路全体は複
数のリーフセルに分割して設計するのが通常であるが、
それをいかに最適に分割するかという問題がある。デー
タパス回路の各ビットスライスへの分割は既に論理設計
段階で行われており、ここでは各ビットスライスをワー
ド方向に複数のリーフセルに分割することを行う。ここ
ではリーフセルの幅が決まっており、その中でできるだ
け集積度が高くなるように回路を詰め込む必要がある。
セル当たりのトランジスタ数が大きくなればそれだけセ
ル数の削減につながり最終的なデータパスブロック全体
のサイズを削減できることになる。他方、あまりにも多
くのトランジスタを詰め込みすぎると決められた幅のリ
ーフセルの中に収まらない場合がでてくる。

【００１５】また、リーフセルの論理が深くなると入出
力信号の組み合わせが多くなり、タイミングモデル化が
困難になるという問題があるために、リーフセルの論理
段数はできるだけ小さくしておく必要がある。そのため
にはリーフセルの複数の出力の論理段数をできるだけ揃
えておく必要がある。

【００１６】次の課題として、リーフセルに分割された
データパス回路の各トランジスタサイズ（トランジスタ
の幅）を最適になるように決める問題がある。トランジ
スタサイズを大きくすると負荷容量を高速に駆動するこ
とができるが、回路の集積度が小さくなるとともに、入
力容量が大きくなるため消費電力を増加させるというデ
メリットがある。従ってスピード等の問題で大きな駆動
能力が必要な部分ではそれ相応のサイズにしておく必要
があるが、それ以外はできるだけサイズを小さくしてお
くことが望ましい。また、あまりにも大きなトランジス
タはリーフセルの中に実装することが困難であるという
点にも考慮する必要がある。

【００１７】次の課題として、信号配線を如何にうまく
行うかという問題がある。前述したように、通常データ
パス回路では縦方向の配線（主としてデータ信号）をセ
ル上を通そうとするために縦配線トラックの制約が非常
に厳しい。このような状況で横方向の制御信号配線が折
れ曲がることによって縦配線トラックを不必要に消費す
れば、本来通るべき縦方向のデータ信号がセル上を通ら
なくなり、ブロック面積の増大をまねく結果となる。ま
た折れ曲がった配線は配線容量の増大につながり、信号
遅延を増大させる。

【００１８】他方、縦配線トラック数が制限されている
ために、各配線トラックに複数のデータ信号線を割り当
てる必要があるが、この割り当てをうまく行わないと決
まった数のトラックに収まらなくなり、やはりブロック
面積の増大をまねく。

【００１９】（３）高精度なタイミング検証 従来行われてきたＳＰＩＣＥによるデータパス回路のタ
イミング検証では、設計者がクリティカルパスを全て特
定していればよいが、見逃していた場合にはそれが検証
されないままになり、結果としてタイミングエラーを引
き起こす危険がある。特にプロセスの微細化が進むと、
遅延全体の中で配線遅延の占める割合が増大するために
論理設計段階でクリティカルパスを特定することが困難
になってきている。さらに、人手により作成したＳＰＩ
ＣＥモデルではレイアウト情報を正確に反映できないた
め、高精度なタイミング検証が困難であることも問題で
ある。

【００２０】また、通常クリティカルパスはデータパス
回路内部に閉じているだけではなく、データパス回路と
制御回路（セルベースのＢＡ手法を用いてタイミング検
証されることが多い。）にまたがって存在することが多
い。しかしながら、従来はデータパス回路と制御回路と
で用いられるタイミング検証手法が異なっているため
に、両者を一体として検証することができず別々に検証
せざるを得なかったことも検証精度を下げる一因となっ
ていた。

【００２１】以上述べた問題を解決するには、制御回路
と同様にデータパス回路に対してもセルベースのＢＡ手
法を適用する方法が有効である。そのためには各リーフ
セルの高精度なタイミングモデルを作成する必要がある
が、データパス回路を分割して作成したリーフセルは標
準セルと比べると回路の独立性が低いために、それが困
難であるという問題があった。

【００２２】本発明の目的は以上述べたような課題を解
決することにより、データパス設計を自動化して設計工
数を削減するとともに、高性能・高集積なデータパス回
路設計を実現し、かつ設計された回路は高精度なタイミ
ング検証が可能であるような回路設計方法を提供するこ
とである。

【００２３】

【００２４】

【課題を解決するための手段】 上記の問題点を解決する
ために、請求項１ に係る本発明は、リーフセル間の配線
情報に基づき、前記リーフセルに入力される信号を出力
する別のリーフセル出力の駆動能力に関するパラメータ
を抽出し、これらの駆動パラメータをエミュレートする
回路を前記リーフセルに付加する仮想リーフセルを合成
してそのタイミングパラメータを抽出し、それに基づい
て前記リーフセルのタイミングパラメータを算出するパ
ラメータ抽出装置を提供する。また請求項２に係る本発
明は、リーフセル間の配線情報に基づき、前記リーフセ
ルの出力端子に繋がる負荷容量を計算した後、これらの
負荷容量をエミュレートする仮想リーフセルを合成し
て、前記仮想リーフセルを前記リーフセルに付加し、そ
れに基づいて前記リーフセルのタイミングパラメータを
算出するパラメータ抽出装置を提供する。

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】請求項１および請求項２に係る本発明で
は、例えば当該リーフセルがクリティカルパスに含まれ
ていたり、あるいはセルのレイアウト上の問題から前記
の回路独立性を高めるための回路変換を行うことができ
ない場合でも、リーフセル間の配線情報に基づき、当該
リーフセルに入力される信号を出力する別のリーフセル
出力の駆動能力に関するパラメータを抽出する、あるい
は当該リーフセルの出力端子に繋がる負荷容量を計算し
た後、これらの駆動パラメータや負荷容量をエミュレー
トする回路を当該リーフセルに付加した仮想リーフセル
を合成する。このようにすれば例え当該リーフセルの回
路独立性が低くても、当該リーフセルの実際の使用状況
においては精度の高いタイミングモデルを生成すること
ができる。ただしその使用状況においてのみ有効なモデ
ルであり、汎用的に用いることができないものである。

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】

【００４３】

【００４４】

【００４５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を見ながら説明する。図１は本発明の一実施の形
態における処理の流れを示すための処理フロー図であ
る。

【００４６】図中、論理データ１は設計しようとする回
路の論理仕様を論理図や論理式あるいはネットリストと
いったフォーマットで記述したものである。

【００４７】データパス回路の論理設計では対話的な論
理図エディタ上で各種ゲートやフリップフロップを表す
シンボルを配置配線することにより論理図を作成するこ
とが多い。またデータパス回路はビットスライス構造
（回路全体がデータの各ビットに対応したサブ回路にき
れいに分割される性質）をもつために、論理設計段階で
ビットスライス構造に対応した階層構造を持たせて設計
する場合が多い。本実施の形態においても論理データに
ビットスライス構造を持たせている。

【００４８】リーフセル幅およびリーフセル分割最適化
ステップ２では、論理データ１に基づいて最適なリーフ
セル幅（すなわちビットスライスの１ビット分の幅）を
算出して、さらにそのリーフセル幅に基づいてデータパ
ス回路を複数のリーフセルへと最適に分割する。

【００４９】図２にリーフセル幅およびリーフセル分割
最適化ステップ２の処理フローを示す。

【００５０】ステップ２１でリーフセル幅の初期値を設
定する。フリップフロップのようなまとまった機能をも
つ回路が１つのリーフセルに収まらずに複数のリーフセ
ルに分割されるということになると、回路が安定に動作
しなくなる恐れがあるので、ここではそのようなことが
起こらないように初期値を選択する。

【００５１】ステップ２２ではリーフセル幅の暫定値に
従って、データパス回路全体を複数のリーフセルに分割
する。このリーフセルへの分割方法については後述す
る。

【００５２】ステップ２３ではステップ２２の結果得ら
れたリーフセルの概略配置情報とリーフセル間の配線情
報をもとに必要な配線トラック数を見積もる。

【００５３】ステップ２４では見積もられた配線トラッ
ク数とリーフセル幅によって決まる配線トラック数の最
大値とを比較して縦方向配線がリーフセル上に収まるか
否かを判定する。その結果収まらない場合にはステップ
２５でリーフセル幅を適当なだけ広げて、再度リーフセ
ルへの分割ステップ２２に戻る。

【００５４】一方収まる場合には、ステップ２６でリー
フセル幅と分割されたリーフセルの個数に基づき、回路
ブロック形状の見積もりを行う。リーフセル幅が与えら
れるとデータパスの横方向のサイズはそれをビット数分
掛け合わせたものに若干の制御回路分を足したものとし
て見積もることができる。また１ビット分のリーフセル
の個数とリーフセルの平均高さを掛け合わせることによ
ってデータパスの縦方向のサイズを見積もることができ
る。

【００５５】ステップ２７ではこのようにして見積もら
れた回路ブロックの形状がＬＳＩ全体のフロアプランを
考慮した時に適切が否かを判定する。例え縦方向の配線
が全てリーフセル上を通り高集積なレイアウトが実現で
きたとしても、ブロック形状が縦に細長くなりすぎるよ
うではＬＳＩ全体を組み上げる時にチップ面積に無駄が
生じてチップ全体としては低集積となってしまう。そこ
でそのような場合にはステップ２５に戻ってリーフセル
幅を変更することによりブロック形状を整える。

【００５６】図３に回路のリーフセルへの分割ステップ
２２の処理フローを示す。

【００５７】ステップ３２では１ビット分の論理データ
３１（本実施の形態では論理設計段階でビットスライス
構造が指定されている。）に含まれる全てのゲートに対
して外部入力からの論理段数に対応するレベル付けを行
う。すなわち全ての入力が外部入力であるゲートをレベ
ル１とし、当該ゲートの全ての入力に接続されるゲート
のレベルの最大値に１を加えたものを当該ゲートのレベ
ルとして入力側から順番にレベル値を決定していく。

【００５８】ステップ３３ではこのようにして決定した
レベル値の小さいものから大きいものへと順番にゲート
を並べたゲートリストを作成する。この時同じレベルの
ゲートの中ではそのゲートを構成するトランジスタ数が
大きいものから小さいものへと並ぶようにしておく。

【００５９】ステップ３５ではリーフセル幅３４に基づ
いて１セル当たりの最大トランジスタ数指標を算出す
る。本実施の形態ではリーフセルの高さは若干の調整は
可能であるもののだいたい同じ値になるようにしている
ので、リーフセルに入るトランジスタ数の制限は基本的
にリーフセルの幅に比例する。

【００６０】ステップ３６およびステップ３７では前記
ゲートリストの最初のものから順番に、当該リーフセル
に含まれるトランジスタ数が前記１セル当たりの最大ト
ランジスタ数指標を越えない範囲内で、当該リーフセル
に割り当てていく。

【００６１】もしもあるゲートのところで前記１セル当
たりの最大トランジスタ数指標を越えてしまった場合で
もゲートリストの次のゲートが前記ゲートと同じレベル
である場合にはそれに対して当該リーフセルに含められ
るかどうかを試みる（ステップ３８、３９）。このよう
に同一レベルのゲートではトランジスタ数の大きいもの
から順番に割り当てていくようにしているのは、その方
がより多くのゲートをリーフセルに詰め込むことができ
る場合が多いためである。

【００６２】以上の処理を繰り返して、もうこれ以上ゲ
ートを割り当てられなくなった場合には、当該リーフセ
ルの処理を終了して次のリーフセルの処理に移る（ステ
ップ４０）。

【００６３】リーフセル回路変換ステップ３では分割さ
れた各リーフセルの回路を調べて、高精度なタイミング
モデル化が困難な回路構成になっている部分があれば、
回路変換を行いそれを解消する。図４にこのような回路
変換の例を示す。

【００６４】図４（ａ）はパストランジスタが直接リー
フセル外部に出力されているケースの例である。通常セ
ルベースのタイミング検証手法では、セルの出力ドライ
ブ能力と内部遅延値および入力容量をライブラリ化して
おき、レイアウト結果などから算出した配線容量と前記
セルの入力容量の和として各出力の負荷容量を計算す
る。さらに前記出力ドライブ能力と前記負荷容量とから
当該出力の配線遅延値を算出する。ところがパストラン
ジスタ出力は固有のドライブ能力を持たず、入力に接続
されるゲートのドライブ能力が反映されるだけであるか
ら、これを精度よくモデル化することができない。そこ
でこのような場合には、図に示すようにパストランジス
タ出力の後にバッファ回路を挿入することによって、出
力のドライブ能力を精度よくモデル化できるようにな
る。

【００６５】図４（ｂ）はある出力ｐに至るパスに含ま
れる途中の信号が別の出力ｑとして出力されているケー
スの例である。このようなケースでは出力ｐに関係する
内部遅延値は出力ｑに接続される外部の負荷容量の影響
を受けるために、出力ｐに対して独立したタイミングモ
デルを作ることはできない。本発明のようにデータパス
回路全体を分割してリーフセルとする設計方法では、こ
の例のようなリーフセルが生成される可能性は高い。そ
こでこのような場合には、図に示すように途中の信号に
バッファを挿入して出力することにより、前述の問題を
解決することができる。

【００６６】トランジスタサイズ最適化ステップ４では
各ゲートに接続される負荷容量を精度良く見積もり、そ
れに対応した最適なトランジスタサイズを計算する。図
５にトランジスタサイズ最適化ステップ４の処理フロー
図を示す。

【００６７】ステップ５１では様々なゲートから構成さ
れる論理データ１を負論理ゲートからなる論理データへ
と変換する。この目的は本実施の形態では通常のＣＭＯ
Ｓ論理を用いているので、実装上の基本ゲートとなる負
論理ゲートへと置き換えているのである。

【００６８】ステップ５２では負荷容量見積もりの第一
段階として、各ゲートの入力容量を一定値とみなしてゲ
ートの接続情報に基づいて各ゲートの出力につながる負
荷容量を算出する。各ゲートの入力容量を一定値とした
理由は、ゲートの入力容量は一般的にトランジスタサイ
ズ自体に主として依存するので、それがまだ決まってい
ない現段階では暫定値として一定値としているのであ
る。前記負荷容量は接続されるゲートの入力容量の和と
配線容量を足し合わせたものである。後者は仮配線容量
の見積もり手法に基づいて、接続先のゲート入力数等か
ら統計的な計算式を用いて算出される。

【００６９】ステップ５４では与えられたタイミング制
約値５３に基づいてゲート１段当たりの遅延指標を算出
する。これはゲート１段当たりに許される遅延時間の目
安であるが、これを小さくしすぎると生成される回路は
高速になりタイミングエラーの問題は少なくなるが、集
積度は小さくなり消費電力も増大することになるので適
当な値を選ぶ必要がある。

【００７０】ステップ５５ではステップ５２で算出した
負荷容量値と前記ゲート１段当たりの遅延指標とから当
該ゲートのトランジスタサイズを計算する。ゲート遅延
は負荷容量値と出力ドライブ能力がわかれば決まるの
で、まずゲート遅延値が前記ゲート１段当たりの遅延指
標に等しくなる出力ドライブ能力を算出する。次にＮＡ
ＮＤやＮＯＲというゲートの種類毎にトランジスタサイ
ズと出力ドライブ能力との関係がわかっている（もちろ
んＰ型とＮ型で異なる。）ので、それを用いて前記出力
ドライブ能力に対応するトランジスタサイズを算出でき
る。

【００７１】ステップ５６ではゲートの種類がインバー
タでない場合に、ステップ５５で算出したトランジスタ
サイズが実装可能性を考慮してあらかじめＰ型とＮ型そ
れぞれに対して決められている最大トランジスタサイズ
を越えるか否かを判定する。その結果もしも最大トラン
ジスタサイズを越える場合には、ステップ５７で当該ゲ
ート出力の後にバッファ回路を挿入し、必要な場合には
信号極性反転に伴う回路変換を行い、局所的に負荷容量
を算出し直す。

【００７２】ステップ５８では負荷容量見積もりの第二
段階として、以上のようにして算出されたトランジスタ
サイズを考慮にいれて各ゲートの入力容量を見積もり、
各ゲートの出力につながる負荷容量のより高精度な再評
価を行う。またステップ５９では、この再評価された負
荷容量値に基づいてトランジスタサイズの再計算を行
う。

【００７３】リーフセルレイアウトステップ５では、ス
テップ４で決定されたトランジスタサイズに基づいて各
リーフセルのレイアウト設計を行う。ビットスライス構
造を持つデータパス回路の設計では、同一ワード位置に
配置される複数のリーフセルに共通の制御信号が入力さ
れるケースが多いが、このような場合には前記制御信号
に対応する端子の高さ方向の座標値を複数のリーフセル
間で揃えてレイアウトしておく。

【００７４】また、本ステップでは後の配線処理におい
て高密度配線設計を可能にするために、以下に記述する
ような端子配置最適化処理を行う。図６にこの端子配置
最適化処理の処理フローを示す。

【００７５】ステップ６１では、回路をリーフセルへ分
割した結果得られるリーフセルの概略配置情報とリーフ
セル間の接続情報に基づいて、当該リーフセルの各端子
が上方向に配線されるのか下方向に配線されるのか上下
両方向に配線されるのかあるいは左右方向に配線される
のかの判別を行う。

【００７６】ステップ６２では、その結果上方向に配線
される端子と下方向に配線される端子とがあった場合
に、レイアウト上可能であればこれらの端子を同一の縦
配線トラック上に前者を上方に後者を下方に配置する。
もちろん端子の位置は素子のレイアウト状態に大きく依
存するので、無理に端子位置を揃えることによってレイ
アウトが困難になるような場合には行わない。

【００７７】ステップ６３ではさらに、左右方向に配線
される端子と上方向に配線される端子あるいは下方向に
配線される端子があった場合に、レイアウト上可能であ
ればこれらの端子を同一の縦配線トラック上に上方向に
配線される端子を上方に下方向に配線される端子を下方
に左右方向に配線される端子をその間に配置する。本ス
テップでは上方向に配線される端子と下方向に配線され
る端子は両方存在する必要はなく、どちらか一方でよ
い。

【００７８】リーフセルのタイミングモデル作成ステッ
プ６では、まずステップ５の結果得られた当該リーフセ
ルのレイアウトデータから回路情報（トランジスタや配
線容量や配線抵抗の接続情報）の抽出を行ってＳＰＩＣ
Ｅネットリストの抽出を行う。次にリーフセルの入出力
間の内部遅延値や入力容量や出力ドライブ能力などの遅
延パラメータ抽出のためのＳＰＩＣＥのテストベクタを
作成する。次にこれらのテストベクタを用いて当該リー
フセルのＳＰＩＣＥ実行を行う。最後にその結果得られ
る出力波形情報から上記タイミングパラメータを抽出す
る。

【００７９】本実施の形態ではリーフセル回路変換ステ
ップ３において、高精度なタイミングモデル作成を可能
にするための回路変換を行っているが、変換後の回路が
リーフセルに収まらない等の理由で前記回路変換を実行
できない場合も存在する。そのようなリーフセルに対し
てそのまま通常のタイミングパラメータ抽出を行ったの
では精度の悪いタイミングモデルしか得られない。

【００８０】これらのリーフセルに対しては、リーフセ
ル間の配線情報に基づき、前記リーフセルに入力される
信号を出力する別のリーフセル出力の駆動能力に関する
パラメータを抽出する、あるいは前記リーフセルの出力
端子に繋がる負荷容量を計算した後、これらの駆動パラ
メータや負荷容量をエミュレートする回路を前記リーフ
セルに付加した仮想リーフセルを合成してそのタイミン
グパラメータを抽出し、それに基づいて前記リーフセル
のタイミングパラメータを算出することを行う。このよ
うな方法を取ることにより、前記リーフセルに対しても
（汎用性はないが）高精度なタイミングモデルを作成す
ることができる。

【００８１】配置配線ステップ７では、回路をリーフセ
ルへ分割した結果得られるリーフセルの概略配置情報と
リーフセル間の接続情報に従って、ステップ５で作成さ
れたリーフセルを配置して端子間を最適に配線すること
により、データパス回路全体のマスクデータを作成す
る。

【００８２】本実施の形態においてはリーフセルレイア
ウトステップ５のところで説明したように、同一ワード
位置に配置されるリーフセルの制御信号入力端子の高さ
方向の座標値が揃えてあるので、まずこれらの制御信号
を他の配線に優先して真っ直ぐに横方向に配線する。こ
のようにすることにより前記制御信号配線の折れ曲がり
がなくなり、その結果制御信号が縦配線トラックを浪費
することがなくなるため、データ信号配線が縦配線トラ
ックをフルに使用することが可能になり高密度配線設計
が実現できる。また制御信号線を不必要に曲げないで真
っ直ぐに配線することで配線容量が削減できるため、回
路の高速化にもつながる。

【００８３】また本実施の形態においてはリーフセルレ
イアウトステップ５のところで説明したように、端子位
置をできるだけ同一縦配線トラック上に揃えて配置して
いる。このようにしておくことで前記端子に対応する複
数の配線がうまく１つの縦配線トラックを使用すること
ができるようになり、結果として高密度配線設計が実現
できる。

【００８４】遅延計算ステップ８では、配置配線ステッ
プ７で得られた各配線のレイアウト情報を用いて実配線
容量評価手法に基づいて配線容量や配線抵抗を精度良く
計算する。次にステップ６で得られた各リーフセルのタ
イミングパラメータと前記配線容量とから、各リーフセ
ルの入出力遅延値（セルの内部遅延時間に出力が配線容
量を駆動する遅延時間を加えたもの）や配線遅延値（配
線の信号伝搬に伴う遅延時間）を算出する。本ステップ
で得られる遅延値（実配線遅延）は実際のレイアウト情
報を反映したものであるから、ステップ４で行ったよう
な論理的な接続情報のみから算出した遅延値（仮配線遅
延）と比べてかなり精度の高いものである。

【００８５】タイミング解析ステップ９では、遅延計算
ステップ８で得られた遅延情報を用いてデータパス回路
全体のタイミング解析を行う。タイミング解析手法とし
ては回路に含まれるパスの信号タイミングを網羅的に調
べる静的タイミング解析と、テストベクタを用いたシミ
ュレーションにより着目したパスの信号タイミングを調
べる動的タイミング解析があり、それぞれ一長一短があ
るので両者を相補的に用いる。実配線遅延値に基づいて
解析を行うので、結果のパス遅延値等の精度もかなり高
い。

【００８６】本ステップの結果タイミングエラーを起こ
している部分が見つかれば、回路を修正する必要があ
る。遅延時間を短縮するには論理を変更するか、あるい
は論理は変えないでトランジスタサイズを大きくするこ
とによりパスの遅延時間をすこしづつ詰めるかしなけれ
ばならない。前者の方が大きな遅延削減が可能である
が、後者の方が回路変更が容易で工数が少ない。

【００８７】その後修正した回路に対して再度遅延計算
ステップ８とタイミング解析ステップ９を実行する。こ
のようにしてタイミングエラーが無くなればデータパス
設計は完了する。

【００８８】

【発明の効果】以上説明したように、本発明を用いて設
計した回路は高精度なタイミング検証を実行することが
可能であり、高性能回路（高精度なタイミング検証が不
可欠である）を設計することができる。また本発明を用
いれば、与えられた回路の論理データに基づいて高集積
な回路設計を行うことが可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態における高性能回路設計方
法の処理フロー図

【図２】本発明の実施の形態におけるリーフセル幅最適
化処理のフロー図

【図３】本発明の実施の形態におけるリーフセル分割最
適化処理のフロー図

【図４】本発明の実施の形態におけるリーフセル回路変
換処理の例を示す図

【図５】本発明の実施の形態におけるトランジスタサイ
ズ最適化処理のフロー図

【図６】本発明の実施の形態におけるリーフセル端子配
置最適化処理のフロー図

【符号の説明】

１ 論理データ ２ リーフセル幅およびリーフセル分割最適化ステップ ３ リーフセルの回路変換ステップ ４ トランジスタサイズ最適化ステップ ５ リーフセルレイアウトステップ ６ リーフセルタイミングモデル作成ステップ ７ 配置配線ステップ ８ 遅延計算ステップ ９ タイミング解析ステップ １０ マスクデータ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 668 G06F 17/50 666 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１のリーフセルに入力される信号を出
   力する第２のリーフセル出力の駆動能力に関する駆動パ
   ラメータを抽出する駆動パラメータ抽出手段と、 前記駆動パラメータをエミュレートする回路を合成し、
   前記第１のリーフセルに付加して仮想リーフセルを生成
   するエミュレート回路付加手段と、 前記仮想リーフセルのタイミングパラメータを抽出する
   仮想リーフセルタイミングパラメータ抽出手段と、 前記仮想リーフセルのタイミングパラメータを入力し
   て、前記第１のリーフセルのタイミングパラメータを算
   出するリーフセルタイミングパラメータ算出手段と を有
   するリーフセルタイミングパラメータ抽出装置。
2. 【請求項２】 リーフセル間の配線情報に基づき、第１
   のリーフセルの出力端子に繋がる負荷容量を計算する負
   荷容量抽出手段と、 前記負荷容量をエミュレートする回路を合成し、前記第
   １のリーフセルに付加して仮想リーフセルを生成する仮
   想リーフセル生成手段と、 前記仮想リーフセルのタイミングパラメータを抽出する
   仮想リーフセルタイミングパラメータ抽出手段と、 前記仮想リーフセルのタイミングパラメータを入力し
   て、前記第１のリーフセルのタイミングパラメータを算
   出するリーフセルタイミングパラメータ算出手段と を有
   するリーフセルタイミングパラメータ抽出装置。