JPH103489A - Ｌｓｉ設計用回路シミュレーション装置 - Google Patents
Ｌｓｉ設計用回路シミュレーション装置Info
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- JPH103489A JPH103489A JP8157292A JP15729296A JPH103489A JP H103489 A JPH103489 A JP H103489A JP 8157292 A JP8157292 A JP 8157292A JP 15729296 A JP15729296 A JP 15729296A JP H103489 A JPH103489 A JP H103489A
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Abstract
(57)【要約】
【課題】 レイアウトパターン情報を入力せずにレイア
ウトパターンの寄生素子を考慮した回路シミュレーショ
ンを短時間で実行できるＬＳＩ設計用回路シミュレーシ
ョン装置を得る。 【解決手段】 回路シミュレーションの対象回路情報と
デバイスパターン情報とから各配線の長さと配線の総長
とデバイスのレイアウトパターン総面積とを予測し、前
記予測した各配線の長さと配線の総長とデバイスのレイ
アウトパターンの総面積とから配線領域の総面積を予測
し、予測した各配線の長さと配線の総長と配線領域の総
面積とから各配線の寄生素子情報を算出し、算出した各
配線の寄生素子情報を回路情報に付加する。
ウトパターンの寄生素子を考慮した回路シミュレーショ
ンを短時間で実行できるＬＳＩ設計用回路シミュレーシ
ョン装置を得る。 【解決手段】 回路シミュレーションの対象回路情報と
デバイスパターン情報とから各配線の長さと配線の総長
とデバイスのレイアウトパターン総面積とを予測し、前
記予測した各配線の長さと配線の総長とデバイスのレイ
アウトパターンの総面積とから配線領域の総面積を予測
し、予測した各配線の長さと配線の総長と配線領域の総
面積とから各配線の寄生素子情報を算出し、算出した各
配線の寄生素子情報を回路情報に付加する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ設計の際
に用いるＬＳＩ設計用回路シミュレーション装置に関す
るものである。
に用いるＬＳＩ設計用回路シミュレーション装置に関す
るものである。
【０００２】
【従来の技術】ＬＳＩ設計用回路シミュレーション装置
は、ＬＳＩ回路設計中に、例えば、シミュレーションの
対象となる回路情報等を入力して、その回路シミュレー
ションを実行する装置である。従来、この種の装置とし
ては、例えば、図３に示すようなものがあった。図３は
従来のＬＳＩ設計用回路シミュレーション装置の構成を
示すブロック図である。
は、ＬＳＩ回路設計中に、例えば、シミュレーションの
対象となる回路情報等を入力して、その回路シミュレー
ションを実行する装置である。従来、この種の装置とし
ては、例えば、図３に示すようなものがあった。図３は
従来のＬＳＩ設計用回路シミュレーション装置の構成を
示すブロック図である。
【０００３】以下、図３を参照して、従来のＬＳＩ設計
用回路シミュレーション装置の構成を詳細に説明する。
図３において、２１はシミュレーションの対象となる回
路情報を入力する回路情報入力手段、２２はレイアウト
パターン情報を入力するレイアウトパターン情報入力手
段、２３は入力されたレイアウトパターン情報２１０か
ら配線の寄生抵抗値及び寄生容量値の情報を抽出する寄
生素子情報抽出手段である。
用回路シミュレーション装置の構成を詳細に説明する。
図３において、２１はシミュレーションの対象となる回
路情報を入力する回路情報入力手段、２２はレイアウト
パターン情報を入力するレイアウトパターン情報入力手
段、２３は入力されたレイアウトパターン情報２１０か
ら配線の寄生抵抗値及び寄生容量値の情報を抽出する寄
生素子情報抽出手段である。
【０００４】また、２４は入力された回路情報２１１と
レイアウトパターン情報２１０との接続情報を比較する
回路・レイアウトパターン情報比較手段、２５は抽出さ
れた寄生抵抗と容量値の情報を回路情報２１１に付加・
表示する寄生素子情報付加・表示手段、２６は寄生素子
情報が付加された回路情報２１３から回路接続情報を抽
出する回路接続情報抽出手段、２７は回路接続情報２１
４を用いて回路シミュレーションを実行する回路シミュ
レーション実行手段、２１２は寄生素子情報、２１５は
接続情報等の比較結果等を表示する表示手段である。
レイアウトパターン情報２１０との接続情報を比較する
回路・レイアウトパターン情報比較手段、２５は抽出さ
れた寄生抵抗と容量値の情報を回路情報２１１に付加・
表示する寄生素子情報付加・表示手段、２６は寄生素子
情報が付加された回路情報２１３から回路接続情報を抽
出する回路接続情報抽出手段、２７は回路接続情報２１
４を用いて回路シミュレーションを実行する回路シミュ
レーション実行手段、２１２は寄生素子情報、２１５は
接続情報等の比較結果等を表示する表示手段である。
【０００５】次に、図３を参照して、上記従来のＬＳＩ
設計用回路シミュレーション装置の動作について説明す
る。ＬＳＩ設計シミュレーションにおいては、先ず回路
情報２１１とレイアウトパターン情報２１０とを用い
て、回路・レイアウトパターン情報比較手段２４によ
り、それら接続情報の比較を実施する。比較結果を検討
し、回路情報２１１とレイアウトパターン情報２１０の
接続情報に食い違いがある場合は、回路情報入力手段２
１またはレイアウトパターン情報入力手段２２を用い
て、回路情報２１１かまたはレイアウトパターン情報２
１０を修正する。
設計用回路シミュレーション装置の動作について説明す
る。ＬＳＩ設計シミュレーションにおいては、先ず回路
情報２１１とレイアウトパターン情報２１０とを用い
て、回路・レイアウトパターン情報比較手段２４によ
り、それら接続情報の比較を実施する。比較結果を検討
し、回路情報２１１とレイアウトパターン情報２１０の
接続情報に食い違いがある場合は、回路情報入力手段２
１またはレイアウトパターン情報入力手段２２を用い
て、回路情報２１１かまたはレイアウトパターン情報２
１０を修正する。
【０００６】回路情報２１１とレイアウトパターン情報
２１０の接続情報に食い違いがない場合は、寄生素子情
報抽出手段２３と寄生素子情報付加・表示手段２５とを
用いて、寄生素子情報が付加された回路情報２１３を生
成する。回路接続情報抽出手段２６と回路シミュレーシ
ョン実行手段２７とを用いて、レイアウトパターン情報
２１０の寄生素子を考慮したＬＳＩ回路のシミュレーシ
ョンを実行することができる。
２１０の接続情報に食い違いがない場合は、寄生素子情
報抽出手段２３と寄生素子情報付加・表示手段２５とを
用いて、寄生素子情報が付加された回路情報２１３を生
成する。回路接続情報抽出手段２６と回路シミュレーシ
ョン実行手段２７とを用いて、レイアウトパターン情報
２１０の寄生素子を考慮したＬＳＩ回路のシミュレーシ
ョンを実行することができる。
【０００７】
【発明が解決しようとする課題】上記従来のＬＳＩ設計
用回路シミュレーション装置は、以上説明したように構
成されているので、予めレイアウトパターン情報を作成
しておき、かつその接続情報と回路情報の接続情報との
比較を実行しなければならず、そのため、レイアウトパ
ターンの寄生素子を考慮した回路シミュレーションを実
行するのに長大な時間を要するという問題があった。
用回路シミュレーション装置は、以上説明したように構
成されているので、予めレイアウトパターン情報を作成
しておき、かつその接続情報と回路情報の接続情報との
比較を実行しなければならず、そのため、レイアウトパ
ターンの寄生素子を考慮した回路シミュレーションを実
行するのに長大な時間を要するという問題があった。
【０００８】本発明は、上記従来の問題を解決するため
になされたもので、全くレイアウトパターン情報を入力
することなく、レイアウトパターンの寄生素子を考慮し
た回路シミュレーションを短時間で実行することができ
るＬＳＩ設計用回路シミュレーション装置を得ることを
目的とする。
になされたもので、全くレイアウトパターン情報を入力
することなく、レイアウトパターンの寄生素子を考慮し
た回路シミュレーションを短時間で実行することができ
るＬＳＩ設計用回路シミュレーション装置を得ることを
目的とする。
【０００９】
【課題を解決するための手段】この発明の第１の発明に
係わるＬＳＩ設計用回路シミュレーション装置は、回路
情報とＬＳＩ設計者が想定するレイアウトパターン面積
からのみ寄生素子情報を仮想的に算出して、レイアウト
パターンの寄生素子を考慮した回路シミュレーションを
実行できるようにしたものである。
係わるＬＳＩ設計用回路シミュレーション装置は、回路
情報とＬＳＩ設計者が想定するレイアウトパターン面積
からのみ寄生素子情報を仮想的に算出して、レイアウト
パターンの寄生素子を考慮した回路シミュレーションを
実行できるようにしたものである。
【００１０】すなわち、本発明のＬＳＩ設計用回路シミ
ュレーション装置は、入力した回路シミュレーションの
対象となる回路情報とデバイスパターン情報とからデバ
イス間を接続する各配線の長さとすべての配線の総長と
デバイスのレイアウトパターンの総面積とを予測して求
める配線・デバイス情報予測手段と、前記予測された各
配線の長さ及びすべての配線の総長とデバイスのレイア
ウトパターンの総面積とから仮想的な配線領域の総面積
を算出する仮想配線面積算出手段と、前記予測された各
配線の長さ及びすべての配線の総長と前記仮想的な配線
領域の総面積とから各配線の寄生素子情報（寄生抵抗値
及び寄生容量値）を算出する配線の寄生素子情報算出手
段と、前記算出した各配線の寄生素子情報を回路情報に
付加し表示する配線の寄生素子情報出力手段とからな
り、回路シミュレーションの対象となる回路情報を入力
してレイアウトパターンの寄生素子を考慮した回路シミ
ュレーションを実行するようにしたものである。
ュレーション装置は、入力した回路シミュレーションの
対象となる回路情報とデバイスパターン情報とからデバ
イス間を接続する各配線の長さとすべての配線の総長と
デバイスのレイアウトパターンの総面積とを予測して求
める配線・デバイス情報予測手段と、前記予測された各
配線の長さ及びすべての配線の総長とデバイスのレイア
ウトパターンの総面積とから仮想的な配線領域の総面積
を算出する仮想配線面積算出手段と、前記予測された各
配線の長さ及びすべての配線の総長と前記仮想的な配線
領域の総面積とから各配線の寄生素子情報（寄生抵抗値
及び寄生容量値）を算出する配線の寄生素子情報算出手
段と、前記算出した各配線の寄生素子情報を回路情報に
付加し表示する配線の寄生素子情報出力手段とからな
り、回路シミュレーションの対象となる回路情報を入力
してレイアウトパターンの寄生素子を考慮した回路シミ
ュレーションを実行するようにしたものである。
【００１１】その具体的な各要素としては、（ａ）回路
シミュレーションの対象となる回路情報を入力し、トラ
ンジスタ、容量等のデバイス間を接続する各配線の長さ
と配線総長とを抽出し、与えられた回路シミュレーショ
ンの対象となる回路情報とトランジスタ、容量等のデバ
イスのレイアウトパターン情報から、デバイスのレイア
ウトパターン総両積を予測する配線・デバイス情報予測
手段を有する。
シミュレーションの対象となる回路情報を入力し、トラ
ンジスタ、容量等のデバイス間を接続する各配線の長さ
と配線総長とを抽出し、与えられた回路シミュレーショ
ンの対象となる回路情報とトランジスタ、容量等のデバ
イスのレイアウトパターン情報から、デバイスのレイア
ウトパターン総両積を予測する配線・デバイス情報予測
手段を有する。
【００１２】更に、各要素としては、（ｂ）回路シミュ
レーションの対象となる回路に対し想定されるレイアウ
トパターン面積と上記デバイスパターン総面積予測手段
により予測されたデバイスパターンの総面積とを用い
て、配線領域面積を算出する仮想配線面積算出手段と、
（ｃ）上記配線長の予測により予測された各配線の長さ
と配線総長と上記配線領域面積算出手段により算出され
た配線領域面積と与えられた配線幅とを用いて、各配線
の寄生抵抗値と寄生容量値とを算出する寄生素子情報算
出手段と、（ｄ）上記寄生素子値算出手段により算出さ
れた寄生抵抗値及び寄生容量値の情報を回路情報に付加
・表示する寄生素子情報出力手段とを有するものであ
る。
レーションの対象となる回路に対し想定されるレイアウ
トパターン面積と上記デバイスパターン総面積予測手段
により予測されたデバイスパターンの総面積とを用い
て、配線領域面積を算出する仮想配線面積算出手段と、
（ｃ）上記配線長の予測により予測された各配線の長さ
と配線総長と上記配線領域面積算出手段により算出され
た配線領域面積と与えられた配線幅とを用いて、各配線
の寄生抵抗値と寄生容量値とを算出する寄生素子情報算
出手段と、（ｄ）上記寄生素子値算出手段により算出さ
れた寄生抵抗値及び寄生容量値の情報を回路情報に付加
・表示する寄生素子情報出力手段とを有するものであ
る。
【００１３】第２の発明に係わるＬＳＩ設計用回路シミ
ュレーション装置は、仮想配線面積算出手段が、回路シ
ミュレーションの対象となる回路情報において任意に選
択した配線ごとに配線幅を設定し、該設定された配線幅
を用いて、各配線幅ごとに仮想的な配線領域の総面積を
算出するようにしたものである。
ュレーション装置は、仮想配線面積算出手段が、回路シ
ミュレーションの対象となる回路情報において任意に選
択した配線ごとに配線幅を設定し、該設定された配線幅
を用いて、各配線幅ごとに仮想的な配線領域の総面積を
算出するようにしたものである。
【００１４】第３の発明に係わるＬＳＩ設計用回路シミ
ュレーション装置は、配線の寄生素子情報算出手段が、
基準となる基準寄生抵抗値及び基準寄生容量値を与え、
その基準値を超えた寄生抵抗値及び寄生容量値情報のみ
を回路情報に付加し表示するようにしたものである。
ュレーション装置は、配線の寄生素子情報算出手段が、
基準となる基準寄生抵抗値及び基準寄生容量値を与え、
その基準値を超えた寄生抵抗値及び寄生容量値情報のみ
を回路情報に付加し表示するようにしたものである。
【００１５】第４の発明に係わるＬＳＩ設計用回路シミ
ュレーション装置は、寄生素子情報出力手段が、回路シ
ミュレーションの対象となる回路図上の任意に選択され
た配線についてのみ、算出された寄生抵抗値及び寄生容
量値情報を回路情報に付加し表示するようにしたもので
ある。
ュレーション装置は、寄生素子情報出力手段が、回路シ
ミュレーションの対象となる回路図上の任意に選択され
た配線についてのみ、算出された寄生抵抗値及び寄生容
量値情報を回路情報に付加し表示するようにしたもので
ある。
【００１６】
【発明の実施の形態】以下、添付の図１及び図２に基づ
き、本発明の実施の形態を詳細に説明する。図１は本発
明の実施の形態におけるＬＳＩ設計用回路シミュレーシ
ョン装置の構成を示すブロック図、図２は図１に示すＬ
ＳＩ設計用回路シミュレーション装置による処理のフロ
ーを示す図である。
き、本発明の実施の形態を詳細に説明する。図１は本発
明の実施の形態におけるＬＳＩ設計用回路シミュレーシ
ョン装置の構成を示すブロック図、図２は図１に示すＬ
ＳＩ設計用回路シミュレーション装置による処理のフロ
ーを示す図である。
【００１７】実施の形態１．まず、図１を参照して、本
発明の実施の形態１におけるＬＳＩ設計用回路シミュレ
ーション装置の構成について説明する。図１において、
１はシミュレーションの対象となる回路情報（回路接続
情報を含む）を入力する回路情報入力手段、２はその回
路情報を保持する回路情報保持部、３は回路情報とトラ
ンジスタ、容量等半導体デバイスのデバイスパターン情
報とからデバイス間を接続する各配線の回路図上の長さ
及びすべての配線の総長と半導体デバイスのレイアウト
パターンの総面積とを予測して求める配線・デバイス情
報予測部、４は回路情報から抽出された配線長情報を保
持する配線長情報保持部、５は配線・デバイス情報予測
部３で求めたデバイス面積情報を保持するデバイス面積
情報保持部、６は半導体デバイスのデバイスパターン情
報を保持するデバイスパターン情報保持部である。
発明の実施の形態１におけるＬＳＩ設計用回路シミュレ
ーション装置の構成について説明する。図１において、
１はシミュレーションの対象となる回路情報（回路接続
情報を含む）を入力する回路情報入力手段、２はその回
路情報を保持する回路情報保持部、３は回路情報とトラ
ンジスタ、容量等半導体デバイスのデバイスパターン情
報とからデバイス間を接続する各配線の回路図上の長さ
及びすべての配線の総長と半導体デバイスのレイアウト
パターンの総面積とを予測して求める配線・デバイス情
報予測部、４は回路情報から抽出された配線長情報を保
持する配線長情報保持部、５は配線・デバイス情報予測
部３で求めたデバイス面積情報を保持するデバイス面積
情報保持部、６は半導体デバイスのデバイスパターン情
報を保持するデバイスパターン情報保持部である。
【００１８】また、７は仮想的な配線領域の総面積を算
出する仮想配線面積算出部、８はその配線面積情報を保
持する配線面積情報保持部、９は各配線の仮想的な配線
長から寄生抵抗値及び寄生容量値を算出する配線の寄生
素子情報算出部、１０はその配線の寄生素子情報を保持
する配線の寄生素子情報保持部、１１は算出した各配線
の寄生素子情報（寄生抵抗値及び寄生容量値）を回路情
報に付加する配線の寄生素子情報出力部、１２はその寄
生素子情報を付加した回路情報を保持する寄生素子情報
を付加した回路情報保持部、１３は寄生素子情報を回路
図上に表示する表示部である。
出する仮想配線面積算出部、８はその配線面積情報を保
持する配線面積情報保持部、９は各配線の仮想的な配線
長から寄生抵抗値及び寄生容量値を算出する配線の寄生
素子情報算出部、１０はその配線の寄生素子情報を保持
する配線の寄生素子情報保持部、１１は算出した各配線
の寄生素子情報（寄生抵抗値及び寄生容量値）を回路情
報に付加する配線の寄生素子情報出力部、１２はその寄
生素子情報を付加した回路情報を保持する寄生素子情報
を付加した回路情報保持部、１３は寄生素子情報を回路
図上に表示する表示部である。
【００１９】次に、図１及び図２を参照して、本発明の
実施の形態１におけるＬＳＩ設計用回路シミュレーショ
ン装置の動作について説明する。すなわち、図１のＬＳ
Ｉ設計用回路シミュレーション装置の構成を参照して、
図２の処理フローに従い説明する。まず、回路情報入力
手段１に対し、回路シミュレーションの対象となる回路
情報（回路接続情報を含む）が入力され、回路情報保持
部２に保持される（ステップＳ１）。
実施の形態１におけるＬＳＩ設計用回路シミュレーショ
ン装置の動作について説明する。すなわち、図１のＬＳ
Ｉ設計用回路シミュレーション装置の構成を参照して、
図２の処理フローに従い説明する。まず、回路情報入力
手段１に対し、回路シミュレーションの対象となる回路
情報（回路接続情報を含む）が入力され、回路情報保持
部２に保持される（ステップＳ１）。
【００２０】次に、配線・デバイス情報予測部３におい
て、回路情報保持部２から入力された回路接続情報から
トランジスタ等半導体デバイス間を接続する配線の回路
図上の長さ（Ａ）及びすべての配線の回路図上の長さの
総和（Ｂ）と、デバイスパターン情報保持部６からの半
導体デバイスのレイアウトパターンの面積情報を利用し
て半導体デバイスのレイアウトパターン面積の総和
（Ｈ）とを求め、回路情報から抽出された配線長情報を
配線長情報保持部４に保持し、半導体デバイスのレイア
ウトパターン面積の総和（Ｈ）をデバイス面積情報保持
部５に保持する（ステップＳ２）。
て、回路情報保持部２から入力された回路接続情報から
トランジスタ等半導体デバイス間を接続する配線の回路
図上の長さ（Ａ）及びすべての配線の回路図上の長さの
総和（Ｂ）と、デバイスパターン情報保持部６からの半
導体デバイスのレイアウトパターンの面積情報を利用し
て半導体デバイスのレイアウトパターン面積の総和
（Ｈ）とを求め、回路情報から抽出された配線長情報を
配線長情報保持部４に保持し、半導体デバイスのレイア
ウトパターン面積の総和（Ｈ）をデバイス面積情報保持
部５に保持する（ステップＳ２）。
【００２１】次に、仮想配線面積算出部７において、Ｌ
ＳＩ設計者が与えたシミュレーンョンの対象となる回路
のレイアウトパターンの仮想総面積（Ｉ）と、上記（ス
テップＳ２）で求めた半導体デバイスのレイアウトパタ
ーン面積の総和（Ｈ）とから下記の式（１）により、配
線領域の総面積（Ｃ）を算出して、その情報を配線面積
情報保持部８に保持する（ステップＳ３）。
ＳＩ設計者が与えたシミュレーンョンの対象となる回路
のレイアウトパターンの仮想総面積（Ｉ）と、上記（ス
テップＳ２）で求めた半導体デバイスのレイアウトパタ
ーン面積の総和（Ｈ）とから下記の式（１）により、配
線領域の総面積（Ｃ）を算出して、その情報を配線面積
情報保持部８に保持する（ステップＳ３）。
【００２２】 配線領域の総面積（Ｃ） ＝仮想するレイアウトパターンの総面積（Ｉ）−半導体デバイスの総面積（Ｈ ） ・・・・・式（１）
【００２３】次に、配線の寄生素子情報算出部９におい
て、上記（ステップＳ２）で求めた配線の回路図上の長
さ（Ａ）と、すべての配線の回路図上の長さの総和
（Ｂ）と、上記（ステップＳ３）で算出した配線領域の
総面積（Ｃ）と、あらかじめ用意した寄生抵抗値係数
（Ｄ）と、寄生容量値係数（Ｅ）とを用いて、下記の式
（２）及び式（３）により、各配線の寄生抵抗値（Ｆ）
及び寄生容量値（Ｇ）を算出して、それら各配線の寄生
素子値情報を配線の寄生素子情報保持部１０に保持する
（ステップＳ４）。
て、上記（ステップＳ２）で求めた配線の回路図上の長
さ（Ａ）と、すべての配線の回路図上の長さの総和
（Ｂ）と、上記（ステップＳ３）で算出した配線領域の
総面積（Ｃ）と、あらかじめ用意した寄生抵抗値係数
（Ｄ）と、寄生容量値係数（Ｅ）とを用いて、下記の式
（２）及び式（３）により、各配線の寄生抵抗値（Ｆ）
及び寄生容量値（Ｇ）を算出して、それら各配線の寄生
素子値情報を配線の寄生素子情報保持部１０に保持する
（ステップＳ４）。
【００２４】 配線の寄生抵抗値（Ｆ）＝ ｛ 配線の回路図上の長さ（Ａ）／ 配線の幅 ｝×寄生抵抗値係数（Ｄ） ・・・・・・・式（２）
【００２５】 配線の寄生容量値（Ｇ）） ＝｛ 配線の回路図上の長さ（Ａ）／すべての配線の回路図上の長さの総和（Ｂ ）｝ ×配線領域の総面積（Ｃ）×寄生容量値係数（Ｅ） ・・・・・・・式（３）
【００２６】次に、配線の寄生素子情報出力部１１にお
いて、上記（ステップＳ４）で算出した各配線の寄生素
子情報（寄生抵抗値（Ｆ）及び寄生容量値（Ｇ））を回
路情報入力手段１で入力され、回路情報保持部２に保持
され（ステップＳ１）ている回路情報に付加し、その寄
生素子情報が付加された回路情報を寄生素子情報を付加
した回路情報保持部１２に保持する（ステップＳ５）。
また、その寄生素子情報は表示部１３において回路図上
に表示する（ステップＳ６）。
いて、上記（ステップＳ４）で算出した各配線の寄生素
子情報（寄生抵抗値（Ｆ）及び寄生容量値（Ｇ））を回
路情報入力手段１で入力され、回路情報保持部２に保持
され（ステップＳ１）ている回路情報に付加し、その寄
生素子情報が付加された回路情報を寄生素子情報を付加
した回路情報保持部１２に保持する（ステップＳ５）。
また、その寄生素子情報は表示部１３において回路図上
に表示する（ステップＳ６）。
【００２７】以上説明したように、本実施の形態におけ
る寄生素子情報を考慮したＬＳＩ設計用回路シミュレー
ション装置は、配線の回路図上の長さ及びすべての配線
の総長と半導体デバイスのレイアウトパターンの総面積
とを予測して求める配線・デバイス情報予測手段と、仮
想的な配線領域の総面積を算出する仮想配線面積算出手
段と、各配線の仮想的な配線長から寄生抵抗値及び寄生
容量値を算出する配線の寄生素子情報算出手段と、算出
した各配線の寄生素子情報（寄生抵抗値及び寄生容量
値）を回路情報に付加し表示部に表示する配線の寄生素
子情報出力手段とを有することを特徴とする。
る寄生素子情報を考慮したＬＳＩ設計用回路シミュレー
ション装置は、配線の回路図上の長さ及びすべての配線
の総長と半導体デバイスのレイアウトパターンの総面積
とを予測して求める配線・デバイス情報予測手段と、仮
想的な配線領域の総面積を算出する仮想配線面積算出手
段と、各配線の仮想的な配線長から寄生抵抗値及び寄生
容量値を算出する配線の寄生素子情報算出手段と、算出
した各配線の寄生素子情報（寄生抵抗値及び寄生容量
値）を回路情報に付加し表示部に表示する配線の寄生素
子情報出力手段とを有することを特徴とする。
【００２８】本実施の形態における特徴は、寄生素子情
報を考慮したＬＳＩ設計用回路シミュレーションを実行
するにあたり、シミュレーションの対象となる回路に対
応するレイアウトパターン情報を入力し、回路情報とレ
イアウトパターン情報との接続情報比較をすることな
く、仮想的な配線の寄生素子情報を算出するようにした
ことにより、相当短い時間で回路シミュレーションを実
現することができるという効果を有する。
報を考慮したＬＳＩ設計用回路シミュレーションを実行
するにあたり、シミュレーションの対象となる回路に対
応するレイアウトパターン情報を入力し、回路情報とレ
イアウトパターン情報との接続情報比較をすることな
く、仮想的な配線の寄生素子情報を算出するようにした
ことにより、相当短い時間で回路シミュレーションを実
現することができるという効果を有する。
【００２９】実施の形態２．次に、同じく図１及び図２
を参照して、本発明の実施の形態２について説明する。
本実施の形態におけるＬＳＩ設計用回路シミュレーショ
ン装置の基本構成は上記実施の形態１のものと同様のた
め、その説明は省略する。また、本実施の形態における
ＬＳＩ設計用回路シミュレーション装置の動作について
も、上記実施の形態１で説明したものと同様な部分につ
いてはその説明を省略する。従って、以下、本実施の形
態におけるＬＳＩ設計用回路シミュレーション装置の特
徴動作についてのみ説明する。
を参照して、本発明の実施の形態２について説明する。
本実施の形態におけるＬＳＩ設計用回路シミュレーショ
ン装置の基本構成は上記実施の形態１のものと同様のた
め、その説明は省略する。また、本実施の形態における
ＬＳＩ設計用回路シミュレーション装置の動作について
も、上記実施の形態１で説明したものと同様な部分につ
いてはその説明を省略する。従って、以下、本実施の形
態におけるＬＳＩ設計用回路シミュレーション装置の特
徴動作についてのみ説明する。
【００３０】上記実施の形態１は、回路情報及び半導体
デバイスのデバイスパターン情報から配線の回路図上の
長さ（Ａ）とすべての配線の総長（Ｂ）と半導体デバイ
スのレイアウトパターンの総面積（Ｈ）とを予測し、そ
れに基づき仮想的な配線領域の総面積（Ｃ）を算出する
工程において、配線幅がー律の場合についての実施の形
態であるが、本実施の形態においては、以下で説明する
ように、任意に選択した配線に対し配線幅を設定して、
そのそれぞれに対し仮想的な配線領域の総面積を算出す
る。
デバイスのデバイスパターン情報から配線の回路図上の
長さ（Ａ）とすべての配線の総長（Ｂ）と半導体デバイ
スのレイアウトパターンの総面積（Ｈ）とを予測し、そ
れに基づき仮想的な配線領域の総面積（Ｃ）を算出する
工程において、配線幅がー律の場合についての実施の形
態であるが、本実施の形態においては、以下で説明する
ように、任意に選択した配線に対し配線幅を設定して、
そのそれぞれに対し仮想的な配線領域の総面積を算出す
る。
【００３１】すなわち、仮想配線面積算出部７におい
て、ＬＳＩ設計者が与えたシミュレーンョンの対象とな
る回路のレイアウトパターンの仮想総面積（Ｉ）と、上
記（ステップＳ２）で求めた半導体デバイスのレイアウ
トパターン面積の総和（Ｈ）とから上記の式（１）によ
り、配線領域の総面積（Ｃ）を算出し、更に回路情報入
力手段１に入力した回路情報から得られた回路図上で任
意に選択した配線に対し配線幅Ｍ、Ｎ、・・・を設定
し、各配線幅ごとに仮想的な配線領域の総面積（Ｃ１）
を下記の式（４）により算出して、その情報を配線面積
情報保持部８に保持する（ステップＳ３）。
て、ＬＳＩ設計者が与えたシミュレーンョンの対象とな
る回路のレイアウトパターンの仮想総面積（Ｉ）と、上
記（ステップＳ２）で求めた半導体デバイスのレイアウ
トパターン面積の総和（Ｈ）とから上記の式（１）によ
り、配線領域の総面積（Ｃ）を算出し、更に回路情報入
力手段１に入力した回路情報から得られた回路図上で任
意に選択した配線に対し配線幅Ｍ、Ｎ、・・・を設定
し、各配線幅ごとに仮想的な配線領域の総面積（Ｃ１）
を下記の式（４）により算出して、その情報を配線面積
情報保持部８に保持する（ステップＳ３）。
【００３２】 配線幅Ｍの仮想的な配線領域の総面積（Ｃ１） ＝［ 仮想的な配線領域の総面積（Ｃ）／｛ 配線幅Ｍの配線総長（Ｂ１）＋ 配線幅Ｎの配線総長（Ｂ２）＋・・・｝］ × 配線幅Ｍの配線総長（Ｂ１） ・・・・・式（４）
【００３３】そして、各配線幅ごとに算出された仮想的
な配線領域の総面積（Ｃ１）は、上記実施の形態１と同
様に、配線の寄生素子情報算出部９において、上記（ス
テップＳ２）で求めた配線の回路図上の長さ（Ａ）と、
すべての配線の回路図上の長さの総和（Ｂ）と、あらか
じめ用意した寄生抵抗値係数（Ｄ）と、寄生容量値係数
（Ｅ）とともに、上記の式（２）及び式（３）により、
各配線の寄生抵抗値（Ｆ）及び寄生容量値（Ｇ）を算出
して、それら各配線の寄生素子値情報を配線の寄生素子
情報保持部１０に保持する（ステップＳ４）。以下の動
作は上記実施の形態１のものと同様のため、詳細な説明
は省略する。
な配線領域の総面積（Ｃ１）は、上記実施の形態１と同
様に、配線の寄生素子情報算出部９において、上記（ス
テップＳ２）で求めた配線の回路図上の長さ（Ａ）と、
すべての配線の回路図上の長さの総和（Ｂ）と、あらか
じめ用意した寄生抵抗値係数（Ｄ）と、寄生容量値係数
（Ｅ）とともに、上記の式（２）及び式（３）により、
各配線の寄生抵抗値（Ｆ）及び寄生容量値（Ｇ）を算出
して、それら各配線の寄生素子値情報を配線の寄生素子
情報保持部１０に保持する（ステップＳ４）。以下の動
作は上記実施の形態１のものと同様のため、詳細な説明
は省略する。
【００３４】以上説明したように、本実施の形態におけ
るＬＳＩ設計用回路シミュレーション装置は、仮想的な
配線領域の総面積を算出するにあたり、電源配線とかＧ
ＮＤ接地配線のように、他の配線と配線幅が異なる配線
を考慮し、その配線幅ごとに仮想的な配線領域の総面積
を算出して、各配線ごとの寄生素子値情報を算出するこ
とを特徴とするものである。
るＬＳＩ設計用回路シミュレーション装置は、仮想的な
配線領域の総面積を算出するにあたり、電源配線とかＧ
ＮＤ接地配線のように、他の配線と配線幅が異なる配線
を考慮し、その配線幅ごとに仮想的な配線領域の総面積
を算出して、各配線ごとの寄生素子値情報を算出するこ
とを特徴とするものである。
【００３５】本実施の形態における特徴は、寄生素子情
報を考慮したＬＳＩ設計用回路シミュレーションを実行
するにあたり、回路情報入力手段１に入力した回路情報
から得られた回路図上において、任意に選択した配線に
対して配線幅を設定し、各配線幅ごとに仮想的な配線領
域の総面積を算出し、各配線幅ごとに寄生素子情報を算
出するようにしたことにより、相当短い時間に精度の高
い回路シミュレーションを実現することができるという
効果を有する。
報を考慮したＬＳＩ設計用回路シミュレーションを実行
するにあたり、回路情報入力手段１に入力した回路情報
から得られた回路図上において、任意に選択した配線に
対して配線幅を設定し、各配線幅ごとに仮想的な配線領
域の総面積を算出し、各配線幅ごとに寄生素子情報を算
出するようにしたことにより、相当短い時間に精度の高
い回路シミュレーションを実現することができるという
効果を有する。
【００３６】実施の形態３．次に、同じく図１及び図２
を参照して、本発明の実施の形態３について説明する。
本実施の形態におけるＬＳＩ設計用回路シミュレーショ
ン装置の基本構成は上記実施の形態１のものと同様のた
め、その説明は省略する。また、本実施の形態における
ＬＳＩ設計用回路シミュレーション装置の動作について
も、上記実施の形態１および２で説明したものと同様な
部分についてはその説明を省略する。従って、以下、本
実施の形態におけるＬＳＩ設計用回路シミュレーション
装置の特徴動作についてのみ説明する。
を参照して、本発明の実施の形態３について説明する。
本実施の形態におけるＬＳＩ設計用回路シミュレーショ
ン装置の基本構成は上記実施の形態１のものと同様のた
め、その説明は省略する。また、本実施の形態における
ＬＳＩ設計用回路シミュレーション装置の動作について
も、上記実施の形態１および２で説明したものと同様な
部分についてはその説明を省略する。従って、以下、本
実施の形態におけるＬＳＩ設計用回路シミュレーション
装置の特徴動作についてのみ説明する。
【００３７】上記実施の形態１および２では、配線の寄
生素子情報算出部９において、上記（ステップＳ２）で
求めた配線の回路図上の長さ（Ａ）と、すべての配線の
回路図上の長さの総和（Ｂ）と、上記（ステップＳ３）
で算出した配線領域の総面積（Ｃ、Ｃ１）と、あらかじ
め用意した寄生抵抗値係数（Ｄ）と、寄生容量値係数
（Ｅ）とを用いて、上記の式（２）及び式（３）によ
り、各配線の寄生抵抗値（Ｆ）及び寄生容量値（Ｇ）を
算出する（ステップＳ４）ようにし、回路情報中のすべ
ての配線に対し仮想的な寄生素子情報を算出してそれを
回路情報に付加するようにしていたが、本実施の形態に
おいては、以下で説明するように、あらかじめ基準とす
る基準寄生抵抗値及び基準寄生容量値を設定することに
より、この基準値を超えた寄生抵抗値及び寄生容量値の
みを選択してそれを回路情報に付加することを特徴とす
る。
生素子情報算出部９において、上記（ステップＳ２）で
求めた配線の回路図上の長さ（Ａ）と、すべての配線の
回路図上の長さの総和（Ｂ）と、上記（ステップＳ３）
で算出した配線領域の総面積（Ｃ、Ｃ１）と、あらかじ
め用意した寄生抵抗値係数（Ｄ）と、寄生容量値係数
（Ｅ）とを用いて、上記の式（２）及び式（３）によ
り、各配線の寄生抵抗値（Ｆ）及び寄生容量値（Ｇ）を
算出する（ステップＳ４）ようにし、回路情報中のすべ
ての配線に対し仮想的な寄生素子情報を算出してそれを
回路情報に付加するようにしていたが、本実施の形態に
おいては、以下で説明するように、あらかじめ基準とす
る基準寄生抵抗値及び基準寄生容量値を設定することに
より、この基準値を超えた寄生抵抗値及び寄生容量値の
みを選択してそれを回路情報に付加することを特徴とす
る。
【００３８】すなわち、本実施の形態では、配線の寄生
素子情報算出部９において、上記の式（２）及び式
（３）により算出した各配線の寄生抵抗値（Ｆ）及び寄
生容量値（Ｇ）のうち、本実施の形態で設定した基準寄
生抵抗値及び基準寄生容量値を超えた寄生抵抗値及び寄
生容量値のみを選択してそれを回路情報に付加するよう
にした（ステップＳ４）。
素子情報算出部９において、上記の式（２）及び式
（３）により算出した各配線の寄生抵抗値（Ｆ）及び寄
生容量値（Ｇ）のうち、本実施の形態で設定した基準寄
生抵抗値及び基準寄生容量値を超えた寄生抵抗値及び寄
生容量値のみを選択してそれを回路情報に付加するよう
にした（ステップＳ４）。
【００３９】本実施の形態における特徴は、寄生素子情
報を考慮したＬＳＩ設計用回路シミュレーションを実行
するにあたり、ステップＳ４で算出された各配線の寄生
抵抗値（Ｆ）及び寄生容量値（Ｇ）のうち、基準寄生抵
抗値及び基準寄生容量値を超えた寄生抵抗値及び寄生容
量値のみを選択してそれを回路情報に付加するようにし
たことにより、回路シミュレーションの対象となる寄生
素子情報を付加した回路情報を削減して、相当短い時間
に高速な回路シミュレーションを実現することができる
という効果を有する。
報を考慮したＬＳＩ設計用回路シミュレーションを実行
するにあたり、ステップＳ４で算出された各配線の寄生
抵抗値（Ｆ）及び寄生容量値（Ｇ）のうち、基準寄生抵
抗値及び基準寄生容量値を超えた寄生抵抗値及び寄生容
量値のみを選択してそれを回路情報に付加するようにし
たことにより、回路シミュレーションの対象となる寄生
素子情報を付加した回路情報を削減して、相当短い時間
に高速な回路シミュレーションを実現することができる
という効果を有する。
【００４０】実施の形態４．次に、同じく図１及び図２
を参照して、本発明の実施の形態４について説明する。
本実施の形態におけるＬＳＩ設計用回路シミュレーショ
ン装置の基本構成は上記実施の形態１のものと同様のた
め、その説明は省略する。また、本実施の形態における
ＬＳＩ設計用回路シミュレーション装置の動作について
も、上記実施の形態１、２および３で説明したものと同
様な部分についてはその説明を省略する。従って、以
下、本実施の形態におけるＬＳＩ設計用回路シミュレー
ション装置の特徴動作についてのみ説明する。
を参照して、本発明の実施の形態４について説明する。
本実施の形態におけるＬＳＩ設計用回路シミュレーショ
ン装置の基本構成は上記実施の形態１のものと同様のた
め、その説明は省略する。また、本実施の形態における
ＬＳＩ設計用回路シミュレーション装置の動作について
も、上記実施の形態１、２および３で説明したものと同
様な部分についてはその説明を省略する。従って、以
下、本実施の形態におけるＬＳＩ設計用回路シミュレー
ション装置の特徴動作についてのみ説明する。
【００４１】上記実施の形態１、２および３では、配線
の寄生素子情報出力部１１において、上記（ステップＳ
４）で算出した各配線の寄生素子情報（寄生抵抗値
（Ｆ）及び寄生容量値（Ｇ））を、回路情報入力手段１
に入力され回路情報保持部２に保持され（ステップＳ
１）ている回路情報に付加し、その寄生素子情報が付加
された回路情報を寄生素子情報を付加した回路情報保持
部１２に保持する（ステップＳ５）ようにしていたが、
本実施の形態においては、以下で説明するように、回路
情報入力手段１に入力した回路情報から得られた回路図
上の配線から任意に選択された配線に対してのみ寄生素
子情報を付加し表示するようにしたことを特徴とする。
の寄生素子情報出力部１１において、上記（ステップＳ
４）で算出した各配線の寄生素子情報（寄生抵抗値
（Ｆ）及び寄生容量値（Ｇ））を、回路情報入力手段１
に入力され回路情報保持部２に保持され（ステップＳ
１）ている回路情報に付加し、その寄生素子情報が付加
された回路情報を寄生素子情報を付加した回路情報保持
部１２に保持する（ステップＳ５）ようにしていたが、
本実施の形態においては、以下で説明するように、回路
情報入力手段１に入力した回路情報から得られた回路図
上の配線から任意に選択された配線に対してのみ寄生素
子情報を付加し表示するようにしたことを特徴とする。
【００４２】すなわち、上記実施の形態１、２および３
では、配線の寄生素子情報出力部１１おいて、ステップ
Ｓ４で上記の式（２）及び（３）により仮想的に算出さ
れた寄生素子情報（寄生抵抗値及び寄生容量値）を回路
情報入力手段１に入力した回路情報から得られた回路図
上のすべての配線に付加し表示するようにしていたが、
本実施の形態では、回路情報入力手段１に入力した回路
情報から得られた回路図上の配線から任意に選択された
配線に対してのみ寄生素子情報を付加し表示するように
した（ステップＳ５）。
では、配線の寄生素子情報出力部１１おいて、ステップ
Ｓ４で上記の式（２）及び（３）により仮想的に算出さ
れた寄生素子情報（寄生抵抗値及び寄生容量値）を回路
情報入力手段１に入力した回路情報から得られた回路図
上のすべての配線に付加し表示するようにしていたが、
本実施の形態では、回路情報入力手段１に入力した回路
情報から得られた回路図上の配線から任意に選択された
配線に対してのみ寄生素子情報を付加し表示するように
した（ステップＳ５）。
【００４３】本実施の形態における特徴は、寄生素子情
報を考慮したＬＳＩ設計用回路シミュレーションを実行
するにあたり、回路情報入力手段１に入力した回路情報
から得られた回路図上の配線から任意に選択された配線
に対してのみ、仮想的に算出された寄生素子情報を付加
し表示するようにしたことにより、寄生素子情報を付加
する回路情報を削減して、短い時間でかつ高速なシミュ
レーションを実現することができるという効果を有す
る。
報を考慮したＬＳＩ設計用回路シミュレーションを実行
するにあたり、回路情報入力手段１に入力した回路情報
から得られた回路図上の配線から任意に選択された配線
に対してのみ、仮想的に算出された寄生素子情報を付加
し表示するようにしたことにより、寄生素子情報を付加
する回路情報を削減して、短い時間でかつ高速なシミュ
レーションを実現することができるという効果を有す
る。
【００４４】
【発明の効果】本発明によるＬＳＩ設計用回路シミュレ
ーション装置によれば、シミュレーションの対象となる
回路情報から配線情報を予測し、仮想的な配線面積を予
測し、仮想的に寄生抵抗値及び寄生容量値を算出し、回
路情報に付加し表示できるようにしたことにより、シミ
ュレーションの対象となる回路情報に対応したレイアウ
トパターン情報の入力と、回路情報とレイアウトパター
ン情報との接続情報を比較するために要する長大な時間
とを削減することができ、短時間で且つ簡単に寄生素子
情報を考慮した回路シミュレーションを実現することが
できる。
ーション装置によれば、シミュレーションの対象となる
回路情報から配線情報を予測し、仮想的な配線面積を予
測し、仮想的に寄生抵抗値及び寄生容量値を算出し、回
路情報に付加し表示できるようにしたことにより、シミ
ュレーションの対象となる回路情報に対応したレイアウ
トパターン情報の入力と、回路情報とレイアウトパター
ン情報との接続情報を比較するために要する長大な時間
とを削減することができ、短時間で且つ簡単に寄生素子
情報を考慮した回路シミュレーションを実現することが
できる。
【００４５】また、本発明によるＬＳＩ設計用回路シミ
ュレーション装置によれば、回路シミュレーションの対
象となる回路情報について任意に選択した配線の配線幅
を設定し、各配線幅ごとに仮想的な配線領域面積を算出
し、仮想的に寄生抵抗値及び寄生容量値を算出して、そ
れを回路情報に付加し表示するようにしたことにより、
寄生素子情報を考慮した短時間に精度の高い回路シミュ
レーションを実現することができる。
ュレーション装置によれば、回路シミュレーションの対
象となる回路情報について任意に選択した配線の配線幅
を設定し、各配線幅ごとに仮想的な配線領域面積を算出
し、仮想的に寄生抵抗値及び寄生容量値を算出して、そ
れを回路情報に付加し表示するようにしたことにより、
寄生素子情報を考慮した短時間に精度の高い回路シミュ
レーションを実現することができる。
【００４６】また、本発明によるＬＳＩ設計用回路シミ
ュレーション装置によれば、基準となる基準寄生抵抗値
及び基準寄生容量値を設け、その基準値を超えた寄生素
子情報のみを回路情報に付加するようにしたことによ
り、寄生素子情報を付加した回路情報を削減して、相当
短い時間に高速な回路シミュレーションを実現すること
ができる。
ュレーション装置によれば、基準となる基準寄生抵抗値
及び基準寄生容量値を設け、その基準値を超えた寄生素
子情報のみを回路情報に付加するようにしたことによ
り、寄生素子情報を付加した回路情報を削減して、相当
短い時間に高速な回路シミュレーションを実現すること
ができる。
【００４７】さらにまた、本発明によるＬＳＩ設計用回
路シミュレーション装置によれば、回路シミュレーショ
ンの対象となる回路情報について任意に選択した配線に
対してのみ仮想的に算出した寄生抵抗値及び寄生容量値
を付加するようにしたことにより、寄生素子情報を付加
した回路情報を削減して、短い時間でかつ高速に回路シ
ミュレーションを実現することができる。
路シミュレーション装置によれば、回路シミュレーショ
ンの対象となる回路情報について任意に選択した配線に
対してのみ仮想的に算出した寄生抵抗値及び寄生容量値
を付加するようにしたことにより、寄生素子情報を付加
した回路情報を削減して、短い時間でかつ高速に回路シ
ミュレーションを実現することができる。
【図１】 本発明の実施の形態におけるＬＳＩ設計用回
路シミュレーション装置の構成を示すブロック図。
路シミュレーション装置の構成を示すブロック図。
【図２】 本発明の実施の形態におけるＬＳＩ設計用回
路シミュレーション装置による処理のフローを示す図。
路シミュレーション装置による処理のフローを示す図。
【図３】 従来のＬＳＩ設計用回路シミュレーション装
置の構成を示すブロック図。
置の構成を示すブロック図。
１ 回路情報入力手段、２ 回路情報保持部、３ 配線
・デバイス情報予測部、４ 配線長情報保持部、５ デ
バイス面積情報保持部、６ デバイスパターン情報保持
部、７ 仮想配線面積算出部、８ 配線面積情報保持
部、９ 配線の寄生素子情報算出部、１０ 配線の寄生
素子情報保持部、１１ 配線の寄生素子情報出力部、１
２ 寄生素子情報を付加した回路情報保持部、１３ 表
示部、２１回路情報入力手段、２２ レイアウトパター
ン情報入力手段、２３ 寄生素子情報抽出手段、２４
回路・レイアウトパターン情報比較手段、２５ 寄生素
子情報付加・表示手段、２６ 回路接続情報抽出手段、
２７ 回路シミュレーション実行手段、２１０ レイア
ウトパターン情報、２１１ 回路情報、２１２ 寄生素
子情報、２１３ 寄生素子情報が付加された回路情報、
２１４ 回路接続情報、２１５ 表示手段。
・デバイス情報予測部、４ 配線長情報保持部、５ デ
バイス面積情報保持部、６ デバイスパターン情報保持
部、７ 仮想配線面積算出部、８ 配線面積情報保持
部、９ 配線の寄生素子情報算出部、１０ 配線の寄生
素子情報保持部、１１ 配線の寄生素子情報出力部、１
２ 寄生素子情報を付加した回路情報保持部、１３ 表
示部、２１回路情報入力手段、２２ レイアウトパター
ン情報入力手段、２３ 寄生素子情報抽出手段、２４
回路・レイアウトパターン情報比較手段、２５ 寄生素
子情報付加・表示手段、２６ 回路接続情報抽出手段、
２７ 回路シミュレーション実行手段、２１０ レイア
ウトパターン情報、２１１ 回路情報、２１２ 寄生素
子情報、２１３ 寄生素子情報が付加された回路情報、
２１４ 回路接続情報、２１５ 表示手段。
Claims (4)
- 【請求項１】 入力した回路シミュレーションの対象と
なる回路情報とデバイスパターン情報とからデバイス間
を接続する各配線の長さとすべての配線の総長とデバイ
スのレイアウトパターンの総面積とを予測して求める配
線・デバイス情報予測手段と、前記予測された各配線の
長さ及びすべての配線の総長とデバイスのレイアウトパ
ターンの総面積とから仮想的な配線領域の総面積を算出
する仮想配線面積算出手段と、前記予測された各配線の
長さ及びすべての配線の総長と前記仮想的な配線領域の
総面積とから各配線の寄生抵抗値及び寄生容量値を含む
寄生素子情報を算出する配線の寄生素子情報算出手段
と、前記算出した各配線の寄生素子情報を回路情報に付
加し表示する配線の寄生素子情報出力手段とからなり、
回路シミュレーションの対象となる回路情報を入力して
レイアウトパターンの寄生素子を考慮した回路シミュレ
ーションを実行するＬＳＩ設計用回路シミュレーション
装置。 - 【請求項２】 前記仮想配線面積算出手段は、回路シミ
ュレーションの対象となる回路情報において任意に選択
した配線ごとに配線幅を設定し、該設定された配線幅を
用いて、各配線幅ごとに仮想的な配線領域の総面積を算
出するようにしたことを特徴とする請求項１に記載のＬ
ＳＩ設計用回路シミュレーション装置。 - 【請求項３】 前記配線の寄生素子情報算出手段は、基
準となる基準寄生抵抗値及び基準寄生容量値を与え、そ
の基準値を超えた寄生抵抗値及び寄生容量値情報のみを
回路情報に付加するようにしたことを特徴とする請求項
１または２に記載のＬＳＩ設計用回路シミュレーション
装置。 - 【請求項４】 前記寄生素子情報出力手段は、回路シミ
ュレーションの対象となる回路図上の任意に選択された
配線についてのみ、算出された寄生抵抗値及び寄生容量
値情報を回路情報に付加し表示するようにしたことを特
徴とする請求項１、２または３に記載のＬＳＩ設計用回
路シミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8157292A JPH103489A (ja) | 1996-06-18 | 1996-06-18 | Ｌｓｉ設計用回路シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8157292A JPH103489A (ja) | 1996-06-18 | 1996-06-18 | Ｌｓｉ設計用回路シミュレーション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH103489A true JPH103489A (ja) | 1998-01-06 |
Family
ID=15646478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8157292A Pending JPH103489A (ja) | 1996-06-18 | 1996-06-18 | Ｌｓｉ設計用回路シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH103489A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007286691A (ja) * | 2006-04-12 | 2007-11-01 | Toshiba Corp | 集積回路設計装置 |
| JP2010108048A (ja) * | 2008-10-28 | 2010-05-13 | Fujitsu Microelectronics Ltd | 電流判定プログラム、電流判定装置および電流判定方法 |
-
1996
- 1996-06-18 JP JP8157292A patent/JPH103489A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007286691A (ja) * | 2006-04-12 | 2007-11-01 | Toshiba Corp | 集積回路設計装置 |
| JP2010108048A (ja) * | 2008-10-28 | 2010-05-13 | Fujitsu Microelectronics Ltd | 電流判定プログラム、電流判定装置および電流判定方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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