JPH11175580A - 集積回路設計装置 - Google Patents

Abstract

(57)【要約】 【課題】手動で寄生容量のバックアノテーションを行う
と、時間がかかりミスの発生する可能性が生じ、効率よ
く集積回路の設計ができない。 【解決手段】設計部１０で所望の配線に寄生素子のシン
ボルを付加しながら所望の回路を設計し、シミュレーシ
ョン部２０で論理シミュレーションなどを行う。この回
路のレイアウト図６２より寄生素子抽出部３０で寄生素
子の抽出を行い、ＬＶＳ部４０でレイアウト図６２およ
び回路図６１を参照してレイアウトパタンが実現してい
る回路が元の回路図６１と同一か否かを検証してレイア
ウトの適切性を判定する。そして、バックアノテーショ
ン部５０において、回路図６１に記載されている寄生素
子の寄生値を算出し、これをその属性情報として回路図
６１に記述する。この寄生素子の実寄生値がセットされ
た回路図６１を用いて、シミュレーション部２０で実配
線シミュレーションを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路を設計す
る際の、仮配線シミュレーション、レイアウト比較検証
処理、および、実配線シミュレーションなどの一連の処
理を効率よく行うことのできる集積回路設計装置に関す
る。

【０００２】

【従来の技術】集積回路を製造する際の回路設計段階に
おいては、実際の回路をＣＡＤ(Computer Aided Desig
n) 装置などによりあるいは論理合成により設計する回
路設計、その設計された回路の論理的な動作を検証する
論理シミュレーション、設計された回路の配線に仮の容
量や抵抗値を設定して動作タイミングなどを検証する仮
配線シミュレーション、設計した回路を実際に基板上に
配置するレイアウト、レイアウトされたパタンが元の回
路と一致するか否かを検証するレイアウト比較検証処理
（ＬＶＳ:Layout Versus Schematic）、レイアウト後の
実際の配線の容量や抵抗に基づいて動作タイミングなど
を検証する実配線シミュレーションなどの処理が順次行
われる。

【０００３】これらの処理を実行する手順はいくつかあ
るが、レイアウト結果から配線容量や配線抵抗など（以
後、これらを寄生素子と言う。）の値を抽出し、回路図
へ反映して実配線シミュレーションを行うバックアノテ
ーション処理に着目してみると、図７〜図９に示すよう
な方法が主に行われている。図７に示す方法において
は、仮配線シミュレーションは、仮寄生素子が含まれて
いるシミュレーション用回路図Ａを用いて行い、ＬＶＳ
は、レイアウト図と寄生素子が含まれていないＬＶＳ用
回路図Ｃとを参照して行う。また、レイアウト結果に基
づく実寄生素子の抽出は、レイアウト図からオペレータ
が手操作により行う。この値を用いて、シミュレーショ
ン用回路図Ａの仮寄生素子の部分をさらに手操作により
書き直すことにより、実寄生素子が含まれているシミュ
レーション用回路図Ｂを作成する。そして、この実寄生
素子が含まれているシミュレーション用回路図Ｂを用い
て実配線シミュレーションを行う。このように、図７に
示す方法は、バックアノテーション処理を全て手動で行
う方法である。

【０００４】図８に示す方法においても、仮配線シミュ
レーションは、仮寄生素子が含まれているシミュレーシ
ョン用回路図Ａを用いて行い、ＬＶＳは、レイアウト図
と寄生素子が含まれていないＬＶＳ用回路図Ｃとを参照
して行うが、レイアウト結果に基づく実寄生素子の抽出
は、ＬＶＳの結果に基づいて自動的に行う。そして、寄
生素子が含まれていないＬＶＳ用回路図Ｃよりネットリ
ストを作成し、このネットリストに抽出した実寄生素子
の値を手操作により反映させ、この実寄生素子が含まれ
ているネットリストを用いて実配線シミュレーションを
行う。この方法は、バックアノテーション処理を半自動
で行う方法と言える。

【０００５】また、図９に示す方法においては、仮配線
シミュレーションは、仮寄生素子が含まれているシミュ
レーション用回路図Ａを用いて行い、ＬＶＳは、レイア
ウト図と寄生素子が含まれていないＬＶＳ用回路図Ｃと
を参照して行い、レイアウト結果に基づく実寄生素子の
抽出は、ＬＶＳの結果に基づいて自動的に行う。そし
て、寄生素子が含まれていないＬＶＳ用回路図Ｃに対し
て、抽出した実寄生素子の値を自動で付加し、実寄生素
子が含まれているＬＶＳ用回路図Ｄを区制し、この実寄
生素子が含まれているＬＶＳ用回路図Ｄを用いて実配線
シミュレーションを行う。この方法においては、バック
アノテーション処理を一応自動で行っている。

【０００６】

【発明が解決しようとする課題】しかしながら、図７に
示したような手動でバックアノテーション処理を行う方
法では、寄生素子の抽出および算出を手作業で行ってい
るので、ミスが発生して正しい寄生値が得られない場合
があるという問題がある。また、得られた寄生値をシミ
ュレーション用回路図に書き戻す際に、仮寄生素子の値
と実寄生素子の値とが混在してしまう可能性があり、正
しい実配線シミュレーションが行えなくなる場合がある
という問題がある。また、図８および図９に示した方法
では、シミュレーション用回路図上において寄生素子の
値を確認出来ないため、タイミング設計・調整などの操
作を行いにくいという問題が生じる。

【０００７】また、いずれの方法においても、シミュレ
ーション用回路図とＬＶＳ用回路図が別個になっている
ので、各回路図上の情報が一致しない場合があり、適切
なシミュレーションや、集積回路の製造が行えなくなる
可能性があるという問題がある。また、寄生素子の抽出
と抽出した寄生値の組み込み作業には長時間を必要と
し、結果として集積回路の設計工程に時間がかかるとい
う問題が生じる。プロセスを変更した場合などには、寄
生素子の抽出と抽出した寄生値の組み込み作業を繰り返
し行わなければならないため、この時間が特に問題とな
る。

【０００８】したがって、本発明の目的は、所望の配線
に対して、自動的に寄生素子を抽出し寄生値を算出し、
回路図上に確認可能かつ実配線シミュレーションで使用
可能に書き戻すことができる集積回路設計装置を提供す
ることにある。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、本発明の集積回路設計装置は、回路中の配線部に発
生する寄生容量または寄生抵抗を明示するための寄生素
子のシンボルを、当該回路の回路図中において、当該回
路の所望の配線に対して配置する寄生素子シンボル配置
手段と、前記回路のレイアウト結果に基づいて、前記寄
生素子が配置されている配線の該寄生素子に対応する寄
生容量または寄生抵抗の寄生値を検出する寄生値検出手
段と、前記検出された寄生値を、前記回路図に、当該寄
生素子に係わる情報として付加する寄生値情報付加手段
とを有する。

【００１０】このような構成の集積回路設計装置におい
ては、寄生素子シンボル配置手段により、回路中の配線
部に発生する寄生容量または寄生抵抗を明示するための
寄生素子のシンボルを回路の所望の配線に対して配置し
ておき、その回路のレイアウト結果に基づいて、寄生値
検出手段が寄生素子が配置されている配線の寄生容量ま
たは寄生抵抗の寄生値を検出し、検出された寄生値を寄
生情報付加手段が前記回路図に寄生素子に係わる情報と
して付加する。

【００１１】好適には、前記寄生素子シンボル配置手段
は、前記回路の設計に使用可能なＣＡＤ装置に包含され
る。また好適には、本発明の集積回路設計装置は、前記
回路を構成する少なくとも配線の、前記回路図における
名称と前記レイアウト結果における名称との対応を抽出
する対応抽出手段をさらに有し、前記寄生値検出手段
は、前記抽出された対応を参照し、前記寄生素子が配置
された配線の前記寄生値を前記レイアウト結果より検出
する。

【００１２】さらに好適には、本発明の集積回路設計装
置は、回路図とレイアウト結果とを比較検証し、当該回
路を構成する少なくとも配線の、前記回路図における名
称と前記レイアウト結果における名称との対応を抽出す
るレイアウト比較検証手段をさらに有し、前記寄生値検
出手段は、前記抽出された対応を参照し、前記寄生素子
が配置された配線の前記寄生値を前記レイアウト結果よ
り検出する。特定的には、前記寄生値情報付加手段は、
前記検出された寄生値を前記回路図に当該寄生素子に係
わる情報として付加した際に、前記回路図の当該寄生素
子に係わる情報であって当該寄生値が付加された旨を示
すフラグをセットする。

【００１３】

【発明の実施の形態】本発明の集積回路設計装置の一実
施の形態を図１〜図６を参照して説明する。図１は、本
実施の形態の集積回路設計装置の構成を示すブロック図
である。集積回路設計装置１は、設計部１０、シミュレ
ーション部２０、寄生素子抽出部３０、ＬＶＳ部４０お
よびバックアノテーション部５０を有する。

【００１４】設計部１０は、設計者が操作をして回路設
計を行うたとえばＣＡＤ装置などの回路生成手段であ
る。設計部１０における回路設計時に、設計者は回路の
所望の配線に対して、寄生容量や寄生抵抗などの寄生素
子を配置しておく。具体的には、図２（Ａ）に示すよう
な寄生容量を示すシンボルや、図２（Ｂ）に示すような
寄生抵抗を示すシンボルを、その配線に付加する。

【００１５】シミュレーション部２０は、設計部１０に
より生成された回路図６１に対して、論理シミュレーシ
ョン、仮配線シミュレーション、実配線シミュレーショ
ンなどの任意のシミュレーションを行う。実配線シミュ
レーションは、設計部１０により生成された回路図であ
って、後述するバックアノテーション部５０により寄生
素子の値が付加された回路図を用いて行われる。また仮
配線シミュレーションおよび実配線シミュレーションの
際には、シミュレーション部２０は、寄生素子に付加さ
れている属性情報の所定のフラグを参照して、実寄生値
と仮寄生値とを区別して所望のシミュレーションを行
う。

【００１６】寄生素子抽出部３０は、設計部１０により
生成された回路図６１より図示せぬレイアウト装置によ
りレイアウトされた結果のレイアウト図６２を参照し
て、配線に対して付加されている寄生素子の抽出をす
る。寄生素子の抽出は、レイアウト図６２の全てのネッ
トを対象にして行う。

【００１７】ＬＶＳ部４０は、レイアウトの結果得られ
たレイアウト図６２に基づいて、そのレイアウトパタン
が実現している回路と、設計部１０により生成された元
の回路図６１とを比較し、それらの回路が同一か否かを
判定して、レイアウトの適切性を判定する。またこの時
に、ＬＶＳ部４０は、回路図に基づいて生成されたネッ
トリスト６３、レイアウト図６２に基づいて生成された
ネットリスト６４、および、それらのネット名のクロス
リファレンス６５を生成し、バックアノテーション部５
０に対して出力する。

【００１８】バックアノテーション部５０は、ＬＶＳ部
４０より入力される回路図に基づいて生成されたネット
リスト６３、レイアウト図６２に基づいて生成されたネ
ットリスト６４およびクロスリファレンス６５を参照し
て、設計部１０により生成された回路図６１に記載され
ている寄生素子の寄生値を算出し、これをその属性情報
として回路図６１に記述する。この時バックアノテーシ
ョン部５０は、実寄生値をセットした旨を示すフラグを
同じくその寄生素子の属性情報としてセットする。

【００１９】バックアノテーション部５０の構成および
動作について図３を参照してより詳細に説明する。図３
は、バックアノテーション部５０の内部構成を示すブロ
ック図である。バックアノテーション部５０は、レイア
ウト寄生素子抽出部５１、レイアウトネット名抽出部５
２、レイアウト寄生素子値抽出部５３、回路寄生素子抽
出部５４、回路ネット名抽出部５５、ネットマッチ部５
６、素子値計算部５７および回路図書き戻し部５８を有
する。

【００２０】このような構成を有するバックアノテーシ
ョン部５０においては、寄生素子抽出部３０でレイアウ
ト図６２より抽出された寄生素子について、レイアウト
寄生素子抽出部５１においてその情報をとりまとめ、レ
イアウトネット名抽出部５２において、その寄生素子が
存在するレイアウト図６２上のネット名を抽出し、レイ
アウト寄生素子値抽出部５３において、そのレイアウト
図６２上のネット名と寄生値の値が対応した寄生素子リ
スト６６を生成する。この寄生素子リスト６６の例を図
４に示す。

【００２１】一方、回路寄生素子抽出部５４において、
回路図６１より寄生素子シンボルを抽出し、回路ネット
名抽出部５５において、その抽出した寄生素子シンボル
が接続されている回路図６１上のネット名を抽出する。
そして、ネットマッチ部５６において、回路ネット名抽
出部５５で抽出された寄生素子シンボルが接続されてい
る回路図６１上のネット名に対応するレイアウト図６２
上のネット名を、クロスリファレンス６５を参照して求
め、素子値計算部５７において、レイアウト寄生素子値
抽出部５３で生成された寄生素子リスト６６を参照し
て、そのネット名に対する寄生素子の値を検出する。そ
して、回路図書き戻し部５８において、その検出した寄
生素子の値を回路図６１の各寄生素子シンボルの属性情
報として書き込み、実寄生値が含まれる回路図を生成す
る。この寄生値が書き込まれた回路図の例を図５に示
す。

【００２２】次に、集積回路設計装置１の動作について
説明する。まず設計者は、ＣＡＤ装置などの設計部１０
を介して所望の回路の設計を行い、回路図６１を作成す
る。この時、所望の配線に対しては図２に示すような寄
生容量や寄生抵抗を示すシンボルを付加しておく。この
寄生素子の付加は、全ての配線に対して行うようにして
もよいし、クリティカルパスなどの着目すべきパスの配
線に対してのみ行うようにしてもよい。このようにして
生成された回路図６１を用いて、シミュレーション部２
０において論理シミュレーションを行い、さらに仮配線
シミュレーションを行う。仮配線シミュレーションによ
り動作タイミングが確認されたら、図示せぬレイアウト
装置によりその回路のレイアウトを行い、レイアウト図
６２を得る。このレイアウト図６２を用いて、寄生素子
抽出部３０において、寄生素子の抽出を行う。

【００２３】次に、レイアウト図６２および回路図６１
を参照して、ＬＶＳ部４０において、レイアウトパタン
が実現している回路が元の回路図６１と同一か否かを検
証してレイアウトの適切性を判定する。次に、この時に
ＬＶＳ部４０で生成されたネットリスト６３，６４およ
びそれらのネット名のクロスリファレンス６５に基づい
て、バックアノテーション部５０において、回路図６１
に記載されている寄生素子の寄生値を算出し、これをそ
の属性情報として回路図６１に記述する。またこの時
に、実寄生値をセットした旨を示すフラグもセットして
おく。そして、寄生素子の実寄生値がセットされた回路
図６１を用いて、シミュレーション部２０で実配線シミ
ュレーションを行い実際の配線容量や配線抵抗などに基
づいた回路シミュレーションを行う。

【００２４】このように、本実施の形態の集積回路設計
装置１によれば、寄生素子の抽出や、実寄生値の回路図
６１への書き戻しなどの処理を全て自動で行っているの
で、これらの処理を、人為的なミス無く正確に、かつ高
速に行うことができる。したがって、たとえばプロセス
変更などがあった場合にも迅速に対処することができ、
効率よく集積回路の開発が行える。また、検出した実寄
生値は、元の回路図に書き戻しているので、たとえば回
路図をディスプレイ上で表示した時やプリントアウトし
た時などに、その検出した実寄生値を回路図上で直接に
確認することができる。したがって、シミュレーション
結果に基づく回路の変更やタイミングの検証・確認など
を、容易に行うことができる。また、回路図への寄生値
の書き戻しは、手作業を介さずに自動的に、かつ、フラ
グを用いて行っているので、シミュレーション部２０に
おいて仮寄生値と実寄生値を完全に区別することがで
き、それらを混同して不正確なシミュレーションが行わ
れるのを防ぐことができる。

【００２５】なお、本発明は本実施の形態に限られるも
のではなく、種々の改変が可能である。たとえば、集積
回路設計装置の構成は、図１に示したような構成に限ら
れるものではなく、適宜改変してよい。たとえば、図６
に示すように、実寄生素子の抽出をＬＶＳの結果に基づ
いて行うような構成にしてもよい。また、この時に寄生
素子抽出部は、汎用の抽出装置を用いるようにしてもよ
い。ＬＶＳ部により作成したクロスリファレンスを用い
てレイアウト図６２上のネット名と回路図６１上のネッ
ト名を対応付けているので、寄生素子抽出部のみを任意
の装置に交換することができる。また、前述した集積回
路設計装置１においては、設計部１０の例としてＣＡＤ
装置を示したが、論理合成装置などの任意の回路生成装
置を用いてよい。また、本発明の集積回路設計装置１に
より設計される集積回路は任意のものでよい。プロセッ
サ、メモリ、特定用途向けＩＣなど、任意の集積回路の
設計に適用することができる。

【００２６】

【発明の効果】以上説明したように、本発明の集積回路
設計装置によれば、寄生素子の抽出および実寄生値の回
路図への書き戻しの処理を全て自動で行うことができる
ので、これらの処理を正確かつ高速に行うことができ
る。その結果、シミュレーションを正確に行い、回路の
修正・検証を容易に行うことができ、ひいては集積回路
の設計・開発を効率よく行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の集積回路設計装置の構
成を示すブロック図である。

【図２】寄生素子のシンボルを示す図であり、（Ａ）は
寄生容量のシンボルを示す図であり、（Ｂ）は寄生抵抗
のシンボルを示す図である。

【図３】図１に示した集積回路設計装置のバックアノテ
ーション部の構成を示すブロック図である。

【図４】図３に示したバックアノテーション部のレイア
ウト寄生素子値抽出部で生成された寄生素子リストの例
を示す図である。

【図５】図３に示したバックアノテーション部により、
実寄生値が記述された回路図を示す図である。

【図６】本発明の集積回路設計装置の他の構成を示すブ
ロック図である。

【図７】従来の集積回路設計システムを説明する第１の
図である。

【図８】従来の集積回路設計システムを説明する第２の
図である。

【図９】従来の集積回路設計システムを説明する第３の
図である。

【符号の説明】

１…集積回路設計装置、１０…設計部、２０…シミュレ
ーション部、３０…素子抽出部、４０…ＬＶＳ部、５０
…バックアノテーション部、５１…レイアウト寄生素子
抽出部、５２…レイアウトネット名抽出部、５３…レイ
アウト寄生素子値抽出部、５４…回路寄生素子抽出部、
５５…回路ネット名抽出部、５６…ネットマッチ部、５
７…素子値計算部、５８…回路図書き戻し部、６１…回
路図、６２…レイアウト図、６３，６４…ネットリス
ト、６５…クロスリファレンス、６６７寄生素子リスト

Claims (6)

【特許請求の範囲】
1. 【請求項１】集積回路として実施するための回路を設計
   する装置であって、 前記回路中の配線部に発生する寄生容量または寄生抵抗
   を明示するための寄生素子のシンボルを、当該回路の回
   路図中において、当該回路の所望の配線に対して配置す
   る寄生素子シンボル配置手段と、 前記回路のレイアウト結果に基づいて、前記寄生素子が
   配置されている配線の該寄生素子に対応する寄生容量ま
   たは寄生抵抗の寄生値を検出する寄生値検出手段と、 前記検出された寄生値を、前記回路図に、当該寄生素子
   に係わる情報として付加する寄生値情報付加手段とを有
   する集積回路設計装置。
2. 【請求項２】前記寄生値情報付加手段は、当該回路図を
   目視で確認可能に出力した際に、前記寄生値も目視で確
   認可能となるように、当該寄生値を前記回路図に付加す
   る請求項１記載の集積回路設計装置。
3. 【請求項３】前記寄生素子シンボル配置手段は、前記回
   路の設計に使用可能なＣＡＤ装置に包含される請求項２
   記載の集積回路設計装置。
4. 【請求項４】前記回路を構成する少なくとも配線の、前
   記回路図における名称と前記レイアウト結果における名
   称との対応を抽出する対応抽出手段をさらに有し、 前記寄生値検出手段は、前記抽出された対応を参照し、
   前記寄生素子が配置された配線の前記寄生値を前記レイ
   アウト結果より検出する請求項１記載の集積回路設計装
   置。
5. 【請求項５】前記回路図と前記レイアウト結果とを比較
   検証し、当該回路を構成する少なくとも配線の、前記回
   路図における名称と前記レイアウト結果における名称と
   の対応を抽出するレイアウト比較検証手段をさらに有
   し、 前記寄生値検出手段は、前記抽出された対応を参照し、
   前記寄生素子が配置された配線の前記寄生値を前記レイ
   アウト結果より検出する請求項１記載の集積回路設計装
   置。
6. 【請求項６】前記寄生値情報付加手段は、前記検出され
   た寄生値を前記回路図に当該寄生素子に係わる情報とし
   て付加した際に、前記回路図の当該寄生素子に係わる情
   報であって当該寄生値が付加された旨を示すフラグをセ
   ットする請求項１記載の集積回路設計装置。