JP3153403B2 - 半導体集積回路の遅延時間計算装置 - Google Patents
半導体集積回路の遅延時間計算装置Info
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- JP3153403B2 JP3153403B2 JP33611193A JP33611193A JP3153403B2 JP 3153403 B2 JP3153403 B2 JP 3153403B2 JP 33611193 A JP33611193 A JP 33611193A JP 33611193 A JP33611193 A JP 33611193A JP 3153403 B2 JP3153403 B2 JP 3153403B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路の遅延
時間計算装置に関する。詳しくは、半導体集積回路の設
計において使用しようとしているセル自身の負荷又はそ
のセルに接続される負荷によって発生する信号伝播の遅
延時間の変化を計算する装置に関する。
時間計算装置に関する。詳しくは、半導体集積回路の設
計において使用しようとしているセル自身の負荷又はそ
のセルに接続される負荷によって発生する信号伝播の遅
延時間の変化を計算する装置に関する。
【0002】近年の半導体集積回路は大規模化が進めら
れるとともに、その回路の動作が高速化されてきてい
る。そのため、半導体集積回路の回路設計において、使
用しようとしているセルによるタイミング設計は最も考
慮されなければならない。さらに、回路の動作が高速化
されてきていることにより、セルに入力される信号のな
まりによる遅延時間への影響も考慮する必要が生じてい
る。
れるとともに、その回路の動作が高速化されてきてい
る。そのため、半導体集積回路の回路設計において、使
用しようとしているセルによるタイミング設計は最も考
慮されなければならない。さらに、回路の動作が高速化
されてきていることにより、セルに入力される信号のな
まりによる遅延時間への影響も考慮する必要が生じてい
る。
【0003】従って、半導体集積回路を設計する際、セ
ルの遅延時間が種々の負荷によってどのように変化する
かを迅速に計算でき、設計時間を短縮できることが求め
られている。
ルの遅延時間が種々の負荷によってどのように変化する
かを迅速に計算でき、設計時間を短縮できることが求め
られている。
【0004】
【従来の技術】図7には従来の半導体集積回路の設計に
おける回路の遅延時間の計算方法が示されている。ま
ず、設計者の経験上の知識に基づいて所定のセルが1つ
ずつ選択され、例えば図6に示すように回路40が決定
される(ステップ51)。回路40はAND回路41,
42,45,46、OR回路43及びNOT回路44か
らなる。AND回路41は入力端子A,Bを備え、その
出力端子にNOT回路44が接続されている。AND回
路42は入力端子C,Dを備えている。AND回路45
の2つの入力端子はNOT回路44の出力端子及びAN
D回路42の出力端子にそれぞれ接続されている。OR
回路43は入力端子E,Fを備えている。そして、AN
D回路46の2つの入力端子はAND回路45の出力端
子及びOR回路43の出力端子にそれぞれ接続されてい
る。AND回路46は出力端子Xを備えている。
おける回路の遅延時間の計算方法が示されている。ま
ず、設計者の経験上の知識に基づいて所定のセルが1つ
ずつ選択され、例えば図6に示すように回路40が決定
される(ステップ51)。回路40はAND回路41,
42,45,46、OR回路43及びNOT回路44か
らなる。AND回路41は入力端子A,Bを備え、その
出力端子にNOT回路44が接続されている。AND回
路42は入力端子C,Dを備えている。AND回路45
の2つの入力端子はNOT回路44の出力端子及びAN
D回路42の出力端子にそれぞれ接続されている。OR
回路43は入力端子E,Fを備えている。そして、AN
D回路46の2つの入力端子はAND回路45の出力端
子及びOR回路43の出力端子にそれぞれ接続されてい
る。AND回路46は出力端子Xを備えている。
【0005】次に、信号の伝搬経路が検索される(ステ
ップ52)。例えば、入力端子A〜Fから出力端子Xま
での経路(パス)がそれぞれ検索される。回路シミュレ
ーションが実行され、各パスに関して信号の伝搬遅延時
間が計算される(ステップ53)。その計算結果が出力
される(ステップ54)。設計者はこの計算結果に基づ
いてパスの遅延時間を調べることができる。
ップ52)。例えば、入力端子A〜Fから出力端子Xま
での経路(パス)がそれぞれ検索される。回路シミュレ
ーションが実行され、各パスに関して信号の伝搬遅延時
間が計算される(ステップ53)。その計算結果が出力
される(ステップ54)。設計者はこの計算結果に基づ
いてパスの遅延時間を調べることができる。
【0006】そして、所定のパスの遅延時間が要求され
る時間を満たすものでない場合には、回路の変更が行わ
れ(ステップ55)、ステップ52以降の処理が繰り返
し実行される。
る時間を満たすものでない場合には、回路の変更が行わ
れ(ステップ55)、ステップ52以降の処理が繰り返
し実行される。
【0007】また、回路が決定される前には、遅延時間
は、多数のセルから選択されたセルに関して設計者によ
って計算されていた。
は、多数のセルから選択されたセルに関して設計者によ
って計算されていた。
【0008】
【発明が解決しようとする課題】従って、セルの負荷に
よって変化する遅延時間の変化を知るためには、再度、
セルの配置及び配線を含む回路設計を行い、その回路の
シミュレーションを行う必要があった。このような作業
には多大な手間と時間とが必要となる。
よって変化する遅延時間の変化を知るためには、再度、
セルの配置及び配線を含む回路設計を行い、その回路の
シミュレーションを行う必要があった。このような作業
には多大な手間と時間とが必要となる。
【0009】また、パスを伝搬する信号にはなまりが生
ずる。なまりとは出力信号の立ち上がりの遅延時間であ
る。なまりには、図5(a)に示す入力信号ISGに対
して、図5(b)に示す出力信号OSGのようにセル自
身の固有の遅延時間T1がある。また、出力信号OSG
に対して、図5(c)に示す信号STのように配線によ
る遅延時間T2がある。さらに、後続のセルが前段セル
からなまりのある信号を入力すると、図5(d)に示す
ように、遅延時間T1及びT2の影響を受けた遅延時間
T3(T3>T1又はT2)が生ずる。このような信号
のなまりを考慮した遅延時間の計算は非常に複雑である
ため、人手に頼ってできるものではない。
ずる。なまりとは出力信号の立ち上がりの遅延時間であ
る。なまりには、図5(a)に示す入力信号ISGに対
して、図5(b)に示す出力信号OSGのようにセル自
身の固有の遅延時間T1がある。また、出力信号OSG
に対して、図5(c)に示す信号STのように配線によ
る遅延時間T2がある。さらに、後続のセルが前段セル
からなまりのある信号を入力すると、図5(d)に示す
ように、遅延時間T1及びT2の影響を受けた遅延時間
T3(T3>T1又はT2)が生ずる。このような信号
のなまりを考慮した遅延時間の計算は非常に複雑である
ため、人手に頼ってできるものではない。
【0010】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、セルの追加・変更又は
負荷の変化に対して逐次遅延時間を計算し、セルの遅延
時間の変化を迅速かつ正確に知ることができる半導体集
積回路の遅延時間計算装置を提供することにある。
れたものであって、その目的は、セルの追加・変更又は
負荷の変化に対して逐次遅延時間を計算し、セルの遅延
時間の変化を迅速かつ正確に知ることができる半導体集
積回路の遅延時間計算装置を提供することにある。
【0011】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、半導体集積回路を構成するための種々
のセルのデータを予め記憶したデータベースと、半導体
集積回路を構成するために挿入されるセルのデータ及び
セルの挿入位置のデータが入力されるデータ入力部と、
データ入力部を介して入力されたセルのデータに基づい
てデータベースから当該セルのデータを読み出して当該
セルを挿入することにより信号が伝播するパス経路を構
築するパス経路構築部と、パス経路構築部により構築さ
れた前記パス経路について挿入されたセルの遅延時間を
算出する遅延時間計算部と、情報を表示するための表示
器と、パス経路構築部により構築された前記パス経路及
び遅延時間計算部により算出された前記遅延時間を表示
器に表示させる出力データ作成部とを備えて構成した。
め、本発明では、半導体集積回路を構成するための種々
のセルのデータを予め記憶したデータベースと、半導体
集積回路を構成するために挿入されるセルのデータ及び
セルの挿入位置のデータが入力されるデータ入力部と、
データ入力部を介して入力されたセルのデータに基づい
てデータベースから当該セルのデータを読み出して当該
セルを挿入することにより信号が伝播するパス経路を構
築するパス経路構築部と、パス経路構築部により構築さ
れた前記パス経路について挿入されたセルの遅延時間を
算出する遅延時間計算部と、情報を表示するための表示
器と、パス経路構築部により構築された前記パス経路及
び遅延時間計算部により算出された前記遅延時間を表示
器に表示させる出力データ作成部とを備えて構成した。
【0012】
【作用】従って、本発明によれば、データ入力部によっ
てセルの追加・変更又は負荷の変更が容易に行われる。
セルの追加・変更に基づきパス経路構築部によってその
セルを含むパス経路が構築され、そのパス経路に基づい
て遅延時間が算出される。算出された遅延時間が新たな
パス経路とともに表示器に表示される。そのため、セル
の追加・変更又は負荷の変化によるセルの遅延時間への
影響が迅速かつ正確に認識できる。
てセルの追加・変更又は負荷の変更が容易に行われる。
セルの追加・変更に基づきパス経路構築部によってその
セルを含むパス経路が構築され、そのパス経路に基づい
て遅延時間が算出される。算出された遅延時間が新たな
パス経路とともに表示器に表示される。そのため、セル
の追加・変更又は負荷の変化によるセルの遅延時間への
影響が迅速かつ正確に認識できる。
【0013】
【実施例】以下、本発明を具体化した一実施例を図1〜
図6に従って説明する。図1は本実施例における半導体
集積回路の遅延時間計算装置1を示している。計算装置
1はCAD(computor aided design )装置からなる。
計算装置1はデータベース2、データ入力部3、パス経
路構築部4、遅延時間計算部5及び出力データ作成部6
を備えている。また、計算装置1はCRT7、キーボー
ド11、マウス12及びカードリーダ9を備えている。
図6に従って説明する。図1は本実施例における半導体
集積回路の遅延時間計算装置1を示している。計算装置
1はCAD(computor aided design )装置からなる。
計算装置1はデータベース2、データ入力部3、パス経
路構築部4、遅延時間計算部5及び出力データ作成部6
を備えている。また、計算装置1はCRT7、キーボー
ド11、マウス12及びカードリーダ9を備えている。
【0014】データベース2には半導体集積回路を構成
するための種々のセルのデータが記憶されている。この
セルのデータは当該セルの遅延時間を計算するための方
程式及びその方程式に用いるための種々のパラメータを
含む。方程式には入力信号のなまり(以下、入力なまり
という)に基づいて遅延時間を計算するための方程式
と、パスを構築する際にそのセルの当該端子以外の端子
のコンディションに基づいて遅延時間を計算するための
方程式とがある。また、パラメータには入力なまりに対
応するパラメータと、当該端子以外の端子のコンディシ
ョンに対応するパラメータとがある。
するための種々のセルのデータが記憶されている。この
セルのデータは当該セルの遅延時間を計算するための方
程式及びその方程式に用いるための種々のパラメータを
含む。方程式には入力信号のなまり(以下、入力なまり
という)に基づいて遅延時間を計算するための方程式
と、パスを構築する際にそのセルの当該端子以外の端子
のコンディションに基づいて遅延時間を計算するための
方程式とがある。また、パラメータには入力なまりに対
応するパラメータと、当該端子以外の端子のコンディシ
ョンに対応するパラメータとがある。
【0015】本実施例における入力なまりに基づく遅延
時間の方程式は、遅延時間T3(秒)=α×入力なまり
T1(秒)+β×配線容量(ファラド)+γ(秒)であ
る。パラメータαの単位は秒/秒である。パラメータβ
の単位は秒/ファラドである。パラメータγはセル固有
の遅延時間である。また、入力なまりの方程式は、入力
なまりT1(秒)=a×なまり(秒)+b(秒)であ
る。パラメータaはなまりによる出力なまりの変化係数
であり、単位は秒/秒である。パラメータbはセル固有
のなまりである。
時間の方程式は、遅延時間T3(秒)=α×入力なまり
T1(秒)+β×配線容量(ファラド)+γ(秒)であ
る。パラメータαの単位は秒/秒である。パラメータβ
の単位は秒/ファラドである。パラメータγはセル固有
の遅延時間である。また、入力なまりの方程式は、入力
なまりT1(秒)=a×なまり(秒)+b(秒)であ
る。パラメータaはなまりによる出力なまりの変化係数
であり、単位は秒/秒である。パラメータbはセル固有
のなまりである。
【0016】カードリーダ9は所定のセルを挿入するた
めの制御カード13に書かれたデータを読み取る。セル
を挿入するためのデータとは、挿入するセルのデータ
と、そのセルを挿入する位置のデータとを含み、必要が
あれば配線による容量のデータも含まれる。挿入するセ
ルとは追加又は変更されるセルである。カードリーダ9
は読み取ったデータをデータ入力部3に入力する。キー
ボード11又はマウス12は所定のセルを挿入するため
のデータをデータ入力部3に入力するためのものであ
る。
めの制御カード13に書かれたデータを読み取る。セル
を挿入するためのデータとは、挿入するセルのデータ
と、そのセルを挿入する位置のデータとを含み、必要が
あれば配線による容量のデータも含まれる。挿入するセ
ルとは追加又は変更されるセルである。カードリーダ9
は読み取ったデータをデータ入力部3に入力する。キー
ボード11又はマウス12は所定のセルを挿入するため
のデータをデータ入力部3に入力するためのものであ
る。
【0017】データ入力部3は前記カードリーダ9、キ
ーボード11及びマウス12のいずれかから入力された
データを解析し、その解析結果をパス経路構築部4に出
力する。
ーボード11及びマウス12のいずれかから入力された
データを解析し、その解析結果をパス経路構築部4に出
力する。
【0018】パス経路構築部4は設定されたセルのデー
タに基づいてデータベース2から当該セルの情報を読み
込むとともに、セルの挿入位置に基づいて信号が伝搬す
るパス経路を構築する。経路構築部4はそのパス経路及
びセルのデータをデータベース8に格納する。例えば、
図2に示すセル25と26との間にセル27が挿入され
ると、セル27を含むパス経路を再構築し、そのパス経
路をデータベース8に登録する。
タに基づいてデータベース2から当該セルの情報を読み
込むとともに、セルの挿入位置に基づいて信号が伝搬す
るパス経路を構築する。経路構築部4はそのパス経路及
びセルのデータをデータベース8に格納する。例えば、
図2に示すセル25と26との間にセル27が挿入され
ると、セル27を含むパス経路を再構築し、そのパス経
路をデータベース8に登録する。
【0019】出力データ作成部6は経路構築部4によっ
て作成されたパス経路をデータベース8から読み出す。
そして、データ作成部6はそのパス経路をCRT7のウ
ィンドウ7a上に表示させたり、レポート10として出
力させる。また、データ作成部6はウィンドウ7b上に
挿入可能なセルのセルリストを表示させる。このセルリ
ストに基づいて挿入するセルを選択することができる。
図2はウィンドウ7a上の表示の一例を示している。入
力端子21と出力端子22との間にセル23〜25,2
7及び26の順からなるパス経路が表示されている。
て作成されたパス経路をデータベース8から読み出す。
そして、データ作成部6はそのパス経路をCRT7のウ
ィンドウ7a上に表示させたり、レポート10として出
力させる。また、データ作成部6はウィンドウ7b上に
挿入可能なセルのセルリストを表示させる。このセルリ
ストに基づいて挿入するセルを選択することができる。
図2はウィンドウ7a上の表示の一例を示している。入
力端子21と出力端子22との間にセル23〜25,2
7及び26の順からなるパス経路が表示されている。
【0020】遅延時間計算部5は設定されたセルのデー
タに基づいてデータベース2から当該セルの情報を読み
込むとともに、そのセルの設定によって遅延時間が伝搬
するセルについての遅延時間を計算する。遅延時間の計
算結果は経路構築部4に転送され、前記データベース8
の当該パス経路の各セルのデータとともに記憶される。
タに基づいてデータベース2から当該セルの情報を読み
込むとともに、そのセルの設定によって遅延時間が伝搬
するセルについての遅延時間を計算する。遅延時間の計
算結果は経路構築部4に転送され、前記データベース8
の当該パス経路の各セルのデータとともに記憶される。
【0021】本実施例における遅延時間の計算は、図
3,図4のフローチャートに従って実行される。まず、
信号遅延伝搬パスが作成される(ステップ31)。この
パスは既存セルの別のセルへの置換(ステップ32)、
新規セルの追加(ステップ33)及びパスの配線容量の
設定(ステップ34)のいずれかによって作成される。
3,図4のフローチャートに従って実行される。まず、
信号遅延伝搬パスが作成される(ステップ31)。この
パスは既存セルの別のセルへの置換(ステップ32)、
新規セルの追加(ステップ33)及びパスの配線容量の
設定(ステップ34)のいずれかによって作成される。
【0022】次に、追加又は変更されたセルの遅延時間
が図4のフローチャートに従って計算される(ステップ
35)。追加変更で伝搬するセルの遅延時間が計算され
る(ステップ36)。そして、ステップ35,36の遅
延時間の計算結果が出力される(ステップ37)。
が図4のフローチャートに従って計算される(ステップ
35)。追加変更で伝搬するセルの遅延時間が計算され
る(ステップ36)。そして、ステップ35,36の遅
延時間の計算結果が出力される(ステップ37)。
【0023】図4の遅延時間の計算には、入力なまりを
考慮した計算処理と、パスを構成するセルの当該端子以
外の端子のコンディションを考慮した計算処理とがあ
る。まず、入力なまりを考慮した遅延時間の計算処理に
ついて説明する。ステップ351で前段のセルの出力な
まりの再計算が行われる。これは挿入されたセルの入力
なまりは、前段のセルの出力なまりによってもたらされ
るためである。そして、前段のセルの出力なまりが挿入
セルの入力なまりにされる。
考慮した計算処理と、パスを構成するセルの当該端子以
外の端子のコンディションを考慮した計算処理とがあ
る。まず、入力なまりを考慮した遅延時間の計算処理に
ついて説明する。ステップ351で前段のセルの出力な
まりの再計算が行われる。これは挿入されたセルの入力
なまりは、前段のセルの出力なまりによってもたらされ
るためである。そして、前段のセルの出力なまりが挿入
セルの入力なまりにされる。
【0024】ステップ352では、挿入されたセルに対
応する方程式及びパラメータが前記データベース2から
読み込まれる。そして、ステップ353において、ステ
ップ351で求められた入力なまり、ステップ352で
読み込まれた方程式及びパラメータに基づいてそのセル
の遅延時間が計算される。
応する方程式及びパラメータが前記データベース2から
読み込まれる。そして、ステップ353において、ステ
ップ351で求められた入力なまり、ステップ352で
読み込まれた方程式及びパラメータに基づいてそのセル
の遅延時間が計算される。
【0025】挿入されたセル以降にセルが存在すれば、
それらの入力なまりが挿入したセルによって変化するた
め、挿入されたセル以降のセルについてステップ36に
おいてステップ351〜353の処理が繰り返し実行さ
れる。
それらの入力なまりが挿入したセルによって変化するた
め、挿入されたセル以降のセルについてステップ36に
おいてステップ351〜353の処理が繰り返し実行さ
れる。
【0026】セルの当該端子以外の端子のコンディショ
ンを考慮した計算処理は、まず、ステップ354でパス
を構築する際に当該端子以外の端子についてのコンディ
ションが指定される。ステップ355では、前記データ
ベース2から挿入されたセルの当該コンディションに対
応する方程式及びパラメータが読み込まれる。そして、
ステップ356において、その方程式及びパラメータに
基づいて遅延時間が計算される。
ンを考慮した計算処理は、まず、ステップ354でパス
を構築する際に当該端子以外の端子についてのコンディ
ションが指定される。ステップ355では、前記データ
ベース2から挿入されたセルの当該コンディションに対
応する方程式及びパラメータが読み込まれる。そして、
ステップ356において、その方程式及びパラメータに
基づいて遅延時間が計算される。
【0027】挿入されたセル以降にセルが存在すれば、
それらのセルについてステップ36においてステップ3
54〜356の処理が繰り返し実行される。このよう
に、本実施例では、データ入力部3によってセルの追加
・変更又は負荷の変更を容易に行うことができる。セル
の追加・変更に基づきパス経路構築部4によってそのセ
ルを含むパス経路が構築され、そのパス経路に基づき遅
延時間計算部5によって遅延時間が逐次算出される。算
出された遅延時間が新たなパス経路とともにCRT7上
のウィンドウ7aに表示される。そのため、半導体集積
回路の設計の前段階において、セルの追加・変更又は負
荷の変化によるセルの遅延時間への影響を迅速かつ正確
に認識することができ、回路の設計時間を短縮化するこ
とができる。
それらのセルについてステップ36においてステップ3
54〜356の処理が繰り返し実行される。このよう
に、本実施例では、データ入力部3によってセルの追加
・変更又は負荷の変更を容易に行うことができる。セル
の追加・変更に基づきパス経路構築部4によってそのセ
ルを含むパス経路が構築され、そのパス経路に基づき遅
延時間計算部5によって遅延時間が逐次算出される。算
出された遅延時間が新たなパス経路とともにCRT7上
のウィンドウ7aに表示される。そのため、半導体集積
回路の設計の前段階において、セルの追加・変更又は負
荷の変化によるセルの遅延時間への影響を迅速かつ正確
に認識することができ、回路の設計時間を短縮化するこ
とができる。
【0028】また、本実施例では半導体集積回路を構成
するための種々のセルについて、入力信号のなまりを考
慮した方程式及びパラメータがデータベース2に記憶さ
れ、この方程式及びパラメータに基づいて遅延時間計算
部5によって入力信号のなまりを考慮した遅延時間が算
出される。そのため、セルの追加・変更又は負荷の変化
によるセルの遅延時間への影響をより正確に求めること
ができる。
するための種々のセルについて、入力信号のなまりを考
慮した方程式及びパラメータがデータベース2に記憶さ
れ、この方程式及びパラメータに基づいて遅延時間計算
部5によって入力信号のなまりを考慮した遅延時間が算
出される。そのため、セルの追加・変更又は負荷の変化
によるセルの遅延時間への影響をより正確に求めること
ができる。
【0029】また、本実施例では半導体集積回路を構成
するための種々のセルについて、パス経路を構成するセ
ルの当該端子以外の端子のコンディションを考慮した方
程式及びパラメータがデータベース2に記憶され、この
方程式及びパラメータに基づいて遅延時間計算部5によ
ってコンディションを考慮した遅延時間が算出される。
そのため、セルの追加・変更又は負荷の変化によるセル
の遅延時間への影響をより正確に求めることができる。
するための種々のセルについて、パス経路を構成するセ
ルの当該端子以外の端子のコンディションを考慮した方
程式及びパラメータがデータベース2に記憶され、この
方程式及びパラメータに基づいて遅延時間計算部5によ
ってコンディションを考慮した遅延時間が算出される。
そのため、セルの追加・変更又は負荷の変化によるセル
の遅延時間への影響をより正確に求めることができる。
【0030】なお、指定されたパスに対して、信号の伝
播を考えられ得るすべてのコンディションの組み合わせ
に基づいてセルの遅延時間を算出し、その最大若しくは
最小の遅延時間とそのときのコンディションの組み合わ
せとをCRT7上に表示させるようにしてもよい。
播を考えられ得るすべてのコンディションの組み合わせ
に基づいてセルの遅延時間を算出し、その最大若しくは
最小の遅延時間とそのときのコンディションの組み合わ
せとをCRT7上に表示させるようにしてもよい。
【0031】また、種々のセルの遅延時間を近似式で表
現したデータをデータベース2に記憶しておき、簡易な
遅延時間を簡易に算出するようにしてもよい。さらに、
種々のセルの遅延時間をグラフとして予めデータベース
2に記憶しておき、遅延時間をフレキシブルに算出する
ようにしてもよい。
現したデータをデータベース2に記憶しておき、簡易な
遅延時間を簡易に算出するようにしてもよい。さらに、
種々のセルの遅延時間をグラフとして予めデータベース
2に記憶しておき、遅延時間をフレキシブルに算出する
ようにしてもよい。
【0032】また、パスを構成する論理を考慮して信号
を伝播させ、前段の出力信号に適用されるセルのみで半
導体集積回路を作成し、遅延時間を算出するようにして
もよい。
を伝播させ、前段の出力信号に適用されるセルのみで半
導体集積回路を作成し、遅延時間を算出するようにして
もよい。
【0033】さらに、上記の方法で構築されるパスをデ
ータパスとし、例えばフリップフロップを対話式で選択
しつつ、与えられたクロック信号から逐次タイミング回
路のセットアップタイムやホールドタイムを算出し、C
RT上に表示させるようにしてもよい。
ータパスとし、例えばフリップフロップを対話式で選択
しつつ、与えられたクロック信号から逐次タイミング回
路のセットアップタイムやホールドタイムを算出し、C
RT上に表示させるようにしてもよい。
【0034】
【発明の効果】以上詳述したように、本発明によれば、
セルの追加・変更又は負荷の変化に対して逐次遅延時間
を計算し、セルの遅延時間の変化を迅速かつ正確に知る
ことができる優れた効果がある。
セルの追加・変更又は負荷の変化に対して逐次遅延時間
を計算し、セルの遅延時間の変化を迅速かつ正確に知る
ことができる優れた効果がある。
【図1】一実施例の遅延時間計算装置を示す構成図であ
る。
る。
【図2】図1のCRTの表示状態を示す説明図である。
【図3】図1の遅延時間計算装置における遅延時間の計
算処理を示すフローチャートである。
算処理を示すフローチャートである。
【図4】遅延時間の計算処理の詳細を示すフローチャー
トである。
トである。
【図5】複数のセルからなるパスを伝播する信号の特性
を示す各波形図である。
を示す各波形図である。
【図6】設計される集積回路の一例を示す論理回路図で
ある。
ある。
【図7】従来における遅延時間の計算処理を示すフロー
チャートである。
チャートである。
2 データベース 3 データ入力部 4 パス経路構築部 5 遅延時間計算部 7 表示器 6 出力データ作成部 10 レポート 11 キーボード 12 マウス
フロントページの続き (56)参考文献 特開 昭63−296173(JP,A) 特開 平1−82260(JP,A) 特開 平3−91870(JP,A) 特開 平4−337870(JP,A) 特開 平1−271869(JP,A) 特開 平2−249070(JP,A) 特開 平2−259882(JP,A) 特開 平3−87979(JP,A) 特開 平1−282680(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 17/50 674 G06F 17/50 672 G06F 17/50 668 G06F 17/50 656
Claims (4)
- 【請求項1】 半導体集積回路を構成するための種々の
セルのデータを予め記憶したデータベース(2)と、 半導体集積回路を構成するために挿入されるセルのデー
タ及びセルの挿入位置のデータが入力されるデータ入力
部(3)と、 前記データ入力部(3)を介して入力されたセルのデー
タに基づいて前記データベース(2)から当該セルのデ
ータを読み出して当該セルを挿入することにより信号が
伝播するパス経路を構築するパス経路構築部(4)と、 前記パス経路構築部(4)により構築された前記パス経
路について挿入されたセルの遅延時間を算出する遅延時
間計算部(5)と、 情報を表示するための表示器(7)と、 前記パス経路構築部(4)により構築された前記パス経
路及び前記遅延時間計算部(5)により算出された前記
遅延時間を前記表示器(7)に表示させる出力データ作
成部(6)とを備えることを特徴とする半導体集積回路
の遅延時間計算装置。 - 【請求項2】 前記出力データ作成部(6)は前記遅延
時間計算部(5)により算出された前記遅延時間をレポ
ート(10)として出力することを特徴とする請求項1
に記載の半導体集積回路の遅延時間計算装置。 - 【請求項3】 前記データ入力部(3)に対して、挿入
するセルを設定するためのキーボード(11)及びマウ
ス(12)を備えることを特徴とする請求項1に記載の
半導体集積回路の遅延時間計算装置。 - 【請求項4】 前記データベース(2)は種々のセルに
関して入力信号のなまりを考慮した方程式及びパラメー
タを記憶しており、 前記遅延時間計算部(5)は挿入されたセルの遅延時間
を算出する際、その前段のセルの出力信号のなまりを入
力信号のなまりとし、前記入力信号のなまりを考慮した
方程式及びパラメータに基づいて挿入されたセルの遅延
時間を算出することを特徴とする請求項1に記載の半導
体集積回路の遅延時間計算装置。
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1994
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