JP2763722B2 - 論理回路設計方法 - Google Patents
論理回路設計方法Info
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- JP2763722B2 JP2763722B2 JP4346864A JP34686492A JP2763722B2 JP 2763722 B2 JP2763722 B2 JP 2763722B2 JP 4346864 A JP4346864 A JP 4346864A JP 34686492 A JP34686492 A JP 34686492A JP 2763722 B2 JP2763722 B2 JP 2763722B2
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Description
【０００１】
【産業上の利用分野】本発明は論理回路設計方法、特に
設計開発期間を短縮化させる論理回路設計方法に関す
る。
設計開発期間を短縮化させる論理回路設計方法に関す
る。
【０００２】
【従来の技術】論理回路の動作速度を決定する動作周波
数は、論理回路上のパス遅延、特にクリティカルパスで
決定される。したがって、クリティカルパスをより小さ
くすることが論理回路設計上、重要な要因となる。
数は、論理回路上のパス遅延、特にクリティカルパスで
決定される。したがって、クリティカルパスをより小さ
くすることが論理回路設計上、重要な要因となる。
【０００３】従来、論理回路の設計段階において、ＣＡ
Ｄ装置を使用して各端子間の遅延及びクリティカルパス
を解析する場合、論理回路を構成する各ゲート及び配線
それぞれに対して予め求められている遅延時間（以下遅
延値ともいう）のデータをもとに、パスの遅延時間を求
める。パスとは、始点と終点との間の経路のことをい
う。論理回路における始点及び終点は、各階層の入力端
子と出力端子に当たる。なお、階層とは、論理回路を構
成するレベル、すなわち、チップ（ＩＯパッド）、コア
マクロ、ブロック、セル等の分類されたレベルをいう。
つまり、チップレベルの入力端子−出力端子間の経路で
あるパスと、チップレベルの入力端子−出力端子間に存
在するマクロセルレベルのパスは重なっており、共通す
るパスを有することになる。また、入力端子と出力端子
が同じでも、その間を通る経路が異なれば、異なるパス
を形成する。
Ｄ装置を使用して各端子間の遅延及びクリティカルパス
を解析する場合、論理回路を構成する各ゲート及び配線
それぞれに対して予め求められている遅延時間（以下遅
延値ともいう）のデータをもとに、パスの遅延時間を求
める。パスとは、始点と終点との間の経路のことをい
う。論理回路における始点及び終点は、各階層の入力端
子と出力端子に当たる。なお、階層とは、論理回路を構
成するレベル、すなわち、チップ（ＩＯパッド）、コア
マクロ、ブロック、セル等の分類されたレベルをいう。
つまり、チップレベルの入力端子−出力端子間の経路で
あるパスと、チップレベルの入力端子−出力端子間に存
在するマクロセルレベルのパスは重なっており、共通す
るパスを有することになる。また、入力端子と出力端子
が同じでも、その間を通る経路が異なれば、異なるパス
を形成する。
【０００４】パスの遅延時間は、パスを構成するゲート
及び配線の遅延時間を集計することで求めることができ
る。このパス遅延値は、パスを外部入力端子−フリップ
フリップ（以下ＦＦという）間、ＦＦ−ＦＦ間、ＦＦ−
外部出力端子等階層毎あるいは階層間に分けてソートし
て表形式あるいはヒストグラムで表示することができ
る。設計者は、これらの情報を分析してタイミング上の
問題を把握し、論理回路の修正を行う。
及び配線の遅延時間を集計することで求めることができ
る。このパス遅延値は、パスを外部入力端子−フリップ
フリップ（以下ＦＦという）間、ＦＦ−ＦＦ間、ＦＦ−
外部出力端子等階層毎あるいは階層間に分けてソートし
て表形式あるいはヒストグラムで表示することができ
る。設計者は、これらの情報を分析してタイミング上の
問題を把握し、論理回路の修正を行う。
【０００５】
【発明が解決しようとする課題】しかしながら、従来、
どのパスが動作周波数の決定に影響しているか、更に、
ゲート単体遅延と配線遅延のどちらが論理回路の遅延に
大きく影響を与えているか等の情報を作成する機能がな
く、時間をかけて遅延時間のデータを整理し、作成し、
解析しないと把握できないという問題があった。
どのパスが動作周波数の決定に影響しているか、更に、
ゲート単体遅延と配線遅延のどちらが論理回路の遅延に
大きく影響を与えているか等の情報を作成する機能がな
く、時間をかけて遅延時間のデータを整理し、作成し、
解析しないと把握できないという問題があった。
【０００６】更に、従来の解析作業には、設計者のノウ
ハウ等に依存するところが大きいので、設計者に多大な
負荷がかかる、更には設計期間が長くなるという問題が
あった。
ハウ等に依存するところが大きいので、設計者に多大な
負荷がかかる、更には設計期間が長くなるという問題が
あった。
【０００７】本発明は以上のような問題を解決するため
になされたものであり、その目的は、設計段階におい
て、パス遅延値を効率よく小さくする論理回路設計方法
を提供することにある。
になされたものであり、その目的は、設計段階におい
て、パス遅延値を効率よく小さくする論理回路設計方法
を提供することにある。
【０００８】
【課題を解決するための手段】以上のような目的を達成
するために、本発明における論理回路設計方法は、ＣＡ
Ｄ装置を使用して、階層毎の入力端子と出力端子との間
のパスの遅延値を解析し、論理回路を設計する論理回路
設計方法において、各階層におけるパス遅延値を、ゲー
ト単位及び配線それぞれの遅延値の総和から算出し、表
示するパス遅延値算出ステップと、前記パス遅延値算出
ステップにより算出されたパス遅延値範囲毎にパスを集
計し、グラフを表示するグラフ表示ステップと、所望の
パス遅延値範囲に含まれるパスの数及びパス番号を表示
するパス番号表示ステップと、所望のパス遅延値範囲に
含まれるパスの入力端子、出力端子及び遅延値をパス遅
延値にしたがって表示するパス遅延値並び表示ステップ
と、前記パス遅延値並び表示ステップにおいて表示され
たパスのうち、指定されたパスに対応する回路図を表示
する回路図表示ステップと、を有することを特徴とす
る。
するために、本発明における論理回路設計方法は、ＣＡ
Ｄ装置を使用して、階層毎の入力端子と出力端子との間
のパスの遅延値を解析し、論理回路を設計する論理回路
設計方法において、各階層におけるパス遅延値を、ゲー
ト単位及び配線それぞれの遅延値の総和から算出し、表
示するパス遅延値算出ステップと、前記パス遅延値算出
ステップにより算出されたパス遅延値範囲毎にパスを集
計し、グラフを表示するグラフ表示ステップと、所望の
パス遅延値範囲に含まれるパスの数及びパス番号を表示
するパス番号表示ステップと、所望のパス遅延値範囲に
含まれるパスの入力端子、出力端子及び遅延値をパス遅
延値にしたがって表示するパス遅延値並び表示ステップ
と、前記パス遅延値並び表示ステップにおいて表示され
たパスのうち、指定されたパスに対応する回路図を表示
する回路図表示ステップと、を有することを特徴とす
る。
【０００９】
【作用】以上のような構成を有する本発明に係る論理回
路設計方法においては、ＣＡＤ装置を使用して、論理回
路に含まれる全てのパスに対してゲート単位及び配線そ
れぞれの遅延値の総和から算出し、またそれらを加算し
てパス遅延値を算出する。
路設計方法においては、ＣＡＤ装置を使用して、論理回
路に含まれる全てのパスに対してゲート単位及び配線そ
れぞれの遅延値の総和から算出し、またそれらを加算し
てパス遅延値を算出する。
【００１０】このパス遅延値データをもとに、所望のパ
ス遅延値の刻み幅に含まれるパス数を求めグラフにす
る。
ス遅延値の刻み幅に含まれるパス数を求めグラフにす
る。
【００１１】上記グラフから所望のパス遅延値の範囲を
指定して、その指定範囲に含まれるパスの数とパス番号
を刻み幅毎に表示する。
指定して、その指定範囲に含まれるパスの数とパス番号
を刻み幅毎に表示する。
【００１２】表示されたデータの中から所望の刻み幅の
データを指定すると、該当するパスの入力端子、出力端
子及び遅延値を、パス遅延値にしたがって表示する。
データを指定すると、該当するパスの入力端子、出力端
子及び遅延値を、パス遅延値にしたがって表示する。
【００１３】表示されたデータのうち、任意のパスを指
定して、そのパスに対応して回路図を表示させる。
定して、そのパスに対応して回路図を表示させる。
【００１４】以上のようにして、パス遅延値の大きいパ
スのゲートあるいは配線のどちらに遅延の原因があるの
か容易に知ることができる。
スのゲートあるいは配線のどちらに遅延の原因があるの
か容易に知ることができる。
【００１５】
【実施例】以下、図面に基づいて、本発明の好適な実施
例を説明する。
例を説明する。
【００１６】図１には、ＣＡＤ装置を使用した論理回路
を解析する手順が示されており、以下、この手順にそっ
て説明する。
を解析する手順が示されており、以下、この手順にそっ
て説明する。
【００１７】ステップ１０１において、全てのパスに対
してパス遅延値を求め、テーブルを作成する。図２は、
求めたパス遅延値を表にした例が示される。本実施例に
おいて特徴的なことは、図２の表１からも明らかなよう
に、各パスにおけるゲート単体遅延値の総和及び配線遅
延値の総和を別々に求めることである。そして、パス遅
延値は、ゲート単体遅延値の総和及び配線遅延値の総和
を加算することで求める。これにより、パス上のゲート
もしくは配線のどちらにパス遅延値が大きくなる原因が
あるのか一目で知ることができる。なお、パス番号は、
各パス毎にシーケンシャルに付けられた番号である。表
１には論理回路上の全てのパスに関してパス遅延値がリ
ストアップされている。なお、本実施例においては、ゲ
ート単体遅延値、配線遅延値及びパス遅延値を総称して
遅延値という。
してパス遅延値を求め、テーブルを作成する。図２は、
求めたパス遅延値を表にした例が示される。本実施例に
おいて特徴的なことは、図２の表１からも明らかなよう
に、各パスにおけるゲート単体遅延値の総和及び配線遅
延値の総和を別々に求めることである。そして、パス遅
延値は、ゲート単体遅延値の総和及び配線遅延値の総和
を加算することで求める。これにより、パス上のゲート
もしくは配線のどちらにパス遅延値が大きくなる原因が
あるのか一目で知ることができる。なお、パス番号は、
各パス毎にシーケンシャルに付けられた番号である。表
１には論理回路上の全てのパスに関してパス遅延値がリ
ストアップされている。なお、本実施例においては、ゲ
ート単体遅延値、配線遅延値及びパス遅延値を総称して
遅延値という。
【００１８】ステップ１０２において、表１のパス遅延
値のデータをもとに図３に示されるように横軸に遅延
値、縦軸にパス数をとったヒストグラムを作成する。こ
れは、ＣＡＤ装置の入力手段から入力される所望の刻み
幅で等分割し、その刻み幅に入るパスを加算し、グラフ
表示する。一般的にこのヒストグラムはポアソン分布に
なる。
値のデータをもとに図３に示されるように横軸に遅延
値、縦軸にパス数をとったヒストグラムを作成する。こ
れは、ＣＡＤ装置の入力手段から入力される所望の刻み
幅で等分割し、その刻み幅に入るパスを加算し、グラフ
表示する。一般的にこのヒストグラムはポアソン分布に
なる。
【００１９】ステップ１０３では、ステップ１０２と同
様、指定されたパス遅延値の刻み幅に含まれるパス数と
パス番号を表示する。表示される範囲は、図３のグラフ
に対して、設計者がＣＡＤ装置のマウス等の入力手段を
用いて指定される。図４には、本ステップで作成された
表２が示されており、この例によると、２ｎｓの刻み幅
でｍ個のデータが表示されている。刻み番号は、刻み幅
の順にシーケンシャルに付けられた番号である。
様、指定されたパス遅延値の刻み幅に含まれるパス数と
パス番号を表示する。表示される範囲は、図３のグラフ
に対して、設計者がＣＡＤ装置のマウス等の入力手段を
用いて指定される。図４には、本ステップで作成された
表２が示されており、この例によると、２ｎｓの刻み幅
でｍ個のデータが表示されている。刻み番号は、刻み幅
の順にシーケンシャルに付けられた番号である。
【００２０】ステップ１０４においては、設計者がＣＡ
Ｄ装置のキーボード、マウス等の入力手段を用いて、図
３のグラフにおいて任意の期間を指定するか、図４の表
２から任意の刻み番号を指定する。これにより、指定範
囲に含まれるパスをパス遅延値にしたがって表を作成す
る。図５には、クリティカルなパスを見つけるために、
パス遅延値を降順にソートした順番で表３が作成されて
いる。表３に示される遅延値は、ステップ１０１ですで
に求められている。また、区間、すなわち、パスの入力
端子及び出力端子は、ステップ１０１で表１を作成する
ときに求められ、ＣＡＤ装置の記憶手段に記憶されてい
る。
Ｄ装置のキーボード、マウス等の入力手段を用いて、図
３のグラフにおいて任意の期間を指定するか、図４の表
２から任意の刻み番号を指定する。これにより、指定範
囲に含まれるパスをパス遅延値にしたがって表を作成す
る。図５には、クリティカルなパスを見つけるために、
パス遅延値を降順にソートした順番で表３が作成されて
いる。表３に示される遅延値は、ステップ１０１ですで
に求められている。また、区間、すなわち、パスの入力
端子及び出力端子は、ステップ１０１で表１を作成する
ときに求められ、ＣＡＤ装置の記憶手段に記憶されてい
る。
【００２１】ステップ１０５において、論理回路内のパ
スは、予め回路図と１対１で対応されており、この回路
図はＣＡＤ装置に記憶されている。ＣＡＤ装置の入力手
段を用いて、表３において任意のパスが選択されると、
そのパスに対応した回路図がＣＡＤ装置に表示される。
例えば、表３において、順位１、２、３は、チップ階層
の入力端子から出力端子までのパス遅延値なのでタイミ
ング、動作周波数には関係ないので無視する。しかし、
ｎ番目のデータは、クロックラインの遅延であることが
区間の入力端子の表示からわかる。このｎ番目のデータ
を選択すると、ＣＡＤ装置には、ｎ番目のデータに対応
した回路図が表示させる。回路図を表示させることによ
り、大きい遅延値を示す原因が一目で分かることにな
る。なお、指定されたパスをハイライト表示させれば、
判別しやすくなる。
スは、予め回路図と１対１で対応されており、この回路
図はＣＡＤ装置に記憶されている。ＣＡＤ装置の入力手
段を用いて、表３において任意のパスが選択されると、
そのパスに対応した回路図がＣＡＤ装置に表示される。
例えば、表３において、順位１、２、３は、チップ階層
の入力端子から出力端子までのパス遅延値なのでタイミ
ング、動作周波数には関係ないので無視する。しかし、
ｎ番目のデータは、クロックラインの遅延であることが
区間の入力端子の表示からわかる。このｎ番目のデータ
を選択すると、ＣＡＤ装置には、ｎ番目のデータに対応
した回路図が表示させる。回路図を表示させることによ
り、大きい遅延値を示す原因が一目で分かることにな
る。なお、指定されたパスをハイライト表示させれば、
判別しやすくなる。
【００２２】以上のようにして、論理回路内のどのパス
が動作周波数の決定に影響を与えているか容易に見つけ
ることができる。本実施例では、特にゲート単体遅延値
と配線遅延値を別々に表示するので、パスのどこが遅延
に影響を及ぼしているのか容易に推定することができ
る。
が動作周波数の決定に影響を与えているか容易に見つけ
ることができる。本実施例では、特にゲート単体遅延値
と配線遅延値を別々に表示するので、パスのどこが遅延
に影響を及ぼしているのか容易に推定することができ
る。
【００２３】本実施例によれば、ステップ１０４でパス
遅延値の大きいパスを選択し、ステップ１０５で表示さ
せ、ステップ１０６で設計変更し、ステップ１０１に戻
るという処理を繰り返し行うことで、クリティカルパス
の遅延値をより効率よく、小さくすることができる。
遅延値の大きいパスを選択し、ステップ１０５で表示さ
せ、ステップ１０６で設計変更し、ステップ１０１に戻
るという処理を繰り返し行うことで、クリティカルパス
の遅延値をより効率よく、小さくすることができる。
【００２４】
【発明の効果】以上のように、本発明の論理回路設計方
法によれば、遅延値の大きいパスにおいて、ゲートある
いは配線のどちらに原因があるのか容易に判断すること
が可能となる。
法によれば、遅延値の大きいパスにおいて、ゲートある
いは配線のどちらに原因があるのか容易に判断すること
が可能となる。
【００２５】したがって、論理回路の設計段階におい
て、パスの遅延値を効率よく、小さくすることができる
ので、設計開発期間を短縮することが可能となる。
て、パスの遅延値を効率よく、小さくすることができる
ので、設計開発期間を短縮することが可能となる。
【００２６】また、設計者にかかる、解析のためのデー
タの整理、作成等の作業による負荷を軽減させることが
可能となる。
タの整理、作成等の作業による負荷を軽減させることが
可能となる。
【図１】本発明に係る論理回路設計方法のフローチャー
トである。
トである。
【図２】本実施例により算出された遅延値の図表であ
る。
る。
【図３】パス遅延値を指定範囲に含まれるパス数のヒス
トグラムである。
トグラムである。
【図４】パス遅延値を指定範囲に含まれるパス数とパス
番号の図表である。
番号の図表である。
【図５】指定範囲のパス番号に対する区間と遅延値の図
表である。
表である。
Claims (1)
- 【請求項１】 ＣＡＤ装置を使用して、階層毎の入力端
子と出力端子との間のパス遅延値を解析し、論理回路を
設計する論理回路設計方法において、 各階層における前記パス遅延値を、ゲート単位及び配線
それぞれの遅延値の総和から算出し、表示するパス遅延
値算出ステップと、 前記パス遅延値を所望の刻み幅で刻み、各刻み幅に含ま
れるパスの数を求め、グラフ表示するグラフ表示ステッ
プと、 指定された１ないし複数の前記刻み幅に含まれるパスの
数及びパス番号を表示するパス番号表示ステップと、 指定された１ないし複数の前記刻み幅に含まれるパスの
入力端子、出力端子及び遅延値をパス遅延値にしたがっ
て表示するパス遅延値並び表示ステップと、 指定されたパスに対応する回路図を表示する回路図表示
ステップと、 を有することを特徴とする論理回路設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346864A JP2763722B2 (ja) | 1992-12-25 | 1992-12-25 | 論理回路設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346864A JP2763722B2 (ja) | 1992-12-25 | 1992-12-25 | 論理回路設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195415A JPH06195415A (ja) | 1994-07-15 |
| JP2763722B2 true JP2763722B2 (ja) | 1998-06-11 |
Family
ID=18386328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4346864A Expired - Fee Related JP2763722B2 (ja) | 1992-12-25 | 1992-12-25 | 論理回路設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763722B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4779908B2 (ja) * | 2006-09-22 | 2011-09-28 | 日本電気株式会社 | 回路設計支援システム、回路設計支援方法及びプログラム |
-
1992
- 1992-12-25 JP JP4346864A patent/JP2763722B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06195415A (ja) | 1994-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |