JP2000250950A - 論理回路の遅延計算方法、論理回路の遅延計算装置および論理回路の遅延計算プログラムを記録した媒体 - Google Patents
論理回路の遅延計算方法、論理回路の遅延計算装置および論理回路の遅延計算プログラムを記録した媒体Info
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- JP2000250950A JP2000250950A JP11049609A JP4960999A JP2000250950A JP 2000250950 A JP2000250950 A JP 2000250950A JP 11049609 A JP11049609 A JP 11049609A JP 4960999 A JP4960999 A JP 4960999A JP 2000250950 A JP2000250950 A JP 2000250950A
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Abstract
(57)【要約】
【課題】高速かつ高精度に論理回路の遅延計算を行う。
【解決手段】遅延計算の対象とする論理回路をそれぞれ
ゲート１個とゲートに接続された配線からなる複数の単
位回路に分割する。次に各単位回路に固定入力波形なま
りを与え仮出力波形なまりを求める。さらに、仮出力波
形なまりを次段単位回路の仮入力波形なまりとして与
え、より精度のよい出力波形鈍りを求める。この出力波
形鈍りを次段単位回路の入力波形鈍りとして与えること
により単位回路の伝播遅延を論理回路の入力から信号経
路に沿ってトレースしなくても高精度かつ高速に求める
ことができる。
ゲート１個とゲートに接続された配線からなる複数の単
位回路に分割する。次に各単位回路に固定入力波形なま
りを与え仮出力波形なまりを求める。さらに、仮出力波
形なまりを次段単位回路の仮入力波形なまりとして与
え、より精度のよい出力波形鈍りを求める。この出力波
形鈍りを次段単位回路の入力波形鈍りとして与えること
により単位回路の伝播遅延を論理回路の入力から信号経
路に沿ってトレースしなくても高精度かつ高速に求める
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は論理回路の遅延計算
方法、論理回路の遅延計算装置および論理回路の遅延計
算プログラムを記録した媒体に関する。特に信号のパス
に沿って入力端子から順番に各ゲートに対する入力波形
鈍りを求めていかなくてもＶＬＳＩ回路の遅延時間を高
速かつ高精度に計算できる論理回路の遅延計算方法、論
理回路の遅延計算装置および論理回路の遅延計算プログ
ラムを記録した媒体に関する。
方法、論理回路の遅延計算装置および論理回路の遅延計
算プログラムを記録した媒体に関する。特に信号のパス
に沿って入力端子から順番に各ゲートに対する入力波形
鈍りを求めていかなくてもＶＬＳＩ回路の遅延時間を高
速かつ高精度に計算できる論理回路の遅延計算方法、論
理回路の遅延計算装置および論理回路の遅延計算プログ
ラムを記録した媒体に関する。
【０００２】
【従来の技術】ＶＬＳＩの開発に、回路の遅延時間を求
め、回路が動作するかどうかを検証する工程がある。そ
の回路の遅延時間の計算は、ＳＰＩＣＥ(Simulation Pr
ogramwith Integrated Circuit Emphasis)での電圧波形
の解析で行なえる。
め、回路が動作するかどうかを検証する工程がある。そ
の回路の遅延時間の計算は、ＳＰＩＣＥ(Simulation Pr
ogramwith Integrated Circuit Emphasis)での電圧波形
の解析で行なえる。
【０００３】しかし、ＳＰＩＣＥによる回路の遅延時間
の計算方法は、回路全体に対して過渡解析を行なうた
め、大規模化の進むＶＬＳＩに対しては、実用時間内の
解析が不可能という問題点がある。
の計算方法は、回路全体に対して過渡解析を行なうた
め、大規模化の進むＶＬＳＩに対しては、実用時間内の
解析が不可能という問題点がある。
【０００４】上述の問題点を解決する従来の遅延計算方
法の一例が、特開平１０−１９９９９０号公報に記載さ
れており、図１１（ａ）はこの公報に記載されている遅
延計算方法の模式図を示している。図１１（ａ）に示し
た方法では、配線遅延をゲート遅延に足し込んだ形で計
算が行なわれている。図１１（ａ）において、図１１
（ｂ）の回路の遅延時間を求める方法について説明す
る。まず、図１１（ａ）のステップ９０１で、第１段ゲ
ート９０５に対して、回路入力の電圧波形の鈍り９０８
を用いて、ゲート９０５の遅延時間および次段ゲート９
０６への入力波形鈍り９０９を下記の(1)式、(2)式を用
いて計算する。 （１） ｔｐｄ＝ｔ０＋Ｋｓｉ×Ｓ＋（Ｋｓ０×Ｓ＋Ｋｃｌ＋Ｒｏ）×Ｃ０ （２） ｔｒｆ＝ｓ０＋Ｓｓｉ×Ｓ＋（Ｓｓ０×Ｓ＋Ｓｃｌ＋Ｒ）×Ｃ 但し、Ｒ，Ｃは最終ゲートと前段ゲート間の配線負荷抵
抗、配線負荷容量で、ｓは最終ゲートへの入力波形鈍り
（即ち前段のｔｒｆ）、Ｒ０、Ｃ０は最終ゲートの出力
負荷抵抗、出力負荷容量であり、ｔ０、Ｋｓｉ、Ｋｓ
ｏ、Ｋｃｌ、ｓ０、Ｓｓｉ、Ｓｓｉはパラメータであ
る。
法の一例が、特開平１０−１９９９９０号公報に記載さ
れており、図１１（ａ）はこの公報に記載されている遅
延計算方法の模式図を示している。図１１（ａ）に示し
た方法では、配線遅延をゲート遅延に足し込んだ形で計
算が行なわれている。図１１（ａ）において、図１１
（ｂ）の回路の遅延時間を求める方法について説明す
る。まず、図１１（ａ）のステップ９０１で、第１段ゲ
ート９０５に対して、回路入力の電圧波形の鈍り９０８
を用いて、ゲート９０５の遅延時間および次段ゲート９
０６への入力波形鈍り９０９を下記の(1)式、(2)式を用
いて計算する。 （１） ｔｐｄ＝ｔ０＋Ｋｓｉ×Ｓ＋（Ｋｓ０×Ｓ＋Ｋｃｌ＋Ｒｏ）×Ｃ０ （２） ｔｒｆ＝ｓ０＋Ｓｓｉ×Ｓ＋（Ｓｓ０×Ｓ＋Ｓｃｌ＋Ｒ）×Ｃ 但し、Ｒ，Ｃは最終ゲートと前段ゲート間の配線負荷抵
抗、配線負荷容量で、ｓは最終ゲートへの入力波形鈍り
（即ち前段のｔｒｆ）、Ｒ０、Ｃ０は最終ゲートの出力
負荷抵抗、出力負荷容量であり、ｔ０、Ｋｓｉ、Ｋｓ
ｏ、Ｋｃｌ、ｓ０、Ｓｓｉ、Ｓｓｉはパラメータであ
る。
【０００５】次にステップ９０２で、第2段ゲート９０
６に対して、求められた入力波形鈍り９０９を用いて、
上記（１）式、（２）式から、ゲート９０６の遅延時間
および次段ゲートへの入力波形鈍りを計算する。このよ
うにして、順次ゲート毎に求められた入力波形鈍りを用
いて、ゲートの遅延時間と次段ゲートへの入力波形鈍り
を求めていく。そして、最終ゲート９０７に至るまでこ
れを繰り返し、求められた最終ゲート９０７の入力波形
鈍り９１０を用い、上記（１）式、（２）式から最終ゲ
ート９０７の遅延時間と出力波形鈍りを求める。
６に対して、求められた入力波形鈍り９０９を用いて、
上記（１）式、（２）式から、ゲート９０６の遅延時間
および次段ゲートへの入力波形鈍りを計算する。このよ
うにして、順次ゲート毎に求められた入力波形鈍りを用
いて、ゲートの遅延時間と次段ゲートへの入力波形鈍り
を求めていく。そして、最終ゲート９０７に至るまでこ
れを繰り返し、求められた最終ゲート９０７の入力波形
鈍り９１０を用い、上記（１）式、（２）式から最終ゲ
ート９０７の遅延時間と出力波形鈍りを求める。
【０００６】以上のように、従来法では 上記（１）
式、（２）式を用いて、回路の入力側からパストレース
をしながら各ゲートの遅延時間および次段ゲートへの入
力波形鈍りを求めることができる。
式、（２）式を用いて、回路の入力側からパストレース
をしながら各ゲートの遅延時間および次段ゲートへの入
力波形鈍りを求めることができる。
【０００７】
【発明が解決しようとする課題】上述した従来の遅延計
算方法には、以下の問題点がある。
算方法には、以下の問題点がある。
【０００８】第１の問題点としては、順序回路等のルー
プを含む回路に対して一貫した遅延計算が行なえない点
である。
プを含む回路に対して一貫した遅延計算が行なえない点
である。
【０００９】その理由に関して、図１２（ａ）のような
３段のゲートから構成された回路に対して、入力波形鈍
り３０７を入力に与えた場合の計算例で説明する。
３段のゲートから構成された回路に対して、入力波形鈍
り３０７を入力に与えた場合の計算例で説明する。
【００１０】まず、図１２（ｂ）のように回路の入力か
ら与えられた入力波形鈍り３０７を使用して、第1段ゲ
ート３０１のゲート遅延３２６、ＲＣネット３０４の配
線遅延３１９および次段ゲート３０２への入力波形鈍り
３２０を求める。
ら与えられた入力波形鈍り３０７を使用して、第1段ゲ
ート３０１のゲート遅延３２６、ＲＣネット３０４の配
線遅延３１９および次段ゲート３０２への入力波形鈍り
３２０を求める。
【００１１】次に、図１２（ｃ）のように第２段ゲート
３０２に関して遅延計算を行ないたいわけだが、入力波
形鈍り３２８が求まっていないので、前段のゲート３０
３の遅延計算へ移る。
３０２に関して遅延計算を行ないたいわけだが、入力波
形鈍り３２８が求まっていないので、前段のゲート３０
３の遅延計算へ移る。
【００１２】図１２（ｄ）のように、第３段ゲート３０
３に関しても入力波形鈍り３２９が求まっていないの
で、前段のゲート３０２の遅延計算へ移る。
３に関しても入力波形鈍り３２９が求まっていないの
で、前段のゲート３０２の遅延計算へ移る。
【００１３】そうすると、図１３（ｅ）のように入力波
形鈍り３２８が求まっていない第２段ゲート３０２の遅
延計算へ戻ってしまう。よって、信号が伝播していく順
番に入力から出力に対して順次遅延計算を行う従来例で
はここで遅延計算がとまってしまう。そこで、このまま
では遅延計算が行なえないので、図１３（ｆ）のように
第３段ゲート３０３へ任意の入力波形鈍り３３０を与え
て、第２段ゲート３０２への入力波形鈍り３１２を求め
て、遅延計算を続ける。つまり、信号の伝播する順番に
遅延計算を行う遅延計算方法では、この時点で一貫性の
ない遅延計算を行なうことになる。
形鈍り３２８が求まっていない第２段ゲート３０２の遅
延計算へ戻ってしまう。よって、信号が伝播していく順
番に入力から出力に対して順次遅延計算を行う従来例で
はここで遅延計算がとまってしまう。そこで、このまま
では遅延計算が行なえないので、図１３（ｆ）のように
第３段ゲート３０３へ任意の入力波形鈍り３３０を与え
て、第２段ゲート３０２への入力波形鈍り３１２を求め
て、遅延計算を続ける。つまり、信号の伝播する順番に
遅延計算を行う遅延計算方法では、この時点で一貫性の
ない遅延計算を行なうことになる。
【００１４】そして、図１３（ｇ）のように、第２段ゲ
ート３０２に対して、入力波形鈍り３１２、３２０を使
用して遅延計算を行ない、ゲート遅延３２５、配線遅延
３１７、次段ゲート３０３への入力波形鈍り３１８を求
める。
ート３０２に対して、入力波形鈍り３１２、３２０を使
用して遅延計算を行ない、ゲート遅延３２５、配線遅延
３１７、次段ゲート３０３への入力波形鈍り３１８を求
める。
【００１５】最後に、図１３（ｈ）のように、第３段ゲ
ート３０３に対して、入力波形鈍り３１８を使用して、
遅延計算を行ない、ゲート遅延３２７、配線遅延３２
１、３２２および出力波形鈍り３２３、３２４を求め
る。
ート３０３に対して、入力波形鈍り３１８を使用して、
遅延計算を行ない、ゲート遅延３２７、配線遅延３２
１、３２２および出力波形鈍り３２３、３２４を求め
る。
【００１６】以上のように従来例では、回路中にループ
がある場合、図１０（ｆ）のように任意の入力波形鈍り
３３０を使用するといった一貫性のない処理を行なわな
くてはならない。任意の入力波形鈍り３３０を使用した
場合には、遅延計算の精度も得られない。
がある場合、図１０（ｆ）のように任意の入力波形鈍り
３３０を使用するといった一貫性のない処理を行なわな
くてはならない。任意の入力波形鈍り３３０を使用した
場合には、遅延計算の精度も得られない。
【００１７】第２の問題点としては、遅延計算の処理が
遅いことである。その理由は、入力波形鈍りが求まって
いないゲートに対しては、遅延計算が行えないため、前
段ゲートへの後戻り処理を行なつて波形鈍りを求めなけ
ればならず、処理が複雑になるからである。また、前段
ゲートの遅延計算を行い出力波形鈍りを求めてからでな
ければ次段ゲートの遅延計算が行えないため、複数のコ
ンピュータを用いて並列処理により、遅延計算の高速化
を行うことも困難である。
遅いことである。その理由は、入力波形鈍りが求まって
いないゲートに対しては、遅延計算が行えないため、前
段ゲートへの後戻り処理を行なつて波形鈍りを求めなけ
ればならず、処理が複雑になるからである。また、前段
ゲートの遅延計算を行い出力波形鈍りを求めてからでな
ければ次段ゲートの遅延計算が行えないため、複数のコ
ンピュータを用いて並列処理により、遅延計算の高速化
を行うことも困難である。
【００１８】本発明の目的は、遅延計算を信号の伝播経
路の順番に行う必要がなく、順序回路等のループを含ん
だ回路に対しても一貫性を持った信頼性の高い遅延計算
方法、遅延計算装置および遅延計算プログラムを記録し
た媒体を提供することである。
路の順番に行う必要がなく、順序回路等のループを含ん
だ回路に対しても一貫性を持った信頼性の高い遅延計算
方法、遅延計算装置および遅延計算プログラムを記録し
た媒体を提供することである。
【００１９】また、本発明の別の目的は、前段ゲートへ
の後戻り処理を行なわずに、ＳＰＩＣＥに近い精度が得
られ、かつ高速な遅延計算方法、遅延計算装置および遅
延計算プログラムを記録した媒体を提供することであ
る。
の後戻り処理を行なわずに、ＳＰＩＣＥに近い精度が得
られ、かつ高速な遅延計算方法、遅延計算装置および遅
延計算プログラムを記録した媒体を提供することであ
る。
【００２０】さらに、別な本発明の目的は、容易に並列
処理による高速化を可能とする遅延計算方法、遅延計算
装置および遅延計算プログラムを記録した媒体を提供す
ることである。
処理による高速化を可能とする遅延計算方法、遅延計算
装置および遅延計算プログラムを記録した媒体を提供す
ることである。
【００２１】
【課題を解決するための手段】本発明の論理回路の遅延
計算方法は、複数のゲートと前記複数のゲートをそれぞ
れ接続する複数の配線とを含む論理回路を、それぞれゲ
ートとそのゲートに接続される配線とを単位とする複数
の単位回路に分割する第１のステップと、前記単位回路
毎に固定入力鈍りを与えたときの出力遅延を仮出力波形
鈍りとして求める第２のステップと、前記単位回路毎に
当該単位回路の入力に接続させる単位回路の前記仮出力
波形鈍りを仮入力鈍りとして与えたときの出力遅延を当
該単位回路の出力波形鈍りとして求める第３のステップ
と、前記単位回路毎に当該単位回路の入力に接続される
単位回路の前記出力波形鈍りを入力波形鈍りとして与え
当該単位回路の伝播遅延時間を求める第４のステップ
と、前記単位回路の伝播遅延時間に基いて前記論理回路
に対する入力信号が変化してから出力信号が変化するま
での信号の伝播遅延時間を求める第５のステップとを備
えたことを特徴とする。
計算方法は、複数のゲートと前記複数のゲートをそれぞ
れ接続する複数の配線とを含む論理回路を、それぞれゲ
ートとそのゲートに接続される配線とを単位とする複数
の単位回路に分割する第１のステップと、前記単位回路
毎に固定入力鈍りを与えたときの出力遅延を仮出力波形
鈍りとして求める第２のステップと、前記単位回路毎に
当該単位回路の入力に接続させる単位回路の前記仮出力
波形鈍りを仮入力鈍りとして与えたときの出力遅延を当
該単位回路の出力波形鈍りとして求める第３のステップ
と、前記単位回路毎に当該単位回路の入力に接続される
単位回路の前記出力波形鈍りを入力波形鈍りとして与え
当該単位回路の伝播遅延時間を求める第４のステップ
と、前記単位回路の伝播遅延時間に基いて前記論理回路
に対する入力信号が変化してから出力信号が変化するま
での信号の伝播遅延時間を求める第５のステップとを備
えたことを特徴とする。
【００２２】また、本発明の論理回路の遅延計算装置
は、複数のゲートと前記複数のゲートをそれぞれ接続す
る複数の配線とを含む論理回路を、それぞれゲートとそ
のゲートに接続される配線とを単位とする複数の単位回
路に分割する回路分割手段と、前記単位回路毎に固定入
力波形鈍りを与えたときの出力遅延を仮出力波形鈍りと
して求める単位回路仮出力波形鈍り算出手段と、前記単
位回路毎に当該単位回路の入力に接続させる単位回路の
前記仮出力波形鈍りを仮入力波形鈍りとして与えたとき
の出力遅延を当該単位回路の出力波形鈍りとして求める
単位回路出力波形鈍り算出手段、前記単位回路毎に当該
単位回路の入力に接続される単位回路の前記出力波形鈍
りを入力波形鈍りとして与え当該単位回路の伝播遅延時
間を求める単位回路伝播遅延時間算出手段と、前記単位
回路の伝播遅延時間に基いて前記論理回路に対する入力
信号が変化してから出力信号が変化するまでの信号の伝
播遅延時間を求める伝播遅延時間算出手段とを備えたこ
とを特徴とする。
は、複数のゲートと前記複数のゲートをそれぞれ接続す
る複数の配線とを含む論理回路を、それぞれゲートとそ
のゲートに接続される配線とを単位とする複数の単位回
路に分割する回路分割手段と、前記単位回路毎に固定入
力波形鈍りを与えたときの出力遅延を仮出力波形鈍りと
して求める単位回路仮出力波形鈍り算出手段と、前記単
位回路毎に当該単位回路の入力に接続させる単位回路の
前記仮出力波形鈍りを仮入力波形鈍りとして与えたとき
の出力遅延を当該単位回路の出力波形鈍りとして求める
単位回路出力波形鈍り算出手段、前記単位回路毎に当該
単位回路の入力に接続される単位回路の前記出力波形鈍
りを入力波形鈍りとして与え当該単位回路の伝播遅延時
間を求める単位回路伝播遅延時間算出手段と、前記単位
回路の伝播遅延時間に基いて前記論理回路に対する入力
信号が変化してから出力信号が変化するまでの信号の伝
播遅延時間を求める伝播遅延時間算出手段とを備えたこ
とを特徴とする。
【００２３】さらに、本発明の論理回路の遅延計算プロ
グラムを記録した媒体は、コンピュータに論理回路の遅
延計算を実行させるためのプログラムを記録した記録媒
体であって、複数のゲートと前記複数のゲートをそれぞ
れ接続する複数の配線とを含む論理回路を、それぞれゲ
ートとそのゲートに接続される配線とを単位とする複数
の単位回路に分割する第１のステップと、前記単位回路
毎に固定入力波形鈍りを与えたときの出力遅延を仮出力
波形鈍りとして求める第２のステップと、前記単位回路
毎に当該単位回路の入力に接続させる単位回路の前記仮
出力波形鈍りを仮入力波形鈍りとして与えたときの出力
遅延を当該単位回路の出力波形鈍りとして求める第３の
ステップと、前記単位回路毎に当該単位回路の入力に接
続される単位回路の前記出力波形鈍りを入力波形鈍りと
して与え当該単位回路の伝播遅延時間を求める第４のス
テップと、前記単位回路の伝播遅延時間に基いて前記論
理回路に対する入力信号が変化してから出力信号が変化
するまでの信号の伝播遅延時間を求める第５のステップ
とを備えたことを特徴とする。
グラムを記録した媒体は、コンピュータに論理回路の遅
延計算を実行させるためのプログラムを記録した記録媒
体であって、複数のゲートと前記複数のゲートをそれぞ
れ接続する複数の配線とを含む論理回路を、それぞれゲ
ートとそのゲートに接続される配線とを単位とする複数
の単位回路に分割する第１のステップと、前記単位回路
毎に固定入力波形鈍りを与えたときの出力遅延を仮出力
波形鈍りとして求める第２のステップと、前記単位回路
毎に当該単位回路の入力に接続させる単位回路の前記仮
出力波形鈍りを仮入力波形鈍りとして与えたときの出力
遅延を当該単位回路の出力波形鈍りとして求める第３の
ステップと、前記単位回路毎に当該単位回路の入力に接
続される単位回路の前記出力波形鈍りを入力波形鈍りと
して与え当該単位回路の伝播遅延時間を求める第４のス
テップと、前記単位回路の伝播遅延時間に基いて前記論
理回路に対する入力信号が変化してから出力信号が変化
するまでの信号の伝播遅延時間を求める第５のステップ
とを備えたことを特徴とする。
【００２４】
【発明の実施の形態】次に本発明の第１の実施の形態に
ついて図面を参照して詳細に説明する。図１は、第１の
実施の形態の構成を示すブロック図である。図1を参照
すると、本発明の第１の実施の形態は、ハードディスク
等のファイルの入力装置１１と、プログラム制御により
動作するデータ処理装置１２と、情報を記憶する記憶装
置１３と、ディスプレイ装置、ファイル装置などの出力
装置１４とを含む。
ついて図面を参照して詳細に説明する。図１は、第１の
実施の形態の構成を示すブロック図である。図1を参照
すると、本発明の第１の実施の形態は、ハードディスク
等のファイルの入力装置１１と、プログラム制御により
動作するデータ処理装置１２と、情報を記憶する記憶装
置１３と、ディスプレイ装置、ファイル装置などの出力
装置１４とを含む。
【００２５】記憶装置１３は、ゲート・ＲＣネット記憶
装置１３１と仮の入力波形鈍り記憶装置１３２と入力波
形鈍り記憶装置１３３とを備えている。ゲート・ＲＣネ
ット記憶装置１３１は、入力された回路の情報であるゲ
ート、ＲＣネットを記憶する。なお、入力端子または出
力端子とゲートとの間、またはゲートとゲートとの間を
接続する配線は、抵抗と容量からなるＲＣネットとして
取り扱われる。仮の入力波形鈍り記憶装置１３２は、π
型ネットから計算された波形鈍りを記憶する。入力波形
鈍り記憶装置１３３は、仮の入力波形鈍りとＲＣネット
を使用して計算された出力波形鈍りを記憶する。
装置１３１と仮の入力波形鈍り記憶装置１３２と入力波
形鈍り記憶装置１３３とを備えている。ゲート・ＲＣネ
ット記憶装置１３１は、入力された回路の情報であるゲ
ート、ＲＣネットを記憶する。なお、入力端子または出
力端子とゲートとの間、またはゲートとゲートとの間を
接続する配線は、抵抗と容量からなるＲＣネットとして
取り扱われる。仮の入力波形鈍り記憶装置１３２は、π
型ネットから計算された波形鈍りを記憶する。入力波形
鈍り記憶装置１３３は、仮の入力波形鈍りとＲＣネット
を使用して計算された出力波形鈍りを記憶する。
【００２６】データ処理装置１２は、ゲート・ＲＣネッ
ト記憶手段１２１と、π型ネット変換手段１２２と、仮
の入力波形鈍り算出手段１２３と、配線遅延・出力波形
鈍り算出手段１２４と、ゲート遅延算出手段１２５とを
備える。ゲート・ＲＣネット記憶手段１２１は、入力装
置１１から遅延計算の対象とする論理回路のゲート及び
配線の情報を読み込み、ゲート・ＲＣネット記憶装置１
３１へ記憶させる。π型ネット変換手段１２２は、ゲー
ト及びゲートの出力に接続されるＲＣネットをゲート・
ＲＣネット記憶装置１３１から取り出し、ゲートを可変
電圧源と抵抗のモデルに、ＲＣネットをπ型ネットへ変
換してπ型ネットの出力波形鈍り算出手段１２３へその
ゲートモデルとπ型ネットとを渡す処理を行なう。仮の
入力波形鈍り算出手段１２３は、π型ネット変換手段１
２２からゲートモデルとπ型ネットとを受け取り、仮の
入力波形鈍りを計算して、仮の入力波形鈍り記憶装置１
３２へ記憶する処理を行なう。配線遅延・出力波形鈍り
算出手段１２４は、ゲート・ＲＣネット記憶装置１３１
からゲートおよびＲＣネットを取り出し、仮の入力波形
鈍り記憶装置１３２からそのゲートへの仮の入力波形鈍
りを取り出して、配線遅延および出力波形鈍りを計算し
て出力装置１４に出力する。また、出力波形鈍りを次段
のゲートへの入力波形鈍りとして、入力波形鈍り記憶装
置１３３へ記憶する。ゲート遅延算出手段１２５は、ゲ
ート・ＲＣネット記憶装置１３１からゲートおよびＲＣ
ネットを取り出し、入力波形鈍り記憶装置１３３からそ
のゲートへの入力波形鈍りを取り出して、ゲート遅延を
計算して出力装置１４へ出力する。
ト記憶手段１２１と、π型ネット変換手段１２２と、仮
の入力波形鈍り算出手段１２３と、配線遅延・出力波形
鈍り算出手段１２４と、ゲート遅延算出手段１２５とを
備える。ゲート・ＲＣネット記憶手段１２１は、入力装
置１１から遅延計算の対象とする論理回路のゲート及び
配線の情報を読み込み、ゲート・ＲＣネット記憶装置１
３１へ記憶させる。π型ネット変換手段１２２は、ゲー
ト及びゲートの出力に接続されるＲＣネットをゲート・
ＲＣネット記憶装置１３１から取り出し、ゲートを可変
電圧源と抵抗のモデルに、ＲＣネットをπ型ネットへ変
換してπ型ネットの出力波形鈍り算出手段１２３へその
ゲートモデルとπ型ネットとを渡す処理を行なう。仮の
入力波形鈍り算出手段１２３は、π型ネット変換手段１
２２からゲートモデルとπ型ネットとを受け取り、仮の
入力波形鈍りを計算して、仮の入力波形鈍り記憶装置１
３２へ記憶する処理を行なう。配線遅延・出力波形鈍り
算出手段１２４は、ゲート・ＲＣネット記憶装置１３１
からゲートおよびＲＣネットを取り出し、仮の入力波形
鈍り記憶装置１３２からそのゲートへの仮の入力波形鈍
りを取り出して、配線遅延および出力波形鈍りを計算し
て出力装置１４に出力する。また、出力波形鈍りを次段
のゲートへの入力波形鈍りとして、入力波形鈍り記憶装
置１３３へ記憶する。ゲート遅延算出手段１２５は、ゲ
ート・ＲＣネット記憶装置１３１からゲートおよびＲＣ
ネットを取り出し、入力波形鈍り記憶装置１３３からそ
のゲートへの入力波形鈍りを取り出して、ゲート遅延を
計算して出力装置１４へ出力する。
【００２７】次に図１乃至図４を参照して、第１の実施
の形態の動作について詳細に説明する。
の形態の動作について詳細に説明する。
【００２８】まず、図２のステップ２０１で、図１のゲ
ート・ＲＣネット読込み手段１２１は、入力装置１１か
ら図３（ａ）に図示する遅延計算の対象とする論理回路
中のすべてのゲート・ＲＣネットを読み込み、ゲート・
ＲＣネット記憶装置１３１へ記憶させる。前述したよう
に、配線はＲＣネットとして取り扱われる。
ート・ＲＣネット読込み手段１２１は、入力装置１１か
ら図３（ａ）に図示する遅延計算の対象とする論理回路
中のすべてのゲート・ＲＣネットを読み込み、ゲート・
ＲＣネット記憶装置１３１へ記憶させる。前述したよう
に、配線はＲＣネットとして取り扱われる。
【００２９】次に、ステップ２０２で、ゲート・ＲＣネ
ット記憶装置１３１から、１個のゲートとそのゲートの
出力に接続されているＲＣネットを１組の単位回路とし
て取り出す。たとえば、図３（ａ）のゲート１とＲＣネ
ット１、ゲート２とＲＣネット２、ゲート３とＲＣネッ
ト３（ゲート２の入力に接続されているＲＣネット３と
外部に出力されるＲＣネット３の両方）はそれぞれ単位
回路を構成する。このステップ２０２は、遅延計算の対
象とする論理回路全体から１つのゲートとＲＣネットと
からなる単位回路を分割していると考えることもでき
る。
ット記憶装置１３１から、１個のゲートとそのゲートの
出力に接続されているＲＣネットを１組の単位回路とし
て取り出す。たとえば、図３（ａ）のゲート１とＲＣネ
ット１、ゲート２とＲＣネット２、ゲート３とＲＣネッ
ト３（ゲート２の入力に接続されているＲＣネット３と
外部に出力されるＲＣネット３の両方）はそれぞれ単位
回路を構成する。このステップ２０２は、遅延計算の対
象とする論理回路全体から１つのゲートとＲＣネットと
からなる単位回路を分割していると考えることもでき
る。
【００３０】次に、ステップ２０３で、ステップ２０２
で分割した単位回路のゲートを可変電圧源と抵抗のモデ
ルに、ＲＣネットをπ型ネットへ変換する。たとえば、
図３（ｂ）に示すようにゲート３０１は電圧源と抵抗Ｒ
ｄ１のモデルに置き換え、ＲＣネット３０４は、容量Ｃ
ｂ１、Ｃａ１、抵抗Ｒ１からなるπ型ネット３０８に変
換する。
で分割した単位回路のゲートを可変電圧源と抵抗のモデ
ルに、ＲＣネットをπ型ネットへ変換する。たとえば、
図３（ｂ）に示すようにゲート３０１は電圧源と抵抗Ｒ
ｄ１のモデルに置き換え、ＲＣネット３０４は、容量Ｃ
ｂ１、Ｃａ１、抵抗Ｒ１からなるπ型ネット３０８に変
換する。
【００３１】次に、ステップ２０４で、単位回路への入
力として固定入力鈍りを与え、ステップ２０３で変換し
たゲートモデルとπ型ネットを用いて単位回路の出力波
形として仮出力鈍りを算出し、その単位回路の出力が接
続される単位回路の仮入力波形鈍りとして仮の入力波形
鈍り記憶部１３２に記憶する。たとえば、図３（ｄ）の
電圧波形３１１のように可変電圧源に固定時間Δt'で０
Ｖから電源電圧Ｖｄｄまで立ち上がるランプ入力を与え
て、ゲートモデルとπ型ネット３０８を用いて、π型ネ
ット３０８の出力波形鈍りを計算し、ゲート３０２及び
ＲＣネット３０５からなる単位回路の仮入力波形鈍りと
して、仮の入力波形鈍り記憶装置１３２へ記憶する。図
３（ｃ）、（ｅ）も図３（ｄ）と同様である。ただし、
図３（ｅ）で他のゲートの入力とされていない外部に出
力されるＲＣネット３０６については仮入力波形鈍りの
算出の必要はないので図示していない。
力として固定入力鈍りを与え、ステップ２０３で変換し
たゲートモデルとπ型ネットを用いて単位回路の出力波
形として仮出力鈍りを算出し、その単位回路の出力が接
続される単位回路の仮入力波形鈍りとして仮の入力波形
鈍り記憶部１３２に記憶する。たとえば、図３（ｄ）の
電圧波形３１１のように可変電圧源に固定時間Δt'で０
Ｖから電源電圧Ｖｄｄまで立ち上がるランプ入力を与え
て、ゲートモデルとπ型ネット３０８を用いて、π型ネ
ット３０８の出力波形鈍りを計算し、ゲート３０２及び
ＲＣネット３０５からなる単位回路の仮入力波形鈍りと
して、仮の入力波形鈍り記憶装置１３２へ記憶する。図
３（ｃ）、（ｅ）も図３（ｄ）と同様である。ただし、
図３（ｅ）で他のゲートの入力とされていない外部に出
力されるＲＣネット３０６については仮入力波形鈍りの
算出の必要はないので図示していない。
【００３２】次に、ステップ２０５で、すべてのネット
に対してπ型変換および仮の入力波形鈍りの計算が終了
していない場合は、他の単位回路についてステップ２０
２からステップ２０４の処理を繰り返す。全ての単位回
路について、ステップ２０２からステップ２０４の処理
が完了した場合には、ステップ２０６へ進む。なお、こ
のステップ２０２からステップ２０５の処理は単位回路
間の接続とは無関係に単位回路毎に任意の順番で処理を
行うことが可能である。従って、複数のデータ処理装置
を用いて複数の単位回路について同時に並行して処理す
ることも可能である。
に対してπ型変換および仮の入力波形鈍りの計算が終了
していない場合は、他の単位回路についてステップ２０
２からステップ２０４の処理を繰り返す。全ての単位回
路について、ステップ２０２からステップ２０４の処理
が完了した場合には、ステップ２０６へ進む。なお、こ
のステップ２０２からステップ２０５の処理は単位回路
間の接続とは無関係に単位回路毎に任意の順番で処理を
行うことが可能である。従って、複数のデータ処理装置
を用いて複数の単位回路について同時に並行して処理す
ることも可能である。
【００３３】次に、ステップ２０６で、ゲート・ＲＣネ
ット記憶装置1３１から、１個の単位回路に含まれる１
組のゲートとＲＣネットとを取り出す。その単位回路へ
の入力波形の鈍りを、仮の入力波形鈍り記憶部１３２か
ら取り出す。
ット記憶装置1３１から、１個の単位回路に含まれる１
組のゲートとＲＣネットとを取り出す。その単位回路へ
の入力波形の鈍りを、仮の入力波形鈍り記憶部１３２か
ら取り出す。
【００３４】次に、ステップ２０７で、ステップ２０６
で取り出した仮の入力波形鈍りを用いてその単位回路に
含まれるＲＣネットによる配線遅延と単位回路の出力波
形鈍りを計算し、出力装置１４へ出力する。また、この
出力波形鈍りは、その単位回路の出力が接続される単位
回路の入力波形鈍りとして入力波形鈍り記憶部１３３に
記憶される。ステップ２０７では、ステップ２０４で
は、単位回路への入力として固定入力波形鈍りを与えて
いたのに対して、仮の入力波形鈍り記憶部から取り出し
た仮入力波形鈍りを用いて、出力波形鈍りを計算するの
で、ステップ２０４で計算した出力波形鈍りに対してよ
り正確な出力波形鈍りを計算することができる。また、
この実施の形態では、ＲＣネットをπ型ネットに縮退せ
ずに元のＲＣネットを用いてより正確に出力鈍り及び配
線遅延を計算している。たとえば、図３（ｆ）ではゲー
ト３０２に対する入力鈍りとして、固定時間Δt'で変化
する鈍りを与えるのではなく、図３（ｄ）と図３（ｅ）
で求めたｔｒｆ２‘を仮入力鈍りとして与え、π型ネッ
ト３０９ではなく、元のＲＣネット３０５を用いて配線
遅延ｔｗｉｒｅ２と出力鈍りｔｒｆ３を求めている。図
４（ｇ）、（ｈ）も同様である。なお、図４（ｈ）に示
すように他のゲート入力に接続されず外部に出力される
ＲＣネット３０６についても配線遅延ｔｗｉｒｅ３Ｂ、
出力波形鈍りｔｒｆ４が計算される。
で取り出した仮の入力波形鈍りを用いてその単位回路に
含まれるＲＣネットによる配線遅延と単位回路の出力波
形鈍りを計算し、出力装置１４へ出力する。また、この
出力波形鈍りは、その単位回路の出力が接続される単位
回路の入力波形鈍りとして入力波形鈍り記憶部１３３に
記憶される。ステップ２０７では、ステップ２０４で
は、単位回路への入力として固定入力波形鈍りを与えて
いたのに対して、仮の入力波形鈍り記憶部から取り出し
た仮入力波形鈍りを用いて、出力波形鈍りを計算するの
で、ステップ２０４で計算した出力波形鈍りに対してよ
り正確な出力波形鈍りを計算することができる。また、
この実施の形態では、ＲＣネットをπ型ネットに縮退せ
ずに元のＲＣネットを用いてより正確に出力鈍り及び配
線遅延を計算している。たとえば、図３（ｆ）ではゲー
ト３０２に対する入力鈍りとして、固定時間Δt'で変化
する鈍りを与えるのではなく、図３（ｄ）と図３（ｅ）
で求めたｔｒｆ２‘を仮入力鈍りとして与え、π型ネッ
ト３０９ではなく、元のＲＣネット３０５を用いて配線
遅延ｔｗｉｒｅ２と出力鈍りｔｒｆ３を求めている。図
４（ｇ）、（ｈ）も同様である。なお、図４（ｈ）に示
すように他のゲート入力に接続されず外部に出力される
ＲＣネット３０６についても配線遅延ｔｗｉｒｅ３Ｂ、
出力波形鈍りｔｒｆ４が計算される。
【００３５】次に、ステップ２０８で、すべての単位回
路に対して配線遅延および出力波形鈍りの計算が終了し
ていない場合は、ステップ２０６へ戻る。終了した場合
は、ステップ２０９へ進む。なお、このステップ２０６
からステップ２０８の処理についても単位回路毎に任意
の順番で処理を行うことが可能である。また、複数のデ
ータ処理装置を用いて複数の単位回路について同時に並
行して処理することも可能である。
路に対して配線遅延および出力波形鈍りの計算が終了し
ていない場合は、ステップ２０６へ戻る。終了した場合
は、ステップ２０９へ進む。なお、このステップ２０６
からステップ２０８の処理についても単位回路毎に任意
の順番で処理を行うことが可能である。また、複数のデ
ータ処理装置を用いて複数の単位回路について同時に並
行して処理することも可能である。
【００３６】次に、ステップ２０９で、ゲート・ＲＣネ
ット記憶装置１３１から、１個の単位回路に含まれる１
組のゲートおよびＲＣネットを取り出し、そのゲートへ
の入力波形鈍りを入力波形鈍り記憶装置１３３から取り
出す。
ット記憶装置１３１から、１個の単位回路に含まれる１
組のゲートおよびＲＣネットを取り出し、そのゲートへ
の入力波形鈍りを入力波形鈍り記憶装置１３３から取り
出す。
【００３７】次に、ステップ２１０では、ステップ２０
９で取り出した入力波形鈍りを用いてその単位回路に含
まれるゲートのゲート遅延を計算し、出力装置１４へ出
力する。ゲート遅延の計算は、下記の（３）式の計算式
によりテーブルルックアップ方式で、図示しない遅延テ
ーブルを参照して求められる。 （３） ｔｐｄ＝ｔｐｄ＿ｔａｂｌｅ（ｔｒｆ、ＣＬ） ここで、ｔｐｄ＿ｔａｂｌｅは遅延テーブル、ｔｒｆは
入力波形鈍り、ＣＬはゲートの負荷容量である。ステッ
プ２１０では、ステップ２０４で求めた仮入力鈍りより
さらに正確なステップ２０７で求めた入力鈍りを用いて
ゲート遅延の算出を行うので、ステップ２０４で求めた
仮入力波形鈍りを用いてゲート遅延を算出する場合に比
べてより正確なゲート遅延を算出することができる。ま
た、テーブルルックアップ方式を用いてゲート遅延を算
出するので、正確かつ高速にゲート遅延を算出すること
ができる。たとえば、図４（ｉ）では、図４（ｇ）と図
４（ｈ）で求めた入力波形鈍りｔｒｆ２を用いてテーブ
ルルックアップ方式によりゲート遅延ｔｐｄ２を求めて
いるので、正確かつ高速にゲート遅延を求めることがで
きる。図４（ｊ）、（ｋ）も図４（ｉ）と同様である。
９で取り出した入力波形鈍りを用いてその単位回路に含
まれるゲートのゲート遅延を計算し、出力装置１４へ出
力する。ゲート遅延の計算は、下記の（３）式の計算式
によりテーブルルックアップ方式で、図示しない遅延テ
ーブルを参照して求められる。 （３） ｔｐｄ＝ｔｐｄ＿ｔａｂｌｅ（ｔｒｆ、ＣＬ） ここで、ｔｐｄ＿ｔａｂｌｅは遅延テーブル、ｔｒｆは
入力波形鈍り、ＣＬはゲートの負荷容量である。ステッ
プ２１０では、ステップ２０４で求めた仮入力鈍りより
さらに正確なステップ２０７で求めた入力鈍りを用いて
ゲート遅延の算出を行うので、ステップ２０４で求めた
仮入力波形鈍りを用いてゲート遅延を算出する場合に比
べてより正確なゲート遅延を算出することができる。ま
た、テーブルルックアップ方式を用いてゲート遅延を算
出するので、正確かつ高速にゲート遅延を算出すること
ができる。たとえば、図４（ｉ）では、図４（ｇ）と図
４（ｈ）で求めた入力波形鈍りｔｒｆ２を用いてテーブ
ルルックアップ方式によりゲート遅延ｔｐｄ２を求めて
いるので、正確かつ高速にゲート遅延を求めることがで
きる。図４（ｊ）、（ｋ）も図４（ｉ）と同様である。
【００３８】なお、図示はしないが、ステップ２０７で
求めた配線遅延ｔｗｉｒｅとステップ２１０で求めたｔ
ｐｄを加算することにより１つの単位回路に対して入力
が与えられてから出力が変化するまでの伝播遅延時間を
求めることができる。
求めた配線遅延ｔｗｉｒｅとステップ２１０で求めたｔ
ｐｄを加算することにより１つの単位回路に対して入力
が与えられてから出力が変化するまでの伝播遅延時間を
求めることができる。
【００３９】次に、ステップ２１１で全ての単位回路に
対してゲート遅延の計算が終了していない場合には、ス
テップ２０９へ戻る。また、ゲート遅延の計算が終了し
た場合は、図２の流れ図が終了となる。なお、このステ
ップ２０９からステップ２１１の処理についても単位回
路毎に任意の順番で処理を行うことが可能である。ま
た、複数のデータ処理装置を用いて複数の単位回路につ
いて同時に並行して処理することも可能である。
対してゲート遅延の計算が終了していない場合には、ス
テップ２０９へ戻る。また、ゲート遅延の計算が終了し
た場合は、図２の流れ図が終了となる。なお、このステ
ップ２０９からステップ２１１の処理についても単位回
路毎に任意の順番で処理を行うことが可能である。ま
た、複数のデータ処理装置を用いて複数の単位回路につ
いて同時に並行して処理することも可能である。
【００４０】なお、ゲート３０１のように他の単位回路
の出力信号ではなく、外部端子から直接信号が与えられ
るゲートはステップ２０７及びステップ２１０で、外部
から与えられる信号の鈍りがそのまま入力波形鈍りとし
て与えられる。
の出力信号ではなく、外部端子から直接信号が与えられ
るゲートはステップ２０７及びステップ２１０で、外部
から与えられる信号の鈍りがそのまま入力波形鈍りとし
て与えられる。
【００４１】ここで、この明細書で使われる入力波形鈍
りｔｒｆ、ゲート遅延ｔｐｄ、配線遅延ｔｗｉｒｅがそ
れぞれどのような意味を持つ値であるのか、説明をして
おく。図１４は、入力波形鈍りｔｒｆ、ゲート遅延ｔｐ
ｄ、配線遅延ｔｗｉｒｅの説明図である。
りｔｒｆ、ゲート遅延ｔｐｄ、配線遅延ｔｗｉｒｅがそ
れぞれどのような意味を持つ値であるのか、説明をして
おく。図１４は、入力波形鈍りｔｒｆ、ゲート遅延ｔｐ
ｄ、配線遅延ｔｗｉｒｅの説明図である。
【００４２】入力波形鈍りｔｒｆは入力波形がＶｔｈＬ
からＶｔｈＨまで変化する時間をＶｄｄ／（ＶｔｈＨ−
ＶｔｈＬ）倍した値である。ここで、Ｖｄｄは電源電圧
で、ＶｔｈＬ、ＶｔｈＨは下記の（４）式を満足する任
意の電圧値である。 （４） ０＜ＶｔｈＬ＜ＶｔｈＨ＜Ｖｄｄ ゲート遅延ｔｐｄはゲート入力電圧がＶｔｈに達してか
らゲート出力電圧がＶｔｈに達する時間である。また、
配線遅延ｔｗｉｒｅは、ゲート出力電圧がＶｔｈに達し
てから次段ゲート入力電圧がＶｔｈに達するまでの時間
である。ここで、Ｖｔｈは、論理閾値電圧で０＜Ｖｔｈ
＜Ｖｄｄを満足する任意の電圧値である。ゲート遅延ｔ
ｐｄと配線遅延ｔｗｉｒｅを加算すればその単位回路の
伝播遅延時間を求めることができる。
からＶｔｈＨまで変化する時間をＶｄｄ／（ＶｔｈＨ−
ＶｔｈＬ）倍した値である。ここで、Ｖｄｄは電源電圧
で、ＶｔｈＬ、ＶｔｈＨは下記の（４）式を満足する任
意の電圧値である。 （４） ０＜ＶｔｈＬ＜ＶｔｈＨ＜Ｖｄｄ ゲート遅延ｔｐｄはゲート入力電圧がＶｔｈに達してか
らゲート出力電圧がＶｔｈに達する時間である。また、
配線遅延ｔｗｉｒｅは、ゲート出力電圧がＶｔｈに達し
てから次段ゲート入力電圧がＶｔｈに達するまでの時間
である。ここで、Ｖｔｈは、論理閾値電圧で０＜Ｖｔｈ
＜Ｖｄｄを満足する任意の電圧値である。ゲート遅延ｔ
ｐｄと配線遅延ｔｗｉｒｅを加算すればその単位回路の
伝播遅延時間を求めることができる。
【００４３】また、単位回路の伝播遅延時間は、単位回
路に対する入力の立ち上がりと立下りに対してそれぞれ
計算される。また、複数の入力を有する単位回路につい
ては、それぞれの入力の立ち上がり、立下りに対して遅
延計算が行われ、出力の立ち上がり、立下りについて遅
延が最も大きいデータと小さいデータが記録される。た
とえば、ゲート３０２とＲＣネット３０５からなる単位
回路に対しては、ＲＣネット１の立ち上がり、立下り、
及びＲＣネット３の立ち上がり、立下りそれぞれの場合
について出力波形鈍り、伝播遅延時間が計算され、立ち
上がり出力遅延の最も大きいデータと小さいデータ、立
下り出力遅延の最も大きいデータと小さいデータが出力
装置１４、入力波形鈍り記憶部１３３に対してそれぞれ
出力される。
路に対する入力の立ち上がりと立下りに対してそれぞれ
計算される。また、複数の入力を有する単位回路につい
ては、それぞれの入力の立ち上がり、立下りに対して遅
延計算が行われ、出力の立ち上がり、立下りについて遅
延が最も大きいデータと小さいデータが記録される。た
とえば、ゲート３０２とＲＣネット３０５からなる単位
回路に対しては、ＲＣネット１の立ち上がり、立下り、
及びＲＣネット３の立ち上がり、立下りそれぞれの場合
について出力波形鈍り、伝播遅延時間が計算され、立ち
上がり出力遅延の最も大きいデータと小さいデータ、立
下り出力遅延の最も大きいデータと小さいデータが出力
装置１４、入力波形鈍り記憶部１３３に対してそれぞれ
出力される。
【００４４】さらに、遅延計算の対象となる論理回路に
含まれる全ての単位回路について、上記伝播遅延時間、
ゲート遅延ｔｐｄ、配線遅延ｔｗｉｒｅが求まっていれ
ば、論理回路の任意の入力端子または観測点から、任意
の出力端子または観測点までの信号の伝播時間を、信号
伝播経路に含まれる単位回路の伝播遅延時間または、ゲ
ート遅延ｔｐｄ、配線遅延ｔｗｉｒｅを単純に加算する
ことで容易に求めることができる。本発明の方法で求め
た単位回路の伝播遅延時間または、ゲート遅延ｔｐｄ、
配線遅延ｔｗｉｒｅは実際の論理回路の中で使用された
場合の入力波形鈍りを考慮しているので、単位回路の遅
延を加算しただけでも論理回路の伝播遅延時間を非常に
正確に求めることができる。
含まれる全ての単位回路について、上記伝播遅延時間、
ゲート遅延ｔｐｄ、配線遅延ｔｗｉｒｅが求まっていれ
ば、論理回路の任意の入力端子または観測点から、任意
の出力端子または観測点までの信号の伝播時間を、信号
伝播経路に含まれる単位回路の伝播遅延時間または、ゲ
ート遅延ｔｐｄ、配線遅延ｔｗｉｒｅを単純に加算する
ことで容易に求めることができる。本発明の方法で求め
た単位回路の伝播遅延時間または、ゲート遅延ｔｐｄ、
配線遅延ｔｗｉｒｅは実際の論理回路の中で使用された
場合の入力波形鈍りを考慮しているので、単位回路の遅
延を加算しただけでも論理回路の伝播遅延時間を非常に
正確に求めることができる。
【００４５】また、上述した実施の形態の説明では、各
単位回路についてステップ２０７による仮入力波形鈍り
ｔｒｆ’を使用した出力（次段への入力）波形鈍りｔｒ
ｆの計算は各単位回路について１回づつしか行わなかっ
たが、仮の入力波形鈍り記憶部１３２に記憶された仮入
力波形鈍りｔｒｆ’とステップ２０７で求め入力波形鈍
り記憶部１３３に記憶された入力波形鈍りｔｒｆとの差
異が大きい場合には、入力波形鈍り記憶部１３３に記憶
された入力波形鈍りｔｒｆを仮の入力波形記憶部１３２
にコピーし、ステップ２０６からステップ２０８の処理
を繰り返すことにより、さらに精度の高い配線遅延ｔｗ
ｉｒｅ、出力波形鈍りｔｒｆを求めることもできる。
単位回路についてステップ２０７による仮入力波形鈍り
ｔｒｆ’を使用した出力（次段への入力）波形鈍りｔｒ
ｆの計算は各単位回路について１回づつしか行わなかっ
たが、仮の入力波形鈍り記憶部１３２に記憶された仮入
力波形鈍りｔｒｆ’とステップ２０７で求め入力波形鈍
り記憶部１３３に記憶された入力波形鈍りｔｒｆとの差
異が大きい場合には、入力波形鈍り記憶部１３３に記憶
された入力波形鈍りｔｒｆを仮の入力波形記憶部１３２
にコピーし、ステップ２０６からステップ２０８の処理
を繰り返すことにより、さらに精度の高い配線遅延ｔｗ
ｉｒｅ、出力波形鈍りｔｒｆを求めることもできる。
【００４６】この場合は、ステップ２０８の後に仮の入
力波形記憶部１３２に記憶された仮入力波形鈍りｔｒ
ｆ’と入力波形記憶部１３３に記憶された入力波形鈍り
ｔｒｆを単位回路毎に比較し、すべての単位回路につい
て入力波形鈍りｔｒｆと仮入力波形鈍りｔｒｆ’との差
が一定値以内であれば、ステップ２０９へ進む。一方、
１つでも入力波形鈍りｔｒｆと仮入力波形鈍りｔｒｆ’
との差が一定値を超えるものがある場合は、入力波形記
憶部１３３に記憶されたすべての入力波形鈍りｔｒｆを
仮の入力波形記憶部１３２にコピーし、ステップ２０６
へ戻る。また、配線遅延ｔｗｉｒｅ、出力波形鈍りｔｒ
ｆは、ステップ２０７で出力装置１４に出力するのでは
なく、とりあえず図示しないバッファーに格納してお
き、ステップ２１１の後に、全ての単位回路についてま
とめて、バッファーから出力装置１４に、配線遅延ｔｗ
ｉｒｅ、出力波形鈍りｔｒｆ、ゲート遅延ｔｐｄを出力
するようにすればよい。
力波形記憶部１３２に記憶された仮入力波形鈍りｔｒ
ｆ’と入力波形記憶部１３３に記憶された入力波形鈍り
ｔｒｆを単位回路毎に比較し、すべての単位回路につい
て入力波形鈍りｔｒｆと仮入力波形鈍りｔｒｆ’との差
が一定値以内であれば、ステップ２０９へ進む。一方、
１つでも入力波形鈍りｔｒｆと仮入力波形鈍りｔｒｆ’
との差が一定値を超えるものがある場合は、入力波形記
憶部１３３に記憶されたすべての入力波形鈍りｔｒｆを
仮の入力波形記憶部１３２にコピーし、ステップ２０６
へ戻る。また、配線遅延ｔｗｉｒｅ、出力波形鈍りｔｒ
ｆは、ステップ２０７で出力装置１４に出力するのでは
なく、とりあえず図示しないバッファーに格納してお
き、ステップ２１１の後に、全ての単位回路についてま
とめて、バッファーから出力装置１４に、配線遅延ｔｗ
ｉｒｅ、出力波形鈍りｔｒｆ、ゲート遅延ｔｐｄを出力
するようにすればよい。
【００４７】また、入力波形鈍りｔｒｆを単純に新たな
仮入力鈍りｔｒｆ’として仮の入力波形記憶部１３２に
コピーしただけでは入力波形鈍りｔｒｆの値が発振して
しまって一定の値に収束しないような場合があれば、入
力波形鈍りｔｒｆと仮入力波形鈍りｔｒｆ’の中間の値
を新たな仮入力波形鈍りｔｒｆ’として仮の入力波形記
憶部１３２に記憶させてステップ２０６からステップ２
０８の処理を繰り返せばよい。
仮入力鈍りｔｒｆ’として仮の入力波形記憶部１３２に
コピーしただけでは入力波形鈍りｔｒｆの値が発振して
しまって一定の値に収束しないような場合があれば、入
力波形鈍りｔｒｆと仮入力波形鈍りｔｒｆ’の中間の値
を新たな仮入力波形鈍りｔｒｆ’として仮の入力波形記
憶部１３２に記憶させてステップ２０６からステップ２
０８の処理を繰り返せばよい。
【００４８】次に、本発明の第２の実施の形態について
図面を参照して説明する。第２の実施の形態の説明は第
１の実施の形態と相違する点のみを重点的に説明し、第
１の実施の形態と共通する点については、説明の冗長を
避けるために省略する。
図面を参照して説明する。第２の実施の形態の説明は第
１の実施の形態と相違する点のみを重点的に説明し、第
１の実施の形態と共通する点については、説明の冗長を
避けるために省略する。
【００４９】図５を参照すると、本発明の第２の実施の
形態は、記憶装置１３に対して、図1に示された第１の
実施の形態における記憶装置１３にπ型ネット記憶部１
３４が加えられている点で異なる。
形態は、記憶装置１３に対して、図1に示された第１の
実施の形態における記憶装置１３にπ型ネット記憶部１
３４が加えられている点で異なる。
【００５０】また、データ処理装置１２に対して、図1
の配線遅延算出・出力波形鈍り算出手段１２４およびゲ
ート遅延算出手段１２５の代わりに図５のπ型ネットに
よる配線遅延算出・出力波形鈍り算出手段１２６および
π型ネットによるゲート遅延算出手段１２７にそれぞれ
置き換えられている点で異なる。
の配線遅延算出・出力波形鈍り算出手段１２４およびゲ
ート遅延算出手段１２５の代わりに図５のπ型ネットに
よる配線遅延算出・出力波形鈍り算出手段１２６および
π型ネットによるゲート遅延算出手段１２７にそれぞれ
置き換えられている点で異なる。
【００５１】図５のπ型ネット記憶部１３４は、π型変
換手段１２２によりＲＣネットから変換されたπ型ネッ
トを記憶する。
換手段１２２によりＲＣネットから変換されたπ型ネッ
トを記憶する。
【００５２】π型ネットによる配線遅延算出・出力波形
鈍り算出手段１２６は、仮の入力波形鈍り記憶部１３２
から仮の入力波形鈍りとπ型ネット記憶部１３４からπ
型ネットを受け取り、配線遅延および出力波形鈍りを求
める。
鈍り算出手段１２６は、仮の入力波形鈍り記憶部１３２
から仮の入力波形鈍りとπ型ネット記憶部１３４からπ
型ネットを受け取り、配線遅延および出力波形鈍りを求
める。
【００５３】π型ネットによるゲート遅延算出手段１２
７は、ゲート・ＲＣネット記憶部１３１からゲートを受
け取り、入力波形鈍り記憶部１３３からそのゲートへの
入力波形鈍りとπ型ネット記憶部１３４からπ型ネット
を受け取り、ゲート遅延を求める。
７は、ゲート・ＲＣネット記憶部１３１からゲートを受
け取り、入力波形鈍り記憶部１３３からそのゲートへの
入力波形鈍りとπ型ネット記憶部１３４からπ型ネット
を受け取り、ゲート遅延を求める。
【００５４】本発明の第２の実施の形態の動作について
第１の実施の形態と異なる点について図５乃至図８を参
照し、第１の実施の形態を説明する図２、図３と対比し
ながら説明する。
第１の実施の形態と異なる点について図５乃至図８を参
照し、第１の実施の形態を説明する図２、図３と対比し
ながら説明する。
【００５５】第１の実施の形態では、ステップ２０３で
変換された単位回路のゲートモデル、π型ネットはステ
ップ２０４で仮出力波形鈍りの計算に用いられただけで
あつたが、第２の実施の形態では、ステップ２０３で変
換された単位回路のゲートモデル、π型ネットを、後で
使用するため、単位回路毎にπ型ネット記憶部１３４に
記憶する点が第１の実施の形態とは異なる。
変換された単位回路のゲートモデル、π型ネットはステ
ップ２０４で仮出力波形鈍りの計算に用いられただけで
あつたが、第２の実施の形態では、ステップ２０３で変
換された単位回路のゲートモデル、π型ネットを、後で
使用するため、単位回路毎にπ型ネット記憶部１３４に
記憶する点が第１の実施の形態とは異なる。
【００５６】次に、第１の実施の形態では、ステップ２
０６で、ゲート・ＲＣネット記憶装置１３１から、１個
の単位回路に含まれる１組のゲートとＲＣネットとを取
り出していたのに対して、本実施の形態では、ステップ
２１２で、π型ネット記憶部１３４から１個の単位回路
に含まれる１組のゲートモデルとπ型ネットを取り出す
点が異なる。
０６で、ゲート・ＲＣネット記憶装置１３１から、１個
の単位回路に含まれる１組のゲートとＲＣネットとを取
り出していたのに対して、本実施の形態では、ステップ
２１２で、π型ネット記憶部１３４から１個の単位回路
に含まれる１組のゲートモデルとπ型ネットを取り出す
点が異なる。
【００５７】さらに、第１の実施の形態では、ステップ
２０７で、元のＲＣネットを用いて出力波形鈍りの計算
を行っていたのに対して、本実施の形態では、ステップ
２１３でゲートモデル及びπ型ネットを用いて出力波形
鈍り及び配線遅延を計算している点が異なる。本実施の
形態では、ゲートモデル及びπ型ネットを用いて出力波
形鈍り及び配線遅延を計算しているので、第１の実施の
形態に比べてより高速な処理が可能となる。たとえば、
図３（ｆ）では元のＲＣネット３０５を用いて配線遅延
ｔｗｉｒｅ２と出力波形鈍りｔｒｆ４を求めていたのに
対して、本実施の形態では図７（ｆ）に示すようにゲー
ト２はゲートモデルを用い、ＲＣネット２はπ型ネット
３０９を用いて配線遅延ｔｗｉｒｅ２と出力波形鈍りｔ
ｒｆ４を求めている。図８（ｇ）、（ｈ）も図７（ｆ）
と同様である。なお、ステップ２１０、図８（ｉ）
（ｊ）（ｋ）でテーブルルックアップ方式によりゲート
遅延ｔｐｄ１、ｔｐｄ２、ｔｐｄ３を求めている点は第
１の実施の形態と同じである。
２０７で、元のＲＣネットを用いて出力波形鈍りの計算
を行っていたのに対して、本実施の形態では、ステップ
２１３でゲートモデル及びπ型ネットを用いて出力波形
鈍り及び配線遅延を計算している点が異なる。本実施の
形態では、ゲートモデル及びπ型ネットを用いて出力波
形鈍り及び配線遅延を計算しているので、第１の実施の
形態に比べてより高速な処理が可能となる。たとえば、
図３（ｆ）では元のＲＣネット３０５を用いて配線遅延
ｔｗｉｒｅ２と出力波形鈍りｔｒｆ４を求めていたのに
対して、本実施の形態では図７（ｆ）に示すようにゲー
ト２はゲートモデルを用い、ＲＣネット２はπ型ネット
３０９を用いて配線遅延ｔｗｉｒｅ２と出力波形鈍りｔ
ｒｆ４を求めている。図８（ｇ）、（ｈ）も図７（ｆ）
と同様である。なお、ステップ２１０、図８（ｉ）
（ｊ）（ｋ）でテーブルルックアップ方式によりゲート
遅延ｔｐｄ１、ｔｐｄ２、ｔｐｄ３を求めている点は第
１の実施の形態と同じである。
【００５８】以上、述べたように、第２の実施の形態で
は、ステップ２１３でゲートモデル、π型ネットに縮退
したＲＣネットを用いて出力波形鈍りｔｒｆ、配線遅延
ｔｗｉｒｅを計算しているので、第１の実施の形態に対
してより高速な計算が可能である。
は、ステップ２１３でゲートモデル、π型ネットに縮退
したＲＣネットを用いて出力波形鈍りｔｒｆ、配線遅延
ｔｗｉｒｅを計算しているので、第１の実施の形態に対
してより高速な計算が可能である。
【００５９】
【発明の効果】第1の効果は、順序回路等のループが含
まれる回路に対しても、一貫した遅延計算を行なうこと
ができる。
まれる回路に対しても、一貫した遅延計算を行なうこと
ができる。
【００６０】その理由は、発明の実施の形態で説明した
通り、各ゲートの入力に対して遅延計算を行なう前に仮
の入力波形鈍りを求めてしまうため、ループを考慮する
必要がなくなることによる。
通り、各ゲートの入力に対して遅延計算を行なう前に仮
の入力波形鈍りを求めてしまうため、ループを考慮する
必要がなくなることによる。
【００６１】第2の効果は、従来法に比べ処理が簡単に
なるので実行速度が向上する。
なるので実行速度が向上する。
【００６２】その理由は、入力波形鈍りの求まっていな
いゲートに対しての前段ゲートへの後戻り処理が一切不
要となり、その分の処理時間が不要となることによる。
また、ＲＣネットからのπ型ネット変換およびπ型ネッ
トから仮の入力波形鈍り算出の実行時間は、前段ゲート
への後戻り処理に比べて短いことによる。なお、本発明
によれば、遅延計算を行うゲート及びＲＣネットの順番
に制約を受けないので、複数のデータ処理装置を用い複
数のゲート及びＲＣネットに対して同じに並行して遅延
計算を行うことにより、さらに、高速化することも可能
である。
いゲートに対しての前段ゲートへの後戻り処理が一切不
要となり、その分の処理時間が不要となることによる。
また、ＲＣネットからのπ型ネット変換およびπ型ネッ
トから仮の入力波形鈍り算出の実行時間は、前段ゲート
への後戻り処理に比べて短いことによる。なお、本発明
によれば、遅延計算を行うゲート及びＲＣネットの順番
に制約を受けないので、複数のデータ処理装置を用い複
数のゲート及びＲＣネットに対して同じに並行して遅延
計算を行うことにより、さらに、高速化することも可能
である。
【００６３】第３の効果は、ＳＰＩＣＥに対してほとん
ど誤差のない高精度の遅延計算が高速に行なえるという
ことである。本発明の遅延計算方法による遅延計算結果
とＳＰＩＣＥによる遅延計算結果にほとんど誤差が見ら
れないことがすでに確認されている。具体的には、図９
に示した回路のインバータ７０１からバッファ７１９ま
での遅延時間を本発明実施の形態１の遅延計算方法とＳ
ＰＩＣＥで計算した結果を図１０に示した。図１０
（ａ）には図９の各ゲートおよび配線の遅延時間および
ＳＰＩＣＥとの誤差の数値を示し、図１０（ｂ）には図
１０（ａ）の数値をグラフ化した結果を示した。図１０
の結果から、誤差がほとんどないことがわかる。
ど誤差のない高精度の遅延計算が高速に行なえるという
ことである。本発明の遅延計算方法による遅延計算結果
とＳＰＩＣＥによる遅延計算結果にほとんど誤差が見ら
れないことがすでに確認されている。具体的には、図９
に示した回路のインバータ７０１からバッファ７１９ま
での遅延時間を本発明実施の形態１の遅延計算方法とＳ
ＰＩＣＥで計算した結果を図１０に示した。図１０
（ａ）には図９の各ゲートおよび配線の遅延時間および
ＳＰＩＣＥとの誤差の数値を示し、図１０（ｂ）には図
１０（ａ）の数値をグラフ化した結果を示した。図１０
の結果から、誤差がほとんどないことがわかる。
【図１】本発明の第1の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】第1の実施の形態の動作を示す流れ図である。
【図３】第１の実施の形態について動作の具体例を示す
回路図である。
回路図である。
【図４】第１の実施の形態について動作の具体例の続き
を示す回路図である。
を示す回路図である。
【図５】本発明の第2の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図６】第２の実施の形態の動作を示す流れ図である。
【図７】第２の実施の形態について動作の具体例を示す
回路図である。
回路図である。
【図８】第２の実施の形態について動作の具体例の続き
を示す回路図である。
を示す回路図である。
【図９】本発明とＳＰＩＣＥの処理対象とする回路の回
路図である。
路図である。
【図１０】本発明とＳＰＩＣＥとの計算精度の比較結果
を示す図である。
を示す図である。
【図１１】従来例の動作を示す流れ図および回路例の図
である。
である。
【図１２】従来例について動作の具体例を示す回路図で
ある。
ある。
【図１３】従来例について動作の具体例の続きを示す回
路図である。
路図である。
【図１４】入力波形鈍りｔｒｆ、ゲート遅延ｔｐｄ、配
線遅延ｔｗｉｒｅについての説明図である。
線遅延ｔｗｉｒｅについての説明図である。
１１ 入力装置 １２ データ処理装置 １３ 記憶装置 １２１ ゲート・ＲＣネット読込み手段 １２２ π型変換手段 １２３ π型ネットの出力波形鈍り算出手段 １２４ 配線遅延算出,出力波形鈍り算出手段 １２５ ゲート遅延算出手段 １２６ π型ネットによる配線遅延算出,出力波形鈍り
算出手段 １２７ π型ネットによるゲート遅延算出手段 １３１ ゲート・ＲＣネット記憶部 １３２ 仮の入力波形鈍り記憶部 １３３ 入力波形鈍り記憶部 １３４ π型ネット記憶部 ３０１ ゲート１ ３０２ ゲート２ ３０３ ゲート３ ３０４ ＲＣネット１ ３０５ ＲＣネット２ ３０６ ＲＣネット３ ３０７ 回路への入力波形鈍り ３０８ π型ネット１ ３０９ π型ネット２ ３１０ π型ネット３ ３１１ ランプ入力の鈍りを表す固定時間Δt' ３１２ ゲート２への仮の入力波形鈍りtrf2' ３１３ ランプ入力の鈍りを表す固定時間Δt' ３１４ ゲート３への仮の入力波形鈍りtrf3' ３１５ ランプ入力の鈍りを表す固定時間Δt' ３１６ ゲート2への仮の入力波形鈍りtrf2' ３１７ ＲＣネット２の配線遅延twire2 ３１８ ゲート３への入力波形鈍りtrf3 ３１９ ＲＣネット1の配線遅延twire1 ３２０ ゲート２への入力波形鈍りtrf2 ３２１ ＲＣネット３の配線遅延twire3A ３２２ ＲＣネット３の配線遅延twire3B ３２３ ゲート２への入力波形鈍りtrf2 ３２４ 出力波形鈍りtrf4 ３２５ ゲート２のゲート遅延tpd2 ３２６ ゲート１のゲート遅延tpd1 ３２７ ゲート３のゲート遅延tpd3 ３２８ 求まっていない入力波形鈍り ３２９ 求まっていない入力波形鈍り ３３０ 任意の入力波形鈍り ７０１ インバータ１ ７０２ バッファ２ ７０３ バッファ３ ７０４ バッファ４ ７０５ バッファ５ ７０６ バッファ６ ７０７ バッファ７ ７０８ バッファ８ ７０９ バッファ９ ７１０ バッファ１０ ７１１ バッファ１１ ７１２ バッファ１２ ７１３ バッファ１３ ７１４ バッファ１４ ７１５ バッファ１５ ７１６ バッファ１６ ７１７ バッファ１７ ７１８ バッファ１８ ７１９ バッファ１９ ９０５ ゲート１ ９０６ ゲート２ ９０７ ゲートＮ ９０８ 回路への入力波形鈍りtrf ９０９ ゲート２への入力波形鈍りtrf1 ９１０ ゲートＮへの入力波形鈍りtrf(N-1)
算出手段 １２７ π型ネットによるゲート遅延算出手段 １３１ ゲート・ＲＣネット記憶部 １３２ 仮の入力波形鈍り記憶部 １３３ 入力波形鈍り記憶部 １３４ π型ネット記憶部 ３０１ ゲート１ ３０２ ゲート２ ３０３ ゲート３ ３０４ ＲＣネット１ ３０５ ＲＣネット２ ３０６ ＲＣネット３ ３０７ 回路への入力波形鈍り ３０８ π型ネット１ ３０９ π型ネット２ ３１０ π型ネット３ ３１１ ランプ入力の鈍りを表す固定時間Δt' ３１２ ゲート２への仮の入力波形鈍りtrf2' ３１３ ランプ入力の鈍りを表す固定時間Δt' ３１４ ゲート３への仮の入力波形鈍りtrf3' ３１５ ランプ入力の鈍りを表す固定時間Δt' ３１６ ゲート2への仮の入力波形鈍りtrf2' ３１７ ＲＣネット２の配線遅延twire2 ３１８ ゲート３への入力波形鈍りtrf3 ３１９ ＲＣネット1の配線遅延twire1 ３２０ ゲート２への入力波形鈍りtrf2 ３２１ ＲＣネット３の配線遅延twire3A ３２２ ＲＣネット３の配線遅延twire3B ３２３ ゲート２への入力波形鈍りtrf2 ３２４ 出力波形鈍りtrf4 ３２５ ゲート２のゲート遅延tpd2 ３２６ ゲート１のゲート遅延tpd1 ３２７ ゲート３のゲート遅延tpd3 ３２８ 求まっていない入力波形鈍り ３２９ 求まっていない入力波形鈍り ３３０ 任意の入力波形鈍り ７０１ インバータ１ ７０２ バッファ２ ７０３ バッファ３ ７０４ バッファ４ ７０５ バッファ５ ７０６ バッファ６ ７０７ バッファ７ ７０８ バッファ８ ７０９ バッファ９ ７１０ バッファ１０ ７１１ バッファ１１ ７１２ バッファ１２ ７１３ バッファ１３ ７１４ バッファ１４ ７１５ バッファ１５ ７１６ バッファ１６ ７１７ バッファ１７ ７１８ バッファ１８ ７１９ バッファ１９ ９０５ ゲート１ ９０６ ゲート２ ９０７ ゲートＮ ９０８ 回路への入力波形鈍りtrf ９０９ ゲート２への入力波形鈍りtrf1 ９１０ ゲートＮへの入力波形鈍りtrf(N-1)
Claims (14)
- 【請求項１】複数のゲートと前記複数のゲートをそれぞ
れ接続する複数の配線とを含む論理回路を、それぞれゲ
ートとそのゲートに接続される配線とを単位とする複数
の単位回路に分割する第１のステップと、 前記単位回路毎に固定入力波形鈍りを与えたときの出力
遅延を仮出力波形鈍りとして求める第２のステップと、 前記単位回路毎に当該単位回路の入力に接続させる単位
回路の前記仮出力波形鈍りを仮入力波形鈍りとして与え
たときの出力遅延を当該単位回路の出力波形鈍りとして
求める第３のステップと、 前記単位回路毎に当該単位回路の入力に接続される単位
回路の前記出力波形鈍りを入力波形鈍りとして与え当該
単位回路の伝播遅延時間を求める第４のステップとを含
むことを特徴とする論理回路の遅延計算方法。 - 【請求項２】前記単位回路の伝播遅延時間に基いて前記
論理回路に対する入力信号が変化してから出力信号が変
化するまでの信号の伝播遅延時間を求める第５のステッ
プをさらに備えたことを特徴とする請求項１記載の論理
回路の遅延計算方法。 - 【請求項３】単位回路の仮出力波形鈍りと出力波形鈍り
との差異が一定値以内に収束するまで前記出力波形鈍り
に基いて仮出力波形鈍りを与え直して前記第３のステッ
プを繰り返すことを特徴とする請求項１または２記載の
論理回路の遅延計算方法。 - 【請求項４】前記第１のステップは、ゲートとそのゲー
トの出力に接続される配線とを単位として分割するステ
ップであって、 前記第２のステップは、ゲートを前記固定入力波形鈍り
で電圧が変化する可変電圧源と抵抗のモデルに置き換
え、配線の抵抗、容量成分をπ型ネットに縮退して前記
仮出力波形鈍りを求めるステップであることを特徴とす
る請求項１乃至３いずれか１項記載の論理回路の遅延計
算方法。 - 【請求項５】前記第３のステップは、ゲートを前記仮入
力波形鈍りで電圧が変化する可変電圧源と抵抗のモデル
に置き換え、配線の抵抗、容量成分をπ型ネットに縮退
して前記出力波形鈍りを求めるステップであることを特
徴とする請求項４記載の論理回路の遅延計算方法。 - 【請求項６】複数のゲートと前記複数のゲートをそれぞ
れ接続する複数の配線とを含む論理回路を、それぞれゲ
ートとそのゲートに接続される配線とを単位とする複数
の単位回路に分割する回路分割手段と、 前記単位回路毎に固定入力波形鈍りを与えたときの出力
遅延を仮出力波形鈍りとして求める単位回路仮出力波形
鈍り算出手段と、 前記単位回路毎に当該単位回路の入力に接続させる単位
回路の前記仮出力波形鈍りを仮入力波形鈍りとして与え
たときの出力遅延を当該単位回路の出力波形鈍りとして
求める単位回路出力鈍り算出手段と、 前記単位回路毎に当該単位回路の入力に接続される単位
回路の前記出力波形鈍りを入力波形鈍りとして与え当該
単位回路の伝播遅延時間を求める単位回路伝播遅延時間
算出手段とを含むことを特徴とする論理回路の遅延計算
装置。 - 【請求項７】前記単位回路出力波形鈍り算出手段は、全
ての単位回路の仮出力波形鈍りと出力波形鈍りとの差異
が一定値以内に収束するまで前記出力波形鈍りに基いて
仮出力波形鈍りを与え直して出力波形鈍りの算出を繰り
返すことを特徴とする単位回路出力鈍り算出手段である
ことを特徴とする請求項６記載の論理回路の遅延計算装
置。 - 【請求項８】前記回路分割手段は、ゲートとそのゲート
の出力に接続される配線とを単位として論理回路を分割
する回路分割手段であって、 前記単位回路仮出力波形鈍り算出手段は、ゲートを前記
固定入力波形鈍りで電圧が変化する可変電圧源と抵抗の
モデルに置き換え、配線の抵抗、容量成分をπ型ネット
に縮退して前記仮出力波形鈍りを求める単位回路仮出力
波形鈍り算出手段であることを特徴とする請求項６また
は７記載の論理回路の遅延計算装置。 - 【請求項９】前記単位回路出力波形鈍り算出手段は、ゲ
ートを前記仮入力波形鈍りで電圧が変化する可変電圧源
と抵抗のモデルに置き換え、配線の抵抗、容量成分をπ
型ネットに縮退して前記出力波形鈍りを求める単位回路
出力波形鈍り算出手段であることを特徴とする請求項８
記載の論理回路の遅延計算装置。 - 【請求項１０】コンピュータに論理回路の遅延計算を実
行させるためのプログラムを記録した記録媒体であっ
て、 複数のゲートと前記複数のゲートをそれぞれ接続する複
数の配線とを含む論理回路を、それぞれゲートとそのゲ
ートに接続される配線とを単位とする複数の単位回路に
分割する第１のステップと、 前記単位回路毎に固定入力波形鈍りを与えたときの出力
遅延を仮出力波形鈍りとして求める第２のステップと、 前記単位回路毎に当該単位回路の入力に接続させる単位
回路の前記仮出力波形鈍りを仮入力波形鈍りとして与え
たときの出力遅延を当該単位回路の出力波形鈍りとして
求める第３のステップと、 前記単位回路毎に当該単位回路の入力に接続される単位
回路の前記出力波形鈍りを入力波形鈍りとして与え当該
単位回路の伝播遅延時間を求める第４のステップとを含
むことを特徴とする論理回路の遅延計算プログラムを記
録した媒体。 - 【請求項１１】前記単位回路の伝播遅延時間に基いて前
記論理回路に対する入力信号が変化してから出力信号が
変化するまでの信号の伝播遅延時間を求める第５のステ
ップをさらに備えたことを特徴とする請求項１０記載の
論理回路の遅延計算プログラムを記録した媒体。 - 【請求項１２】単位回路の仮出力波形鈍りと出力波形鈍
りとの差異が一定値以内に収束するまで前記出力波形鈍
りに基いて仮出力波形鈍りを与え直して前記第３のステ
ップを繰り返すことを特徴とする請求項１０または１１
記載の論理回路の遅延計算プログラムを記録した媒体。 - 【請求項１３】前記第１のステップは、ゲートとそのゲ
ートの出力に接続される配線とを単位として分割するス
テップであって、 前記第２のステップは、ゲートを前記固定入力波形鈍り
で電圧が変化する可変電圧源と抵抗のモデルに置き換
え、配線の抵抗、容量成分をπ型ネットに縮退して前記
仮出力波形鈍りを求めるステップであることを特徴とす
る請求項１０乃至１２いずれか１項記載の論理回路の遅
延計算プログラムを記録した媒体。 - 【請求項１４】前記第３のステップは、ゲートを前記仮
入力波形鈍りで電圧が変化する可変電圧源と抵抗のモデ
ルに置き換え、配線の抵抗、容量成分をπ型ネットに縮
退して前記出力波形鈍りを求めるステップであることを
特徴とする請求項１３記載の論理回路の遅延計算プログ
ラムを記録した媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04960999A JP3544885B2 (ja) | 1999-02-26 | 1999-02-26 | 論理回路の遅延計算方法、論理回路の遅延計算装置および論理回路の遅延計算プログラムを記録した媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04960999A JP3544885B2 (ja) | 1999-02-26 | 1999-02-26 | 論理回路の遅延計算方法、論理回路の遅延計算装置および論理回路の遅延計算プログラムを記録した媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000250950A true JP2000250950A (ja) | 2000-09-14 |
| JP3544885B2 JP3544885B2 (ja) | 2004-07-21 |
Family
ID=12835987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04960999A Expired - Fee Related JP3544885B2 (ja) | 1999-02-26 | 1999-02-26 | 論理回路の遅延計算方法、論理回路の遅延計算装置および論理回路の遅延計算プログラムを記録した媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3544885B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8171440B2 (en) | 2008-08-20 | 2012-05-01 | Nec Corporation | Timing analyzing apparatus, timing analyzing method and program thereof |
| US8788255B2 (en) | 2009-08-21 | 2014-07-22 | Nec Corporation | Delay analysis processing of semiconductor integrated circuit |
| US8984456B2 (en) | 2012-02-02 | 2015-03-17 | Nec Corporation | Macro timing analysis device, macro boundary path timing analysis method and macro boundary path timing analysis program |
-
1999
- 1999-02-26 JP JP04960999A patent/JP3544885B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8171440B2 (en) | 2008-08-20 | 2012-05-01 | Nec Corporation | Timing analyzing apparatus, timing analyzing method and program thereof |
| US8788255B2 (en) | 2009-08-21 | 2014-07-22 | Nec Corporation | Delay analysis processing of semiconductor integrated circuit |
| US8984456B2 (en) | 2012-02-02 | 2015-03-17 | Nec Corporation | Macro timing analysis device, macro boundary path timing analysis method and macro boundary path timing analysis program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3544885B2 (ja) | 2004-07-21 |
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