JP5935544B2 - 論理セルのアナログモデルを生成する方法、製品及びコンピュータシステム - Google Patents
論理セルのアナログモデルを生成する方法、製品及びコンピュータシステム Download PDFInfo
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Description
V(504)=vss t<tin01+tfr−trise/2の場合
V(504)=vss+(vdd−vss)・(t−tin01−tdr+trise/2)/trise
(tin01+tdr−trise/2)≦t≦(tin01+tdr+trise/2)の場合
V(504)=vdd t>tin01+tdr+trise/2の場合
Ronr・Cload・dV(506)/dt=V(506)−V(504)
ここで、tは、時間であり、V(504)は、図5のノード504での電圧であり、V(506)は、図5のノード506での電圧であり、tin01は、出力を論理0から論理1に切り替えるゲートに対する入力の遷移の絶対時間であり、Cloadは、図5のノード506での集中キャパシタンス負荷であり、dV(506)/dtは、tに対するV(506)の導関数であり、tdr、trise及びRonrは、アナログモデルパラメータである。実際上、モデリング言語としてヴェリログAを用いる場合には、シミュレータはV(504)の遷移を平滑化するので、V(504)を表す式は近似である。最終の線形微分方程式は、V(506)を計算するようシミュレータによって解かれる。シミュレータは、ノード506での負荷が集中しているとの制限を有さない点に留意されたい。なお、本開示に従ってモデルを構築する場合に、集中容量性負荷を用いることは、シミュレーション出力からのパラメータRonrの抽出を簡単にする。立ち下がり遷移に関するV(504)及びV(506)の式は、モデルパラメーがtdf、tfall、及びRonfによって置換され且つvdd及びvssが交換される点を除いて、上記の式と同じ形をとる。
論理セルのアナログモデルを生成する方法であって、
前記論理セルについて、前記論理セルの入力遷移に応答して起こる前記論理セルの出力遷移を示す少なくとも1つのエントリを含む論理遷移データを、前記論理セルのデジタルモデルの解析に基づき生成するステップと、
前記論理セルについて、前記論理遷移データの各エントリに関連付けられた遷移タイミングパラメータを含む、パラメータ化された遷移に基づくアナログモデルを生成するステップと、
前記論理セルについて、前記パラメータ化された遷移に基づくアナログモデルと、前記論理セルを特徴付ける1又はそれ以上のアナログネットリストとに基づき、アナログモデルを生成するステップと
を有し、
前記アナログモデルは、
前記論理セルの入力を夫々表す1又はそれ以上の入力ノードと、
前記論理セルの出力を夫々表す1又はそれ以上の出力ノードと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、該入力に基づき出力を計算するよう構成される、前記論理セルのブール論理をモデル化するための論理ブロックと、
前記論理ブロックの出力を選択入力として受け、自身のデータ入力部で低閾信号及び高閾信号を受け、遷移アナログ信号を出力するよう構成されるマルチプレクサと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、前記1又はそれ以上の入力ノードの値と、前記パラメータ化された遷移に基づくアナログモデルから選択されるパラメータとに基づき遷移タイミングパラメータを出力するよう構成される、遷移に基づくパラメータブロックと、
前記マルチプレクサの出力及び前記遷移タイミングパラメータを受け、前記1又はそれ以上の入力ノードへの入力に応答して前記論理セルの挙動をモデル化する出力論理信号を出力するよう構成される遷移関数ブロックと
を有する、方法。
前記アナログモデルは1又はそれ以上の入力キャパシタンスを有し、各入力キャパシタンスは夫々の入力ノードへ結合される、
付記1に記載の方法。
前記アナログモデルは、前記遷移関数ブロックの出力へ結合される抵抗を有し、該抵抗は、前記論理セルの出力での負荷をモデル化する、
付記1に記載の方法。
特定のエントリについての遷移タイミングパラメータは、前記特定のエントリについての入力遷移と出力遷移との間の遅延、前記特定のエントリについての出力遷移立ち上がり時間、前記特定のエントリについての出力遷移立ち下がり時間、及び前記特定のエントリについて出力負荷をモデル化するための前記特定のエントリについての負荷抵抗、のうち少なくとも1つを含む、
付記1に記載の方法。
前記アナログモデルを最適化するステップを更に有し、
前記アナログモデルの最適化は、
前記論理セルの出力タイミング特性の第1の組を決定するよう、前記アナログモデルを、1又はそれ以上のアナログネットリストにおいて具現される前記論理セルの寄生キャパシタンスに基づきシミュレーションするステップと、
前記論理セルの出力タイミング特性の第2の組を決定するよう、前記アナログモデルを、前記パラメータ化された遷移に基づくアナログモデルの選択されたパラメータに基づきシミュレーションするステップと、
前記論理セルの前記出力タイミング特性の第1の組と前記論理セルの前記出力タイミング特性の第2の組との間のパーセント誤差が許容範囲内にある場合に、前記選択されたパラメータを含めるよう前記アナログモデルを更新するステップと
を有する、付記1に記載の方法。
前記デジタルモデルは、デジタルモデリング言語において具現される、
付記1に記載の方法。
前記アナログモデルは、アナログモデリング言語において具現される、
付記1に記載の方法。
前記パラメータ化された遷移に基づくアナログモデルは、アナログモデリング言語において具現される、
付記1に記載の方法。
コンピュータ読み取り可能な媒体と、
前記コンピュータ読み取り可能な媒体に坦持され、プロセッサによって読出可能であり、読み出され実行される場合に、前記プロセッサに、
論理セルについて、前記論理セルの入力遷移に応答して起こる前記論理セルの出力遷移を示す少なくとも1つのエントリを含む論理遷移データを、前記論理セルのデジタルモデルの解析に基づき生成させ、
前記論理セルについて、前記論理遷移データの各エントリに関連付けられた遷移タイミングパラメータを含む、パラメータ化された遷移に基づくアナログモデルを生成させ、
前記論理セルについて、前記パラメータ化された遷移に基づくアナログモデルと、前記論理セルを特徴付ける1又はそれ以上のアナログネットリストとに基づき、アナログモデルを生成させる
コンピュータにより実行可能な命令と
を有し、
前記アナログモデルは、
前記論理セルの入力を夫々表す1又はそれ以上の入力ノードと、
前記論理セルの出力を夫々表す1又はそれ以上の出力ノードと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、該入力に基づき出力を計算するよう構成される、前記論理セルのブール論理をモデル化するための論理ブロックと、
前記論理ブロックの出力を選択入力として受け、自身のデータ入力部で低閾信号及び高閾信号を受け、遷移アナログ信号を出力するよう構成されるマルチプレクサと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、前記1又はそれ以上の入力ノードの値と、前記パラメータ化された遷移に基づくアナログモデルから選択されるパラメータとに基づき遷移タイミングパラメータを出力するよう構成される、遷移に基づくパラメータブロックと、
前記マルチプレクサの出力及び前記遷移タイミングパラメータを受け、前記1又はそれ以上の入力ノードへの入力に応答して前記論理セルの挙動をモデル化する出力論理信号を出力するよう構成される遷移関数ブロックと
を有する、製品。
前記アナログモデルは1又はそれ以上の入力キャパシタンスを有し、各入力キャパシタンスは夫々の入力ノードへ結合される、
付記9に記載の製品。
前記アナログモデルは、前記遷移関数ブロックの出力へ結合される抵抗を有し、該抵抗は、前記論理セルの出力での負荷をモデル化する、
付記9に記載の製品。
特定のエントリについての遷移タイミングパラメータは、前記特定のエントリについての入力遷移と出力遷移との間の遅延、前記特定のエントリについての出力遷移立ち上がり時間、前記特定のエントリについての出力遷移立ち下がり時間、及び前記特定のエントリについて出力負荷をモデル化するための前記特定のエントリについての負荷抵抗、のうち少なくとも1つを含む、
付記9に記載の製品。
前記コンピュータにより実行可能な命令は、読み出され実行される場合に、前記プロセッサに、更に、前記アナログモデルを最適化させ、
前記アナログモデルの最適化は、
前記論理セルの出力タイミング特性の第1の組を決定するよう、前記アナログモデルを、1又はそれ以上のアナログネットリストにおいて具現される前記論理セルの寄生キャパシタンスに基づきシミュレーションするステップと、
前記論理セルの出力タイミング特性の第2の組を決定するよう、前記アナログモデルを、前記パラメータ化された遷移に基づくアナログモデルの選択されたパラメータに基づきシミュレーションするステップと、
前記論理セルの前記出力タイミング特性の第1の組と前記論理セルの前記出力タイミング特性の第2の組との間のパーセント誤差が許容範囲内にある場合に、前記選択されたパラメータを含めるよう前記アナログモデルを更新するステップと
を有する、付記9に記載の製品。
前記デジタルモデルは、デジタルモデリング言語において具現される、
付記9に記載の製品。
前記アナログモデルは、アナログモデリング言語において具現される、
付記9に記載の製品。
前記パラメータ化された遷移に基づくアナログモデルは、アナログモデリング言語において具現される、
付記9に記載の製品。
プロセッサと、
前記プロセッサへ連通可能に結合され、該プロセッサによって読出可能な1又はそれ以上のコンピュータにより実行可能な命令を記憶したコンピュータ読み取り可能な媒体と
を有し、
前記命令は、読み出され実行される場合に、前記プロセッサに、
論理セルについて、前記論理セルの入力遷移に応答して起こる前記論理セルの出力遷移を示す少なくとも1つのエントリを含む論理遷移データを、前記論理セルのデジタルモデルの解析に基づき生成させ、
前記論理セルについて、前記論理遷移データの各エントリに関連付けられた遷移タイミングパラメータを含む、パラメータ化された遷移に基づくアナログモデルを生成させ、
前記論理セルについて、前記パラメータ化された遷移に基づくアナログモデルと、前記論理セルを特徴付ける1又はそれ以上のアナログネットリストとに基づき、アナログモデルを生成させ、
前記アナログモデルは、
前記論理セルの入力を夫々表す1又はそれ以上の入力ノードと、
前記論理セルの出力を夫々表す1又はそれ以上の出力ノードと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、該入力に基づき出力を計算するよう構成される、前記論理セルのブール論理をモデル化するための論理ブロックと、
前記論理ブロックの出力を選択入力として受け、自身のデータ入力部で低閾信号及び高閾信号を受け、遷移アナログ信号を出力するよう構成されるマルチプレクサと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、前記1又はそれ以上の入力ノードの値と、前記パラメータ化された遷移に基づくアナログモデルから選択されるパラメータとに基づき遷移タイミングパラメータを出力するよう構成される、遷移に基づくパラメータブロックと、
前記マルチプレクサの出力及び前記遷移タイミングパラメータを受け、前記1又はそれ以上の入力ノードへの入力に応答して前記論理セルの挙動をモデル化する出力論理信号を出力するよう構成される遷移関数ブロックと
を有する、コンピュータシステム。
前記アナログモデルは1又はそれ以上の入力キャパシタンスを有し、各入力キャパシタンスは夫々の入力ノードへ結合される、
付記17に記載のコンピュータシステム。
前記アナログモデルは、前記遷移関数ブロックの出力へ結合される抵抗を有し、該抵抗は、前記論理セルの出力での負荷をモデル化する、
付記17に記載のコンピュータシステム。
特定のエントリについての遷移タイミングパラメータは、前記特定のエントリについての入力遷移と出力遷移との間の遅延、前記特定のエントリについての出力遷移立ち上がり時間、前記特定のエントリについての出力遷移立ち下がり時間、及び前記特定のエントリについて出力負荷をモデル化するための前記特定のエントリについての負荷抵抗、のうち少なくとも1つを含む、
付記17に記載のコンピュータシステム。
前記コンピュータにより実行可能な命令は、読み出され実行される場合に、前記プロセッサに、更に、前記アナログモデルを最適化させ、
前記アナログモデルの最適化は、
前記論理セルの出力タイミング特性の第1の組を決定するよう、前記アナログモデルを、1又はそれ以上のアナログネットリストにおいて具現される前記論理セルの寄生キャパシタンスに基づきシミュレーションするステップと、
前記論理セルの出力タイミング特性の第2の組を決定するよう、前記アナログモデルを、前記パラメータ化された遷移に基づくアナログモデルの選択されたパラメータに基づきシミュレーションするステップと、
前記論理セルの前記出力タイミング特性の第1の組と前記論理セルの前記出力タイミング特性の第2の組との間のパーセント誤差が許容範囲内にある場合に、前記選択されたパラメータを含めるよう前記アナログモデルを更新するステップと
を有する、付記17に記載のコンピュータシステム。
103 プロセッサ
104 メモリ
106 モデル生成モジュール
108 アナログネットリスト
110 デジタルモデル
112 パラメータ化された遷移に基づくアナログモデル
114 アナログモデル
502 入力ノード
504 内部出力ノード
506 出力ノード
508 入力キャパシタンス
510 論理ブロック
512 遷移に基づくパラメータブロック
514 マルチプレクサ段
516 遷移関数
518 抵抗
Claims (10)
- コンピュータが論理セルのアナログモデルを生成する方法であって、
前記論理セルについて、前記論理セルの入力遷移に応答して起こる前記論理セルの出力遷移を示す少なくとも1つのエントリを含む論理遷移データを、前記論理セルのデジタルモデルの解析に基づき生成するステップと、
前記論理セルについて、前記論理遷移データの各エントリに関連付けられた遷移タイミングパラメータを含む、パラメータ化された遷移に基づくアナログモデルを生成するステップと、
前記論理セルについて、前記パラメータ化された遷移に基づくアナログモデルと、前記論理セルを特徴付ける1又はそれ以上のアナログネットリストとに基づき、アナログモデルを生成するステップと
を有し、
前記アナログモデルは、
前記論理セルの入力を夫々表す1又はそれ以上の入力ノードと、
前記論理セルの出力を夫々表す1又はそれ以上の出力ノードと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、該入力に基づき出力を計算するよう構成される、前記論理セルのブール論理をモデル化するための論理ブロックと、
前記論理ブロックの出力を選択入力として受け、自身のデータ入力部で低閾信号及び高閾信号を受け、遷移アナログ信号を出力するよう構成されるマルチプレクサと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、前記1又はそれ以上の入力ノードの値と、前記パラメータ化された遷移に基づくアナログモデルから選択されるパラメータとに基づき遷移タイミングパラメータを出力するよう構成される、遷移に基づくパラメータブロックと、
前記マルチプレクサの出力及び前記遷移タイミングパラメータを受け、前記1又はそれ以上の入力ノードへの入力に応答して前記論理セルの挙動をモデル化する出力論理信号を出力するよう構成される遷移関数ブロックと
を有する、方法。 - 前記アナログモデルは1又はそれ以上の入力キャパシタンスを有し、各入力キャパシタンスは夫々の入力ノードへ結合される、
請求項1に記載の方法。 - 前記アナログモデルは、前記遷移関数ブロックの出力へ結合される抵抗を有し、該抵抗は、前記論理セルの出力での負荷をモデル化する、
請求項1に記載の方法。 - 特定のエントリについての遷移タイミングパラメータは、前記特定のエントリについての入力遷移と出力遷移との間の遅延、前記特定のエントリについての出力遷移立ち上がり時間、前記特定のエントリについての出力遷移立ち下がり時間、及び前記特定のエントリについて出力負荷をモデル化するための前記特定のエントリについての負荷抵抗、のうち少なくとも1つを含む、
請求項1に記載の方法。 - 前記アナログモデルを最適化するステップを更に有し、
前記アナログモデルの最適化は、
前記論理セルの出力タイミング特性の第1の組を決定するよう、前記アナログモデルを、1又はそれ以上のアナログネットリストにおいて具現される前記論理セルの寄生キャパシタンスに基づきシミュレーションするステップと、
前記論理セルの出力タイミング特性の第2の組を決定するよう、前記アナログモデルを、前記パラメータ化された遷移に基づくアナログモデルの選択されたパラメータに基づきシミュレーションするステップと、
前記論理セルの前記出力タイミング特性の第1の組と前記論理セルの前記出力タイミング特性の第2の組との間のパーセント誤差が許容範囲内にある場合に、前記選択されたパラメータを含めるよう前記アナログモデルを更新するステップと
を有する、請求項1に記載の方法。 - 前記デジタルモデルは、デジタルモデリング言語において具現される、
請求項1に記載の方法。 - 前記アナログモデルは、アナログモデリング言語において具現される、
請求項1に記載の方法。 - 前記パラメータ化された遷移に基づくアナログモデルは、アナログモデリング言語において具現される、
請求項1に記載の方法。 - プロセッサによって実行される場合に、前記プロセッサに、
論理セルについて、前記論理セルの入力遷移に応答して起こる前記論理セルの出力遷移を示す少なくとも1つのエントリを含む論理遷移データを、前記論理セルのデジタルモデルの解析に基づき生成させ、
前記論理セルについて、前記論理遷移データの各エントリに関連付けられた遷移タイミングパラメータを含む、パラメータ化された遷移に基づくアナログモデルを生成させ、
前記論理セルについて、前記パラメータ化された遷移に基づくアナログモデルと、前記論理セルを特徴付ける1又はそれ以上のアナログネットリストとに基づき、アナログモデルを生成させる
コンピュータにより実行可能な命令を有し、
前記アナログモデルは、
前記論理セルの入力を夫々表す1又はそれ以上の入力ノードと、
前記論理セルの出力を夫々表す1又はそれ以上の出力ノードと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、該入力に基づき出力を計算するよう構成される、前記論理セルのブール論理をモデル化するための論理ブロックと、
前記論理ブロックの出力を選択入力として受け、自身のデータ入力部で低閾信号及び高閾信号を受け、遷移アナログ信号を出力するよう構成されるマルチプレクサと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、前記1又はそれ以上の入力ノードの値と、前記パラメータ化された遷移に基づくアナログモデルから選択されるパラメータとに基づき遷移タイミングパラメータを出力するよう構成される、遷移に基づくパラメータブロックと、
前記マルチプレクサの出力及び前記遷移タイミングパラメータを受け、前記1又はそれ以上の入力ノードへの入力に応答して前記論理セルの挙動をモデル化する出力論理信号を出力するよう構成される遷移関数ブロックと
を有する、プログラム。 - プロセッサと、
前記プロセッサへ連通可能に結合され、該プロセッサによって読出可能な1又はそれ以上のコンピュータにより実行可能な命令を記憶したコンピュータ読み取り可能な媒体と
を有し、
前記命令は、読み出され実行される場合に、前記プロセッサに、
論理セルについて、前記論理セルの入力遷移に応答して起こる前記論理セルの出力遷移を示す少なくとも1つのエントリを含む論理遷移データを、前記論理セルのデジタルモデルの解析に基づき生成させ、
前記論理セルについて、前記論理遷移データの各エントリに関連付けられた遷移タイミングパラメータを含む、パラメータ化された遷移に基づくアナログモデルを生成させ、
前記論理セルについて、前記パラメータ化された遷移に基づくアナログモデルと、前記論理セルを特徴付ける1又はそれ以上のアナログネットリストとに基づき、アナログモデルを生成させ、
前記アナログモデルは、
前記論理セルの入力を夫々表す1又はそれ以上の入力ノードと、
前記論理セルの出力を夫々表す1又はそれ以上の出力ノードと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、該入力に基づき出力を計算するよう構成される、前記論理セルのブール論理をモデル化するための論理ブロックと、
前記論理ブロックの出力を選択入力として受け、自身のデータ入力部で低閾信号及び高閾信号を受け、遷移アナログ信号を出力するよう構成されるマルチプレクサと、
前記1又はそれ以上の入力ノードの夫々を入力として受け、前記1又はそれ以上の入力ノードの値と、前記パラメータ化された遷移に基づくアナログモデルから選択されるパラメータとに基づき遷移タイミングパラメータを出力するよう構成される、遷移に基づくパラメータブロックと、
前記マルチプレクサの出力及び前記遷移タイミングパラメータを受け、前記1又はそれ以上の入力ノードへの入力に応答して前記論理セルの挙動をモデル化する出力論理信号を出力するよう構成される遷移関数ブロックと
を有する、コンピュータシステム。
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