JP2004501438A - 集積回路検証用の高精度タイミングモデル - Google Patents
集積回路検証用の高精度タイミングモデル Download PDFInfo
- Publication number
- JP2004501438A JP2004501438A JP2001585090A JP2001585090A JP2004501438A JP 2004501438 A JP2004501438 A JP 2004501438A JP 2001585090 A JP2001585090 A JP 2001585090A JP 2001585090 A JP2001585090 A JP 2001585090A JP 2004501438 A JP2004501438 A JP 2004501438A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- drive
- determining
- voltage
- network
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Pulse Circuits (AREA)
Abstract
可変電流源モデルが、集積回路に実装された回路の設計用のタイミング遅延を正確に決定する。集積回路の設計が抵抗容量（ＲＣ）ネットワークを特定する。ＲＣネットワークは駆動点と受信点を連結し、前記設計で特定される回路が駆動点でＲＣネットワークを駆動する。可変電流源モデルは、ＲＣネットワークおよび前記回路の回路特性づけモデルに基づいて駆動点における回路用の駆動電流を決定する。駆動点の駆動電流でＲＣネットワークのドライブをシミュレートすることにより駆動点と受信点の間のタイミング遅延を決定する。
Description
【０００１】
発明の背景
関連出願の相互参照
この出願は、「タイミング／電力の検証用の高精度タイミングモデル」と題し、２０００年５月１２日に出願された米国暫定特許出願番号６０／２０３７４８の利益を請求する。
【０００２】
発明の分野
本発明は、電子設計自動化（ＥＤＡ）ツールの分野に関し、特に、可変電流源を使用するタイミング技法および検証技法に関する。
【０００３】
技術背景
集積回路設計の一つの側面は、チップを特徴づけるためのタイミングパラメータおよび電力消費量の決定に関わる。現在、大規模集積回路（ＬＳＩ）および超大規模集積回路（ＶＬＳＩ）の設計は、ディープサブミクロンからウルトラディープサブミクロン（ＤＳＭ／ＵＤＳＭ）へ特徴サイズが移行している。この移行に伴い、タイミングと電力の検証は、複雑集積回路設計で高い電気的性能を達成するために、よりに重要になる。特徴サイズに加えて、タイミングと電力の検証の精度も、集積回路設計のサイズが常に増加するため重要になる。更に、速く正確な電力とタイミングの検証技法は、今日の集積回路設計に対する製品先行き（プロダクトウインドー）需要を製品化するべき時間を満たすために重要である。
一般的に、タイミングパラメータは、信号がチップの一部分から別の部分へどのように伝播するか定義する。例えば、タイミングパラメータは、ＬＳＩ／ＶＬＳＩ回路における駆動回路から受信回路までの上昇信号伝播時間および下降信号伝播時間を定義する。現在、タイミングおよび電力の情報は、インスタンスベースの遅延および電力の計算に基づいて生成される。遅延および電力の計算は固定ライブラリーから公式化される。具体的には、このライブラリーは、入力信号スルーレートおよび出力ローディングキャパシタンスの固定参照ルックアップ表からピンツーピン遅延および出力の立ち上がり時間と立ち下がり時間を定義する。固定基準ライブラリーを使用して、出力の立ち上がり時間と立ち下がり時間が入力信号スルーレートと固定出力ローディングキャパシタンスに基づいて特定される。
タイミング検証用ライブラリーを生成するため、負荷キャパシタンスおよび入力信号スルーレートを使用して入力電圧の変化から出力電圧の変化を引き出す。しかしながら、この単純な技法では、回路レベルおよびデバイスレベルの非直線的特性を得られない。さらに分析要件を単純化するために、デバイスの出力信号曲線を線形掃引として特定する。リソグラフィーの継続的で急速な進歩と共に、そしてトランジスタの寸法が小さくなるにつれて、この出力信号曲線の更に大きい部分をトランジスタの非線形動作領域が占める。
この先行技法は、駆動インスタンス遅延およびＲＣネットワーク伝播遅延の両方を計算する際に誤差を生じる。具体的には、先行線形掃引技法は、回路用の実際の信号曲線に合わず、その結果、遅延計算では受け入れがたい誤差を招く。例えば、線形掃引技法では抵抗遮蔽効果を得られない。抵抗遮蔽効果はＲＣネットワークの抵抗素子によって引き起こされる。抵抗遮蔽効果はＤＳＭ／ＵＤＳＭ設計で増幅される。このように、この線形掃引技法を使用すると、実際の信号遅延は遅延予測とは著しく異なることもある。従って、特にＤＳＭ／ＵＤＳＭ設計に見られる非線形動作を正確に反映する遅延と電力の結果を適切に計算するために新しい駆動方法論が必要である。
ＤＳＭ／ＵＤＳＭ設計では、回路の出力電圧の変化に基づいて回路の出力強さをモデル化することが、タイミング遅延パラメータおよび消費電力の正確な計算に不可欠である。従来の線形電圧掃引技法は実際の信号曲線と回路に合わないので、遅延と電力の計算に受け入れがたい誤差を招く。そのため、出力（駆動）電圧の変化に基づいた回路特性をより正確にモデル化する必要がある。
【０００４】
発明の要約
可変電流源モデルが、集積回路に実装された回路設計のためのタイミング遅延を正確に決定する。集積回路の設計は、集積回路中の回路を相互連結する配線回路網のような抵抗容量（ＲＣ）ネットワークを特定する。ＲＣネットワークは、駆動点と受信点を連結する。標準セルに実装されているゲートレベル回路のような、前記設計で特定される回路が、駆動点でＲＣネットワークを駆動する。可変電流源モデルは、ＲＣネットワークおよび駆動点の回路の特性づけに基づいて同回路用の駆動電流を決定する。駆動点の駆動電流でＲＣネットワークのドライブをシミュレートすることにより、駆動点と受信点の間のタイミング遅延が決定される。
一実施例では、可変電流源モデルは以下のように作動する。前記回路への複数の出力電圧に対応する複数のタイムインスタンスが特定される。初期駆動電流が選択され、この駆動電流に対応する駆動電圧が、駆動点におけるＲＣネットワークの駆動を初期駆動電流でシミュレートすることにより決定される。前記回路用の負荷キャパシタンスが動的に決定される。一実施例では、負荷キャパシタンスは、駆動電流からのＲＣネットワークの充電および放電から決定される。各タイムインスタンス毎に、前記回路用の新しい駆動電流が、前タイムインスタンスからの駆動電圧および負荷キャパシタンスから決定される。各タイムインスタンス用の受信電圧が、ＲＣネットワーク用の駆動電圧および伝達関数から決定される。駆動電圧および受信電圧は、ＲＣネットワークのタイミングパラメータを生成するために使用される。
一実施例では、回路特性づけモデルを生成して、各タイムインスタンス毎に、先のタイムインスタンスからの駆動電圧および負荷キャパシタンスから新しい駆動電流を決定する。回路特性づけモデルは、前記回路用の入力信号スルーレート、負荷キャパシタンス、駆動電流および駆動電圧の間の関係を表す。一実施例では、前記モデルにアクセスして、駆動電圧、実効キャパシタンス、および選択した入力信号スルーレートに基づく駆動電流を抽出する。
可変電流モデルは、クロストークおよびＩＲドロップ（抵抗降下）の分析はもちろんのこと、ピーク電力を含む電力の計算に応用できる。
【０００５】
詳細な説明
「タイミング／電力の検証用の高精度タイミングモデル」と題し、２０００年５月１２日に出願された米国暫定特許出願番号６０／２０３７４８の開示は、引用により明確に本書に編入される。
【０００６】
タイミングパラメータ計算
図１は、回路のタイミングパラメータを特性づけるための一実施例を示す。この回路には、抵抗容量（ＲＣ）ネットワーク１２０で相互連結された駆動回路１１０および受信機１３０が含まれる。一実施例では、ＲＣネットワークは、集積回路の一つまたは複数の層に付着した金属またはポリシリコンからなる相互接続線で構成される。駆動回路１１０は、出力段で駆動源（例えば、充電経路／放電経路）を提供する広いカテゴリーの回路を表すように意図されている。同様に、受信機１３０は、信号を受信し且つ複数の回路（例えば、論理ゲート）に伝播させる広いカテゴリーの回路を表すように意図されている。
タイミングパラメータを定義するための実施例では、回路の遅延には、駆動インスタンス遅延およびＲＣネットワーク伝播遅延の両方が含まれる。本書では、駆動インスタンス遅延は、回路（例えば、駆動回路１１０）が示すタイミング遅延であり、回路への信号入力とその入力に応じた同回路の出力との時間差として測定されるものとする。本書では、ＲＣネットワーク伝播遅延は、配線相互接続ネットワーク（例えば、ＲＣネットワーク１２０）を介して伝播する、回路駆動装置（例えば、駆動回路１１０）の出力電圧および受信機（例えば、受信機１３０）の入力電圧から測定された信号遅延と定義する。
回路へ入力される電圧信号は、入力信号スルーレートによって特性づけられる。一般的に、入力信号スルーレートは、電圧がＶｄｄの１０％からＶｄｄの９０％まで上昇またはＶｄｄの９０％からＶｄｄの１０％まで下降する割合である。
例えば図１では、駆動インスタンス遅延は、入力ベクトル１０５の入力電圧から駆動回路１１０の出力端子で電圧Ｖｄを発生するのに必要な時間差で測定される、信号を伝播する駆動回路１１０が示す時間遅延である。ゲートレベル回路（例えば、駆動回路１１０）は、一つ又は複数の入力端子を含む場合がある。入力ベクトルは、異なる入力状態の組合せを表す。図１の例は、０から１へ又は１から０へ遷移する一つの入力信号のみでであり、それにより出力信号はそれぞれ１から０に又は０から１に変わる。図１の単純化駆動回路の場合、入力端子は一つだけであり、入力ベクトル１０５には、低い論理レベルから高い論理レベルへ遷移する一つの入力波形および高い論理レベルから低い論理レベルへ遷移する別の入力ベクトルが含まれる。図２に関連して以下に記載したように、この回路は複数の入力端子を含む場合が有り、入力ベクトルは複数の入力端子用に異なる信号遷移の組合せを含む場合が有る。
入力ベクトル１０５の信号は、部分的に入力信号スルーレートによって特性づけられる。一実施例では、入力ベクトル１０５の信号は、一つまたは複数の所定入力信号スルーレートで駆動回路１１０を駆動する。所定入力信号スルーレートは典型的には、駆動回路１１０を駆動する別の回路の出力段から生成される。
【０００７】
図２は、集積回路のタイミングパラメータを特性づける別の実施例を示す。回路２００では、ＩＣ相互接続ネットワーク２２０を介して標準セル２１０と標準セル２３０が接続されている。ＩＣ相互接続ネットワークは、集積回路の一つまたは複数の金属層またはポリシリコンに付着した接続線で構成される。標準セル（２１０および２３０）は、一つまたは複数の「ゲートレベル回路」の具体例である。周知のように、「ゲートレベル回路」には、バッファ、メモリ、論理ゲート、フリップフロップ、クロック回路などを使用する回路が含まれる場合もある。図２に示されるように、入力ベクトル２４０は、標準セルで具体化された一つまたは複数の論理回路を駆動するために標準セル２１０へ入力される。図２に単一の組合せとして示されているが、適宜、入力ベクトル２４０には論理回路用の一連（「シリーズ」）の入力信号組合せが含まれる。また、前記回路は複数の入力ベクトルで特性づけられる場合もあり、その場合、異なる入力ベクトルが異なる入力信号スルーレートを有する。標準セル２１０用の駆動インスタンス遅延は、標準セル２１０を駆動する入力ベクトル２４０の電圧信号から図２の出力駆動電圧Ｖｄ１…Ｖｄｎまで測定される。回路２００用のＲＣネットワーク伝播遅延は、ＩＣ相互接続ネットワーク２２０を駆動する出力駆動電圧Ｖｄ１…Ｖｄｎから標準セル２３０の入力受信機電圧Ｖｒ１…Ｖｒｎまで測定される。一実施例では、ＥＤＡソフトウェアが「ネット」バイ「ネット」ベースで集積回路用のタイミングパラメータを生成する。図２の回路２００は単一ネットを表す。
【０００８】
可変電流源モデル
本発明は、タイミングパラメータと電力パラメータを決定するために可変電流源を利用する。実効電流は、分析中の回路から出力され、複数の時間間隔について決定される。 次に、この実効電流を使用して各タイムインスタンス毎にＲＣネットワークを駆動する。所定電流Ｉｅｆｆに対するＲＣネットワークの応答により、駆動点で電圧が変動し、次に、各時間間隔毎にＲＣネットワーク用の新しい実効キャパシタンスを産み出す。駆動点における新しい実効キャパシタンスおよび電圧に基づき、新しい実効電流が決定され、ＲＣネットワークに流される。詳細に下述したように、各時間間隔毎に変わる前記電流は、ＲＣネットワークを駆動し、駆動点から見たＲＣネットワークの等価キャパシタンスに影響を及ぼす。用語の説明として、「ダイナミックキャパシタンス」という用語は、各時間間隔毎のＲＣネットワークの等価キャパシタンスを指す（すなわち、このキャパシタンスは、ＲＣネットワークの電流充放電とＲＣネットワークの駆動点での電圧変化に基づいて変動するので動的である）。図１の例では、実効電流Ｉｄは、駆動回路１１０のために各時間間隔毎に計算される。次に、この実効電流を使用して各タイムインスタンス毎にＲＣネットワークを駆動し、実効キャパシタンスを各タイムインスタンス毎に計算する。
図３Ａは、最初のタイムインスタンスにおける可変電流源を形成する回路を表す。図３Ａに示されるように、回路３００の第一の電流Ｉ１がキャパシタンス３０５の実効電流Ｉｅｆｆを発生する。キャパシタンス３０５は、ＲＣネットワーク（例えば、集積回路中の相互接続ネットワーク）の等価キャパシタンスを表す。第一の電流Ｉ１は、第一のタイムインスタンスにおける電流を表す。一実施例では、電流Ｉ１は、駆動回路を特性づけることによって決定される。例えば、電流Ｉｌは、駆動回路への入力電圧を基礎にして特性づけられる。
図３Ｂは、第二のタイムインスタンスにおける可変電流源を形成する回路を表す。図３Ｂに示されるように、回路３２０の第二の電流１２と第一の電流Ｉ１を組み合わせてキャパシタンス３１０の実効電流Ｉｅｆｆを発生させる。第二の電流Ｉ２は、第二のタイムインスタンスでＲＣネットワークに流された電流の変化を反映する。図３Ｃは、タイムインスタンス「ｎ」における可変電流源を形成する回路を表す。タイムインスタンス「ｎ」に関しては、実効電流は、新しい実効電流Ｉｅｆｆを発生させるために各タイムインスタンス毎にＲＣネットワークに流される、以前の電流Ｉ１ 〜 Ｉｎ−１の和である。一つまたは複数の電流は負電流（つまり、反対方向へ流れる電流）の場合もある。新しい実効電流は新しいキャパシタンス３４０に流され、駆動点の電圧はＲＣネットワークに流れた電流およびインピーダンスに基づいて計算される。
図３Ａ〜Ｃの例に示されるように、分析中の回路のための複数のタイムインスタンスで、電圧に基づく電流、従って変化しているキャパシタンスを計算する反復技法は、可変電流源としてモデル化されることもある。本発明の可変電流源は、前記回路のスイッチングトランジスタの非線型電圧電流（Ｖ−Ｉ）特性を検討することにより、分析中の駆動回路の真の作用を実証する。したがって、可変電流源技法によりＲＣネットワークの抵抗遮蔽が正確に得られる。
【０００９】
回路モデル特性づけ
本発明の技法は、入力信号スルーレートおよび負荷キャパシタンスに基づいた駆動回路の電圧および電流（Ｖ−Ｉ）特性を特徴付ける。図４は、本発明の回路特性づけ駆動回路例を表す。駆動回路（否定回路）４００に電圧Ｖｉｎｐｕｔが入力され、この回路は駆動電圧Ｖｄおよび駆動電流Ｉｄを出力する。さらに図４に示されるように、駆動電圧Ｖｄおよび駆動電流Ｉｄは容量性負荷ＣＬを駆動する。入力電圧Ｖｉｎｐｕｔは入力信号スルーレートを示す。図４の入力電圧例では、入力信号スルーレートは、電圧が高い論理レベルから低い論理レベル（例えば、Ｖｄｄの９０％から１０％）へ遷移する割合である。
一実施例では、出力電圧ＶＤは、否定回路４００を特性づけるために個別のタイムインスタンスに分割される。具体的には、ｔ（デルタ）と呼ばれる時間差が、回路を特性づけるための複数のタイムインスタンス間の時間を定義するように特定される。例えば、 複数のタイムインスタンスが、０からＶｄｄへ遷移するにつれ、回路出力電圧ＶＤのために細分性ｔ（デルタ）で定義されることもある。図４は、回路出力電圧ＶＤのための経過時間ｔ（デルタ）における電圧Ｖ（デルタ）の変化も示す。
一実施例では、ＥＤＡソフトウェアは、タイミング計算と電力計算に使用される回路を特性づけるためにゲートレベル回路（例えば、否定回路４００）の分析を行う。具体的には、入力電圧Ｖｉｎｐｕｔおよび複数の負荷キャパシタンスＣＬのための複数の入力スルーレートに対して出力電圧対電流特性が定義される。図５はゲートレベル回路例用のＶ−Ｉ曲線を示す。縦軸は電圧Ｖｄを表し、左へ延びている横軸は電流Ｉｄを表す。図５のプロット例で示されるように、電圧Ｖｄが０ボルトから増加するにつれ、電流は図５の点５００まで増加する。点５００では、電圧増加につれて電流は減少し始める。図５は、時間に対する電圧Ｖｄも示す。
図６は、電圧Ｖｄ、電流Ｉｄおよび負荷キャパシタンスＣＬの関係を表す三次元グラフを図示する。図６の三次元グラフに示されるように、電流Ｉｄは、電圧Ｖｄおよび負荷キャパシタンスＣＬの両方に依存する。さらに、電流Ｉｄ、電圧Ｖｄおよび負荷キャパシタンスＣＬは入力信号スルーレート（図示されていない）に依存する。一実施例では、図６のデータは複数の信号スルーレート用に生成される。本書では、図６に描かれたデータを「回路モデル特性づけデータ」と呼ぶ。本書では、複数の信号スルーレート用の回路モデル特性づけデータを回路モデル特性づけデータのライブラリーと呼ぶ。本発明のＥＤＡソフトウェアは、分析中のＩＣ設計に使用されるゲートレベル回路のための複数対の出力ピンに対して各入力毎の回路モデル特性づけデータを生成する。
一実施例では、ＥＤＡソフトウェアは、回路モデル特性づけデータを生成するためにＳＰＩＣＥまたはＨＳＰＩＣＥを利用する。この実施例では、ゲートレベル回路は、複数の入力信号スルーレートおよび複数の負荷キャパシタンス用のＶ−１関係を生成するために、ＨＳＰＩＣＥソフトウェアを使用してシミュレートされる。本発明は、回路モデル特性づけデータを生成するためにＨＳＰＩＣＥを使用するように記載されているが、どのような回路シミュレーション技法でも、発明の精神あるいは範囲から逸れなければ使用できる。【００１０】
電圧、電流および実効キャパシタンスを計算するための数値解析
図７は、本発明の可変電流源モデルを使用してタイミングパラメータを生成するための一実施例を図示する流れ図である。分析中の回路は、入力スルーレートに基づいた回路用の電圧電流（Ｖ−１）特性を抽出するように特性づけられる（図７のブロック７００）。一実施例では、入力スルーレートは、動作中の回路を駆動する「ネット」用の前ネット計算から定義される。本プロセスを実行するように時間の細分性ｔ（デルタ）が選択され、時間Ｔは０に設定される（図２、ブロック７０５）。本プロセスは、反復プロセス用の初期電流を抽出するために電圧Ｖｄ（０）および実効キャパシタンスＣｅｆｆ（０）を設定することにより初期化される（図７、ブロック７１０）。電圧Ｖｄ（Ｔ−ｔ（デルタ））および実効キャパシタンスＣｅｆｆ（Ｔ−ｔ（デルタ）））に基づく回路モデル特性づけデータから電流Ｉｄ（Ｔ））が抽出される（図７、ブロック７２０）。最初の反復については、電流Ｉｄ（Ｔ）は、初期電圧Ｖｄ（０）および初期実効キャパシタンスＣｅｆｆ（０）に基づいて抽出される。上述のように、回路モデル特性づけデータは、分析中の回路のための対応するＶｄ、Ｃｅｆｆおよび入力信号スルーレートのための電流Ｉｄを識別する。
分析中のＲＣネットワークは計算目的のために縮小されている。一実施例では、ＲＣネットワークは、対応するＲＣネットワークのためのネットワーク応答関数（例えば、伝達関数）表現Ｇ（ｓ）に縮小されている。さらに、駆動点Ｚ（ｓ）におけるＲＣネットワークのインピーダンスが計算される。駆動点でのＲＣネットワーク応答は図８の説明と関連して詳細に下述され、点でのＲＣネットワーク応答は図９の説明に関連して詳細に下述される。新しいタイムインスタンスＴに対する新しい電流Ｉｄ（Ｔ）は、ＲＣネットワークを駆動するために流される（図７、ブロック７２０）。駆動点Ｚ（ｓ）におけるＲＣネットワークインピーダンスから、時間Ｔに対するＶｄは、時間Ｔに対するＩｄを使用して次のように計算される（図７、ブロック７４０）。
Ｖｄ（ｓ）＝Ｉ（ｓ）＊Ｚ（ｓ）
時間Ｔのタイムインスタンスに対する新しい電圧Ｖｄから、本プロセスは、電流Ｉｄ（Ｔ）、電圧Ｖｄ（Ｔ）およびタイムインスタンスの時間Ｔを使用して実効キャパシタンスＣｅｆｆ（Ｔ）を計算する（図７、ブロック７５０）。具体的には、実効キャパシタンスＣｅｆｆ（Ｔ）は次の式から計算される。
ｌｄ（Ｔ）＝Ｖｄ（Ｔ）＊Ｃｅｆｆ（Ｔ）／Ｔ
Ｃｅｆｆ（Ｔ）＝Ｉｄ（Ｔ）＊Ｔ／Ｖｄ（Ｔ）
駆動点で電圧Ｖｄと組み合わされた新しい実効キャパシタンスＣｅｆｆ（Ｔ）は、新しい実効駆動電流に影響を及ぼす。ＲＣネットワークの駆動点における計算された電圧は、ネットワーク伝達関数Ｇ（ｓ）に印加される。具体的には、分析中の回路およびＲＣネットワークのためのタイミング遅延（つまりＲＣネットワーク伝播遅延）を計算するために、受信機の電圧Ｖｒ（Ｔ）はドライバー出力Ｖｄ（Ｔ）の電圧から、ＲＣ伝達関数Ｇ（ｓ）を次のように使用して計算される（図７、ブロック７６０）。
Ｖｒ（Ｔ）＝Ｖｄ（Ｔ）＊Ｇ（ｓ）
新しい電流を使用して本プロセスを繰り返すことによりＲＣネットワークを駆動して新しい電圧および新しい実効キャパシタンスを得る。次のタイムインスタンスＴのためのドライバー出力電圧Ｖｄが目標電圧レベル（例えば、Ｖｄｄ／２）より大きい場合、プロセスは完了する（つまり、必要パラメータは全て、タイミング遅延および電力消費量を計算するように意図されている）（図７、ブロック７８０）。もし次のタイムインスタンスＴのための駆動電圧Ｖｄが目標電圧レベル（例えば、Ｖｄｄ／２）以下であれば、プロセスは、Ｔ＝Ｔ＋ｔ（デルタ）（Ｔはタイムインスタンスのために蓄積された時間であり、ｔ（デルタ）はプロセスのための時間インクリメントである）の関係から新しい時間を計算する。プロセスは、前サイクルからの駆動電圧および実効キャパシタンス（つまり、Ｖｄ（Ｔ−ｔ（デルタ））およびＣｅｆｆ（Ｔ−ｔ（デルタ）））に基づく新しいＩｄ（Ｔ）を回路モデル特性づけデータから抽出することにより次のサイクルを開始する（図７、ブロック７２０）。新しい電流Ｉｄ（Ｔ）で、新しい駆動電圧Ｖｄ（Ｔ）が計算され（図７、ブロック７４０）、新しい実効キャパシタンスＣｅ ｆｆ（Ｔ）が計算され（図７、ブロック７５０）、新しい電圧Ｖｒ（Ｔ）が計算される（図７、ブロック７６０）。
図７のプロセスには、反復毎に、入力信号スルーレート用の電圧およびキャパシタンスに基づく電流の抽出が含まれ、テスト中のゲートレベル回路およびＲＣネットワークのための動作曲線を結果として生じる。例えば図６は、入力信号スルーレート用のＶｄ、ＩｄおよびＣＬの関係を示す。この回路モデル特性づけデータを使用して、図７のプロセスは、ＲＣネットワークを駆動するゲートレベル回路の動作を特性づけるためにＶ−Ｉ−Ｃ座標上の点を選択する。
図８は、本発明のタイミングパラメータを決定する際に使用されるＲＣネットワークインピーダンスを示す。ＲＣネットワークインピーダンス８００は関数Ｚ（ｓ）縮小されている。具体的には、ＲＣネットワークの入力端子からわかるように、関数Ｚ（ｓ）は実数および複素数のインピーダンスである。図８に示されるように、電圧Ｖｄ（ｓ）は、ＲＣネットワークの駆動点から測定され、電流Ｉｄ（ｓ）はＲＣネットワークの入力端子へ流入する電流として測定される。
図９は、本発明のタイミングパラメータを決定する際に使用されるＲＣネットワーク伝達関数を表す。ＲＣネットワーク伝達関数９００は伝達関数または応答関数Ｇ（ｓ）に縮小されている。Ｇ（ｓ）は、ＲＣネットワークの抵抗、キャパシタンスおよびインダクタンスを介しての電圧伝播を表す。具体的には、伝達関数（Ｇ（ｓ）は、特定時間Ｔの入力電圧Ｖｄ（ｓ）に基づいて出力電圧Ｖｒ（ｓ）を定義する。
【００１１】
ダイナミックキャパシタンス
本発明の技法は、可変電流源がＲＣネットワークを充電する際に「ダイナミックキャパシタンス」を捕獲する。一実施例では、ダイナミックキャパシタンスを各タイムインスタンス（つまり、反復プロセスの各段階）毎に計算することも可能である。ダイナミックキャパシタンスＣｄを次式で定義することも可能である。
Ｃｄ＝（ΣＩｉ＊Ｔｉ）／Ｖ
ここで、
Ｃｄはダイナミックキャパシタンス、
Ｉｉは各段階の駆動電流、
Ｔｉは各段階の時間、
Ｖは電圧である。
【００１２】
タイミング遅延計算
可変電流源技法はタイミング遅延の計算に応用できる。図７の実施例については、受信機電圧Ｖｒ（ｎ））が各段階毎に計算される。駆動インスタンス遅延およびＲＣネットワーク伝播遅延を含むタイミング遅延を計算するため、ゲートレベル回路への入力電圧（例えば、図４のＶｉｎｐｕｔ）と受信機への入力電圧Ｖｒの時間差が計算される。このように、ゲートレベル回路へのベクトルの入力セットと受信機における電圧の対応入力セットの時間差に基づいて各ネット毎にタイミング遅延計算が決定される。
【００１３】
電力計算
本発明は、ＩＣ設計における電力消費量の計算に応用できる。上述のように、瞬間電流変化が所定の設計用に計算される。この瞬間電流変化を使用して、ＩＣで消費された電力を見積ることも可能である。例えば、平均電流Ｉａｖｇが次のように計算される。
Ｉａｖｇ＝１／２＊Ｃ＊Ｖ２＊ｆ
平均電力Ｐａｖｇは平均電流Ｉａｖｇから次のように計算される。
Ｐａｖｇ＝Ｉａｖｇ＊Ｖ
ピーク電力は最大電流に基づいて次のように計算される。
Ｐｐｅａｋ＝Ｉｍａｘ＊Ｖ
ここで、
Ｐｐｅａｋはピーク電力、
Ｉｍａｘは設計における最大ピークツーピーク電流、
ＶはＲＣネットワークの電圧を示す。
【００１４】
クロストークおよびＩＲドロップの分析
本発明は、クロストークおよびＩＲドロップの分析における使用にも応用できる。一実施例では、ＥＤＡソフトウェアは、相互キャパシタンスに関する情報をデータベースに保存する。本発明の電流源モデルを使用して、ＲＣネットワークを充電または放電するための電流の変化が、侵略（攻撃）ネット（つまり、クロストークエネルギー用ソースネット）および犠牲（被害）ネット（つまり、侵略ネットからクロストークエネルギーを受取るネット）を駆動するようにシミュレートされる。この電流源モデルを使用して、相互キャパシタンス、すなわちクロストークの影響による遅延が、様々なケースで容易かつ正確に見積もられる。
図１０Ａは、駆動回路からのクロストーク分析用の回路例を表す。ゲートレベル回路用電流をシミュレートするために本発明の可変電流源技法を使用して、図１０Ａの回路例を図１０Ｂの回路例としてシミュレートする。具体的には、図１０Ｂでは、ゲートレベル回路１０１０、１０２０および１０３０は、それぞれ、電流源１０６０、１０６５および１０７０と交換されている。図１０Ｃは、受信回路からのクロストーク分析用の回路例を表す。可変電流源技法は、図１０Ｄに示されるような受信機を駆動するためのゲートレベル回路用電流をシミュレートするために使用される。ピークツーピーク電流値を使用して、犠牲ネットに対するノイズの影響を信号切替期間内での全結合キャパシタンスおよびピーク電流から見積もる。
本発明の可変電流源技法はＩＲドロップ分析に応用できる。駆動点電流変化結果を使用して、線形ネットワークモデルを抵抗とキャパシタンスのメッシュおよび可変電流源のセットで形成する。本実施例では、線形回路は高水準（完全チップ）ＩＲドロップ分析に使用される。電力ネットの抵抗メッシュにインスタンスを加えることにより、ピーク降下はピーク電流と全抵抗から見積もられ、したがって、全降下分布は容易かつ正確に描かれる。図１１はＩＲドロップ分析用の回路モデルを表す。
【００１５】
コンピュータシステム
図１２は、本発明のタイミングと電力の検証用のＥＤＡソフトウェアを実行する汎用コンピュータシステムを表す。コンピュータシステム１０００は、処理装置１００５、メインメモリ１０１２および相互接続バス１０２５を含む。処理装置１００５は、単一のマイクロプロセッサを含むか、あるいは多重プロセッサシステムとしてのコンピュータシステム１０００を構成するための複数のマイクロプロセッサを含む場合がある。メインメモリ１０１２は、処理装置１００５が実行する命令とデータを部分的に格納する。メインメモリ１０１２は、高速キャッシュメモリはもちろんダイナミックランダムアクセスメモリ（ＤＲＡＭ）のバンクを含む場合もある。
コンピュータシステム１０００は更に、大容量記憶装置１０２２、周辺装置１０３０、携帯記憶媒体駆動装置１０４０、入力制御装置１０７０、グラフィックスサブシステム１０５０および出力表示装置１０６０を含む。簡素化のため、図１２では、コンピュータシステム１０００中の全コンポーネントはバス１０２５によって接続されているように示してある。しかしながら、コンピュータシステム１０００は一つまたは複数のデータ移送手段を介して接続される場合もある。例えば、処理装置１００５およびメインメモリ１０１２はローカルマイクロプロセッサバスを介して接続される場合もあり、大容量記憶装置１０２２、周辺装置１０３０、携帯記憶媒体駆動装置１０４０、グラフィックスサブシステム１０５０は一つまたは複数の入出入（Ｉ／Ｏ）バスを介して接続される場合もある。磁気ディスクドライブまたは光ディスクドライブで実現できる大容量記憶装置１０２２は、処理装置１００５で使用されるデータおよび命令を格納する非揮発性記憶装置である。ソフトウェアの実施例では、大容量記憶装置１０２２は、メインメモリ１０１２にロードするソフトウェアを格納する。
携帯記憶媒体駆動装置１０４０は、フロッピディスクあるいはコンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）のような携帯非揮発性記憶媒体を駆動し、データおよびコードをコンピュータシステム１０００に対して入出力する。一実施例では、ソフトウェアは、そのような携帯媒体に格納され、携帯記憶媒体駆動装置１０４０によってコンピュータシステム１０００へ入力される。周辺装置１０３０は、コンピュータシステム１０００に付加機能性を追加するために、入出力（１／０）インタフェースのような、あらゆるタイプのコンピュータサポート装置を含むことができる。例えば、周辺装置１０３０は、コンピュータシステム１０００をネットワークへ接続するためのネットワークインタフェースカードを含むこともできる。
入力制御装置１０７０は、コンピュータシステム１０００のユーザにユーザインターフェースの一部を提供する。入力制御装置１０７０は、英数字や他のキー情報を入力する英数字キーパッドおよびカーソル制御装置、例えば、マウス、トラックボール、スタイラスまたはカーソル指示キーを含むことができる。テキストや図形の情報を表示するために、コンピュータシステム１０００はグラフィックスサブシステム１０５０および出力表示装置１０６０が備えている。出力表示装置１０６０は陰極線管（ＣＲＴ）表示装置または液晶表示装置（ＬＣＤ）を含むことができる。グラフィックスサブシステム１０５０は、テキストや図形の情報を受け、出力表示装置１０６０へ出力される情報を処理する。コンピュータシステム１０００に内蔵されているコンポーネントの典型が汎用コンピュータシステム内に見られる。実際、これらのコンポーネントは、本技術において公知の広いカテゴリーのコンピュータコンポーネントを表すように意図されている。
ソフトウェアの実現については、ＥＤＡソフトウェアには、汎用コンピュータシステムで実行される、複数のコンピュータ実行可能命令を含む。汎用コンピュータシステムへロードする前に、ＥＤＡソフトウェアは、磁気フロッピーディスク、磁気テープおよびコンパクトディスク読取専用メモリ（ＣＤ−ＲＯＭ）のようなコンピュータ読取可能媒体に符号化情報として存在することができる。一つのハードウェア実現においては、ＥＤＡソフトウェアは、本書に記述された機能を実行するためのプロセッサ命令を含む専用プロセッサを必要とする場合がある。また、本書に記述された機能を実行するために複数の回路を開発するる場合もある。
本発明を特定の代表的実施例に関して記述したが、当然の事として、本技術の熟練者は本発明の精神および範囲から外れることなく様々な修正および変更を行うこともできる。
【図面の簡単な説明】
【図１】
図１は、回路のタイミングパラメータを特性づけるための一実施例を示す。
【図２】
図２は、集積回路のタイミングパラメータを特性づけるための別の実施例を示す。
【図３】
図３Ａは、第一のタイムインスタンスにおける可変電流源をモデル化する回路を示す。
図３Ｂは、第二のタイムインスタンスにおける可変電流源をモデル化する回路を示す。
図３Ｃは、タイムインスタンス「ｎ」における可変電流源をモデル化する回路を示す。
【図４】
図４は、本発明の回路特性づけ用の駆動回路例を示す。
【図５】
図５は、ゲートレベル回路例用のＶ−Ｉ曲線を示す。
【図６】
図６は、駆動電圧Ｖｄ、駆動電流Ｉｄおよび負荷キャパシタンスＣＬの関係を表す三次元グラフを示す。
【図７】
図７は、本発明の電流ベースモデルを使用してタイミングパラメータを生成するための一実施例を示すフローチャートである。
【図８】
図８は、本発明のタイミングパラメータを決定するのに使用される駆動性ＲＣネットワークを示す。
【図９】
図９は、本発明のタイミングパラメータを決定するのに使用されるＲＣネットワーク伝達関数を示す。
【図１０】
図１０Ａは、駆動回路からのクロストーク分析用の回路例を示す。
図１０Ｂは、クロストーク分析用電流源を備えたゲートレベル回路のモデル化を示す。
図１０Ｃは、受信回路からのクロストーク分析用の回路例を示す。
図１０Ｄは、クロストーク分析用電流源を備えたゲートレベル回路のモデル化を示す。
【図１１】
図１１は、ＩＲドロップ分析用の回路モデルを示す。
【図１２】
図１２は、本発明のＥＤＡソフトウェアを実行するための汎用のコンピュータシステムを示す。
【符号の説明】
１０５ 入力ベクトル １１０ 駆動回路 １２０ ＲＣネットワーク
１３０ 受信機 ２４０ 入力ベクトル ２１０ 標準セル
２２０ ＩＣ相互接続ネットワーク ２３０ 標準セル
３０５、３１０、３４０ キャパシタンス
発明の背景
関連出願の相互参照
この出願は、「タイミング／電力の検証用の高精度タイミングモデル」と題し、２０００年５月１２日に出願された米国暫定特許出願番号６０／２０３７４８の利益を請求する。
【０００２】
発明の分野
本発明は、電子設計自動化（ＥＤＡ）ツールの分野に関し、特に、可変電流源を使用するタイミング技法および検証技法に関する。
【０００３】
技術背景
集積回路設計の一つの側面は、チップを特徴づけるためのタイミングパラメータおよび電力消費量の決定に関わる。現在、大規模集積回路（ＬＳＩ）および超大規模集積回路（ＶＬＳＩ）の設計は、ディープサブミクロンからウルトラディープサブミクロン（ＤＳＭ／ＵＤＳＭ）へ特徴サイズが移行している。この移行に伴い、タイミングと電力の検証は、複雑集積回路設計で高い電気的性能を達成するために、よりに重要になる。特徴サイズに加えて、タイミングと電力の検証の精度も、集積回路設計のサイズが常に増加するため重要になる。更に、速く正確な電力とタイミングの検証技法は、今日の集積回路設計に対する製品先行き（プロダクトウインドー）需要を製品化するべき時間を満たすために重要である。
一般的に、タイミングパラメータは、信号がチップの一部分から別の部分へどのように伝播するか定義する。例えば、タイミングパラメータは、ＬＳＩ／ＶＬＳＩ回路における駆動回路から受信回路までの上昇信号伝播時間および下降信号伝播時間を定義する。現在、タイミングおよび電力の情報は、インスタンスベースの遅延および電力の計算に基づいて生成される。遅延および電力の計算は固定ライブラリーから公式化される。具体的には、このライブラリーは、入力信号スルーレートおよび出力ローディングキャパシタンスの固定参照ルックアップ表からピンツーピン遅延および出力の立ち上がり時間と立ち下がり時間を定義する。固定基準ライブラリーを使用して、出力の立ち上がり時間と立ち下がり時間が入力信号スルーレートと固定出力ローディングキャパシタンスに基づいて特定される。
タイミング検証用ライブラリーを生成するため、負荷キャパシタンスおよび入力信号スルーレートを使用して入力電圧の変化から出力電圧の変化を引き出す。しかしながら、この単純な技法では、回路レベルおよびデバイスレベルの非直線的特性を得られない。さらに分析要件を単純化するために、デバイスの出力信号曲線を線形掃引として特定する。リソグラフィーの継続的で急速な進歩と共に、そしてトランジスタの寸法が小さくなるにつれて、この出力信号曲線の更に大きい部分をトランジスタの非線形動作領域が占める。
この先行技法は、駆動インスタンス遅延およびＲＣネットワーク伝播遅延の両方を計算する際に誤差を生じる。具体的には、先行線形掃引技法は、回路用の実際の信号曲線に合わず、その結果、遅延計算では受け入れがたい誤差を招く。例えば、線形掃引技法では抵抗遮蔽効果を得られない。抵抗遮蔽効果はＲＣネットワークの抵抗素子によって引き起こされる。抵抗遮蔽効果はＤＳＭ／ＵＤＳＭ設計で増幅される。このように、この線形掃引技法を使用すると、実際の信号遅延は遅延予測とは著しく異なることもある。従って、特にＤＳＭ／ＵＤＳＭ設計に見られる非線形動作を正確に反映する遅延と電力の結果を適切に計算するために新しい駆動方法論が必要である。
ＤＳＭ／ＵＤＳＭ設計では、回路の出力電圧の変化に基づいて回路の出力強さをモデル化することが、タイミング遅延パラメータおよび消費電力の正確な計算に不可欠である。従来の線形電圧掃引技法は実際の信号曲線と回路に合わないので、遅延と電力の計算に受け入れがたい誤差を招く。そのため、出力（駆動）電圧の変化に基づいた回路特性をより正確にモデル化する必要がある。
【０００４】
発明の要約
可変電流源モデルが、集積回路に実装された回路設計のためのタイミング遅延を正確に決定する。集積回路の設計は、集積回路中の回路を相互連結する配線回路網のような抵抗容量（ＲＣ）ネットワークを特定する。ＲＣネットワークは、駆動点と受信点を連結する。標準セルに実装されているゲートレベル回路のような、前記設計で特定される回路が、駆動点でＲＣネットワークを駆動する。可変電流源モデルは、ＲＣネットワークおよび駆動点の回路の特性づけに基づいて同回路用の駆動電流を決定する。駆動点の駆動電流でＲＣネットワークのドライブをシミュレートすることにより、駆動点と受信点の間のタイミング遅延が決定される。
一実施例では、可変電流源モデルは以下のように作動する。前記回路への複数の出力電圧に対応する複数のタイムインスタンスが特定される。初期駆動電流が選択され、この駆動電流に対応する駆動電圧が、駆動点におけるＲＣネットワークの駆動を初期駆動電流でシミュレートすることにより決定される。前記回路用の負荷キャパシタンスが動的に決定される。一実施例では、負荷キャパシタンスは、駆動電流からのＲＣネットワークの充電および放電から決定される。各タイムインスタンス毎に、前記回路用の新しい駆動電流が、前タイムインスタンスからの駆動電圧および負荷キャパシタンスから決定される。各タイムインスタンス用の受信電圧が、ＲＣネットワーク用の駆動電圧および伝達関数から決定される。駆動電圧および受信電圧は、ＲＣネットワークのタイミングパラメータを生成するために使用される。
一実施例では、回路特性づけモデルを生成して、各タイムインスタンス毎に、先のタイムインスタンスからの駆動電圧および負荷キャパシタンスから新しい駆動電流を決定する。回路特性づけモデルは、前記回路用の入力信号スルーレート、負荷キャパシタンス、駆動電流および駆動電圧の間の関係を表す。一実施例では、前記モデルにアクセスして、駆動電圧、実効キャパシタンス、および選択した入力信号スルーレートに基づく駆動電流を抽出する。
可変電流モデルは、クロストークおよびＩＲドロップ（抵抗降下）の分析はもちろんのこと、ピーク電力を含む電力の計算に応用できる。
【０００５】
詳細な説明
「タイミング／電力の検証用の高精度タイミングモデル」と題し、２０００年５月１２日に出願された米国暫定特許出願番号６０／２０３７４８の開示は、引用により明確に本書に編入される。
【０００６】
タイミングパラメータ計算
図１は、回路のタイミングパラメータを特性づけるための一実施例を示す。この回路には、抵抗容量（ＲＣ）ネットワーク１２０で相互連結された駆動回路１１０および受信機１３０が含まれる。一実施例では、ＲＣネットワークは、集積回路の一つまたは複数の層に付着した金属またはポリシリコンからなる相互接続線で構成される。駆動回路１１０は、出力段で駆動源（例えば、充電経路／放電経路）を提供する広いカテゴリーの回路を表すように意図されている。同様に、受信機１３０は、信号を受信し且つ複数の回路（例えば、論理ゲート）に伝播させる広いカテゴリーの回路を表すように意図されている。
タイミングパラメータを定義するための実施例では、回路の遅延には、駆動インスタンス遅延およびＲＣネットワーク伝播遅延の両方が含まれる。本書では、駆動インスタンス遅延は、回路（例えば、駆動回路１１０）が示すタイミング遅延であり、回路への信号入力とその入力に応じた同回路の出力との時間差として測定されるものとする。本書では、ＲＣネットワーク伝播遅延は、配線相互接続ネットワーク（例えば、ＲＣネットワーク１２０）を介して伝播する、回路駆動装置（例えば、駆動回路１１０）の出力電圧および受信機（例えば、受信機１３０）の入力電圧から測定された信号遅延と定義する。
回路へ入力される電圧信号は、入力信号スルーレートによって特性づけられる。一般的に、入力信号スルーレートは、電圧がＶｄｄの１０％からＶｄｄの９０％まで上昇またはＶｄｄの９０％からＶｄｄの１０％まで下降する割合である。
例えば図１では、駆動インスタンス遅延は、入力ベクトル１０５の入力電圧から駆動回路１１０の出力端子で電圧Ｖｄを発生するのに必要な時間差で測定される、信号を伝播する駆動回路１１０が示す時間遅延である。ゲートレベル回路（例えば、駆動回路１１０）は、一つ又は複数の入力端子を含む場合がある。入力ベクトルは、異なる入力状態の組合せを表す。図１の例は、０から１へ又は１から０へ遷移する一つの入力信号のみでであり、それにより出力信号はそれぞれ１から０に又は０から１に変わる。図１の単純化駆動回路の場合、入力端子は一つだけであり、入力ベクトル１０５には、低い論理レベルから高い論理レベルへ遷移する一つの入力波形および高い論理レベルから低い論理レベルへ遷移する別の入力ベクトルが含まれる。図２に関連して以下に記載したように、この回路は複数の入力端子を含む場合が有り、入力ベクトルは複数の入力端子用に異なる信号遷移の組合せを含む場合が有る。
入力ベクトル１０５の信号は、部分的に入力信号スルーレートによって特性づけられる。一実施例では、入力ベクトル１０５の信号は、一つまたは複数の所定入力信号スルーレートで駆動回路１１０を駆動する。所定入力信号スルーレートは典型的には、駆動回路１１０を駆動する別の回路の出力段から生成される。
【０００７】
図２は、集積回路のタイミングパラメータを特性づける別の実施例を示す。回路２００では、ＩＣ相互接続ネットワーク２２０を介して標準セル２１０と標準セル２３０が接続されている。ＩＣ相互接続ネットワークは、集積回路の一つまたは複数の金属層またはポリシリコンに付着した接続線で構成される。標準セル（２１０および２３０）は、一つまたは複数の「ゲートレベル回路」の具体例である。周知のように、「ゲートレベル回路」には、バッファ、メモリ、論理ゲート、フリップフロップ、クロック回路などを使用する回路が含まれる場合もある。図２に示されるように、入力ベクトル２４０は、標準セルで具体化された一つまたは複数の論理回路を駆動するために標準セル２１０へ入力される。図２に単一の組合せとして示されているが、適宜、入力ベクトル２４０には論理回路用の一連（「シリーズ」）の入力信号組合せが含まれる。また、前記回路は複数の入力ベクトルで特性づけられる場合もあり、その場合、異なる入力ベクトルが異なる入力信号スルーレートを有する。標準セル２１０用の駆動インスタンス遅延は、標準セル２１０を駆動する入力ベクトル２４０の電圧信号から図２の出力駆動電圧Ｖｄ１…Ｖｄｎまで測定される。回路２００用のＲＣネットワーク伝播遅延は、ＩＣ相互接続ネットワーク２２０を駆動する出力駆動電圧Ｖｄ１…Ｖｄｎから標準セル２３０の入力受信機電圧Ｖｒ１…Ｖｒｎまで測定される。一実施例では、ＥＤＡソフトウェアが「ネット」バイ「ネット」ベースで集積回路用のタイミングパラメータを生成する。図２の回路２００は単一ネットを表す。
【０００８】
可変電流源モデル
本発明は、タイミングパラメータと電力パラメータを決定するために可変電流源を利用する。実効電流は、分析中の回路から出力され、複数の時間間隔について決定される。 次に、この実効電流を使用して各タイムインスタンス毎にＲＣネットワークを駆動する。所定電流Ｉｅｆｆに対するＲＣネットワークの応答により、駆動点で電圧が変動し、次に、各時間間隔毎にＲＣネットワーク用の新しい実効キャパシタンスを産み出す。駆動点における新しい実効キャパシタンスおよび電圧に基づき、新しい実効電流が決定され、ＲＣネットワークに流される。詳細に下述したように、各時間間隔毎に変わる前記電流は、ＲＣネットワークを駆動し、駆動点から見たＲＣネットワークの等価キャパシタンスに影響を及ぼす。用語の説明として、「ダイナミックキャパシタンス」という用語は、各時間間隔毎のＲＣネットワークの等価キャパシタンスを指す（すなわち、このキャパシタンスは、ＲＣネットワークの電流充放電とＲＣネットワークの駆動点での電圧変化に基づいて変動するので動的である）。図１の例では、実効電流Ｉｄは、駆動回路１１０のために各時間間隔毎に計算される。次に、この実効電流を使用して各タイムインスタンス毎にＲＣネットワークを駆動し、実効キャパシタンスを各タイムインスタンス毎に計算する。
図３Ａは、最初のタイムインスタンスにおける可変電流源を形成する回路を表す。図３Ａに示されるように、回路３００の第一の電流Ｉ１がキャパシタンス３０５の実効電流Ｉｅｆｆを発生する。キャパシタンス３０５は、ＲＣネットワーク（例えば、集積回路中の相互接続ネットワーク）の等価キャパシタンスを表す。第一の電流Ｉ１は、第一のタイムインスタンスにおける電流を表す。一実施例では、電流Ｉ１は、駆動回路を特性づけることによって決定される。例えば、電流Ｉｌは、駆動回路への入力電圧を基礎にして特性づけられる。
図３Ｂは、第二のタイムインスタンスにおける可変電流源を形成する回路を表す。図３Ｂに示されるように、回路３２０の第二の電流１２と第一の電流Ｉ１を組み合わせてキャパシタンス３１０の実効電流Ｉｅｆｆを発生させる。第二の電流Ｉ２は、第二のタイムインスタンスでＲＣネットワークに流された電流の変化を反映する。図３Ｃは、タイムインスタンス「ｎ」における可変電流源を形成する回路を表す。タイムインスタンス「ｎ」に関しては、実効電流は、新しい実効電流Ｉｅｆｆを発生させるために各タイムインスタンス毎にＲＣネットワークに流される、以前の電流Ｉ１ 〜 Ｉｎ−１の和である。一つまたは複数の電流は負電流（つまり、反対方向へ流れる電流）の場合もある。新しい実効電流は新しいキャパシタンス３４０に流され、駆動点の電圧はＲＣネットワークに流れた電流およびインピーダンスに基づいて計算される。
図３Ａ〜Ｃの例に示されるように、分析中の回路のための複数のタイムインスタンスで、電圧に基づく電流、従って変化しているキャパシタンスを計算する反復技法は、可変電流源としてモデル化されることもある。本発明の可変電流源は、前記回路のスイッチングトランジスタの非線型電圧電流（Ｖ−Ｉ）特性を検討することにより、分析中の駆動回路の真の作用を実証する。したがって、可変電流源技法によりＲＣネットワークの抵抗遮蔽が正確に得られる。
【０００９】
回路モデル特性づけ
本発明の技法は、入力信号スルーレートおよび負荷キャパシタンスに基づいた駆動回路の電圧および電流（Ｖ−Ｉ）特性を特徴付ける。図４は、本発明の回路特性づけ駆動回路例を表す。駆動回路（否定回路）４００に電圧Ｖｉｎｐｕｔが入力され、この回路は駆動電圧Ｖｄおよび駆動電流Ｉｄを出力する。さらに図４に示されるように、駆動電圧Ｖｄおよび駆動電流Ｉｄは容量性負荷ＣＬを駆動する。入力電圧Ｖｉｎｐｕｔは入力信号スルーレートを示す。図４の入力電圧例では、入力信号スルーレートは、電圧が高い論理レベルから低い論理レベル（例えば、Ｖｄｄの９０％から１０％）へ遷移する割合である。
一実施例では、出力電圧ＶＤは、否定回路４００を特性づけるために個別のタイムインスタンスに分割される。具体的には、ｔ（デルタ）と呼ばれる時間差が、回路を特性づけるための複数のタイムインスタンス間の時間を定義するように特定される。例えば、 複数のタイムインスタンスが、０からＶｄｄへ遷移するにつれ、回路出力電圧ＶＤのために細分性ｔ（デルタ）で定義されることもある。図４は、回路出力電圧ＶＤのための経過時間ｔ（デルタ）における電圧Ｖ（デルタ）の変化も示す。
一実施例では、ＥＤＡソフトウェアは、タイミング計算と電力計算に使用される回路を特性づけるためにゲートレベル回路（例えば、否定回路４００）の分析を行う。具体的には、入力電圧Ｖｉｎｐｕｔおよび複数の負荷キャパシタンスＣＬのための複数の入力スルーレートに対して出力電圧対電流特性が定義される。図５はゲートレベル回路例用のＶ−Ｉ曲線を示す。縦軸は電圧Ｖｄを表し、左へ延びている横軸は電流Ｉｄを表す。図５のプロット例で示されるように、電圧Ｖｄが０ボルトから増加するにつれ、電流は図５の点５００まで増加する。点５００では、電圧増加につれて電流は減少し始める。図５は、時間に対する電圧Ｖｄも示す。
図６は、電圧Ｖｄ、電流Ｉｄおよび負荷キャパシタンスＣＬの関係を表す三次元グラフを図示する。図６の三次元グラフに示されるように、電流Ｉｄは、電圧Ｖｄおよび負荷キャパシタンスＣＬの両方に依存する。さらに、電流Ｉｄ、電圧Ｖｄおよび負荷キャパシタンスＣＬは入力信号スルーレート（図示されていない）に依存する。一実施例では、図６のデータは複数の信号スルーレート用に生成される。本書では、図６に描かれたデータを「回路モデル特性づけデータ」と呼ぶ。本書では、複数の信号スルーレート用の回路モデル特性づけデータを回路モデル特性づけデータのライブラリーと呼ぶ。本発明のＥＤＡソフトウェアは、分析中のＩＣ設計に使用されるゲートレベル回路のための複数対の出力ピンに対して各入力毎の回路モデル特性づけデータを生成する。
一実施例では、ＥＤＡソフトウェアは、回路モデル特性づけデータを生成するためにＳＰＩＣＥまたはＨＳＰＩＣＥを利用する。この実施例では、ゲートレベル回路は、複数の入力信号スルーレートおよび複数の負荷キャパシタンス用のＶ−１関係を生成するために、ＨＳＰＩＣＥソフトウェアを使用してシミュレートされる。本発明は、回路モデル特性づけデータを生成するためにＨＳＰＩＣＥを使用するように記載されているが、どのような回路シミュレーション技法でも、発明の精神あるいは範囲から逸れなければ使用できる。【００１０】
電圧、電流および実効キャパシタンスを計算するための数値解析
図７は、本発明の可変電流源モデルを使用してタイミングパラメータを生成するための一実施例を図示する流れ図である。分析中の回路は、入力スルーレートに基づいた回路用の電圧電流（Ｖ−１）特性を抽出するように特性づけられる（図７のブロック７００）。一実施例では、入力スルーレートは、動作中の回路を駆動する「ネット」用の前ネット計算から定義される。本プロセスを実行するように時間の細分性ｔ（デルタ）が選択され、時間Ｔは０に設定される（図２、ブロック７０５）。本プロセスは、反復プロセス用の初期電流を抽出するために電圧Ｖｄ（０）および実効キャパシタンスＣｅｆｆ（０）を設定することにより初期化される（図７、ブロック７１０）。電圧Ｖｄ（Ｔ−ｔ（デルタ））および実効キャパシタンスＣｅｆｆ（Ｔ−ｔ（デルタ）））に基づく回路モデル特性づけデータから電流Ｉｄ（Ｔ））が抽出される（図７、ブロック７２０）。最初の反復については、電流Ｉｄ（Ｔ）は、初期電圧Ｖｄ（０）および初期実効キャパシタンスＣｅｆｆ（０）に基づいて抽出される。上述のように、回路モデル特性づけデータは、分析中の回路のための対応するＶｄ、Ｃｅｆｆおよび入力信号スルーレートのための電流Ｉｄを識別する。
分析中のＲＣネットワークは計算目的のために縮小されている。一実施例では、ＲＣネットワークは、対応するＲＣネットワークのためのネットワーク応答関数（例えば、伝達関数）表現Ｇ（ｓ）に縮小されている。さらに、駆動点Ｚ（ｓ）におけるＲＣネットワークのインピーダンスが計算される。駆動点でのＲＣネットワーク応答は図８の説明と関連して詳細に下述され、点でのＲＣネットワーク応答は図９の説明に関連して詳細に下述される。新しいタイムインスタンスＴに対する新しい電流Ｉｄ（Ｔ）は、ＲＣネットワークを駆動するために流される（図７、ブロック７２０）。駆動点Ｚ（ｓ）におけるＲＣネットワークインピーダンスから、時間Ｔに対するＶｄは、時間Ｔに対するＩｄを使用して次のように計算される（図７、ブロック７４０）。
Ｖｄ（ｓ）＝Ｉ（ｓ）＊Ｚ（ｓ）
時間Ｔのタイムインスタンスに対する新しい電圧Ｖｄから、本プロセスは、電流Ｉｄ（Ｔ）、電圧Ｖｄ（Ｔ）およびタイムインスタンスの時間Ｔを使用して実効キャパシタンスＣｅｆｆ（Ｔ）を計算する（図７、ブロック７５０）。具体的には、実効キャパシタンスＣｅｆｆ（Ｔ）は次の式から計算される。
ｌｄ（Ｔ）＝Ｖｄ（Ｔ）＊Ｃｅｆｆ（Ｔ）／Ｔ
Ｃｅｆｆ（Ｔ）＝Ｉｄ（Ｔ）＊Ｔ／Ｖｄ（Ｔ）
駆動点で電圧Ｖｄと組み合わされた新しい実効キャパシタンスＣｅｆｆ（Ｔ）は、新しい実効駆動電流に影響を及ぼす。ＲＣネットワークの駆動点における計算された電圧は、ネットワーク伝達関数Ｇ（ｓ）に印加される。具体的には、分析中の回路およびＲＣネットワークのためのタイミング遅延（つまりＲＣネットワーク伝播遅延）を計算するために、受信機の電圧Ｖｒ（Ｔ）はドライバー出力Ｖｄ（Ｔ）の電圧から、ＲＣ伝達関数Ｇ（ｓ）を次のように使用して計算される（図７、ブロック７６０）。
Ｖｒ（Ｔ）＝Ｖｄ（Ｔ）＊Ｇ（ｓ）
新しい電流を使用して本プロセスを繰り返すことによりＲＣネットワークを駆動して新しい電圧および新しい実効キャパシタンスを得る。次のタイムインスタンスＴのためのドライバー出力電圧Ｖｄが目標電圧レベル（例えば、Ｖｄｄ／２）より大きい場合、プロセスは完了する（つまり、必要パラメータは全て、タイミング遅延および電力消費量を計算するように意図されている）（図７、ブロック７８０）。もし次のタイムインスタンスＴのための駆動電圧Ｖｄが目標電圧レベル（例えば、Ｖｄｄ／２）以下であれば、プロセスは、Ｔ＝Ｔ＋ｔ（デルタ）（Ｔはタイムインスタンスのために蓄積された時間であり、ｔ（デルタ）はプロセスのための時間インクリメントである）の関係から新しい時間を計算する。プロセスは、前サイクルからの駆動電圧および実効キャパシタンス（つまり、Ｖｄ（Ｔ−ｔ（デルタ））およびＣｅｆｆ（Ｔ−ｔ（デルタ）））に基づく新しいＩｄ（Ｔ）を回路モデル特性づけデータから抽出することにより次のサイクルを開始する（図７、ブロック７２０）。新しい電流Ｉｄ（Ｔ）で、新しい駆動電圧Ｖｄ（Ｔ）が計算され（図７、ブロック７４０）、新しい実効キャパシタンスＣｅ ｆｆ（Ｔ）が計算され（図７、ブロック７５０）、新しい電圧Ｖｒ（Ｔ）が計算される（図７、ブロック７６０）。
図７のプロセスには、反復毎に、入力信号スルーレート用の電圧およびキャパシタンスに基づく電流の抽出が含まれ、テスト中のゲートレベル回路およびＲＣネットワークのための動作曲線を結果として生じる。例えば図６は、入力信号スルーレート用のＶｄ、ＩｄおよびＣＬの関係を示す。この回路モデル特性づけデータを使用して、図７のプロセスは、ＲＣネットワークを駆動するゲートレベル回路の動作を特性づけるためにＶ−Ｉ−Ｃ座標上の点を選択する。
図８は、本発明のタイミングパラメータを決定する際に使用されるＲＣネットワークインピーダンスを示す。ＲＣネットワークインピーダンス８００は関数Ｚ（ｓ）縮小されている。具体的には、ＲＣネットワークの入力端子からわかるように、関数Ｚ（ｓ）は実数および複素数のインピーダンスである。図８に示されるように、電圧Ｖｄ（ｓ）は、ＲＣネットワークの駆動点から測定され、電流Ｉｄ（ｓ）はＲＣネットワークの入力端子へ流入する電流として測定される。
図９は、本発明のタイミングパラメータを決定する際に使用されるＲＣネットワーク伝達関数を表す。ＲＣネットワーク伝達関数９００は伝達関数または応答関数Ｇ（ｓ）に縮小されている。Ｇ（ｓ）は、ＲＣネットワークの抵抗、キャパシタンスおよびインダクタンスを介しての電圧伝播を表す。具体的には、伝達関数（Ｇ（ｓ）は、特定時間Ｔの入力電圧Ｖｄ（ｓ）に基づいて出力電圧Ｖｒ（ｓ）を定義する。
【００１１】
ダイナミックキャパシタンス
本発明の技法は、可変電流源がＲＣネットワークを充電する際に「ダイナミックキャパシタンス」を捕獲する。一実施例では、ダイナミックキャパシタンスを各タイムインスタンス（つまり、反復プロセスの各段階）毎に計算することも可能である。ダイナミックキャパシタンスＣｄを次式で定義することも可能である。
Ｃｄ＝（ΣＩｉ＊Ｔｉ）／Ｖ
ここで、
Ｃｄはダイナミックキャパシタンス、
Ｉｉは各段階の駆動電流、
Ｔｉは各段階の時間、
Ｖは電圧である。
【００１２】
タイミング遅延計算
可変電流源技法はタイミング遅延の計算に応用できる。図７の実施例については、受信機電圧Ｖｒ（ｎ））が各段階毎に計算される。駆動インスタンス遅延およびＲＣネットワーク伝播遅延を含むタイミング遅延を計算するため、ゲートレベル回路への入力電圧（例えば、図４のＶｉｎｐｕｔ）と受信機への入力電圧Ｖｒの時間差が計算される。このように、ゲートレベル回路へのベクトルの入力セットと受信機における電圧の対応入力セットの時間差に基づいて各ネット毎にタイミング遅延計算が決定される。
【００１３】
電力計算
本発明は、ＩＣ設計における電力消費量の計算に応用できる。上述のように、瞬間電流変化が所定の設計用に計算される。この瞬間電流変化を使用して、ＩＣで消費された電力を見積ることも可能である。例えば、平均電流Ｉａｖｇが次のように計算される。
Ｉａｖｇ＝１／２＊Ｃ＊Ｖ２＊ｆ
平均電力Ｐａｖｇは平均電流Ｉａｖｇから次のように計算される。
Ｐａｖｇ＝Ｉａｖｇ＊Ｖ
ピーク電力は最大電流に基づいて次のように計算される。
Ｐｐｅａｋ＝Ｉｍａｘ＊Ｖ
ここで、
Ｐｐｅａｋはピーク電力、
Ｉｍａｘは設計における最大ピークツーピーク電流、
ＶはＲＣネットワークの電圧を示す。
【００１４】
クロストークおよびＩＲドロップの分析
本発明は、クロストークおよびＩＲドロップの分析における使用にも応用できる。一実施例では、ＥＤＡソフトウェアは、相互キャパシタンスに関する情報をデータベースに保存する。本発明の電流源モデルを使用して、ＲＣネットワークを充電または放電するための電流の変化が、侵略（攻撃）ネット（つまり、クロストークエネルギー用ソースネット）および犠牲（被害）ネット（つまり、侵略ネットからクロストークエネルギーを受取るネット）を駆動するようにシミュレートされる。この電流源モデルを使用して、相互キャパシタンス、すなわちクロストークの影響による遅延が、様々なケースで容易かつ正確に見積もられる。
図１０Ａは、駆動回路からのクロストーク分析用の回路例を表す。ゲートレベル回路用電流をシミュレートするために本発明の可変電流源技法を使用して、図１０Ａの回路例を図１０Ｂの回路例としてシミュレートする。具体的には、図１０Ｂでは、ゲートレベル回路１０１０、１０２０および１０３０は、それぞれ、電流源１０６０、１０６５および１０７０と交換されている。図１０Ｃは、受信回路からのクロストーク分析用の回路例を表す。可変電流源技法は、図１０Ｄに示されるような受信機を駆動するためのゲートレベル回路用電流をシミュレートするために使用される。ピークツーピーク電流値を使用して、犠牲ネットに対するノイズの影響を信号切替期間内での全結合キャパシタンスおよびピーク電流から見積もる。
本発明の可変電流源技法はＩＲドロップ分析に応用できる。駆動点電流変化結果を使用して、線形ネットワークモデルを抵抗とキャパシタンスのメッシュおよび可変電流源のセットで形成する。本実施例では、線形回路は高水準（完全チップ）ＩＲドロップ分析に使用される。電力ネットの抵抗メッシュにインスタンスを加えることにより、ピーク降下はピーク電流と全抵抗から見積もられ、したがって、全降下分布は容易かつ正確に描かれる。図１１はＩＲドロップ分析用の回路モデルを表す。
【００１５】
コンピュータシステム
図１２は、本発明のタイミングと電力の検証用のＥＤＡソフトウェアを実行する汎用コンピュータシステムを表す。コンピュータシステム１０００は、処理装置１００５、メインメモリ１０１２および相互接続バス１０２５を含む。処理装置１００５は、単一のマイクロプロセッサを含むか、あるいは多重プロセッサシステムとしてのコンピュータシステム１０００を構成するための複数のマイクロプロセッサを含む場合がある。メインメモリ１０１２は、処理装置１００５が実行する命令とデータを部分的に格納する。メインメモリ１０１２は、高速キャッシュメモリはもちろんダイナミックランダムアクセスメモリ（ＤＲＡＭ）のバンクを含む場合もある。
コンピュータシステム１０００は更に、大容量記憶装置１０２２、周辺装置１０３０、携帯記憶媒体駆動装置１０４０、入力制御装置１０７０、グラフィックスサブシステム１０５０および出力表示装置１０６０を含む。簡素化のため、図１２では、コンピュータシステム１０００中の全コンポーネントはバス１０２５によって接続されているように示してある。しかしながら、コンピュータシステム１０００は一つまたは複数のデータ移送手段を介して接続される場合もある。例えば、処理装置１００５およびメインメモリ１０１２はローカルマイクロプロセッサバスを介して接続される場合もあり、大容量記憶装置１０２２、周辺装置１０３０、携帯記憶媒体駆動装置１０４０、グラフィックスサブシステム１０５０は一つまたは複数の入出入（Ｉ／Ｏ）バスを介して接続される場合もある。磁気ディスクドライブまたは光ディスクドライブで実現できる大容量記憶装置１０２２は、処理装置１００５で使用されるデータおよび命令を格納する非揮発性記憶装置である。ソフトウェアの実施例では、大容量記憶装置１０２２は、メインメモリ１０１２にロードするソフトウェアを格納する。
携帯記憶媒体駆動装置１０４０は、フロッピディスクあるいはコンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）のような携帯非揮発性記憶媒体を駆動し、データおよびコードをコンピュータシステム１０００に対して入出力する。一実施例では、ソフトウェアは、そのような携帯媒体に格納され、携帯記憶媒体駆動装置１０４０によってコンピュータシステム１０００へ入力される。周辺装置１０３０は、コンピュータシステム１０００に付加機能性を追加するために、入出力（１／０）インタフェースのような、あらゆるタイプのコンピュータサポート装置を含むことができる。例えば、周辺装置１０３０は、コンピュータシステム１０００をネットワークへ接続するためのネットワークインタフェースカードを含むこともできる。
入力制御装置１０７０は、コンピュータシステム１０００のユーザにユーザインターフェースの一部を提供する。入力制御装置１０７０は、英数字や他のキー情報を入力する英数字キーパッドおよびカーソル制御装置、例えば、マウス、トラックボール、スタイラスまたはカーソル指示キーを含むことができる。テキストや図形の情報を表示するために、コンピュータシステム１０００はグラフィックスサブシステム１０５０および出力表示装置１０６０が備えている。出力表示装置１０６０は陰極線管（ＣＲＴ）表示装置または液晶表示装置（ＬＣＤ）を含むことができる。グラフィックスサブシステム１０５０は、テキストや図形の情報を受け、出力表示装置１０６０へ出力される情報を処理する。コンピュータシステム１０００に内蔵されているコンポーネントの典型が汎用コンピュータシステム内に見られる。実際、これらのコンポーネントは、本技術において公知の広いカテゴリーのコンピュータコンポーネントを表すように意図されている。
ソフトウェアの実現については、ＥＤＡソフトウェアには、汎用コンピュータシステムで実行される、複数のコンピュータ実行可能命令を含む。汎用コンピュータシステムへロードする前に、ＥＤＡソフトウェアは、磁気フロッピーディスク、磁気テープおよびコンパクトディスク読取専用メモリ（ＣＤ−ＲＯＭ）のようなコンピュータ読取可能媒体に符号化情報として存在することができる。一つのハードウェア実現においては、ＥＤＡソフトウェアは、本書に記述された機能を実行するためのプロセッサ命令を含む専用プロセッサを必要とする場合がある。また、本書に記述された機能を実行するために複数の回路を開発するる場合もある。
本発明を特定の代表的実施例に関して記述したが、当然の事として、本技術の熟練者は本発明の精神および範囲から外れることなく様々な修正および変更を行うこともできる。
【図面の簡単な説明】
【図１】
図１は、回路のタイミングパラメータを特性づけるための一実施例を示す。
【図２】
図２は、集積回路のタイミングパラメータを特性づけるための別の実施例を示す。
【図３】
図３Ａは、第一のタイムインスタンスにおける可変電流源をモデル化する回路を示す。
図３Ｂは、第二のタイムインスタンスにおける可変電流源をモデル化する回路を示す。
図３Ｃは、タイムインスタンス「ｎ」における可変電流源をモデル化する回路を示す。
【図４】
図４は、本発明の回路特性づけ用の駆動回路例を示す。
【図５】
図５は、ゲートレベル回路例用のＶ−Ｉ曲線を示す。
【図６】
図６は、駆動電圧Ｖｄ、駆動電流Ｉｄおよび負荷キャパシタンスＣＬの関係を表す三次元グラフを示す。
【図７】
図７は、本発明の電流ベースモデルを使用してタイミングパラメータを生成するための一実施例を示すフローチャートである。
【図８】
図８は、本発明のタイミングパラメータを決定するのに使用される駆動性ＲＣネットワークを示す。
【図９】
図９は、本発明のタイミングパラメータを決定するのに使用されるＲＣネットワーク伝達関数を示す。
【図１０】
図１０Ａは、駆動回路からのクロストーク分析用の回路例を示す。
図１０Ｂは、クロストーク分析用電流源を備えたゲートレベル回路のモデル化を示す。
図１０Ｃは、受信回路からのクロストーク分析用の回路例を示す。
図１０Ｄは、クロストーク分析用電流源を備えたゲートレベル回路のモデル化を示す。
【図１１】
図１１は、ＩＲドロップ分析用の回路モデルを示す。
【図１２】
図１２は、本発明のＥＤＡソフトウェアを実行するための汎用のコンピュータシステムを示す。
【符号の説明】
１０５ 入力ベクトル １１０ 駆動回路 １２０ ＲＣネットワーク
１３０ 受信機 ２４０ 入力ベクトル ２１０ 標準セル
２２０ ＩＣ相互接続ネットワーク ２３０ 標準セル
３０５、３１０、３４０ キャパシタンス
Claims (25)
- 駆動点と受信点の間の抵抗容量（ＲＣ）ネットワークを決定し、前記回路は前記駆動点で前記ＲＣネットワークを駆動し；
前記回路用の回路特性づけモデルを格納し、前記回路特性づけモデルは前記駆動点における入力信号スルーレート、負荷キャパシタンス、電流および前記回路用の前記駆動点における電圧の関係を表し；
前記回路特性づけモデルに基づいて前記駆動点における前記回路用の複数の実効駆動電流を決定し；
前記実効駆動電流からタイミング遅延パラメータを決定する段階を含む集積回路中の回路のためのタイミング遅延を決定するコンピュータ実施方法。 - 複数の実効駆動電流を決定する段階は下記段階を含む：
初期駆動電流を選択し；
前記初期駆動電流で前記ＲＣネットワークの前記駆動点におけるドライブをシミュレートすることにより、前記駆動電流に対応する駆動電圧を決定し；
前記回路用の負荷としての実効キャパシタンスを決定し；
前記駆動電圧および前記実効キャパシタンスから前記回路用の新しい駆動電流を決定し；
駆動電圧を決定する段階および実効キャパシタンスを決定する段階を前記複数の駆動電流について繰り返す請求項１に記載された方法。 - 前記実効駆動電流からタイミング遅延パラメータを決定する段階は下記段階を含む：
前記ＲＣネットワークのインピーダンスおよび前記駆動電流から前記駆動点の電圧を決定し；
前記ＲＣネットワークの伝達関数から前記受信点の電圧を決定し；
前記駆動点の前記電圧および前記受信点の前記電圧からＲＣネットワーク伝播遅延用のタイミングパラメータを決定する請求項１に記載された方法。 - 前記実効駆動電流からタイミング遅延パラメータを決定する段階は下記段階を含む：
前記回路への入力電圧を受信し；
前記ＲＣネットワークのインピーダンスおよび前記駆動電流から前記駆動点の電圧を決定し；
前記入力電圧から前記駆動点の前記電圧までの前記回路の駆動インスタンス遅延用のタイミングパラメータを決定する請求項１に記載された方法。 - 前記回路への複数の出力電圧に対応する複数のタイムインスタンスを選択し；
各前記タイムインスタンス毎に前記回路用の複数の実効駆動電流を決定する段階をさらに含む請求項１に記載された方法。 - 実効キャパシタンスを決定する段階は前記駆動電流からの前記ＲＣネットワークの充電および放電に基づき前記実効キャパシタンスを決定する段階を含む請求項２に記載された方法。
- 前記駆動電圧および前記実効キャパシタンスから前記回路用の新しい駆動電流を決定する段階は下記段階を含む：
前記回路への入力信号のシミュレーション用の入力信号スルーレートを選択し；
前記駆動電圧、実効キャパシタンスおよび選択された前記入力信号スルーレートに基づく駆動電流を抽出するために前記回路特性づけモデルにアクセスする請求項２に記載された方法。 - 前記集積回路は少なくとも１個の標準セルを備え；
前記回路は入前記標準セルに実装されたゲートレベル回路を備え；
前記ＲＣネットワークは、前記駆動点を前記受信点に接続するための相互接続ネットワークを前記集積回路上に備える請求項１に記載された方法。 - 前記複数の駆動電流の一つからピーク電流としての最大値を有する駆動電流を選択し；
前記ピーク電流からピーク電力を計算する段階をさらに含む請求項１に記載された方法。 - 駆動点と受信点の間の抵抗容量（ＲＣ）ネットワークを決定し、前記回路は前記駆動点で前記ＲＣネットワークを駆動し；
前記回路の分析用の複数のタイムインスタンスを選択し；
各前記タイムインスタンス毎に負荷キャパシタンスを決定し、前記負荷キャパシタンスは前記回路の前記駆動点からのキャパシタンスを特定し；
前タイムインスタンスの前記負荷キャパシタンスに基づく新しいタイムインスタンスにおける前記回路の動作を決定し；
前記回路の動作および前記タイムインスタンスにおける前記ＲＣネットワークにへの応答に基づくタイミング遅延パラメータを決定する段階を含むタイミング遅延決定用の回路を特性づける方法。 - 前タイムインスタンスの前記負荷キャパシタンスに基づく新しいタイムインスタンスにおける前記回路の動作を決定する段階は下記段階を含む：
初期駆動電流を選択し；
前記初期駆動電流で前記ＲＣネットワークの前記駆動点におけるドライブをシミュレートすることにより、前記駆動電流に対応する駆動電圧を決定し；
前記駆動電圧および前記負荷キャパシタンスから前記回路用の新しい駆動電流を決定し；
前記負荷キャパシタンスから駆動電圧を決定する段階を複数の前記駆動電流について繰り返す請求項１０に記載された方法。 - 前記駆動電圧および前記負荷キャパシタンスから前記回路用の新しい駆動電流を決定する段階は下記段階を含む：
前記回路用の回路特性づけモデルを格納し、前記回路特性づけモデルは前記回路用の入力信号スルーレート、負荷キャパシタンス、駆動電流および駆動電圧の関係を表し；
前記回路への入力信号のシミュレーション用の入力信号スルーレートを選択し；
前記駆動電圧、実効キャパシタンスおよび選択された前記入力信号スルーレートに基づいた駆動電流を抽出するために前記回路特性づけモデルにアクセスする請求項１１に記載された方法。 - コンピュータによって実行された時に前記コンピュータに集積回路中の回路のタイミング遅延を決定させる複数の命令を含むコンピュータ読取可能媒体であって、前記命令は下記を含む：
駆動点と受信点の間の抵抗容量（ＲＣ）ネットワークを決定し、前記回路は前記駆動点で前記ＲＣネットワークを駆動し；
前記回路用の回路特性づけモデルを格納し、前記回路特性づけモデルは前記駆動点における入力信号スルーレート、負荷キャパシタンス、電流および前記回路用の前記駆動点における電圧の関係をを表し；
前記回路特性づけモデルに基づいて前記駆動点における前記回路用の複数の実効駆動電流を決定し；
前記実効駆動電流からタイミング遅延パラメータを決定する。 - 複数の実効駆動電流を決定する命令は下記命令を含む：
初期駆動電流の選択し；
前記初期駆動電流で前記ＲＣネットワークの前記駆動点におけるドライブをシミュレートすることにより、前記駆動電流に対応する駆動電圧を決定し；
前記回路用の負荷としての実効キャパシタンスを決定し；
前記駆動電圧および前記実効キャパシタンスから前記回路用の新しい駆動電流を決定し；
駆動電圧を決定する段階および実効キャパシタンスを決定する段階を前記複数の駆動電流について繰り返す請求項１３に記載されたコンピュータ読取可能媒体。 - 前記実効駆動電流からタイミング遅延パラメータを決定する命令は下記段階を含む：
前記ＲＣネットワークのインピーダンスおよび前記駆動電流から前記駆動点での電圧を決定し；
前記ＲＣネットワークの伝達関数から前記受信点での電圧を決定し；
前記駆動点での前記電圧および前記受信点での前記電圧からＲＣネットワーク伝播遅延用のタイミングパラメータを決定する請求項１３に記載されたコンピュータ読取可能媒体。 - 前記実効駆動電流からタイミング遅延パラメータを決定する命令は下記命令を含む：
前記回路への入力電圧を受信し；
前記ＲＣネットワークのインピーダンス、および前記駆動電流から前記駆動点での電圧を決定し；
前記入力電圧から前記駆動点の前記電圧までの前記回路の駆動インスタンス遅延用タイミングパラメータを決定する請求項１３に記載されたコンピュータ読取可能媒体。 - さらに下記命令を含む：
前記回路への複数の出力電圧に対応する複数のタイムインスタンスを選択し、 各前記タイムインスタンス毎に前記回路用の複数の実効駆動電流を決定する請求項１３に記載されたコンピュータ読取可能媒体。 - 実効キャパシタンスを決定する命令は、前記駆動電流からの前記ＲＣネットワークの充電および放電に基づき前記実効キャパシタンスを決定する命令を含む請求項１４に記載されたコンピュータ読取可能媒体。
- 前記駆動電圧、および前記実効キャパシタンスから前記回路用の新しい駆動電流を決定する命令は下記命令を含む：
前記回路への入力信号のシミュレーション用の入力信号スルーレートを選択し；
前記駆動電圧、実効キャパシタンスおよび選択された前記入力信号スルーレートに基づいた駆動電流を抽出するために前記回路特性づけモデルにアクセスする請求項１４に記載されたコンピュータ読取可能媒体。 - 前記集積回路は少なくとも１個の標準セルを備え；
前記回路は、前記標準セルに実装されたゲートレベル回路を備え；
前記ＲＣネットワークは、前記駆動点を前記受信点に接続するための相互接続ネットワークを前記集積回路に備えている請求項１４に記載されたコンピュータ読取可能媒体。 - さらに下記命令を含む：
前記複数の駆動電流の一つからピーク電流としての最大値を有する駆動電流を選択し；
前記ピーク電流からピーク電力を計算する請求項１４に記載されたコンピュータ読取可能媒体。 - コンピュータによって実行された時に前記コンピュータに集積回路中の回路のタイミング遅延を決定させる複数の命令を含むコンピュータ読取可能媒体であって、前記命令は下記を含む：
駆動点と受信点の間の抵抗容量（ＲＣ）ネットワークを決定し、前記回路は前記駆動点で前記ＲＣネットワークを駆動し；
前記回路分析用の複数のタイムインスタンスを選択し；
各前記タイムインスタンス毎に負荷キャパシタンスを決定し、前記負荷キャパシタンスは前記回路の前記駆動点からのキャパシタンスを特定し；
前タイムインスタンスの前記負荷キャパシタンスに基づいた新しいタイムインスタンスにおける前記回路の動作を決定し；
前記タイムインスタンスにおける前記回路の動作および前記ＲＣネットワークへの応答に基づいたタイミング遅延パラメータを決定するコンピュータ読取可能媒体。 - 前タイムインスタンスの前記負荷キャパシタンスに基づいた新しいタイムインスタンスにおける前記回路の動作を決定する命令は下記命令を含む：
初期駆動電流の選択し；
前記初期駆動電流で前記ＲＣネットワークの前記駆動点におけるドライブをシミュレートすることにより、前記駆動電流に対応する駆動電圧を決定し；
前記駆動電圧および前記負荷キャパシタンスから前記回路用の新しい駆動電流を決定し；
前記負荷キャパシタンスから駆動電圧を決定する段階を複数の前記駆動電流について繰り返す請求項２２に記載されたコンピュータ読取可能媒体。 - 前記駆動電圧、および前記負荷キャパシタンスから前記回路用の新しい駆動電流を決定する命令は下記命令を含む：
前記回路用の回路特性づけモデルを格納し、前記回路特性づけモデルは、前記回路の入力信号スルーレート、負荷キャパシタンス、駆動電流および駆動電圧の関係を表し；
前記回路への入力信号のシミュレーション用の入力信号スルーレートを選択し；
前記駆動電圧、実効キャパシタンスおよび選択された前記入力信号スルーレートに基づいた駆動電流を抽出するために前記回路特性づけモデルにアクセスする請求項２２に記載されたコンピュータ読取可能媒体。 - 駆動点と受信点の間の抵抗容量（ＲＣ）ネットワークを決定し、前記回路は前記駆動点で前記ＲＣネットワークを駆動し；
前記回路用の回路特性づけモデルを格納し、前記回路特性づけモデルは前記駆動点における入力信号スルーレート、負荷キャパシタンス、電流および前記回路用の前記駆動点における電圧の関係を表し；
複数のタイムインスタンスを選択し；
初期駆動電流を選択し；
前記初期駆動電流で前記ＲＣネットワークの前記駆動点におけるドライブをシミュレートすることにより、前記駆動電流に対応する各前記タイムインスタンス毎の駆動電圧を決定し；
各前記タイムインスタンス毎に前記回路用の負荷としての実効キャパシタンスを決定し；
前タイムインスタンスの前記駆動電圧および前記実効キャパシタンスから各前記タイムインスタンス毎に前記回路用の新しい駆動電流を決定し；
駆動電圧を決定する段階および実効キャパシタンスを決定する段階を前記複数の駆動電流について各前記タイムインスタンス毎に繰り返し；
前記ＲＣネットワークの伝達関数から前記受信点での電圧を決定し；
前記駆動点での前記電圧および前記受信点での前記電圧からＲＣネットワーク伝播遅延用のタイミングパラメータを決定し；
前記回路への入力電圧を受信し；
前記ＲＣネットワークのインピーダンスおよび前記駆動電流から前記駆動点での電圧を決定し；
前記入力電圧から前記駆動点の前記電圧までの前記回路の駆動インスタンス遅延用のタイミングパラメータを決定する段階を含む集積回路中の回路のためのタイミング遅延を決定するコンピュータ実施方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20374800P | 2000-05-12 | 2000-05-12 | |
| PCT/US2001/015288 WO2001088766A2 (en) | 2000-05-12 | 2001-05-11 | High accuracy timing model for integrated circuit verification |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004501438A true JP2004501438A (ja) | 2004-01-15 |
| JP2004501438A5 JP2004501438A5 (ja) | 2009-08-20 |
| JP4679786B2 JP4679786B2 (ja) | 2011-04-27 |
Family
ID=22755158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001585090A Expired - Fee Related JP4679786B2 (ja) | 2000-05-12 | 2001-05-11 | 集積回路検証用の高精度タイミングモデル |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6721929B2 (ja) |
| EP (1) | EP1292906B1 (ja) |
| JP (1) | JP4679786B2 (ja) |
| CN (1) | CN1322462C (ja) |
| AT (1) | ATE453159T1 (ja) |
| AU (1) | AU2001286384A1 (ja) |
| DE (1) | DE60140869D1 (ja) |
| TW (1) | TW575819B (ja) |
| WO (1) | WO2001088766A2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009520254A (ja) * | 2005-12-19 | 2009-05-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | セル特性の解析のための電流源ドライバ・モデルの合成 |
| US8381146B2 (en) | 2010-06-18 | 2013-02-19 | Fujitsu Semiconductor Limited | Computer product, apparatus, and method for correcting time delay variation of a circuit design |
Families Citing this family (83)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8872517B2 (en) | 1996-07-29 | 2014-10-28 | Midtronics, Inc. | Electronic battery tester with battery age input |
| US6850037B2 (en) | 1997-11-03 | 2005-02-01 | Midtronics, Inc. | In-vehicle battery monitor |
| US6566883B1 (en) * | 1999-11-01 | 2003-05-20 | Midtronics, Inc. | Electronic battery tester |
| US8198900B2 (en) | 1996-07-29 | 2012-06-12 | Midtronics, Inc. | Automotive battery charging system tester |
| US8958998B2 (en) * | 1997-11-03 | 2015-02-17 | Midtronics, Inc. | Electronic battery tester with network communication |
| US7705602B2 (en) * | 1997-11-03 | 2010-04-27 | Midtronics, Inc. | Automotive vehicle electrical system diagnostic device |
| US8513949B2 (en) * | 2000-03-27 | 2013-08-20 | Midtronics, Inc. | Electronic battery tester or charger with databus connection |
| US7398176B2 (en) * | 2000-03-27 | 2008-07-08 | Midtronics, Inc. | Battery testers with secondary functionality |
| US7446536B2 (en) * | 2000-03-27 | 2008-11-04 | Midtronics, Inc. | Scan tool for electronic battery tester |
| JP2002163324A (ja) * | 2000-11-28 | 2002-06-07 | Hitachi Ltd | 遅延時間計算方法及びそれを用いた半導体集積回路の設計方法 |
| US20030058604A1 (en) * | 2001-09-13 | 2003-03-27 | Canagasaby Karthisha S. | Method and apparatus to emulate external IO interconnection |
| US20030144825A1 (en) * | 2002-01-28 | 2003-07-31 | Korobkov Alexander I | Prediction method and apparatus for delay and skew analysis |
| US20040002844A1 (en) * | 2002-06-27 | 2004-01-01 | Jess Jochen A.G. | System and method for statistical modeling and statistical timing analysis of integrated circuits |
| US6868533B2 (en) * | 2002-11-26 | 2005-03-15 | International Business Machines Corporation | Method and system for extending delay and slew metrics to ramp inputs |
| US7552040B2 (en) * | 2003-02-13 | 2009-06-23 | International Business Machines Corporation | Method and system for modeling logical circuit blocks including transistor gate capacitance loading effects |
| JP2005038233A (ja) * | 2003-07-16 | 2005-02-10 | Matsushita Electric Ind Co Ltd | 遅延計算方法、タイミング解析方法、計算対象ネットワークの近似方法および遅延制御方法 |
| US7043709B2 (en) * | 2003-08-11 | 2006-05-09 | Synopsys, Inc. | Method and apparatus for determining gate-level delays in an integrated circuit |
| US7154276B2 (en) * | 2003-09-05 | 2006-12-26 | Midtronics, Inc. | Method and apparatus for measuring a parameter of a vehicle electrical system |
| US9255955B2 (en) | 2003-09-05 | 2016-02-09 | Midtronics, Inc. | Method and apparatus for measuring a parameter of a vehicle electrical system |
| US9018958B2 (en) | 2003-09-05 | 2015-04-28 | Midtronics, Inc. | Method and apparatus for measuring a parameter of a vehicle electrical system |
| US8164343B2 (en) * | 2003-09-05 | 2012-04-24 | Midtronics, Inc. | Method and apparatus for measuring a parameter of a vehicle electrical system |
| US6925623B2 (en) * | 2003-09-15 | 2005-08-02 | Nec Electronics America, Inc. | System and method for calculating effective capacitance for timing analysis |
| US7310792B2 (en) * | 2004-06-15 | 2007-12-18 | Cadence Design Systems, Inc. | Method and system for modeling variation of circuit parameters in delay calculation for timing analysis |
| US8344685B2 (en) | 2004-08-20 | 2013-01-01 | Midtronics, Inc. | System for automatically gathering battery information |
| US9496720B2 (en) | 2004-08-20 | 2016-11-15 | Midtronics, Inc. | System for automatically gathering battery information |
| US8442877B2 (en) * | 2004-08-20 | 2013-05-14 | Midtronics, Inc. | Simplification of inventory management |
| US8436619B2 (en) * | 2004-08-20 | 2013-05-07 | Midtronics, Inc. | Integrated tag reader and environment sensor |
| KR100618870B1 (ko) * | 2004-10-23 | 2006-08-31 | 삼성전자주식회사 | 데이터 트레이닝 방법 |
| US7299445B2 (en) * | 2004-10-29 | 2007-11-20 | Synopsys, Inc. | Nonlinear receiver model for gate-level delay calculation |
| US7181711B2 (en) * | 2005-04-27 | 2007-02-20 | International Business Machines Corporation | Prioritizing of nets for coupled noise analysis |
| US8478573B2 (en) * | 2005-06-23 | 2013-07-02 | Synopsys, Inc. | Modeling circuit cells for waveform propagation |
| US8543954B1 (en) | 2007-08-31 | 2013-09-24 | Cadence Design Systems, Inc. | Concurrent noise and delay modeling of circuit stages for static timing analysis of integrated circuit designs |
| US7464349B1 (en) * | 2005-10-11 | 2008-12-09 | Cadence Design Systems, Inc. | Method and system or generating a current source model of a gate |
| CN100401306C (zh) * | 2005-12-05 | 2008-07-09 | 华为技术有限公司 | 一种电容等效模型的建模装置和方法 |
| CN101196936B (zh) * | 2006-12-05 | 2010-08-11 | 上海华虹Nec电子有限公司 | Mos晶体管电学统计模型的快速建模方法 |
| US20080316752A1 (en) * | 2006-12-12 | 2008-12-25 | David Richard Kostuch | Clarifying filter |
| US9274157B2 (en) * | 2007-07-17 | 2016-03-01 | Midtronics, Inc. | Battery tester for electric vehicle |
| GB2491304B (en) * | 2007-07-17 | 2013-01-09 | Midtronics Inc | Battery tester and electric vehicle |
| US8516420B1 (en) * | 2007-08-31 | 2013-08-20 | Cadence Design Systems, Inc. | Sensitivity and static timing analysis for integrated circuit designs using a multi-CCC current source model |
| CN101515023A (zh) * | 2007-12-06 | 2009-08-26 | 密特电子公司 | 蓄电池和电池测试器 |
| KR20090059388A (ko) * | 2007-12-06 | 2009-06-11 | 주식회사 동부하이텍 | 셀 라이브러리의 전류 구동 능력 작성 방법 및 전류 구동방법 |
| US9588185B2 (en) | 2010-02-25 | 2017-03-07 | Keith S. Champlin | Method and apparatus for detecting cell deterioration in an electrochemical cell or battery |
| CN102804478B (zh) * | 2010-03-03 | 2015-12-16 | 密特电子公司 | 用于前部接线端电池的监控器 |
| FR2959636B1 (fr) | 2010-04-28 | 2012-07-13 | Canon Kk | Procede d'acces a une partie spatio-temporelle d'une sequence video d'images |
| US9229062B2 (en) | 2010-05-27 | 2016-01-05 | Midtronics, Inc. | Electronic storage battery diagnostic system |
| US11740294B2 (en) | 2010-06-03 | 2023-08-29 | Midtronics, Inc. | High use battery pack maintenance |
| KR20130030766A (ko) | 2010-06-03 | 2013-03-27 | 미드트로닉스, 인크. | 전기차를 위한 배터리팩 유지보수 |
| US8738309B2 (en) | 2010-09-30 | 2014-05-27 | Midtronics, Inc. | Battery pack maintenance for electric vehicles |
| US10046649B2 (en) | 2012-06-28 | 2018-08-14 | Midtronics, Inc. | Hybrid and electric vehicle battery pack maintenance device |
| US9419311B2 (en) | 2010-06-18 | 2016-08-16 | Midtronics, Inc. | Battery maintenance device with thermal buffer |
| US8332792B2 (en) | 2010-07-14 | 2012-12-11 | Lsi Corporation | Implementing and checking electronic circuits with flexible ramptime limits and tools for performing the same |
| US9201120B2 (en) | 2010-08-12 | 2015-12-01 | Midtronics, Inc. | Electronic battery tester for testing storage battery |
| US8856710B2 (en) | 2011-06-29 | 2014-10-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Tool and method for modeling interposer RC couplings |
| DE112012004706T5 (de) | 2011-11-10 | 2014-08-21 | Midtronics, Inc. | Batteriepack-Testvorrichtung |
| US9851411B2 (en) | 2012-06-28 | 2017-12-26 | Keith S. Champlin | Suppressing HF cable oscillations during dynamic measurements of cells and batteries |
| US11325479B2 (en) | 2012-06-28 | 2022-05-10 | Midtronics, Inc. | Hybrid and electric vehicle battery maintenance device |
| US9244100B2 (en) | 2013-03-15 | 2016-01-26 | Midtronics, Inc. | Current clamp with jaw closure detection |
| US9312575B2 (en) | 2013-05-16 | 2016-04-12 | Midtronics, Inc. | Battery testing system and method |
| US9081927B2 (en) | 2013-10-04 | 2015-07-14 | Jasper Design Automation, Inc. | Manipulation of traces for debugging a circuit design |
| US8910101B1 (en) | 2013-10-11 | 2014-12-09 | Taiwan Semiconductor Manfacturing Co., Ltd. | Systems and methods for determining effective capacitance to facilitate a timing analysis |
| US9104835B2 (en) | 2013-10-11 | 2015-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Systems and methods for determining effective capacitance to facilitate a timing analysis |
| US10843574B2 (en) | 2013-12-12 | 2020-11-24 | Midtronics, Inc. | Calibration and programming of in-vehicle battery sensors |
| KR101536205B1 (ko) | 2013-12-30 | 2015-07-13 | 전자부품연구원 | 모델링 된 로직 셀의 전류 파형 분석 방법 |
| US9923289B2 (en) | 2014-01-16 | 2018-03-20 | Midtronics, Inc. | Battery clamp with endoskeleton design |
| US9928324B1 (en) * | 2014-04-29 | 2018-03-27 | Cadence Design Systems, Inc. | System and method for accurate modeling of back-miller effect in timing analysis of digital circuits |
| US10473555B2 (en) | 2014-07-14 | 2019-11-12 | Midtronics, Inc. | Automotive maintenance system |
| US10222397B2 (en) | 2014-09-26 | 2019-03-05 | Midtronics, Inc. | Cable connector for electronic battery tester |
| US10317468B2 (en) | 2015-01-26 | 2019-06-11 | Midtronics, Inc. | Alternator tester |
| US9966676B2 (en) | 2015-09-28 | 2018-05-08 | Midtronics, Inc. | Kelvin connector adapter for storage battery |
| US10608353B2 (en) | 2016-06-28 | 2020-03-31 | Midtronics, Inc. | Battery clamp |
| US11054480B2 (en) | 2016-10-25 | 2021-07-06 | Midtronics, Inc. | Electrical load for electronic battery tester and electronic battery tester including such electrical load |
| US11513160B2 (en) | 2018-11-29 | 2022-11-29 | Midtronics, Inc. | Vehicle battery maintenance device |
| US11566972B2 (en) | 2019-07-31 | 2023-01-31 | Midtronics, Inc. | Tire tread gauge using visual indicator |
| US11545839B2 (en) | 2019-11-05 | 2023-01-03 | Midtronics, Inc. | System for charging a series of connected batteries |
| US11668779B2 (en) | 2019-11-11 | 2023-06-06 | Midtronics, Inc. | Hybrid and electric vehicle battery pack maintenance device |
| US11474153B2 (en) | 2019-11-12 | 2022-10-18 | Midtronics, Inc. | Battery pack maintenance system |
| US10990731B1 (en) * | 2019-12-20 | 2021-04-27 | Ansys, Inc. | Dynamic voltage drop analysis with improved coverage |
| US11663388B1 (en) | 2019-12-20 | 2023-05-30 | Ansys, Inc. | DVD simulation using microcircuits |
| US11531794B1 (en) | 2019-12-20 | 2022-12-20 | Ansys, Inc. | Voltage drop analysis using local circuit representation |
| US11973202B2 (en) | 2019-12-31 | 2024-04-30 | Midtronics, Inc. | Intelligent module interface for battery maintenance device |
| US11486930B2 (en) | 2020-01-23 | 2022-11-01 | Midtronics, Inc. | Electronic battery tester with battery clamp storage holsters |
| US11093675B1 (en) | 2020-03-18 | 2021-08-17 | International Business Machines Corporation | Statistical timing analysis considering multiple-input switching |
| CN117272888B (zh) * | 2023-11-21 | 2024-04-09 | 杭州行芯科技有限公司 | 一种电路参数的求解方法、装置、电子设备及存储介质 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10124563A (ja) * | 1996-08-27 | 1998-05-15 | Matsushita Electric Ind Co Ltd | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 |
| JPH1173436A (ja) * | 1996-08-27 | 1999-03-16 | Matsushita Electric Ind Co Ltd | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675502A (en) * | 1995-08-22 | 1997-10-07 | Quicklogic Corporation | Estimating propagation delays in a programmable device |
| US5841672A (en) * | 1996-02-13 | 1998-11-24 | Vlsi Technology, Inc. | Method and apparatus for verifying signal timing of electrical circuits |
| TW440782B (en) * | 1996-12-11 | 2001-06-16 | Matsushita Electric Ind Co Ltd | Method for estimating hot carrier deterioration |
| JP3008876B2 (ja) * | 1997-02-26 | 2000-02-14 | 日本電気株式会社 | 半導体集積回路のシミュレーション方法 |
| WO2000019343A2 (en) * | 1998-09-30 | 2000-04-06 | Cadence Design Systems, Inc. | Block based design methodology |
| US6314546B1 (en) * | 1999-03-08 | 2001-11-06 | Silicon Graphics, Inc. | Interconnect capacitive effects estimation |
| US6476635B1 (en) * | 2000-06-28 | 2002-11-05 | Cypress Semiconductor Corp. | Programmable number of metal lines and effective metal width along critical paths in a programmable logic device |
-
2001
- 2001-05-11 EP EP01965824A patent/EP1292906B1/en not_active Expired - Lifetime
- 2001-05-11 JP JP2001585090A patent/JP4679786B2/ja not_active Expired - Fee Related
- 2001-05-11 DE DE60140869T patent/DE60140869D1/de not_active Expired - Fee Related
- 2001-05-11 AU AU2001286384A patent/AU2001286384A1/en not_active Abandoned
- 2001-05-11 CN CNB018120075A patent/CN1322462C/zh not_active Expired - Fee Related
- 2001-05-11 WO PCT/US2001/015288 patent/WO2001088766A2/en active Application Filing
- 2001-05-11 US US09/854,146 patent/US6721929B2/en not_active Expired - Fee Related
- 2001-05-11 AT AT01965824T patent/ATE453159T1/de not_active IP Right Cessation
- 2001-08-09 TW TW90111476A patent/TW575819B/zh not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10124563A (ja) * | 1996-08-27 | 1998-05-15 | Matsushita Electric Ind Co Ltd | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 |
| JPH1173436A (ja) * | 1996-08-27 | 1999-03-16 | Matsushita Electric Ind Co Ltd | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009520254A (ja) * | 2005-12-19 | 2009-05-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | セル特性の解析のための電流源ドライバ・モデルの合成 |
| US8381146B2 (en) | 2010-06-18 | 2013-02-19 | Fujitsu Semiconductor Limited | Computer product, apparatus, and method for correcting time delay variation of a circuit design |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60140869D1 (de) | 2010-02-04 |
| CN1440533A (zh) | 2003-09-03 |
| ATE453159T1 (de) | 2010-01-15 |
| WO2001088766A3 (en) | 2003-01-09 |
| TW575819B (en) | 2004-02-11 |
| US6721929B2 (en) | 2004-04-13 |
| CN1322462C (zh) | 2007-06-20 |
| AU2001286384A1 (en) | 2001-11-26 |
| JP4679786B2 (ja) | 2011-04-27 |
| US20020021135A1 (en) | 2002-02-21 |
| EP1292906A2 (en) | 2003-03-19 |
| EP1292906B1 (en) | 2009-12-23 |
| WO2001088766A2 (en) | 2001-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4679786B2 (ja) | 集積回路検証用の高精度タイミングモデル | |
| US7673260B2 (en) | Modeling device variations in integrated circuit design | |
| US5838947A (en) | Modeling, characterization and simulation of integrated circuit power behavior | |
| US9129078B1 (en) | Static timing analysis of integrated circuit designs with flexible noise and delay models of circuit stages | |
| US7359843B1 (en) | Robust calculation of crosstalk delay change in integrated circuit design | |
| US8615725B1 (en) | Methods for compact modeling of circuit stages for static timing analysis of integrated circuit designs | |
| US6212665B1 (en) | Efficient power analysis method for logic cells with many output switchings | |
| US7191414B1 (en) | Apparatus and methods for interconnect simulation in electronic circuitry using non-uniform time step | |
| US20090288050A1 (en) | Statistical delay and noise calculation considering cell and interconnect variations | |
| US5790415A (en) | Complementary network reduction for load modeling | |
| US5787008A (en) | Simulation corrected sensitivity | |
| JP5935544B2 (ja) | 論理セルのアナログモデルを生成する方法、製品及びコンピュータシステム | |
| US7464349B1 (en) | Method and system or generating a current source model of a gate | |
| US7856608B2 (en) | Method and apparatus for generating current source noise model for creating semiconductor device model used in power supply noise analysis | |
| US5636130A (en) | Method of determining signal propagation delay through circuit elements | |
| US7310792B2 (en) | Method and system for modeling variation of circuit parameters in delay calculation for timing analysis | |
| US20110099531A1 (en) | Statistical delay and noise calculation considering cell and interconnect variations | |
| CN109753675B (zh) | 逻辑门假信号建模的方法 | |
| US8359173B2 (en) | System and methods for dynamic power estimation for a digital circuit | |
| US7284212B2 (en) | Minimizing computational complexity in cell-level noise characterization | |
| US7065720B2 (en) | Apparatus and methods for current-based models for characterization of electronic circuitry | |
| US7886253B2 (en) | Design structure for performing iterative synthesis of an integrated circuit design to attain power closure | |
| JP6070002B2 (ja) | 設計支援装置、設計支援方法及びプログラム | |
| CN117610475A (zh) | 一种基于数学模型的标准单元开关电流自动化拟合方法及系统 | |
| Murali | Realistic gate model for efficient timing analysis of very deep submicron CMOS circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080506 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100922 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110105 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110202 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |