JPH1173436A - 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 - Google Patents
論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法Info
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- JPH1173436A JPH1173436A JP9223274A JP22327497A JPH1173436A JP H1173436 A JPH1173436 A JP H1173436A JP 9223274 A JP9223274 A JP 9223274A JP 22327497 A JP22327497 A JP 22327497A JP H1173436 A JPH1173436 A JP H1173436A
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Abstract
(57)【要約】
【課題】 論理回路の遅延時間の電源電圧依存性を容易
に且つ解析的に計算し、遅延時間を確実に求めることが
できるようにする。 【解決手段】 遅延電源係数決定工程Ｓ０３において、
所定の動作電源電圧データ１５と該動作電源電圧データ
１５に基づくキャリアの移動度や酸化膜厚等の飽和電流
パラメータ１６を基にして、ＰチャネルＭＯＳＦＥＴの
ドレイン飽和電流Ｉdspiを計算した後、基準電源電圧Ｖ
dd0 が印加されたときのＰチャネルＭＯＳＦＥＴのドレ
イン飽和電流Ｉdsp0との比の値を計算して動作電源電圧
Ｖddiが印加されたときの遅延電源係数Ｋv を決定す
る。次に、実効遅延計算工程Ｓ０４において、実効遅延
計算手段は、遅延計算手段により算出された基準電源電
圧Ｖdd0 が印加されたときの遅延時間と、遅延電源係数
決定手段により算出された遅延電源係数Ｋv とを乗じる
ことにより動作電源電圧Ｖddi における遅延時間を決定
する。
に且つ解析的に計算し、遅延時間を確実に求めることが
できるようにする。 【解決手段】 遅延電源係数決定工程Ｓ０３において、
所定の動作電源電圧データ１５と該動作電源電圧データ
１５に基づくキャリアの移動度や酸化膜厚等の飽和電流
パラメータ１６を基にして、ＰチャネルＭＯＳＦＥＴの
ドレイン飽和電流Ｉdspiを計算した後、基準電源電圧Ｖ
dd0 が印加されたときのＰチャネルＭＯＳＦＥＴのドレ
イン飽和電流Ｉdsp0との比の値を計算して動作電源電圧
Ｖddiが印加されたときの遅延電源係数Ｋv を決定す
る。次に、実効遅延計算工程Ｓ０４において、実効遅延
計算手段は、遅延計算手段により算出された基準電源電
圧Ｖdd0 が印加されたときの遅延時間と、遅延電源係数
決定手段により算出された遅延電源係数Ｋv とを乗じる
ことにより動作電源電圧Ｖddi における遅延時間を決定
する。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路の遅延時
間を高精度に計算する遅延計算方法、遅延計算装置及び
遅延ライブラリの遅延データ計算方法に関する。
間を高精度に計算する遅延計算方法、遅延計算装置及び
遅延ライブラリの遅延データ計算方法に関する。
【０００２】
【従来の技術】集積回路の内部の電源電圧は、外部の電
源端子に印加される電源電圧の電圧値と内部回路に印加
される電源電圧の電圧値とが異なる場合がある。それ
は、集積回路の特性向上のために意図的に異なる電圧値
に設定する場合と、集積回路の高速化及び製造プロセス
の微細化から生ずる寄生素子によりもたらされる場合と
である。
源端子に印加される電源電圧の電圧値と内部回路に印加
される電源電圧の電圧値とが異なる場合がある。それ
は、集積回路の特性向上のために意図的に異なる電圧値
に設定する場合と、集積回路の高速化及び製造プロセス
の微細化から生ずる寄生素子によりもたらされる場合と
である。
【０００３】以下、それぞれの場合を説明する。
【０００４】（第１の従来例）集積回路の低消費電力化
又は回路速度の高速化を図るために、内部の回路ブロッ
クに印加する電源電圧を選択的に設定する場合がある。
例えば、低消費電力化が必要とされる回路ブロックに電
源端子の印加電圧よりも低い電圧を設定し、高速化が必
要とされる回路ブロックに外部の電源電圧と同一の電源
電圧を設定する。
又は回路速度の高速化を図るために、内部の回路ブロッ
クに印加する電源電圧を選択的に設定する場合がある。
例えば、低消費電力化が必要とされる回路ブロックに電
源端子の印加電圧よりも低い電圧を設定し、高速化が必
要とされる回路ブロックに外部の電源電圧と同一の電源
電圧を設定する。
【０００５】このように集積回路の設計を行なう場合
に、該集積回路の信号伝搬の遅延検証と動作検証とを行
なうためには、ゲートレベルの遅延ライブラリを電源電
圧ごとに作成し、所望の遅延ライブラリを選択して使用
する必要がある。
に、該集積回路の信号伝搬の遅延検証と動作検証とを行
なうためには、ゲートレベルの遅延ライブラリを電源電
圧ごとに作成し、所望の遅延ライブラリを選択して使用
する必要がある。
【０００６】（第２の従来例）集積回路の回路ブロック
に電源電位を供給する電源線（以下、ＶＤＤ線と略記す
る。）と、グランド電位を供給するグランド線（以下、
ＶＳＳ線と略記する。）に消費電流が流れ、ＶＤＤ線及
びＶＳＳ線に現われる抵抗（Ｒ）、容量（Ｃ）又はイン
ダクタンス（Ｌ）よりなる配線寄生素子によって電圧変
動が発生する。例えば、簡単のため、電源配線の配線寄
生素子は抵抗のみとする。回路ブロックに実効的に印加
される電源電圧がこの配線抵抗に起因する電圧変動によ
って小さくなるため遅延時間が増大する。しかしなが
ら、従来の遅延計算方法においては、印加される電源電
圧が変化しない理想的なＶＤＤ線及びＶＳＳ線を前提に
しているため、得られた解析結果と実測結果との誤差が
大きくなるという問題を有している。
に電源電位を供給する電源線（以下、ＶＤＤ線と略記す
る。）と、グランド電位を供給するグランド線（以下、
ＶＳＳ線と略記する。）に消費電流が流れ、ＶＤＤ線及
びＶＳＳ線に現われる抵抗（Ｒ）、容量（Ｃ）又はイン
ダクタンス（Ｌ）よりなる配線寄生素子によって電圧変
動が発生する。例えば、簡単のため、電源配線の配線寄
生素子は抵抗のみとする。回路ブロックに実効的に印加
される電源電圧がこの配線抵抗に起因する電圧変動によ
って小さくなるため遅延時間が増大する。しかしなが
ら、従来の遅延計算方法においては、印加される電源電
圧が変化しない理想的なＶＤＤ線及びＶＳＳ線を前提に
しているため、得られた解析結果と実測結果との誤差が
大きくなるという問題を有している。
【０００７】これを解決する方法として、例えば特開平
６−１２４３１８に示されたシミュレーション方法があ
る。本シミュレーション方法によると、データ抽出部、
プロセスパラメータ格納部及び電源電圧格納部により電
源配線の抵抗を算出すると共に、利得係数算出部及びド
レイン電流算出部においてゲート素子であるＭＯＳＦＥ
Ｔのドレイン電流を算出する。電源配線の抵抗及びドレ
イン電流を用いて電源線の電圧降下量を計算した後、伝
搬遅延算出部においてドレイン電流の利得係数βと付随
容量とから遅延時間を計算している。
６−１２４３１８に示されたシミュレーション方法があ
る。本シミュレーション方法によると、データ抽出部、
プロセスパラメータ格納部及び電源電圧格納部により電
源配線の抵抗を算出すると共に、利得係数算出部及びド
レイン電流算出部においてゲート素子であるＭＯＳＦＥ
Ｔのドレイン電流を算出する。電源配線の抵抗及びドレ
イン電流を用いて電源線の電圧降下量を計算した後、伝
搬遅延算出部においてドレイン電流の利得係数βと付随
容量とから遅延時間を計算している。
【０００８】
（第１の従来例）前記第１の従来例に示したように、セ
ルライブラリから所望の遅延データを求める遅延データ
抽出処理は電源電圧を所定の値に設定することを前提に
しているため、異なる電源電圧の設定値の回数分だけ遅
延データを抽出する必要があるので、多ビットの加算セ
ルなどの多入力ゲートの場合は抽出時間が長くかかるこ
とになり、その結果、セルライブラリの設計期間が長く
なるという問題を有している。また、遅延時間を考慮し
た電源電圧による消費電力と遅延時間との双方の最適化
を図るための電源電圧の最適解を求めるということに対
応できなかった。
ルライブラリから所望の遅延データを求める遅延データ
抽出処理は電源電圧を所定の値に設定することを前提に
しているため、異なる電源電圧の設定値の回数分だけ遅
延データを抽出する必要があるので、多ビットの加算セ
ルなどの多入力ゲートの場合は抽出時間が長くかかるこ
とになり、その結果、セルライブラリの設計期間が長く
なるという問題を有している。また、遅延時間を考慮し
た電源電圧による消費電力と遅延時間との双方の最適化
を図るための電源電圧の最適解を求めるということに対
応できなかった。
【０００９】（第２の従来例）前記第２の従来例に示し
た特開平６−１２４３１８においては、遅延時間の電源
電圧依存性の計算の重要なポイントである伝搬遅延算出
部での利得係数βと遅延時間との関係が開示されておら
ず、具体的な遅延時間の計算方法が示されていないとい
う問題を有している。
た特開平６−１２４３１８においては、遅延時間の電源
電圧依存性の計算の重要なポイントである伝搬遅延算出
部での利得係数βと遅延時間との関係が開示されておら
ず、具体的な遅延時間の計算方法が示されていないとい
う問題を有している。
【００１０】また、利得係数βの電源電圧依存性から遅
延時間を解析する方法として、トランジスタレベルやス
イッチレベルの回路シミュレーションによってＭＯＳＦ
ＥＴのドレイン電流の電圧依存性をもとにして負荷容量
若しくは負荷抵抗を充電又は放電する時間を求める方法
がある。しかしながら、この方法は、回路シミュレーシ
ョンの対象にトランジスタレベルに展開したネットリス
トを用いることから、回路素子数が多くなり、大規模回
路では解析時間がかかりすぎるため、実用的でないとい
う問題を有している。
延時間を解析する方法として、トランジスタレベルやス
イッチレベルの回路シミュレーションによってＭＯＳＦ
ＥＴのドレイン電流の電圧依存性をもとにして負荷容量
若しくは負荷抵抗を充電又は放電する時間を求める方法
がある。しかしながら、この方法は、回路シミュレーシ
ョンの対象にトランジスタレベルに展開したネットリス
トを用いることから、回路素子数が多くなり、大規模回
路では解析時間がかかりすぎるため、実用的でないとい
う問題を有している。
【００１１】また、遅延時間の電源電圧依存性を計算す
る方法として、あらかじめ算出しておいた遅延時間の電
源電圧依存係数を遅延時間に乗ずる方法があり、第１の
従来例のように、あらかじめ動作条件ごとにＶＤＤ線及
びＶＳＳ線の電源電圧変動量分の電位を差し引いた実効
的な複数の電源電圧を求めておき、その電源電圧ごとに
抽出しておいた遅延値を用いる方法が考えられる。しか
しながら、これらの方法は、実効的な電源電圧があらか
じめ決められている必要があり、異なる電源電圧の配線
に接続された複数の回路ブロックや、異なる周波数又は
異なる頻度で動作する回路ブロックなど、実際の集積回
路内で個々の回路ブロックごとに発生する異なる電源線
の電圧変動の影響を正確に解析できないという問題を有
している。
る方法として、あらかじめ算出しておいた遅延時間の電
源電圧依存係数を遅延時間に乗ずる方法があり、第１の
従来例のように、あらかじめ動作条件ごとにＶＤＤ線及
びＶＳＳ線の電源電圧変動量分の電位を差し引いた実効
的な複数の電源電圧を求めておき、その電源電圧ごとに
抽出しておいた遅延値を用いる方法が考えられる。しか
しながら、これらの方法は、実効的な電源電圧があらか
じめ決められている必要があり、異なる電源電圧の配線
に接続された複数の回路ブロックや、異なる周波数又は
異なる頻度で動作する回路ブロックなど、実際の集積回
路内で個々の回路ブロックごとに発生する異なる電源線
の電圧変動の影響を正確に解析できないという問題を有
している。
【００１２】さらに、第１の従来例に示すように、複数
の異なる電源電圧で動作する回路ブロックを内蔵する集
積回路の場合は、遅延時間の電源電圧依存係数を一律に
乗ずる方法では集積回路全体の遅延計算を行なうことが
できない。
の異なる電源電圧で動作する回路ブロックを内蔵する集
積回路の場合は、遅延時間の電源電圧依存係数を一律に
乗ずる方法では集積回路全体の遅延計算を行なうことが
できない。
【００１３】本発明は、前記従来の問題を一挙に解決
し、論理回路の遅延時間の電源電圧依存性を容易に且つ
解析的に計算して遅延時間を確実に求めることができる
ようにすることを目的とする。
し、論理回路の遅延時間の電源電圧依存性を容易に且つ
解析的に計算して遅延時間を確実に求めることができる
ようにすることを目的とする。
【００１４】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、第１の電源電圧が印加される論理回路の
遅延時間に、第１の電源電圧に対する第２の電源電圧の
比の値である電源電圧係数と、第２の電源電圧が印加さ
れたときの前記ＦＥＴのドレイン飽和電流に対する第１
の電源電圧が印加されたときのＦＥＴのドレイン飽和電
流の比の値である電流係数とを乗ずることにより、第２
の電源電圧が印加される論理回路の遅延時間を算出する
ものである。
め、本発明は、第１の電源電圧が印加される論理回路の
遅延時間に、第１の電源電圧に対する第２の電源電圧の
比の値である電源電圧係数と、第２の電源電圧が印加さ
れたときの前記ＦＥＴのドレイン飽和電流に対する第１
の電源電圧が印加されたときのＦＥＴのドレイン飽和電
流の比の値である電流係数とを乗ずることにより、第２
の電源電圧が印加される論理回路の遅延時間を算出する
ものである。
【００１５】本発明に係る第１の論理回路の遅延計算方
法は、ＦＥＴを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧に
よる信号伝搬時間の遅延を算出する論理回路の遅延計算
方法であって、第１の電源電圧に対する第２の電源電圧
の比の値を電源電圧係数とし、第２の電源電圧が印加さ
れたときのＦＥＴのドレイン飽和電流に対する第１の電
源電圧が印加されたときのＦＥＴのドレイン飽和電流の
比の値を電流係数とし、第１の電源電圧が印加されたと
きの論理回路の遅延時間である第１の遅延時間と電源電
圧係数と電流係数との積を算出し、該算出結果を、第２
の電源電圧が印加されたときの論理回路の遅延時間であ
る第２の遅延時間とする。
法は、ＦＥＴを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧に
よる信号伝搬時間の遅延を算出する論理回路の遅延計算
方法であって、第１の電源電圧に対する第２の電源電圧
の比の値を電源電圧係数とし、第２の電源電圧が印加さ
れたときのＦＥＴのドレイン飽和電流に対する第１の電
源電圧が印加されたときのＦＥＴのドレイン飽和電流の
比の値を電流係数とし、第１の電源電圧が印加されたと
きの論理回路の遅延時間である第１の遅延時間と電源電
圧係数と電流係数との積を算出し、該算出結果を、第２
の電源電圧が印加されたときの論理回路の遅延時間であ
る第２の遅延時間とする。
【００１６】本発明に係る第２の論理回路の遅延計算方
法は、一の論理回路を構成しており、それぞれがＦＥＴ
を含む複数の論理素子からなり、互いに異なる実効電源
電圧によって動作する複数の回路ブロックの各実効電源
電圧による信号伝搬時間の遅延を算出する論理回路の遅
延計算方法であって、基準電源電圧に対する各回路ブロ
ックの電源電圧の比の値である電源電圧係数を算出し、
各回路ブロックの実効電源電圧が印加されたときのＦＥ
Ｔのドレイン飽和電流に対する基準電源電圧が印加され
たときのＦＥＴのドレイン飽和電流の比の値である電流
係数を算出し、基準電源電圧が印加されたときの各回路
ブロックの遅延時間である基準遅延時間と各回路ブロッ
クごとの電源電圧係数と電流係数との積を算出し、該算
出結果を、各回路ブロックの遅延時間である実効遅延時
間とする。
法は、一の論理回路を構成しており、それぞれがＦＥＴ
を含む複数の論理素子からなり、互いに異なる実効電源
電圧によって動作する複数の回路ブロックの各実効電源
電圧による信号伝搬時間の遅延を算出する論理回路の遅
延計算方法であって、基準電源電圧に対する各回路ブロ
ックの電源電圧の比の値である電源電圧係数を算出し、
各回路ブロックの実効電源電圧が印加されたときのＦＥ
Ｔのドレイン飽和電流に対する基準電源電圧が印加され
たときのＦＥＴのドレイン飽和電流の比の値である電流
係数を算出し、基準電源電圧が印加されたときの各回路
ブロックの遅延時間である基準遅延時間と各回路ブロッ
クごとの電源電圧係数と電流係数との積を算出し、該算
出結果を、各回路ブロックの遅延時間である実効遅延時
間とする。
【００１７】本発明に係る第３の論理回路の遅延計算方
法は、ＦＥＴを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧の
電圧変動による信号伝搬時間の遅延を算出する論理回路
の遅延計算方法であって、論理回路の消費電流及び電源
線の配線寄生素子によって生ずる電圧変動による変動電
圧を算出した後、電源端子に印加される基準電源電圧と
変動電圧との差を求めることにより、論理回路に印加さ
れる実効的な電源電圧である実効電源電圧を求め、基準
電源電圧に対する実効電源電圧の比の値である電源電圧
係数を算出すると共に、実効電源電圧が印加されたとき
のＦＥＴのドレイン飽和電流に対する基準電源電圧が印
加されたときのＦＥＴのドレイン飽和電流の比の値であ
る電流係数を算出し、基準電源電圧に基づいて算出され
た論理回路の基準となる遅延時間と電源電圧係数と電流
係数との積を算出し、該算出結果を、実効電源電圧が印
加されたときの論理回路の遅延時間である実効的な遅延
時間とする。
法は、ＦＥＴを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧の
電圧変動による信号伝搬時間の遅延を算出する論理回路
の遅延計算方法であって、論理回路の消費電流及び電源
線の配線寄生素子によって生ずる電圧変動による変動電
圧を算出した後、電源端子に印加される基準電源電圧と
変動電圧との差を求めることにより、論理回路に印加さ
れる実効的な電源電圧である実効電源電圧を求め、基準
電源電圧に対する実効電源電圧の比の値である電源電圧
係数を算出すると共に、実効電源電圧が印加されたとき
のＦＥＴのドレイン飽和電流に対する基準電源電圧が印
加されたときのＦＥＴのドレイン飽和電流の比の値であ
る電流係数を算出し、基準電源電圧に基づいて算出され
た論理回路の基準となる遅延時間と電源電圧係数と電流
係数との積を算出し、該算出結果を、実効電源電圧が印
加されたときの論理回路の遅延時間である実効的な遅延
時間とする。
【００１８】第３の論理回路の遅延計算方法において、
論理回路の消費電流を、複数の論理素子のうち、一の動
作時刻に合わせて共に動作する特定の論理素子ごとの消
費電流の和とし、消費電流の和に基づいて特定の論理素
子が接続される電源線の電圧変動量を算出し、電源線の
電圧変動量を変動電圧とすることが好ましい。
論理回路の消費電流を、複数の論理素子のうち、一の動
作時刻に合わせて共に動作する特定の論理素子ごとの消
費電流の和とし、消費電流の和に基づいて特定の論理素
子が接続される電源線の電圧変動量を算出し、電源線の
電圧変動量を変動電圧とすることが好ましい。
【００１９】第１〜３の論理回路の遅延計算方法におい
て、ＦＥＴはＰチャネルＭＯＳＦＥＴであることが好ま
しい。
て、ＦＥＴはＰチャネルＭＯＳＦＥＴであることが好ま
しい。
【００２０】第１〜３の論理回路の遅延計算方法におい
て、ＦＥＴのドレイン飽和電流を、電源電圧とＦＥＴの
しきい値電圧との差を所定の係数で累乗し、累乗して得
られた値に電流の利得係数を乗じることによって求める
ことが好ましい。
て、ＦＥＴのドレイン飽和電流を、電源電圧とＦＥＴの
しきい値電圧との差を所定の係数で累乗し、累乗して得
られた値に電流の利得係数を乗じることによって求める
ことが好ましい。
【００２１】本発明に係る第１の論理回路の遅延計算装
置は、ＦＥＴを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧に
よる信号伝搬時間の遅延を算出する論理回路の遅延計算
装置であって、論理素子の論理回路における配置を決定
するレイアウトデータを付与するレイアウトデータ付与
手段と、論理回路の接続情報を付与する接続情報付与手
段と、論理回路の配線及び論理素子の電気特性を決定す
るプロセス情報を付与するプロセスパラメータ付与手段
と、論理素子の遅延データを付与するライブラリデータ
付与手段と、第１の電源電圧に対する第２の電源電圧の
比の値である電源電圧係数を決定すると共に、第２の電
源電圧が印加されたときのＦＥＴのドレイン飽和電流に
対する第１の電源電圧が印加されたときのＦＥＴのドレ
イン飽和電流の比の値である電流係数を決定する遅延電
源係数決定手段と、遅延データ、レイアウトデータ、プ
ロセス情報及び接続情報に基づいて、第１の電源電圧が
印加されたときの論理回路の遅延時間を算出する遅延計
算手段と、遅延計算手段が算出した遅延時間と電源電圧
係数と電流係数との積を算出し、該算出結果を、第２の
電源電圧が印加されたときの論理回路の実効的な遅延時
間とする実効遅延計算手段とを備えている。
置は、ＦＥＴを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧に
よる信号伝搬時間の遅延を算出する論理回路の遅延計算
装置であって、論理素子の論理回路における配置を決定
するレイアウトデータを付与するレイアウトデータ付与
手段と、論理回路の接続情報を付与する接続情報付与手
段と、論理回路の配線及び論理素子の電気特性を決定す
るプロセス情報を付与するプロセスパラメータ付与手段
と、論理素子の遅延データを付与するライブラリデータ
付与手段と、第１の電源電圧に対する第２の電源電圧の
比の値である電源電圧係数を決定すると共に、第２の電
源電圧が印加されたときのＦＥＴのドレイン飽和電流に
対する第１の電源電圧が印加されたときのＦＥＴのドレ
イン飽和電流の比の値である電流係数を決定する遅延電
源係数決定手段と、遅延データ、レイアウトデータ、プ
ロセス情報及び接続情報に基づいて、第１の電源電圧が
印加されたときの論理回路の遅延時間を算出する遅延計
算手段と、遅延計算手段が算出した遅延時間と電源電圧
係数と電流係数との積を算出し、該算出結果を、第２の
電源電圧が印加されたときの論理回路の実効的な遅延時
間とする実効遅延計算手段とを備えている。
【００２２】第１の論理回路の遅延計算装置において、
論理回路は、互いに異なる電源電圧によって動作し、一
の論理回路を構成する複数の回路ブロックからなり、論
理回路及び回路ブロックの各電源電圧情報を付与する電
源電圧情報付与手段をさらに備え、遅延電源係数決定手
段は、基準電源電圧に対する各回路ブロックの電源電圧
の比の値を定義するブロック別電源電圧係数を決定する
手段と、各回路ブロックの電源電圧が印加されたときの
ＦＥＴのドレイン飽和電流に対する基準電源電圧が印加
されたときのＦＥＴのドレイン飽和電流の比の値を定義
するブロック別電流係数を決定する手段とを有している
ことが好ましい。
論理回路は、互いに異なる電源電圧によって動作し、一
の論理回路を構成する複数の回路ブロックからなり、論
理回路及び回路ブロックの各電源電圧情報を付与する電
源電圧情報付与手段をさらに備え、遅延電源係数決定手
段は、基準電源電圧に対する各回路ブロックの電源電圧
の比の値を定義するブロック別電源電圧係数を決定する
手段と、各回路ブロックの電源電圧が印加されたときの
ＦＥＴのドレイン飽和電流に対する基準電源電圧が印加
されたときのＦＥＴのドレイン飽和電流の比の値を定義
するブロック別電流係数を決定する手段とを有している
ことが好ましい。
【００２３】本発明に係る第２の論理回路の遅延計算装
置は、ＦＥＴを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧の
電圧変動による信号伝搬時間の遅延を算出する論理回路
の遅延計算装置であって、論理素子の論理回路における
配置を決定するレイアウトデータを付与するレイアウト
データ付与手段と、論理回路の接続情報を付与する接続
情報付与手段と、論理回路の配線及び論理素子の電気特
性を決定するプロセス情報を付与するプロセスパラメー
タ付与手段と、論理素子の遅延データ及び消費電流デー
タを付与するライブラリデータ付与手段と、レイアウト
データ及びプロセスパラメータを用いて信号配線の寄生
素子を抽出する信号配線抽出手段と、レイアウトデータ
及びプロセスパラメータを用いて電源端子と論理回路と
が接続されている電源配線の配線寄生素子を抽出する電
源配線寄生素子抽出手段と、信号配線の寄生素子及び消
費電流データを用いて論理回路の消費電流を算出する消
費電流計算手段と、消費電流と電源配線の配線寄生素子
とを用いて電源配線の電圧変動量を算出し、電源端子に
印加される電源電圧と電圧変動量分の電圧との差を求め
て実効的な電源電圧である実効電源電圧を算出する実効
電源電圧計算手段と、電源電圧に対する実効電源電圧の
比の値である電源電圧係数を決定すると共に、実効電源
電圧が印加されたときのＦＥＴのドレイン飽和電流に対
する電源電圧が印加されたときのＦＥＴのドレイン飽和
電流の比の値である電流係数を決定する遅延電源係数決
定手段と、信号配線の寄生素子と論理素子の遅延データ
とを用いて電源電圧が印加されたときの遅延時間を算出
する遅延計算手段と、遅延計算手段が算出した遅延時間
と電源電圧係数と電流係数との積を算出し、該算出結果
を、論理回路の実効遅延時間とする実効遅延計算手段と
を備えている。
置は、ＦＥＴを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧の
電圧変動による信号伝搬時間の遅延を算出する論理回路
の遅延計算装置であって、論理素子の論理回路における
配置を決定するレイアウトデータを付与するレイアウト
データ付与手段と、論理回路の接続情報を付与する接続
情報付与手段と、論理回路の配線及び論理素子の電気特
性を決定するプロセス情報を付与するプロセスパラメー
タ付与手段と、論理素子の遅延データ及び消費電流デー
タを付与するライブラリデータ付与手段と、レイアウト
データ及びプロセスパラメータを用いて信号配線の寄生
素子を抽出する信号配線抽出手段と、レイアウトデータ
及びプロセスパラメータを用いて電源端子と論理回路と
が接続されている電源配線の配線寄生素子を抽出する電
源配線寄生素子抽出手段と、信号配線の寄生素子及び消
費電流データを用いて論理回路の消費電流を算出する消
費電流計算手段と、消費電流と電源配線の配線寄生素子
とを用いて電源配線の電圧変動量を算出し、電源端子に
印加される電源電圧と電圧変動量分の電圧との差を求め
て実効的な電源電圧である実効電源電圧を算出する実効
電源電圧計算手段と、電源電圧に対する実効電源電圧の
比の値である電源電圧係数を決定すると共に、実効電源
電圧が印加されたときのＦＥＴのドレイン飽和電流に対
する電源電圧が印加されたときのＦＥＴのドレイン飽和
電流の比の値である電流係数を決定する遅延電源係数決
定手段と、信号配線の寄生素子と論理素子の遅延データ
とを用いて電源電圧が印加されたときの遅延時間を算出
する遅延計算手段と、遅延計算手段が算出した遅延時間
と電源電圧係数と電流係数との積を算出し、該算出結果
を、論理回路の実効遅延時間とする実効遅延計算手段と
を備えている。
【００２４】第２の論理回路の遅延計算装置において、
消費電流計算手段は、複数の論理素子のうち、一の動作
時刻に合わせて共に動作する特定の論理素子ごとの消費
電流の和を算出し、実効電源電圧計算手段は、消費電流
の和と電源配線の配線寄生素子とを用いて特定の論理素
子が接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段は、複数の論理素子のうち動作時刻の早
い論理素子から順に、該論理素子に印加される実効電源
電圧を用いて論理素子ごとに電源電圧係数と電流係数と
を算出することが好ましい。
消費電流計算手段は、複数の論理素子のうち、一の動作
時刻に合わせて共に動作する特定の論理素子ごとの消費
電流の和を算出し、実効電源電圧計算手段は、消費電流
の和と電源配線の配線寄生素子とを用いて特定の論理素
子が接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段は、複数の論理素子のうち動作時刻の早
い論理素子から順に、該論理素子に印加される実効電源
電圧を用いて論理素子ごとに電源電圧係数と電流係数と
を算出することが好ましい。
【００２５】第２の論理回路の遅延計算装置において、
論理回路は、それぞれが少なくとも１つのスタンダード
セルを有する少なくとも１つの回路ブロックからなる集
積回路であって、集積回路には電源電圧が印加される外
部電源端子が設けられ、少なくとも１つの回路ブロック
には、外部電源端子に接続され、回路ブロックを駆動す
る電圧が印加されるブロック用電源端子が設けられ、少
なくとも１つのスタンダードセルには、ブロック用電源
端子に接続され、スタンダードセルを駆動する電圧が印
加されるセル用電源端子が設けられており、消費電流計
算手段は、信号配線の寄生素子及びスタンダードセルの
消費電流データを用いて回路ブロックの消費電流を算出
するブロックレベル消費電流計算手段と、回路ブロック
の消費電流を用いて集積回路の消費電流を算出するチッ
プレベル消費電流計算手段とを有し、実効電源電圧計算
手段は、回路ブロックの消費電流を用いて外部電源端子
からブロック用電源端子までの電源配線の電圧変動量で
あるチップレベルの変動電圧を算出するチップレベル変
動電圧計算手段と、外部電源端子に印加される電源電圧
とチップレベルの変動電圧との差を求めることにより、
チップレベルの実効電源電圧を算出するチップレベル実
効電源電圧計算手段と、スタンダードセルの消費電流デ
ータに基づいてブロック用電源端子からセル用電源端子
までの電圧変動量であるブロックレベルの変動電圧を算
出するブロックレベル変動電圧計算手段と、チップレベ
ルの実効電源電圧とブロックレベルの変動電圧との差を
求めることにより、ブロックレベルの実効電源電圧を算
出するブロックレベル実効電源電圧計算手段とを有し、
ブロックレベルの実効電源電圧に基づいて集積回路の実
効遅延時間を算出することが好ましい。
論理回路は、それぞれが少なくとも１つのスタンダード
セルを有する少なくとも１つの回路ブロックからなる集
積回路であって、集積回路には電源電圧が印加される外
部電源端子が設けられ、少なくとも１つの回路ブロック
には、外部電源端子に接続され、回路ブロックを駆動す
る電圧が印加されるブロック用電源端子が設けられ、少
なくとも１つのスタンダードセルには、ブロック用電源
端子に接続され、スタンダードセルを駆動する電圧が印
加されるセル用電源端子が設けられており、消費電流計
算手段は、信号配線の寄生素子及びスタンダードセルの
消費電流データを用いて回路ブロックの消費電流を算出
するブロックレベル消費電流計算手段と、回路ブロック
の消費電流を用いて集積回路の消費電流を算出するチッ
プレベル消費電流計算手段とを有し、実効電源電圧計算
手段は、回路ブロックの消費電流を用いて外部電源端子
からブロック用電源端子までの電源配線の電圧変動量で
あるチップレベルの変動電圧を算出するチップレベル変
動電圧計算手段と、外部電源端子に印加される電源電圧
とチップレベルの変動電圧との差を求めることにより、
チップレベルの実効電源電圧を算出するチップレベル実
効電源電圧計算手段と、スタンダードセルの消費電流デ
ータに基づいてブロック用電源端子からセル用電源端子
までの電圧変動量であるブロックレベルの変動電圧を算
出するブロックレベル変動電圧計算手段と、チップレベ
ルの実効電源電圧とブロックレベルの変動電圧との差を
求めることにより、ブロックレベルの実効電源電圧を算
出するブロックレベル実効電源電圧計算手段とを有し、
ブロックレベルの実効電源電圧に基づいて集積回路の実
効遅延時間を算出することが好ましい。
【００２６】第２の論理回路の遅延計算装置において、
消費電流計算手段は、複数のスタンダードセルのうち、
一の動作時刻に合わせて共に動作する特定のスタンダー
ドセルごとの消費電流の和を算出して、スタンダードセ
ルの消費電流とし、該スタンダードセルの消費電流と電
源配線の配線寄生容量とを用いて特定のスタンダードセ
ルが接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段は、複数のスタンダードセルのうち動作
時刻の早いスタンダードセルから順に、該スタンダード
セルに印加される実効電源電圧を用いてスタンダードセ
ルごとに電源電圧係数と電流係数とを算出することが好
ましい。
消費電流計算手段は、複数のスタンダードセルのうち、
一の動作時刻に合わせて共に動作する特定のスタンダー
ドセルごとの消費電流の和を算出して、スタンダードセ
ルの消費電流とし、該スタンダードセルの消費電流と電
源配線の配線寄生容量とを用いて特定のスタンダードセ
ルが接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段は、複数のスタンダードセルのうち動作
時刻の早いスタンダードセルから順に、該スタンダード
セルに印加される実効電源電圧を用いてスタンダードセ
ルごとに電源電圧係数と電流係数とを算出することが好
ましい。
【００２７】第２の論理回路の遅延計算装置において、
消費電流計算手段は、接続情報のノードごとのスイッチ
ング頻度を付与するスイッチング頻度データ付与手段を
有し、スイッチング頻度、信号配線の寄生素子及びスタ
ンダードセルの消費電流データを用いて集積回路の消費
電流を算出することが好ましい。
消費電流計算手段は、接続情報のノードごとのスイッチ
ング頻度を付与するスイッチング頻度データ付与手段を
有し、スイッチング頻度、信号配線の寄生素子及びスタ
ンダードセルの消費電流データを用いて集積回路の消費
電流を算出することが好ましい。
【００２８】第２の論理回路の遅延計算装置において、
消費電流計算手段は、接続情報に含まれる論理関数を用
いて一の論理値から他の論理値に遷移する確率である遷
移確率を算出し、遷移確率、信号配線の寄生素子及びス
タンダードセルの消費電流データを用いて集積回路の消
費電流を算出することが好ましい。
消費電流計算手段は、接続情報に含まれる論理関数を用
いて一の論理値から他の論理値に遷移する確率である遷
移確率を算出し、遷移確率、信号配線の寄生素子及びス
タンダードセルの消費電流データを用いて集積回路の消
費電流を算出することが好ましい。
【００２９】第１又は第２の論理回路の遅延計算装置に
おいて、実効電源電圧計算手段が出力する計算結果を記
憶しておき、実効電源電圧計算手段の今回の計算結果と
記憶された計算結果との差が所定範囲に収まるか否かを
判定し、所定範囲に収まらない場合は、所定範囲に収ま
るまで消費電流計算手段と実効電源電圧計算手段とを繰
り返す収束条件判定手段をさらに備えていることが好ま
しい。
おいて、実効電源電圧計算手段が出力する計算結果を記
憶しておき、実効電源電圧計算手段の今回の計算結果と
記憶された計算結果との差が所定範囲に収まるか否かを
判定し、所定範囲に収まらない場合は、所定範囲に収ま
るまで消費電流計算手段と実効電源電圧計算手段とを繰
り返す収束条件判定手段をさらに備えていることが好ま
しい。
【００３０】第１又は第２の論理回路の遅延計算装置に
おいて、ＦＥＴはＰチャネルＭＯＳＦＥＴであることが
好ましい。
おいて、ＦＥＴはＰチャネルＭＯＳＦＥＴであることが
好ましい。
【００３１】第１又は第２の論理回路の遅延計算装置に
おいて、ＦＥＴのドレイン飽和電流は、電源電圧とＦＥ
Ｔのしきい値電圧との差を所定の係数で累乗し、累乗し
て得られた値に電流の利得係数を乗じることにより求め
られることが好ましい。
おいて、ＦＥＴのドレイン飽和電流は、電源電圧とＦＥ
Ｔのしきい値電圧との差を所定の係数で累乗し、累乗し
て得られた値に電流の利得係数を乗じることにより求め
られることが好ましい。
【００３２】本発明に係る第１の遅延ライブラリの遅延
データ計算方法は、ＦＥＴを含む論理素子からなる論理
回路のシミュレーションに用いる遅延ライブラリの信号
伝搬時間の遅延データ計算方法であって、第１の電源電
圧に対する第２の電源電圧の比の値である電源電圧係数
を定義する電源電圧係数定義工程と、第２の電源電圧が
印加されたときのＦＥＴのドレイン飽和電流に対する第
１の電源電圧が印加されたときのＦＥＴのドレイン飽和
電流の比の値である電流係数を定義する電流係数定義工
程と、第１の電源電圧が印加されたときの論理回路の遅
延時間である第１の遅延時間を定義する第１の遅延時間
定義工程と、第１の遅延時間と電源電圧係数と電流係数
との積を算出することにより、第２の電源電圧が印加さ
れたときの論理回路の遅延時間である第２の遅延時間を
決定し、該第２の遅延時間を遅延データとする遅延デー
タ決定工程とを備えている。
データ計算方法は、ＦＥＴを含む論理素子からなる論理
回路のシミュレーションに用いる遅延ライブラリの信号
伝搬時間の遅延データ計算方法であって、第１の電源電
圧に対する第２の電源電圧の比の値である電源電圧係数
を定義する電源電圧係数定義工程と、第２の電源電圧が
印加されたときのＦＥＴのドレイン飽和電流に対する第
１の電源電圧が印加されたときのＦＥＴのドレイン飽和
電流の比の値である電流係数を定義する電流係数定義工
程と、第１の電源電圧が印加されたときの論理回路の遅
延時間である第１の遅延時間を定義する第１の遅延時間
定義工程と、第１の遅延時間と電源電圧係数と電流係数
との積を算出することにより、第２の電源電圧が印加さ
れたときの論理回路の遅延時間である第２の遅延時間を
決定し、該第２の遅延時間を遅延データとする遅延デー
タ決定工程とを備えている。
【００３３】本発明に係る第１の遅延ライブラリの遅延
データ計算方法において、ＦＥＴはＰチャネルＭＯＳＦ
ＥＴであることが好ましい。
データ計算方法において、ＦＥＴはＰチャネルＭＯＳＦ
ＥＴであることが好ましい。
【００３４】本発明に係る第１の遅延ライブラリの遅延
データ計算方法において、ＦＥＴのドレイン飽和電流
を、電源電圧とＦＥＴのしきい値電圧との差を所定の係
数で累乗し、累乗して得られた値に電流の利得係数を乗
じることによって求めることが好ましい。
データ計算方法において、ＦＥＴのドレイン飽和電流
を、電源電圧とＦＥＴのしきい値電圧との差を所定の係
数で累乗し、累乗して得られた値に電流の利得係数を乗
じることによって求めることが好ましい。
【００３５】本発明に係る第２の遅延ライブラリの遅延
データ計算方法は、ＰチャネルＭＯＳＦＥＴとＮチャネ
ルＭＯＳＦＥＴとを含む論理素子からなる論理回路のシ
ミュレーションに用いる遅延ライブラリの信号伝搬時間
の遅延データ計算方法であって、第１の電源電圧に対す
る第２の電源電圧の比の値である電源電圧係数を定義す
る電源電圧係数定義工程と、第２の電源電圧が印加され
たときのＰチャネルＭＯＳＦＥＴのドレイン飽和電流に
対する第１の電源電圧が印加されたときのＰチャネルＭ
ＯＳＦＥＴのドレイン飽和電流の比の値である第１の電
流係数を定義する第１の電流係数定義工程と、第２の電
源電圧が印加されたときのＮチャネルＭＯＳＦＥＴのド
レイン飽和電流に対する第１の電源電圧が印加されたと
きのＮチャネルＭＯＳＦＥＴのドレイン飽和電流の比の
値である第２の電流係数を定義する第２の電流係数定義
工程と、第１の電源電圧が印加されたときの論理回路の
第１の立ち上がり遅延時間及び第１の立ち下がり遅延時
間を定義する第１の遅延時間定義工程と、第１の立ち上
がり遅延時間と電源電圧係数と第１の電流係数との積を
算出することにより、第２の電源電圧が印加されたとき
の論理回路の立ち上がり遅延時間である第２の立ち上が
り遅延時間を決定し、該第２の立ち上がり遅延時間を立
ち上がり遅延データとする立ち上がり遅延データ決定工
程と、第１の立ち下がり遅延時間と電源電圧係数と第２
の電流係数との積を算出することにより、第２の電源電
圧が印加されたときの論理回路の立ち下がり遅延時間で
ある第２の立ち下がり遅延時間を決定し、該第２の立ち
下がり遅延時間を立ち下がり遅延データとする立ち下が
り遅延データ決定工程とを備えている。
データ計算方法は、ＰチャネルＭＯＳＦＥＴとＮチャネ
ルＭＯＳＦＥＴとを含む論理素子からなる論理回路のシ
ミュレーションに用いる遅延ライブラリの信号伝搬時間
の遅延データ計算方法であって、第１の電源電圧に対す
る第２の電源電圧の比の値である電源電圧係数を定義す
る電源電圧係数定義工程と、第２の電源電圧が印加され
たときのＰチャネルＭＯＳＦＥＴのドレイン飽和電流に
対する第１の電源電圧が印加されたときのＰチャネルＭ
ＯＳＦＥＴのドレイン飽和電流の比の値である第１の電
流係数を定義する第１の電流係数定義工程と、第２の電
源電圧が印加されたときのＮチャネルＭＯＳＦＥＴのド
レイン飽和電流に対する第１の電源電圧が印加されたと
きのＮチャネルＭＯＳＦＥＴのドレイン飽和電流の比の
値である第２の電流係数を定義する第２の電流係数定義
工程と、第１の電源電圧が印加されたときの論理回路の
第１の立ち上がり遅延時間及び第１の立ち下がり遅延時
間を定義する第１の遅延時間定義工程と、第１の立ち上
がり遅延時間と電源電圧係数と第１の電流係数との積を
算出することにより、第２の電源電圧が印加されたとき
の論理回路の立ち上がり遅延時間である第２の立ち上が
り遅延時間を決定し、該第２の立ち上がり遅延時間を立
ち上がり遅延データとする立ち上がり遅延データ決定工
程と、第１の立ち下がり遅延時間と電源電圧係数と第２
の電流係数との積を算出することにより、第２の電源電
圧が印加されたときの論理回路の立ち下がり遅延時間で
ある第２の立ち下がり遅延時間を決定し、該第２の立ち
下がり遅延時間を立ち下がり遅延データとする立ち下が
り遅延データ決定工程とを備えている。
【００３６】本発明に係る第２の遅延ライブラリの遅延
データ計算方法において、ＰチャネルＭＯＳＦＥＴ及び
ＮチャネルＭＯＳＦＥＴの各ドレイン飽和電流を、電源
電圧と各ＭＯＳＦＥＴのしきい値電圧との差を所定の係
数でそれぞれ累乗し、累乗して得られた値に電流の利得
係数をそれぞれ乗じることによって求めることが好まし
い。
データ計算方法において、ＰチャネルＭＯＳＦＥＴ及び
ＮチャネルＭＯＳＦＥＴの各ドレイン飽和電流を、電源
電圧と各ＭＯＳＦＥＴのしきい値電圧との差を所定の係
数でそれぞれ累乗し、累乗して得られた値に電流の利得
係数をそれぞれ乗じることによって求めることが好まし
い。
【００３７】
【発明の実施の形態】まず、本発明に係る、論理回路に
おける遅延時間の電源電圧依存性の計算方法を説明す
る。
おける遅延時間の電源電圧依存性の計算方法を説明す
る。
【００３８】図１は論理回路に用いる２入力ＮＡＮＤゲ
ート、２入力ＮＯＲゲート、４入力ＮＡＮＤゲート及び
４入力ＮＯＲゲートの各基本ＣＭＯＳゲートの遅延時間
の電源電圧依存性を示すグラフである。図１において、
１は２入力ＮＡＮＤゲートを示し、２は２入力ＮＯＲゲ
ートを示し、３は４入力ＮＡＮＤゲートを示し、４は４
入力ＮＯＲゲートを示している。５はＰチャネルＭＯＳ
ＦＥＴのドレイン飽和電流Ｉdsp に対する電源電圧Ｖdd
の比（Ｖdd／Ｉdsp ）であり、６はＮチャネルＭＯＳＦ
ＥＴのドレイン飽和電流Ｉdsn に対する電源電圧Ｖddの
比（Ｖdd／Ｉdsn ）である。
ート、２入力ＮＯＲゲート、４入力ＮＡＮＤゲート及び
４入力ＮＯＲゲートの各基本ＣＭＯＳゲートの遅延時間
の電源電圧依存性を示すグラフである。図１において、
１は２入力ＮＡＮＤゲートを示し、２は２入力ＮＯＲゲ
ートを示し、３は４入力ＮＡＮＤゲートを示し、４は４
入力ＮＯＲゲートを示している。５はＰチャネルＭＯＳ
ＦＥＴのドレイン飽和電流Ｉdsp に対する電源電圧Ｖdd
の比（Ｖdd／Ｉdsp ）であり、６はＮチャネルＭＯＳＦ
ＥＴのドレイン飽和電流Ｉdsn に対する電源電圧Ｖddの
比（Ｖdd／Ｉdsn ）である。
【００３９】図２はスタンダードセルを用いたビルディ
ングブロック方式によりレイアウトを行なった約３００
０ゲート相当の回路ブロック、及び４ＫＢのスタテイッ
クＲＡＭ回路の遅延時間の電源電圧依存性を示すグラフ
である。図２において、７は論理ブロックを示し、８は
スタテイックＲＡＭを示している。９は各回路のＰチャ
ネルＭＯＳＦＥＴのドレイン飽和電流Ｉdsp に対する電
源電圧Ｖddの比（Ｖdd／Ｉdsp ）であり、１０は各回路
のＮチャネルＭＯＳＦＥＴのドレイン飽和電流Ｉdsn に
対する電源電圧Ｖddの比（Ｖdd／Ｉdsn ）である。
ングブロック方式によりレイアウトを行なった約３００
０ゲート相当の回路ブロック、及び４ＫＢのスタテイッ
クＲＡＭ回路の遅延時間の電源電圧依存性を示すグラフ
である。図２において、７は論理ブロックを示し、８は
スタテイックＲＡＭを示している。９は各回路のＰチャ
ネルＭＯＳＦＥＴのドレイン飽和電流Ｉdsp に対する電
源電圧Ｖddの比（Ｖdd／Ｉdsp ）であり、１０は各回路
のＮチャネルＭＯＳＦＥＴのドレイン飽和電流Ｉdsn に
対する電源電圧Ｖddの比（Ｖdd／Ｉdsn ）である。
【００４０】ここで、ドレイン飽和電流は、ゲート・ソ
ース間電圧及びドレイン・ソース間電圧を電源電圧Ｖdd
に設定した場合の電流である。
ース間電圧及びドレイン・ソース間電圧を電源電圧Ｖdd
に設定した場合の電流である。
【００４１】以下、論理回路の信号伝搬時間の遅延を解
析的に求める方法を説明する。
析的に求める方法を説明する。
【００４２】一般に、論理回路の遅延時間は負荷容量に
蓄積された電荷ＱをＭＯＳＦＥＴのドレイン電流で放電
する時間であるため、以下に示す［数１］の関係があ
る。
蓄積された電荷ＱをＭＯＳＦＥＴのドレイン電流で放電
する時間であるため、以下に示す［数１］の関係があ
る。
【００４３】
【数１】
【００４４】［数１］を変形して［数２］を得る。
【００４５】
【数２】
【００４６】ここで、Ｃl は負荷容量、Ｉd はドレイン
電流、ΔＶは負荷容量の充放電による電位変化、Ｔd は
遅延時間を示す。
電流、ΔＶは負荷容量の充放電による電位変化、Ｔd は
遅延時間を示す。
【００４７】さらに、Ｉd 及びΔＶは電源電圧Ｖddに応
じて変化することから、さらに以下に示す関係式［数
３］が導かれる。
じて変化することから、さらに以下に示す関係式［数
３］が導かれる。
【００４８】
【数３】
【００４９】ここで、Ｉdsは電源電圧Ｖddにおけるドレ
イン飽和電流である。
イン飽和電流である。
【００５０】ドレイン飽和電流Ｉdsには電源電圧依存性
が存在する。ドレイン飽和電流Ｉdsの電源電圧依存性
は、主としてチャネル表面の分散散乱、フォノン散乱、
表面起伏による散乱などに起因したゲート・ソース間の
電界Ｖgs／Ｔox（但し、Ｖgsはゲート・ソース間電圧と
し、Ｔoxは酸化膜の膜厚とする。）によるキャリアの移
動度の減少効果と、ドレイン・ソース間の電界Ｖds／Ｌ
eff （但し、Ｖdsはドレイン・ソース間電圧とし、Ｌef
f は実効チャネル長とする。）による速度飽和と、ドレ
イン電界に起因した短チャネル効果によるしきい値電圧
の減少とによって説明される。
が存在する。ドレイン飽和電流Ｉdsの電源電圧依存性
は、主としてチャネル表面の分散散乱、フォノン散乱、
表面起伏による散乱などに起因したゲート・ソース間の
電界Ｖgs／Ｔox（但し、Ｖgsはゲート・ソース間電圧と
し、Ｔoxは酸化膜の膜厚とする。）によるキャリアの移
動度の減少効果と、ドレイン・ソース間の電界Ｖds／Ｌ
eff （但し、Ｖdsはドレイン・ソース間電圧とし、Ｌef
f は実効チャネル長とする。）による速度飽和と、ドレ
イン電界に起因した短チャネル効果によるしきい値電圧
の減少とによって説明される。
【００５１】これらの効果を合わせたドレイン電流Ｉd
の表現式がIEEE Jounal of Solid-State Circuits, vo
l.25, N0.2, April 1990 pp.584-594に記載されてお
り、その形式を用いたドレイン飽和電流Ｉdsの表現式を
以下の計算式［数４］に示す。
の表現式がIEEE Jounal of Solid-State Circuits, vo
l.25, N0.2, April 1990 pp.584-594に記載されてお
り、その形式を用いたドレイン飽和電流Ｉdsの表現式を
以下の計算式［数４］に示す。
【００５２】
【数４】
【００５３】ここで、βは、β＝μ・Ｃox・Ｗ／Ｌで表
わされるＭＯＳＦＥＴの利得係数であって、各変数は、 μ ：キャリアの移動度 Ｃox：ゲート酸化膜の単位面積あたりの容量 Ｗ ：ゲート幅 Ｌ ：ゲート長 Ｖt ：ＭＯＳＦＥＴのしきい値電圧 をそれぞれ表わしている。指数αの値は、長チャネルＭ
ＯＳＦＥＴではよく知られているように２である。
わされるＭＯＳＦＥＴの利得係数であって、各変数は、 μ ：キャリアの移動度 Ｃox：ゲート酸化膜の単位面積あたりの容量 Ｗ ：ゲート幅 Ｌ ：ゲート長 Ｖt ：ＭＯＳＦＥＴのしきい値電圧 をそれぞれ表わしている。指数αの値は、長チャネルＭ
ＯＳＦＥＴではよく知られているように２である。
【００５４】また、例えば、０．５μｍＣＭＯＳプロセ
ス等によるゲート長が微細なＣＭＯＳデバイスにおいて
は、ゲート・ソース間電圧Ｖgs、ドレイン・ソース間電
圧Ｖds及び電源電圧Ｖddを共に３．３Ｖに設定する場合
は、ＮチャネルＭＯＳＦＥＴの指数αが１．１から１．
２となり、ＰチャネルＭＯＳＦＥＴの指数αが１．５か
ら１．６となる。電源電圧Ｖddが低くなると、指数αは
長チャネルＭＯＳＦＥＴモデルの２に近づく。
ス等によるゲート長が微細なＣＭＯＳデバイスにおいて
は、ゲート・ソース間電圧Ｖgs、ドレイン・ソース間電
圧Ｖds及び電源電圧Ｖddを共に３．３Ｖに設定する場合
は、ＮチャネルＭＯＳＦＥＴの指数αが１．１から１．
２となり、ＰチャネルＭＯＳＦＥＴの指数αが１．５か
ら１．６となる。電源電圧Ｖddが低くなると、指数αは
長チャネルＭＯＳＦＥＴモデルの２に近づく。
【００５５】ドレイン飽和電流Ｉdsの電源電圧依存性を
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとで
比較すると、前記の指数αの値から、電源電圧の減少に
伴うドレイン飽和電流の減少比率はＰチャネルＭＯＳＦ
ＥＴの方が大きいことが分かる。従って、図１及び図２
に示したように、遅延時間の電源電圧依存性がドレイン
飽和電流Ｉdsp に対する電源電圧Ｖddの比（Ｖdd／Ｉds
p ）にほぼ一致することを説明できる。
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとで
比較すると、前記の指数αの値から、電源電圧の減少に
伴うドレイン飽和電流の減少比率はＰチャネルＭＯＳＦ
ＥＴの方が大きいことが分かる。従って、図１及び図２
に示したように、遅延時間の電源電圧依存性がドレイン
飽和電流Ｉdsp に対する電源電圧Ｖddの比（Ｖdd／Ｉds
p ）にほぼ一致することを説明できる。
【００５６】関係式［数３］及び計算式［数４］を用
い、遅延時間Ｔd をドレイン飽和電流Ｉds、ＭＯＳＦＥ
Ｔのしきい値電圧Ｖt 及び指数αの関数として表現する
ことにより、遅延時間の電源電圧依存性を以下の［数
５］に示す簡単な形式で求めることができる。
い、遅延時間Ｔd をドレイン飽和電流Ｉds、ＭＯＳＦＥ
Ｔのしきい値電圧Ｖt 及び指数αの関数として表現する
ことにより、遅延時間の電源電圧依存性を以下の［数
５］に示す簡単な形式で求めることができる。
【００５７】
【数５】
【００５８】ここで、Ｖdd0 は遅延時間の計算の基準と
なる基準電源電圧を表わし、例えばセルライブラリの遅
延データの抽出時に設定する基準となる電源電圧を表わ
す。Ｉdsp0は基準電源電圧Ｖdd0 のときのＰチャネルＭ
ＯＳＦＥＴのドレイン飽和電流を表わし、Ｔd0は基準電
源電圧Ｖdd0 として求めた論理回路の基準遅延値を表わ
し、α0 は基準電源電圧Ｖdd0 のときのドレイン飽和電
流の指数αを表わす。Ｉdspiは電源電圧Ｖddi のときの
ＰチャネルＭＯＳＦＥＴのドレイン飽和電流を表わし、
αi は電源電圧Ｖddi のときのドレイン飽和電流Ｉdsi
の指数αを表わす。
なる基準電源電圧を表わし、例えばセルライブラリの遅
延データの抽出時に設定する基準となる電源電圧を表わ
す。Ｉdsp0は基準電源電圧Ｖdd0 のときのＰチャネルＭ
ＯＳＦＥＴのドレイン飽和電流を表わし、Ｔd0は基準電
源電圧Ｖdd0 として求めた論理回路の基準遅延値を表わ
し、α0 は基準電源電圧Ｖdd0 のときのドレイン飽和電
流の指数αを表わす。Ｉdspiは電源電圧Ｖddi のときの
ＰチャネルＭＯＳＦＥＴのドレイン飽和電流を表わし、
αi は電源電圧Ｖddi のときのドレイン飽和電流Ｉdsi
の指数αを表わす。
【００５９】この計算式［数５］が示すように、遅延計
算で求めた基準遅延値Ｔd0に、電源電圧Ｖddi と指数α
i との関係を示す遅延電源係数Ｋv （Ｖddi ）を乗ずる
ことにより、基準電源電圧Ｖdd0 と異なる電源電圧Ｖdd
i における遅延時間Ｔd を容易に且つ確実に算出するこ
とができる。
算で求めた基準遅延値Ｔd0に、電源電圧Ｖddi と指数α
i との関係を示す遅延電源係数Ｋv （Ｖddi ）を乗ずる
ことにより、基準電源電圧Ｖdd0 と異なる電源電圧Ｖdd
i における遅延時間Ｔd を容易に且つ確実に算出するこ
とができる。
【００６０】（第１の実施形態）以下、本発明の第１の
実施形態を図面に基づいて説明する。
実施形態を図面に基づいて説明する。
【００６１】図３は本発明の第１の実施形態に係る論理
回路の遅延計算装置の動作フローを示している。本発明
に係る論理回路の遅延計算装置は外部記憶装置を備えた
コンピュータを想定しており、該外部記憶装置及びコン
ピュータの形態や機種等を問わない。
回路の遅延計算装置の動作フローを示している。本発明
に係る論理回路の遅延計算装置は外部記憶装置を備えた
コンピュータを想定しており、該外部記憶装置及びコン
ピュータの形態や機種等を問わない。
【００６２】まず、図３に示すように、論理回路の信号
伝搬時間の遅延計算に必要な各種データをあらかじめ用
意する。１１はレイアウトデータ付与手段に保持され、
遅延解析の対象となる回路及びスタンダードセルのレイ
アウトデータ、１２はプロセスパラメータ付与手段に保
持され、単位形状当たりの配線抵抗、配線容量及び配線
透磁率よりなる配線パラメータ、１３は接続情報付与手
段に保持され、解析対象の回路のゲートレベルの接続記
述である回路接続情報、１４はライブラリデータ付与手
段に保持され、基準電源電圧Ｖdd0 で抽出されたセル遅
延データ、１５は動作電源電圧付与手段に保持された所
定の動作電源電圧データ、１６はプロセスパラメータ付
与手段に保持され、キャリアの移動度や酸化膜厚等のド
レイン飽和電流を決める飽和電流パラメータである。
伝搬時間の遅延計算に必要な各種データをあらかじめ用
意する。１１はレイアウトデータ付与手段に保持され、
遅延解析の対象となる回路及びスタンダードセルのレイ
アウトデータ、１２はプロセスパラメータ付与手段に保
持され、単位形状当たりの配線抵抗、配線容量及び配線
透磁率よりなる配線パラメータ、１３は接続情報付与手
段に保持され、解析対象の回路のゲートレベルの接続記
述である回路接続情報、１４はライブラリデータ付与手
段に保持され、基準電源電圧Ｖdd0 で抽出されたセル遅
延データ、１５は動作電源電圧付与手段に保持された所
定の動作電源電圧データ、１６はプロセスパラメータ付
与手段に保持され、キャリアの移動度や酸化膜厚等のド
レイン飽和電流を決める飽和電流パラメータである。
【００６３】次に、信号配線抽出工程Ｓ０１において、
信号配線抽出手段は、レイアウトデータ１１、配線パラ
メータ１２及び回路接続情報１３から、信号ノードごと
に所望の配線抵抗、配線容量及び配線インダクタンスを
抽出する。なお、論理回路の動作周波数が１ＧＨｚ以下
であれば、配線インダクタンスの計算を省略してもよ
い。
信号配線抽出手段は、レイアウトデータ１１、配線パラ
メータ１２及び回路接続情報１３から、信号ノードごと
に所望の配線抵抗、配線容量及び配線インダクタンスを
抽出する。なお、論理回路の動作周波数が１ＧＨｚ以下
であれば、配線インダクタンスの計算を省略してもよ
い。
【００６４】次に、遅延計算工程Ｓ０２において、遅延
計算手段は、基準となるセル遅延データ１４と、信号配
線抽出工程Ｓ０１において抽出された配線抵抗及び配線
容量とを用いて解析対象となる論理回路の基準電源電圧
Ｖdd0 における遅延時間を計算する。
計算手段は、基準となるセル遅延データ１４と、信号配
線抽出工程Ｓ０１において抽出された配線抵抗及び配線
容量とを用いて解析対象となる論理回路の基準電源電圧
Ｖdd0 における遅延時間を計算する。
【００６５】次に、遅延電源係数決定工程Ｓ０３におい
て、遅延電源係数決定手段は、所定の動作電源電圧デー
タ１５（＝Ｖddi ）と該所定の動作電源電圧データ１５
に基づくキャリアの移動度や酸化膜厚等の飽和電流パラ
メータ１６をもとにして、ＰチャネルＭＯＳＦＥＴのド
レイン飽和電流Ｉdspiを計算した後、基準電源電圧Ｖdd
0 のときのＰチャネルＭＯＳＦＥＴのドレイン飽和電流
Ｉdsp0との比の値を計算して動作電源電圧Ｖddi におけ
る遅延電源係数Ｋv （Ｖddi ）を決定する。
て、遅延電源係数決定手段は、所定の動作電源電圧デー
タ１５（＝Ｖddi ）と該所定の動作電源電圧データ１５
に基づくキャリアの移動度や酸化膜厚等の飽和電流パラ
メータ１６をもとにして、ＰチャネルＭＯＳＦＥＴのド
レイン飽和電流Ｉdspiを計算した後、基準電源電圧Ｖdd
0 のときのＰチャネルＭＯＳＦＥＴのドレイン飽和電流
Ｉdsp0との比の値を計算して動作電源電圧Ｖddi におけ
る遅延電源係数Ｋv （Ｖddi ）を決定する。
【００６６】次に、実効遅延計算工程Ｓ０４において、
実効遅延計算手段は、計算式［数５］に示すように、遅
延計算手段により算出された基準電源電圧Ｖdd0 におけ
る遅延時間と、遅延電源係数決定手段により算出された
遅延電源係数Ｋv （Ｖddi ）とを乗じることにより動作
電源電圧Ｖddi における遅延時間を決定する。
実効遅延計算手段は、計算式［数５］に示すように、遅
延計算手段により算出された基準電源電圧Ｖdd0 におけ
る遅延時間と、遅延電源係数決定手段により算出された
遅延電源係数Ｋv （Ｖddi ）とを乗じることにより動作
電源電圧Ｖddi における遅延時間を決定する。
【００６７】図４は遅延電源係数決定工程Ｓ０３を詳述
した計算フローである。図４において、ＰチャネルＭＯ
ＳＦＥＴのドレイン飽和電流Ｉdspiを算出するのに前記
の計算式［数４］を用い、動作電源電圧Ｖddi に応じた
指数αi が選択されてドレイン飽和電流Ｉdspiが決定さ
れる。
した計算フローである。図４において、ＰチャネルＭＯ
ＳＦＥＴのドレイン飽和電流Ｉdspiを算出するのに前記
の計算式［数４］を用い、動作電源電圧Ｖddi に応じた
指数αi が選択されてドレイン飽和電流Ｉdspiが決定さ
れる。
【００６８】まず、動作電源電圧決定工程Ｓ３１におい
て、図３に示す動作電源電圧データ１５から所定の動作
電源電圧Ｖddi を抽出した後、指数決定工程Ｓ３２にお
いて、動作電源電圧Ｖddi が、あらかじめ設定された電
源電圧Ｖdd0 ，Ｖdd1 ，Ｖdd2 ，…，Ｖddn-1 ，Ｖddn
（但し、n は２以上の整数とする。）のどの範囲に属す
るかを判定して、動作電源電圧Ｖddi における指数αi
を決定する。
て、図３に示す動作電源電圧データ１５から所定の動作
電源電圧Ｖddi を抽出した後、指数決定工程Ｓ３２にお
いて、動作電源電圧Ｖddi が、あらかじめ設定された電
源電圧Ｖdd0 ，Ｖdd1 ，Ｖdd2 ，…，Ｖddn-1 ，Ｖddn
（但し、n は２以上の整数とする。）のどの範囲に属す
るかを判定して、動作電源電圧Ｖddi における指数αi
を決定する。
【００６９】次に、ドレイン飽和電流決定工程Ｓ３３Ａ
において、飽和電流パラメータ１６と計算式［数４］と
を用いて、動作電源電圧Ｖddi におけるドレイン飽和電
流Ｉdspiを決定する。
において、飽和電流パラメータ１６と計算式［数４］と
を用いて、動作電源電圧Ｖddi におけるドレイン飽和電
流Ｉdspiを決定する。
【００７０】次に、遅延電源係数決定工程Ｓ３４におい
て、基準電源電圧Ｖdd0 に対するＶddi の比の値である
電源電圧係数（＝Ｖddi ／Ｖdd0 ）と、動作電源電圧Ｖ
ddiにおけるドレイン飽和電流Ｉdspiに対する基準電源
電圧Ｖdd0 におけるドレイン飽和電流Ｉdsp0との比の値
である電流係数（＝Ｉdsp0／Ｉdspi）を計算した後、電
源電圧係数と電流係数との積を計算して動作電源電圧Ｖ
ddi における遅延電源係数Ｋv （Ｖddi ）を算出する。
て、基準電源電圧Ｖdd0 に対するＶddi の比の値である
電源電圧係数（＝Ｖddi ／Ｖdd0 ）と、動作電源電圧Ｖ
ddiにおけるドレイン飽和電流Ｉdspiに対する基準電源
電圧Ｖdd0 におけるドレイン飽和電流Ｉdsp0との比の値
である電流係数（＝Ｉdsp0／Ｉdspi）を計算した後、電
源電圧係数と電流係数との積を計算して動作電源電圧Ｖ
ddi における遅延電源係数Ｋv （Ｖddi ）を算出する。
【００７１】なお、動作電源電圧Ｖddi と指数αi との
関係の具体的な付与方法としては、例えば、表形式のテ
ーブルモデルを用いる方法等が考えられる。
関係の具体的な付与方法としては、例えば、表形式のテ
ーブルモデルを用いる方法等が考えられる。
【００７２】このように、動作電源電圧Ｖddi と動作電
源電圧Ｖddi における指数αi との関係を求めることの
みにより、遅延時間の電源電圧依存性を容易に且つ確実
に算出することができる。
源電圧Ｖddi における指数αi との関係を求めることの
みにより、遅延時間の電源電圧依存性を容易に且つ確実
に算出することができる。
【００７３】また、動作電源電圧Ｖddi に対するドレイ
ン飽和電流Ｉdspiとの関係を指数αi で定義する利点
は、ドレイン飽和電流Ｉdspiを変化させる要素が動作電
源電圧Ｖddi と指数αi との２つのみになるため、直接
ドレイン飽和電流Ｉdspiを定義するよりも少ないデータ
数で滑らかな電流特性の変化を表現できることである。
ン飽和電流Ｉdspiとの関係を指数αi で定義する利点
は、ドレイン飽和電流Ｉdspiを変化させる要素が動作電
源電圧Ｖddi と指数αi との２つのみになるため、直接
ドレイン飽和電流Ｉdspiを定義するよりも少ないデータ
数で滑らかな電流特性の変化を表現できることである。
【００７４】図５は動作電源電圧Ｖddi とドレイン飽和
電流Ｉdspiの関係式から遅延電源係数Ｋv （Ｖddi ）を
決定する計算フローを示している。この例は、以下の計
算式［数６］及び［数７］に示すように、米国カリフォ
ルニア大学バークレー校により提案されたＳＰＩＣＥト
ランジスタモデルＢＳＩＭ３ｖｅｒ２の電流式に基づい
てドレイン飽和電流Ｉdspiを表現している。
電流Ｉdspiの関係式から遅延電源係数Ｋv （Ｖddi ）を
決定する計算フローを示している。この例は、以下の計
算式［数６］及び［数７］に示すように、米国カリフォ
ルニア大学バークレー校により提案されたＳＰＩＣＥト
ランジスタモデルＢＳＩＭ３ｖｅｒ２の電流式に基づい
てドレイン飽和電流Ｉdspiを表現している。
【００７５】
【数６】
【００７６】
【数７】
【００７７】以下に、各変数を示す。
【００７８】ｖsat ：キャリアの飽和速度 Ｗ ：ＭＯＳＦＥＴのゲート幅 Ｌ ：ＭＯＳＦＥＴのゲート長 Ｃox ：ゲート酸化膜の単位面積当たりの容量 Ｖdsat：ドレイン電流が飽和するドレイン・ソース間の
電圧 Ａbulk：基板電荷効果係数（ＳＰＩＣＥパラメータを基
に算出された係数） Ｅsat ：キャリア速度が飽和する臨界電界（ＳＰＩＣＥ
パラメータを基に算出された値）
電圧 Ａbulk：基板電荷効果係数（ＳＰＩＣＥパラメータを基
に算出された係数） Ｅsat ：キャリア速度が飽和する臨界電界（ＳＰＩＣＥ
パラメータを基に算出された値）
【００７９】図５に示すように、遅延電源係数の決定手
順は、まず、動作電源電圧決定工程Ｓ３１において、図
３に示す動作電源電圧データ１５から所定の動作電源電
圧Ｖddi を決定した後、ドレイン飽和電流決定工程Ｓ３
３Ｂにおいて、飽和電流パラメータ１６と計算式［数
６］及び［数７］に従って、動作電源電圧Ｖddi におけ
るドレイン飽和電流Ｉdspiを算出する。
順は、まず、動作電源電圧決定工程Ｓ３１において、図
３に示す動作電源電圧データ１５から所定の動作電源電
圧Ｖddi を決定した後、ドレイン飽和電流決定工程Ｓ３
３Ｂにおいて、飽和電流パラメータ１６と計算式［数
６］及び［数７］に従って、動作電源電圧Ｖddi におけ
るドレイン飽和電流Ｉdspiを算出する。
【００８０】以降の工程は図４に示した遅延電源係数決
定工程Ｓ３４と同様である。
定工程Ｓ３４と同様である。
【００８１】以上説明したように、本実施形態による
と、動作電源電圧Ｖddi とＰチャネルＭＯＳＦＥＴのド
レイン飽和電流Ｉdspiとの関係を決めることのみによ
り、基準とする１つの条件の電源電圧で求めたセルライ
ブラリの遅延データを使って論理回路の遅延時間の電源
電圧依存性を容易に算出することができる。
と、動作電源電圧Ｖddi とＰチャネルＭＯＳＦＥＴのド
レイン飽和電流Ｉdspiとの関係を決めることのみによ
り、基準とする１つの条件の電源電圧で求めたセルライ
ブラリの遅延データを使って論理回路の遅延時間の電源
電圧依存性を容易に算出することができる。
【００８２】なお、本実施形態は、スタンダードセルを
用いたビルディングブロック方式の集積回路の回路ブロ
ックを例にしたが、ゲートアレイやカスタム設計の回路
ブロックであってもよい。
用いたビルディングブロック方式の集積回路の回路ブロ
ックを例にしたが、ゲートアレイやカスタム設計の回路
ブロックであってもよい。
【００８３】（第２の実施形態）以下、本発明の第２の
実施形態を図面に基づいて説明する。
実施形態を図面に基づいて説明する。
【００８４】図６は本発明の第２の実施形態に係る論理
回路の遅延計算装置が遅延計算の対象とし、異なる複数
の電源電圧で動作する回路ブロックを内蔵した集積回路
を示している。図６において、５０は本遅延計算装置の
計算の対象とする集積回路であり、第１の動作電源電圧
Ｖdd1 で動作する回路ブロック５０ａと、高速動作が要
求されるため第１の動作電源電圧Ｖdd1 よりも高い第２
の動作電源電圧Ｖdd2で動作する高速動作回路ブロック
５０ｂと、低消費電力が要求されるため第１の動作電源
電圧Ｖdd1 よりも低い第３の動作電源電圧Ｖdd3 で動作
する低消費電力回路ブロック５０ｃと、集積回路５０の
外部周辺装置で決まる第４の動作電源電圧Ｖdd4 で動作
する入出力回路ブロック５０ｄとにより構成されてい
る。
回路の遅延計算装置が遅延計算の対象とし、異なる複数
の電源電圧で動作する回路ブロックを内蔵した集積回路
を示している。図６において、５０は本遅延計算装置の
計算の対象とする集積回路であり、第１の動作電源電圧
Ｖdd1 で動作する回路ブロック５０ａと、高速動作が要
求されるため第１の動作電源電圧Ｖdd1 よりも高い第２
の動作電源電圧Ｖdd2で動作する高速動作回路ブロック
５０ｂと、低消費電力が要求されるため第１の動作電源
電圧Ｖdd1 よりも低い第３の動作電源電圧Ｖdd3 で動作
する低消費電力回路ブロック５０ｃと、集積回路５０の
外部周辺装置で決まる第４の動作電源電圧Ｖdd4 で動作
する入出力回路ブロック５０ｄとにより構成されてい
る。
【００８５】図７は本発明の第２の実施形態に係る論理
回路の遅延計算装置の動作フローを示している。図７に
おいて、図３に示した構成要素には同一の符号を付すこ
とにより説明を省略する。１７は、動作電源電圧情報付
与手段に保持され、例えば図６に示す回路ブロック５０
ａ，５０ｂ，５０ｃ，５０ｄに対して該ブロックごとに
付与される回路ブロック動作電源電圧データである。
回路の遅延計算装置の動作フローを示している。図７に
おいて、図３に示した構成要素には同一の符号を付すこ
とにより説明を省略する。１７は、動作電源電圧情報付
与手段に保持され、例えば図６に示す回路ブロック５０
ａ，５０ｂ，５０ｃ，５０ｄに対して該ブロックごとに
付与される回路ブロック動作電源電圧データである。
【００８６】ここで、前記第１の実施形態と異なる工程
を説明すると、遅延電源係数決定工程Ｓ０３Ａにおい
て、遅延電源係数決定手段は、回路ブロック動作電源電
圧データ１７と、該回路ブロック動作電源電圧データ１
７に基づくキャリアの移動度や酸化膜厚等の飽和電流パ
ラメータ１６と、回路接続情報１３とをもとにして回路
ブロックごとの遅延電源係数Ｋv を決定する。
を説明すると、遅延電源係数決定工程Ｓ０３Ａにおい
て、遅延電源係数決定手段は、回路ブロック動作電源電
圧データ１７と、該回路ブロック動作電源電圧データ１
７に基づくキャリアの移動度や酸化膜厚等の飽和電流パ
ラメータ１６と、回路接続情報１３とをもとにして回路
ブロックごとの遅延電源係数Ｋv を決定する。
【００８７】次に、前記第１の実施形態と同様に、実効
遅延計算工程Ｓ０４において、実効遅延計算手段は、計
算式［数５］を用いて決定された各遅延電源係数Ｋv を
用いて、集積回路５０の回路ブロックごとの遅延時間を
決定する。
遅延計算工程Ｓ０４において、実効遅延計算手段は、計
算式［数５］を用いて決定された各遅延電源係数Ｋv を
用いて、集積回路５０の回路ブロックごとの遅延時間を
決定する。
【００８８】このように、集積回路５０に異なる複数の
動作電源電圧を用いるにも関わらず、遅延計算工程Ｓ０
２までは基準電源電圧Ｖdd0 により作成された遅延デー
タ１４を用い、最終段の実効遅延計算工程Ｓ０４におい
て各動作電源電圧に応じた遅延時間の補正ができるた
め、従来のように電源電圧ごとに遅延データを有するセ
ルライブラリを使う必要がないので、ライブラリ作成に
要する時間を短縮化することができる。
動作電源電圧を用いるにも関わらず、遅延計算工程Ｓ０
２までは基準電源電圧Ｖdd0 により作成された遅延デー
タ１４を用い、最終段の実効遅延計算工程Ｓ０４におい
て各動作電源電圧に応じた遅延時間の補正ができるた
め、従来のように電源電圧ごとに遅延データを有するセ
ルライブラリを使う必要がないので、ライブラリ作成に
要する時間を短縮化することができる。
【００８９】このように、本実施形態によると、動作の
高速化や低消費電力化等を目的とした異なる動作電源電
圧の回路ブロックからなる集積回路５０の遅延計算を、
標準的な電源電圧条件により作成されたセル遅延データ
１４を用いて容易に且つ確実に算出することができる。
高速化や低消費電力化等を目的とした異なる動作電源電
圧の回路ブロックからなる集積回路５０の遅延計算を、
標準的な電源電圧条件により作成されたセル遅延データ
１４を用いて容易に且つ確実に算出することができる。
【００９０】（第３の実施形態）以下、本発明の第３の
実施形態を図面に基づいて説明する。
実施形態を図面に基づいて説明する。
【００９１】本実施形態において、集積回路における電
源線に電圧変動が生じ、該集積回路の電源端子に印加さ
れる電源電圧と内部の回路に実効的に印加される電源電
圧とが異なる場合の遅延計算方法及び遅延計算装置を説
明する。
源線に電圧変動が生じ、該集積回路の電源端子に印加さ
れる電源電圧と内部の回路に実効的に印加される電源電
圧とが異なる場合の遅延計算方法及び遅延計算装置を説
明する。
【００９２】まず、図８を用いてＶＤＤ線及びＶＳＳ線
の配線寄生素子の電圧変動による信号伝搬時間の遅延の
影響について説明する。
の配線寄生素子の電圧変動による信号伝搬時間の遅延の
影響について説明する。
【００９３】一般に、ｎ（但し、ｎは１以上の整数とす
る。）対からなるＶＤＤ線及びＶＳＳ線のそれぞれにｍ
個（但し、ｍは１以上の整数とする。）の回路ブロック
が接続されている集積回路を考える。図８に示すよう
に、ｍ個の回路ブロックがｎ対（ここではｎ＝２とす
る。）のＶＤＤ線及びＶＳＳ線に接続されているとす
る。基準電位Ｖdd0 の電源電圧が集積回路の電源端子に
印加されており、ｍ個の回路ブロックが該電源端子にそ
れぞれ接続されている。回路ブロック１，…，ｍの各平
均消費電流はＩi （但し、i ＝１，２，…，m-1 ，m の
整数とする。）であり、簡単のため、各回路間に敷設さ
れているＶＤＤ線及びＶＳＳ線は同一の配線長で且つ同
一の配線幅とする。また、各配線抵抗、各配線容量及び
各インダクタンスはそれぞれ等しく、順にＲ，Ｃ，Ｌと
する。
る。）対からなるＶＤＤ線及びＶＳＳ線のそれぞれにｍ
個（但し、ｍは１以上の整数とする。）の回路ブロック
が接続されている集積回路を考える。図８に示すよう
に、ｍ個の回路ブロックがｎ対（ここではｎ＝２とす
る。）のＶＤＤ線及びＶＳＳ線に接続されているとす
る。基準電位Ｖdd0 の電源電圧が集積回路の電源端子に
印加されており、ｍ個の回路ブロックが該電源端子にそ
れぞれ接続されている。回路ブロック１，…，ｍの各平
均消費電流はＩi （但し、i ＝１，２，…，m-1 ，m の
整数とする。）であり、簡単のため、各回路間に敷設さ
れているＶＤＤ線及びＶＳＳ線は同一の配線長で且つ同
一の配線幅とする。また、各配線抵抗、各配線容量及び
各インダクタンスはそれぞれ等しく、順にＲ，Ｃ，Ｌと
する。
【００９４】図９は図８に示す集積回路の第１の等価回
路を表わしており、例えば、ブロック１の平均消費電流
Ｉ1 はＩ1 ／２の電流源が２つ並列に接続されてなると
する。電源配線の配線寄生素子は、配線の抵抗、インダ
クタンス及び容量からなる。また、第１の等価回路に
は、ＭＯＳＦＥＴのソース・基板間のダイオード接合に
よる容量が接続され、図９のような電源配線の等価回路
になる。
路を表わしており、例えば、ブロック１の平均消費電流
Ｉ1 はＩ1 ／２の電流源が２つ並列に接続されてなると
する。電源配線の配線寄生素子は、配線の抵抗、インダ
クタンス及び容量からなる。また、第１の等価回路に
は、ＭＯＳＦＥＴのソース・基板間のダイオード接合に
よる容量が接続され、図９のような電源配線の等価回路
になる。
【００９５】図１０は図８に示す集積回路を最も簡略化
し、電源線を１対とした第２の等価回路である。電源配
線の配線寄生素子を簡略化し、本実施形態においては、
第２の等価回路をＶＤＤ線及びＶＳＳ線の配線抵抗によ
る電圧降下量を計算する解析モデルとする。図１０に示
す第２の等価回路を用いて、電源から最も遠いＶＤＤ線
の第ｍのノードの電位Ｖm とＶＳＳ線の第ｍのノードの
電位Ｕm とを計算する。
し、電源線を１対とした第２の等価回路である。電源配
線の配線寄生素子を簡略化し、本実施形態においては、
第２の等価回路をＶＤＤ線及びＶＳＳ線の配線抵抗によ
る電圧降下量を計算する解析モデルとする。図１０に示
す第２の等価回路を用いて、電源から最も遠いＶＤＤ線
の第ｍのノードの電位Ｖm とＶＳＳ線の第ｍのノードの
電位Ｕm とを計算する。
【００９６】図８に示す回路ブロック１，…，ｍにおけ
るＶＤＤ線の各ノードの電位Ｖ1 ，Ｖ2 ，…，Ｖm に対
してキルヒホッフの電流則を適用すると、以下に示す
［数８］の関係式が導かれる。
るＶＤＤ線の各ノードの電位Ｖ1 ，Ｖ2 ，…，Ｖm に対
してキルヒホッフの電流則を適用すると、以下に示す
［数８］の関係式が導かれる。
【００９７】
【数８】
【００９８】式（１）、式（２）、…、式（ｍ−１）、
式（ｍ）の左辺同士及び右辺同士をそれぞれ加えた後、
ＶＤＤ線の第ｍのノードの電位Ｖm について解くと、以
下に示す計算式［数９］を得る。
式（ｍ）の左辺同士及び右辺同士をそれぞれ加えた後、
ＶＤＤ線の第ｍのノードの電位Ｖm について解くと、以
下に示す計算式［数９］を得る。
【００９９】
【数９】
【０１００】前記のＶＤＤ線の第ｍのノードの電位Ｖm
と同様の方法を用いてＶＳＳ線の第ｍのノードの電位Ｕ
ｍを求めると、以下に示す計算式［数１０］を得る。
と同様の方法を用いてＶＳＳ線の第ｍのノードの電位Ｕ
ｍを求めると、以下に示す計算式［数１０］を得る。
【０１０１】
【数１０】
【０１０２】ＶＤＤ線の電圧降下量は、基準電源電圧Ｖ
dd0 とＶＤＤ線の第ｍのノードの電位Ｖm との差（Ｖdd
0 −Ｖm ）で表わされる。一方、ＶＳＳ線の電圧降下
（上昇）量はＶＳＳの第ｍのノードの電位Ｕm で表わさ
れる。この２つの和がＶＤＤ線及びＶＳＳ線の電圧降下
量になる。さらに、配線抵抗Ｒを配線のシート抵抗ρ
ｓ、配線幅Ｗ及び配線長Ｌ0 で表すと、電圧降下量Ｖdr
opは以下に示す計算式［数１１］となる。
dd0 とＶＤＤ線の第ｍのノードの電位Ｖm との差（Ｖdd
0 −Ｖm ）で表わされる。一方、ＶＳＳ線の電圧降下
（上昇）量はＶＳＳの第ｍのノードの電位Ｕm で表わさ
れる。この２つの和がＶＤＤ線及びＶＳＳ線の電圧降下
量になる。さらに、配線抵抗Ｒを配線のシート抵抗ρ
ｓ、配線幅Ｗ及び配線長Ｌ0 で表すと、電圧降下量Ｖdr
opは以下に示す計算式［数１１］となる。
【０１０３】
【数１１】
【０１０４】各回路ブロック１，…，ｍに実際に印加さ
れる実効電源電圧Ｖddeff は、電源端子に印加された基
準電源電圧Ｖdd0 と電圧降下量Ｖdropとの差から生じる
電圧であり、以下に示す計算式［数１２］のように表わ
される。
れる実効電源電圧Ｖddeff は、電源端子に印加された基
準電源電圧Ｖdd0 と電圧降下量Ｖdropとの差から生じる
電圧であり、以下に示す計算式［数１２］のように表わ
される。
【０１０５】
【数１２】
【０１０６】次に、具体的な集積回路を例に挙げ、実効
電源電圧Ｖddeff の数値計算例を示す。
電源電圧Ｖddeff の数値計算例を示す。
【０１０７】図１１（ａ）は実効電源電圧Ｖddeff の解
析対象とする集積回路のレイアウト図である。ここで
は、図１０に示した場合と同様に、電源配線の配線寄生
素子として抵抗のみを考慮している。図１１（ａ）に示
すように、第１のＶＤＤ端子５１は第１のＶＤＤ線５５
に接続され、第２のＶＤＤ端子５２は第２のＶＤＤ線５
６に接続され、第１のＶＳＳ端子５３は第１のＶＳＳ線
５７に接続され、第２のＶＳＳ端子５４は第２のＶＳＳ
線５８に接続されている。第１の回路ブロック６１、第
２の回路ブロック６２、第３の回路ブロック６３及び第
４の回路ブロック６４は第１のＶＤＤ線５５、第２のＶ
ＤＤ線５６、第１のＶＳＳ線５７及び第２のＶＳＳ線５
８にそれぞれ接続されている。
析対象とする集積回路のレイアウト図である。ここで
は、図１０に示した場合と同様に、電源配線の配線寄生
素子として抵抗のみを考慮している。図１１（ａ）に示
すように、第１のＶＤＤ端子５１は第１のＶＤＤ線５５
に接続され、第２のＶＤＤ端子５２は第２のＶＤＤ線５
６に接続され、第１のＶＳＳ端子５３は第１のＶＳＳ線
５７に接続され、第２のＶＳＳ端子５４は第２のＶＳＳ
線５８に接続されている。第１の回路ブロック６１、第
２の回路ブロック６２、第３の回路ブロック６３及び第
４の回路ブロック６４は第１のＶＤＤ線５５、第２のＶ
ＤＤ線５６、第１のＶＳＳ線５７及び第２のＶＳＳ線５
８にそれぞれ接続されている。
【０１０８】図１１（ａ）に示す集積回路は、図８に示
す集積回路において、第１の回路ブロック６１、第２の
回路ブロック６２、第３の回路ブロック６３及び第４の
回路ブロック６４の４つの回路ブロックと、２対のＶＤ
Ｄ線及びＶＳＳ線とが設けられており、ＶＤＤ線及びＶ
ＳＳ線の各配線長が５ｍｍで、各ＶＤＤ線及びＶＳＳ線
のブロック当たりの配線長Ｌ0 が１．２５ｍｍとする条
件に等しい。また、図１１（ａ）に示す集積回路は、第
１のＶＤＤ線５５及び第２のＶＤＤ線５６並びに第１の
ＶＳＳ線５７及び第２のＶＳＳ線５８の各シート抵抗ρ
ｓをそれぞれ５０ｍΩ／□とする。
す集積回路において、第１の回路ブロック６１、第２の
回路ブロック６２、第３の回路ブロック６３及び第４の
回路ブロック６４の４つの回路ブロックと、２対のＶＤ
Ｄ線及びＶＳＳ線とが設けられており、ＶＤＤ線及びＶ
ＳＳ線の各配線長が５ｍｍで、各ＶＤＤ線及びＶＳＳ線
のブロック当たりの配線長Ｌ0 が１．２５ｍｍとする条
件に等しい。また、図１１（ａ）に示す集積回路は、第
１のＶＤＤ線５５及び第２のＶＤＤ線５６並びに第１の
ＶＳＳ線５７及び第２のＶＳＳ線５８の各シート抵抗ρ
ｓをそれぞれ５０ｍΩ／□とする。
【０１０９】図１１（ｂ）に示す集積回路は、図１１
（ａ）に示す集積回路の等価回路を表わしており、第１
の回路ブロック６１、第２の回路ブロック６２、第３の
回路ブロック６３及び第４の回路ブロック６４にそれぞ
れ流れる平均消費電流をＩ61、Ｉ62、Ｉ63及びＩ64とす
る。
（ａ）に示す集積回路の等価回路を表わしており、第１
の回路ブロック６１、第２の回路ブロック６２、第３の
回路ブロック６３及び第４の回路ブロック６４にそれぞ
れ流れる平均消費電流をＩ61、Ｉ62、Ｉ63及びＩ64とす
る。
【０１１０】図１２はＶＤＤ線及びＶＳＳ線の配線幅Ｗ
と実効電源電圧Ｖddeff との関係を表わすグラフであっ
て、図１１（ｂ）に示す各回路ブロック６１，６２，６
３，６４のそれぞれの平均消費電流Ｉ61、Ｉ62、Ｉ63及
びＩ64が共に等しいと仮定した場合における、計算式
［数１２］を用いて実効電源電圧Ｖddeff を計算した計
算結果である。図１２において、１７１Ａは消費電流が
５ｍＡの場合を、１７２Ａは消費電流が１０ｍＡの場合
を、１７３Ａは消費電流が１５ｍＡの場合を、及び１７
４Ａは消費電流が２０ｍＡの場合をそれぞれ表わしてい
る。
と実効電源電圧Ｖddeff との関係を表わすグラフであっ
て、図１１（ｂ）に示す各回路ブロック６１，６２，６
３，６４のそれぞれの平均消費電流Ｉ61、Ｉ62、Ｉ63及
びＩ64が共に等しいと仮定した場合における、計算式
［数１２］を用いて実効電源電圧Ｖddeff を計算した計
算結果である。図１２において、１７１Ａは消費電流が
５ｍＡの場合を、１７２Ａは消費電流が１０ｍＡの場合
を、１７３Ａは消費電流が１５ｍＡの場合を、及び１７
４Ａは消費電流が２０ｍＡの場合をそれぞれ表わしてい
る。
【０１１１】また、図１３はＶＤＤ線及びＶＳＳ線の配
線幅Ｗと遅延時間の相対値との関係を表わすグラフであ
って、図１１（ｂ）に示す各回路ブロック６１，６２，
６３，６４の４つの回路の平均消費電流Ｉ61、Ｉ62、Ｉ
63及びＩ64が共に等しいと仮定した場合における計算結
果である。図１３において、１７１Ｂは消費電流が５ｍ
Ａの場合を、１７２Ｂは消費電流が１０ｍＡの場合を、
１７３Ｂは消費電流が１５ｍＡの場合を、及び１７４Ｂ
は消費電流が２０ｍＡの場合をそれぞれ表わしている。
線幅Ｗと遅延時間の相対値との関係を表わすグラフであ
って、図１１（ｂ）に示す各回路ブロック６１，６２，
６３，６４の４つの回路の平均消費電流Ｉ61、Ｉ62、Ｉ
63及びＩ64が共に等しいと仮定した場合における計算結
果である。図１３において、１７１Ｂは消費電流が５ｍ
Ａの場合を、１７２Ｂは消費電流が１０ｍＡの場合を、
１７３Ｂは消費電流が１５ｍＡの場合を、及び１７４Ｂ
は消費電流が２０ｍＡの場合をそれぞれ表わしている。
【０１１２】具体的な計算方法は、計算式［数１２］を
用いて実効電源電圧Ｖddeff を求めた後、ＰチャネルＭ
ＯＳＦＥＴのドレイン飽和電流を算出する計算式［数
４］のゲート・ソース間電圧Ｖgsに該実効電源電圧Ｖdd
eff を代入し、その後、遅延時間を算出する計算式［数
５］を用いて、遅延時間の相対値（＝Ｋv （Ｖdd））を
算出する。
用いて実効電源電圧Ｖddeff を求めた後、ＰチャネルＭ
ＯＳＦＥＴのドレイン飽和電流を算出する計算式［数
４］のゲート・ソース間電圧Ｖgsに該実効電源電圧Ｖdd
eff を代入し、その後、遅延時間を算出する計算式［数
５］を用いて、遅延時間の相対値（＝Ｋv （Ｖdd））を
算出する。
【０１１３】従来の集積回路の回路設計においては、集
積回路の電源電圧ＶＤＤ及び接地電圧ＶＳＳは理想電源
と仮定し、該集積回路のＶＤＤ端子及びＶＳＳ端子に印
加される電源電圧はそれぞれ電源電圧ＶＤＤ及び接地電
圧ＶＳＳに等しいとされてきた。
積回路の電源電圧ＶＤＤ及び接地電圧ＶＳＳは理想電源
と仮定し、該集積回路のＶＤＤ端子及びＶＳＳ端子に印
加される電源電圧はそれぞれ電源電圧ＶＤＤ及び接地電
圧ＶＳＳに等しいとされてきた。
【０１１４】しかしながら、例えば、配線幅３０μｍの
ＶＤＤ線及びＶＳＳ線に平均消費電流１０ｍＡの回路が
４つ接続される場合には、図１２における曲線１７２Ａ
に示すように、ＶＤＤ線及びＶＳＳ線の電圧変動量の和
は電源電圧ＶＤＤを３．３Ｖとして約０．２Ｖの降下と
なる。また、図１３における曲線１７２Ｂに示すよう
に、遅延時間の増加は５％以上となる。従って、周波数
が１００ＭＨｚ以上の高速動作を実現させようとする場
合は、消費電流が大きくなるため、ＶＤＤ線及びＶＳＳ
線の電圧変動による遅延変動を無視できなくなる。
ＶＤＤ線及びＶＳＳ線に平均消費電流１０ｍＡの回路が
４つ接続される場合には、図１２における曲線１７２Ａ
に示すように、ＶＤＤ線及びＶＳＳ線の電圧変動量の和
は電源電圧ＶＤＤを３．３Ｖとして約０．２Ｖの降下と
なる。また、図１３における曲線１７２Ｂに示すよう
に、遅延時間の増加は５％以上となる。従って、周波数
が１００ＭＨｚ以上の高速動作を実現させようとする場
合は、消費電流が大きくなるため、ＶＤＤ線及びＶＳＳ
線の電圧変動による遅延変動を無視できなくなる。
【０１１５】さらに、０．５μｍＣＭＯＳプロセス等の
微細加工を必要とするプロセスでは、高集積化を図るた
めメタル配線層の層数が増加することになるが、配線層
間の絶縁膜の平坦化を容易にするため、配線層の各膜厚
を薄くする傾向にある。この結果、配線層のシート抵抗
が増加するため、ＶＤＤ線及びＶＳＳ線の電圧変動が大
きくなる傾向にある。
微細加工を必要とするプロセスでは、高集積化を図るた
めメタル配線層の層数が増加することになるが、配線層
間の絶縁膜の平坦化を容易にするため、配線層の各膜厚
を薄くする傾向にある。この結果、配線層のシート抵抗
が増加するため、ＶＤＤ線及びＶＳＳ線の電圧変動が大
きくなる傾向にある。
【０１１６】図１４は本発明の第３の実施形態に係る、
論理回路におけるＶＤＤ線及びＶＳＳ線の電圧変動を考
慮した遅延計算装置の動作フローを示している。図１４
において、図３に示した構成要素には同一の符号を付す
ことにより説明を省略する。
論理回路におけるＶＤＤ線及びＶＳＳ線の電圧変動を考
慮した遅延計算装置の動作フローを示している。図１４
において、図３に示した構成要素には同一の符号を付す
ことにより説明を省略する。
【０１１７】図１４に示すように、レイアウトデータ１
８は、遅延時間の解析対象となる集積回路のレイアウト
データであって、配線やスタンダードセルのレイアウト
データに加えてＶＤＤ線及びＶＳＳ線の配置配線情報を
有している。回路活性化率データ１９は、回路接続情報
１３の各ノードの電流が切り替わるスイッチング率の情
報を有している。セル消費電流データ２０は、論理回路
に用いるスタンダードセルの消費電流データである。
８は、遅延時間の解析対象となる集積回路のレイアウト
データであって、配線やスタンダードセルのレイアウト
データに加えてＶＤＤ線及びＶＳＳ線の配置配線情報を
有している。回路活性化率データ１９は、回路接続情報
１３の各ノードの電流が切り替わるスイッチング率の情
報を有している。セル消費電流データ２０は、論理回路
に用いるスタンダードセルの消費電流データである。
【０１１８】以下、前記のように構成された遅延計算装
置の動作を説明する。
置の動作を説明する。
【０１１９】まず、電源（ＶＤＤ・ＶＳＳ）配線寄生素
子抽出工程Ｓ１０において、電源配線抽出手段は、レイ
アウトデータ１８、配線パラメータ１２及び回路接続情
報１３を用いて、解析対象となる集積回路に接続され、
ＶＤＤ線及びＶＳＳ線よりなる電源配線の配線寄生素子
を抽出すると共に、ＶＤＤ線及びＶＳＳ線に接続される
論理素子の接続情報を抽出する。また、信号配線抽出工
程Ｓ０１において配線抵抗及び配線容量を抽出する。
子抽出工程Ｓ１０において、電源配線抽出手段は、レイ
アウトデータ１８、配線パラメータ１２及び回路接続情
報１３を用いて、解析対象となる集積回路に接続され、
ＶＤＤ線及びＶＳＳ線よりなる電源配線の配線寄生素子
を抽出すると共に、ＶＤＤ線及びＶＳＳ線に接続される
論理素子の接続情報を抽出する。また、信号配線抽出工
程Ｓ０１において配線抵抗及び配線容量を抽出する。
【０１２０】その後、消費電流計算工程Ｓ１１におい
て、消費電流計算手段は、信号配線抽出工程Ｓ０１にお
いて抽出された配線抵抗及び配線容量並びに回路活性化
率データ１９、セル消費電流データ２０及び電源電圧初
期値２１を用いて、集積回路の消費電流を算出する。
て、消費電流計算手段は、信号配線抽出工程Ｓ０１にお
いて抽出された配線抵抗及び配線容量並びに回路活性化
率データ１９、セル消費電流データ２０及び電源電圧初
期値２１を用いて、集積回路の消費電流を算出する。
【０１２１】例えば、各ゲートの消費電流Ｉdgate を算
出するには、以下に示す計算式［数１３］が用いられ
る。
出するには、以下に示す計算式［数１３］が用いられ
る。
【０１２２】
【数１３】
【０１２３】ここで、第１項のＩclはセルが負荷容量の
充電又は放電を行なうときに必要な電流であり、Ｋs は
回路活性化率、ｆは動作周波数、Ｃl は負荷容量、Ｖdd
は電源電圧である。第２項のＩpen はセルのスイッチン
グ時にＶＤＤ線とＶＳＳ線との間に流れる貫通電流を表
わしている。貫通電流Ｉpen は、セルの入力電圧がＶＳ
ＳからＶＤＤ又はＶＤＤからＶＳＳにスイッチングする
スイッチング期間Ｔs に、ＰＭＯＳにより構成されたプ
ルアップ回路とＮＭＯＳにより構成されたプルダウン回
路とに流れる電流が等しく且つ最大になるときの値が最
大貫通電流Ｉppとなると仮定して三角波近似を行なって
いる。スイッチング期間Ｔs はセルの駆動能力、配線容
量及び配線抵抗によって決定される。
充電又は放電を行なうときに必要な電流であり、Ｋs は
回路活性化率、ｆは動作周波数、Ｃl は負荷容量、Ｖdd
は電源電圧である。第２項のＩpen はセルのスイッチン
グ時にＶＤＤ線とＶＳＳ線との間に流れる貫通電流を表
わしている。貫通電流Ｉpen は、セルの入力電圧がＶＳ
ＳからＶＤＤ又はＶＤＤからＶＳＳにスイッチングする
スイッチング期間Ｔs に、ＰＭＯＳにより構成されたプ
ルアップ回路とＮＭＯＳにより構成されたプルダウン回
路とに流れる電流が等しく且つ最大になるときの値が最
大貫通電流Ｉppとなると仮定して三角波近似を行なって
いる。スイッチング期間Ｔs はセルの駆動能力、配線容
量及び配線抵抗によって決定される。
【０１２４】回路活性化率Ｋs は、例えば、集積回路の
回路設計における機能設計段階の機能記述から、論理合
成によってゲートレベルのネットリストを作成する段階
でシミュレーションを行ない、各ノードのスイッチング
頻度を求めることによって算出できる。回路活性化率Ｋ
s は配線容量やセルライブラリの電流データに依存しな
いため、実配線の負荷容量や抵抗容量の情報がなくても
該ネットリストにテストパターンを与えることにより、
各ノードの回路活性化率Ｋs を算出することができる。
いったん、回路活性化率Ｋs が求まると、製造プロセス
を変更した場合や、動作周波数、電源電圧などの動作条
件を変更した場合、さらには、ソフトマクロライブラリ
のようにレイアウトの形状を適宜変更する場合などで
も、ネットリストにテストパターンを与え直して消費電
流Ｉdgate をシミュレーションしなおさなくてもよい。
回路設計における機能設計段階の機能記述から、論理合
成によってゲートレベルのネットリストを作成する段階
でシミュレーションを行ない、各ノードのスイッチング
頻度を求めることによって算出できる。回路活性化率Ｋ
s は配線容量やセルライブラリの電流データに依存しな
いため、実配線の負荷容量や抵抗容量の情報がなくても
該ネットリストにテストパターンを与えることにより、
各ノードの回路活性化率Ｋs を算出することができる。
いったん、回路活性化率Ｋs が求まると、製造プロセス
を変更した場合や、動作周波数、電源電圧などの動作条
件を変更した場合、さらには、ソフトマクロライブラリ
のようにレイアウトの形状を適宜変更する場合などで
も、ネットリストにテストパターンを与え直して消費電
流Ｉdgate をシミュレーションしなおさなくてもよい。
【０１２５】このように、計算式［数１３］を用いるこ
とにより、あらかじめ求めておいた回路活性化率、配線
容量、配線抵抗及びセルの消費電流データから、消費電
流Ｉdgate を静的に計算できるという利点がある。
とにより、あらかじめ求めておいた回路活性化率、配線
容量、配線抵抗及びセルの消費電流データから、消費電
流Ｉdgate を静的に計算できるという利点がある。
【０１２６】また、回路活性化率Ｋs として、ネットリ
ストが有する論理関数に基づいた論理値の遷移確率を用
いる方法がある。この例を、図１５（ａ）に示す全加算
器の回路図と図１５（ｂ）及び（ｃ）に示す真理値表と
を用いて説明する。図１５（ａ）に示すように、本実施
形態に係る全加算器は、中間和ｓを出力する中間和生成
回路Ａと中間桁上げｃｏを出力する中間桁上げ生成回路
Ｂとからなる。
ストが有する論理関数に基づいた論理値の遷移確率を用
いる方法がある。この例を、図１５（ａ）に示す全加算
器の回路図と図１５（ｂ）及び（ｃ）に示す真理値表と
を用いて説明する。図１５（ａ）に示すように、本実施
形態に係る全加算器は、中間和ｓを出力する中間和生成
回路Ａと中間桁上げｃｏを出力する中間桁上げ生成回路
Ｂとからなる。
【０１２７】中間和生成回路Ａは、一方の入力端子がノ
ードｂに接続され、他方の入力端子がノードｃｉに接続
され、出力端子がノードｕに接続された第１のＮＡＮＤ
ゲートＧ１と、一方の入力端子がノードｂに接続され、
他方の入力端子がノードｃｉに接続され、残りの入力端
子がノードｕに接続され、出力端子がノードｖに接続さ
れた第１のＮＡＮＤ−ＯＲ複合ゲートＧ２と、一方の入
力端子がノードａに接続され、他方の入力端子がノード
ｖに接続され、出力端子がノードｓに接続されたＥＸ−
ＮＯＲゲートＧ３とからなっており、図１５（ｂ）に該
中間和生成回路Ａの真理値表を示す。
ードｂに接続され、他方の入力端子がノードｃｉに接続
され、出力端子がノードｕに接続された第１のＮＡＮＤ
ゲートＧ１と、一方の入力端子がノードｂに接続され、
他方の入力端子がノードｃｉに接続され、残りの入力端
子がノードｕに接続され、出力端子がノードｖに接続さ
れた第１のＮＡＮＤ−ＯＲ複合ゲートＧ２と、一方の入
力端子がノードａに接続され、他方の入力端子がノード
ｖに接続され、出力端子がノードｓに接続されたＥＸ−
ＮＯＲゲートＧ３とからなっており、図１５（ｂ）に該
中間和生成回路Ａの真理値表を示す。
【０１２８】中間桁上げ生成回路Ｂは、一方の入力端子
がノードｂに接続され、他方の入力端子がノードｃｉに
接続され、残りの入力端子がノードａに接続され、出力
端子がノードｗに接続された第２のＮＡＮＤ−ＯＲ複合
ゲートＧ４と、一方の入力端子がノードｂに接続され、
他方の入力端子がノードｃｉに接続され、出力端子がノ
ードｘに接続された第２のＮＡＮＤゲートＧ５と、一方
の入力端子がノードｗに接続され、他方の入力端子がノ
ードｘに接続され、出力端子がノードｃｏに接続された
第３のＮＡＮＤゲートＧ６とからなっており、図１５
（ｃ）に該中間桁上げ生成回路Ｂの真理値表を示す。
がノードｂに接続され、他方の入力端子がノードｃｉに
接続され、残りの入力端子がノードａに接続され、出力
端子がノードｗに接続された第２のＮＡＮＤ−ＯＲ複合
ゲートＧ４と、一方の入力端子がノードｂに接続され、
他方の入力端子がノードｃｉに接続され、出力端子がノ
ードｘに接続された第２のＮＡＮＤゲートＧ５と、一方
の入力端子がノードｗに接続され、他方の入力端子がノ
ードｘに接続され、出力端子がノードｃｏに接続された
第３のＮＡＮＤゲートＧ６とからなっており、図１５
（ｃ）に該中間桁上げ生成回路Ｂの真理値表を示す。
【０１２９】図１５（ｂ）に示すように、ノードｕの論
理値は“１”である確率が３／４であり、論理値“０”
である確率が１／４である。この結果に基づいてノード
ｕの論理値が遷移する確率を求めると、論理値“１”か
ら論理値“０”に遷移する確率は３／４×１／４＝３／
１６である。また、論理値“０”から論理値“１”に遷
移する確率は１／４×３／４＝３／１６である。他のノ
ードｖ，ｗ，ｘについても、同様に、論理値“０”から
“１”、又は論理値“１”から“０”にそれぞれ遷移す
る確率を求めることができる。
理値は“１”である確率が３／４であり、論理値“０”
である確率が１／４である。この結果に基づいてノード
ｕの論理値が遷移する確率を求めると、論理値“１”か
ら論理値“０”に遷移する確率は３／４×１／４＝３／
１６である。また、論理値“０”から論理値“１”に遷
移する確率は１／４×３／４＝３／１６である。他のノ
ードｖ，ｗ，ｘについても、同様に、論理値“０”から
“１”、又は論理値“１”から“０”にそれぞれ遷移す
る確率を求めることができる。
【０１３０】論理値“０”から“１”への遷移は、論理
素子内のＰチャネルＭＯＳＦＥＴのスイッチングによる
ＶＤＤ線からの充電を意味し、この充電時にＶＤＤ線に
電圧降下が発生する。また、論理値“１”から“０”へ
の遷移は、論理素子内のＮチャネルＭＯＳＦＥＴのスイ
ッチングによるＶＳＳ線への放電を意味し、ＶＳＳ線に
電圧降下（実際には電圧上昇）が発生する。このよう
に、ネットリストに含まれる論理関数を用いて論理値の
遷移確率を求め、該遷移確率に従ってＶＤＤ線又はＶＳ
Ｓ線に流れる電流を算出することができる。
素子内のＰチャネルＭＯＳＦＥＴのスイッチングによる
ＶＤＤ線からの充電を意味し、この充電時にＶＤＤ線に
電圧降下が発生する。また、論理値“１”から“０”へ
の遷移は、論理素子内のＮチャネルＭＯＳＦＥＴのスイ
ッチングによるＶＳＳ線への放電を意味し、ＶＳＳ線に
電圧降下（実際には電圧上昇）が発生する。このよう
に、ネットリストに含まれる論理関数を用いて論理値の
遷移確率を求め、該遷移確率に従ってＶＤＤ線又はＶＳ
Ｓ線に流れる電流を算出することができる。
【０１３１】なお、当然ながら、テストパターンを用い
て消費電流Ｉdgate を動的に算出する方法を用いてもよ
い。
て消費電流Ｉdgate を動的に算出する方法を用いてもよ
い。
【０１３２】次に、消費電流計算工程Ｓ１１における消
費電流計算手段により算出された消費電流と、電源配線
寄生素子抽出工程Ｓ１０における電源配線抽出手段によ
り抽出された配線寄生素子を用い、電源（ＶＤＤ・ＶＳ
Ｓ）配線電圧変動計算工程Ｓ１２においてＶＤＤ線及び
ＶＳＳ線の電圧変動量が算出された後、実効電源電圧計
算工程Ｓ１３における実効電源電圧計算手段により該回
路に印加される実効的な電源電圧である実効電源電圧Ｖ
ddeff が算出される。
費電流計算手段により算出された消費電流と、電源配線
寄生素子抽出工程Ｓ１０における電源配線抽出手段によ
り抽出された配線寄生素子を用い、電源（ＶＤＤ・ＶＳ
Ｓ）配線電圧変動計算工程Ｓ１２においてＶＤＤ線及び
ＶＳＳ線の電圧変動量が算出された後、実効電源電圧計
算工程Ｓ１３における実効電源電圧計算手段により該回
路に印加される実効的な電源電圧である実効電源電圧Ｖ
ddeff が算出される。
【０１３３】以降、第１の実施形態において説明したの
と同様に、遅延計算工程Ｓ０２、遅延電源係数決定工程
Ｓ０３及び実効遅延計算工程Ｓ０４の順に処理を行なっ
て、解析対象となる集積回路の実効的な遅延時間を算出
することができる。
と同様に、遅延計算工程Ｓ０２、遅延電源係数決定工程
Ｓ０３及び実効遅延計算工程Ｓ０４の順に処理を行なっ
て、解析対象となる集積回路の実効的な遅延時間を算出
することができる。
【０１３４】このように、本実施形態によると、製造プ
ロセスの微細化に伴って発生するＶＤＤ線及びＶＳＳ線
の電圧変動による遅延時間の増大を論理レベルの遅延計
算を行なうときに、確実に見積もることができる。
ロセスの微細化に伴って発生するＶＤＤ線及びＶＳＳ線
の電圧変動による遅延時間の増大を論理レベルの遅延計
算を行なうときに、確実に見積もることができる。
【０１３５】なお、回路活性化率Ｋs として、遷移確率
の代わりに直接スイッチング頻度を用いてもよい。
の代わりに直接スイッチング頻度を用いてもよい。
【０１３６】また、本実施形態では、レイアウト設計終
了後の設計データを対象に遅延計算を行なったが、レイ
アウト設計前でもフロアプランからの推定データをもと
に配線抵抗を計算することにより、遅延時間の増加を見
積もることができる。
了後の設計データを対象に遅延計算を行なったが、レイ
アウト設計前でもフロアプランからの推定データをもと
に配線抵抗を計算することにより、遅延時間の増加を見
積もることができる。
【０１３７】また、スタンダードセルを用いたビルディ
ングブロック方式の回路を想定したが、ゲートアレイな
どの回路であってもよい。
ングブロック方式の回路を想定したが、ゲートアレイな
どの回路であってもよい。
【０１３８】（第４の実施形態）以下、本発明の第４の
実施形態を図面に基づいて説明する。
実施形態を図面に基づいて説明する。
【０１３９】第３の実施形態においては、消費電流を直
流的に扱っている。実際には、回路の動作時刻に応じて
消費電流が動的に変化するため、直流的に仮定した消費
電流を用いると、ＶＤＤ線・ＶＳＳ線の電圧変動量を過
小に見積もる場合や過大に見積もる場合が生じ得る。
流的に扱っている。実際には、回路の動作時刻に応じて
消費電流が動的に変化するため、直流的に仮定した消費
電流を用いると、ＶＤＤ線・ＶＳＳ線の電圧変動量を過
小に見積もる場合や過大に見積もる場合が生じ得る。
【０１４０】本実施形態は、実際の回路動作で動的に変
化する消費電流を扱えるように、静的な方法を用いて回
路の動作時刻に応じた消費電流及び電源線の電圧変動量
を計算する方法及び手段を導入することにより、実効電
源電圧の精度向上を図っている。
化する消費電流を扱えるように、静的な方法を用いて回
路の動作時刻に応じた消費電流及び電源線の電圧変動量
を計算する方法及び手段を導入することにより、実効電
源電圧の精度向上を図っている。
【０１４１】図１６は本実施形態に係る、論理回路にお
けるＶＤＤ線及びＶＳＳ線の電圧変動に論理素子の動作
時刻を考慮した遅延計算装置の動作フローを示してい
る。ここで、図１６において、図１４と同一の構成要素
には同一の符号を付すことにより説明を省略する。第３
の実施形態との違いは、動的消費電流計算工程Ｓ２００
において、遅延計算工程Ｓ０２の計算結果と電源（ＶＤ
Ｄ・ＶＳＳ）配線寄生素子抽出工程Ｓ１０の抽出結果と
に基づいて消費電流の動的な変化を考慮することにあ
る。
けるＶＤＤ線及びＶＳＳ線の電圧変動に論理素子の動作
時刻を考慮した遅延計算装置の動作フローを示してい
る。ここで、図１６において、図１４と同一の構成要素
には同一の符号を付すことにより説明を省略する。第３
の実施形態との違いは、動的消費電流計算工程Ｓ２００
において、遅延計算工程Ｓ０２の計算結果と電源（ＶＤ
Ｄ・ＶＳＳ）配線寄生素子抽出工程Ｓ１０の抽出結果と
に基づいて消費電流の動的な変化を考慮することにあ
る。
【０１４２】図１７は図１６における動的消費電流計算
工程Ｓ２００の詳細フローを示し、図１７に示すよう
に、遅延計算工程Ｓ０２の計算結果を受ける回路遅延判
定工程Ｓ２０１は、回路遅延が最大となる遅延パス内の
ゲート出力と他のゲート出力とが立ち上がり遅延となる
か又は立ち下がり遅延となるかをそれぞれ判定する工程
である。立ち上がり遅延となる場合はＶＤＤ線に電流が
流れ、立ち下がり遅延となる場合はＶＳＳ線に電流が流
れると仮定する。従って、立ち上がり遅延の場合には、
ＶＤＤ線消費電流波形計算工程Ｓ２０２において一のＶ
ＤＤ線に流れる消費電流を該ＶＤＤ線に接続される論理
素子の動作時刻に合わせて計算し、一方、立ち下がり遅
延の場合には、ＶＳＳ線消費電流波形計算工程Ｓ２０３
において一のＶＳＳ線に流れる消費電流を該ＶＳＳ線に
接続される論理素子の動作時刻に合わせて計算する。
工程Ｓ２００の詳細フローを示し、図１７に示すよう
に、遅延計算工程Ｓ０２の計算結果を受ける回路遅延判
定工程Ｓ２０１は、回路遅延が最大となる遅延パス内の
ゲート出力と他のゲート出力とが立ち上がり遅延となる
か又は立ち下がり遅延となるかをそれぞれ判定する工程
である。立ち上がり遅延となる場合はＶＤＤ線に電流が
流れ、立ち下がり遅延となる場合はＶＳＳ線に電流が流
れると仮定する。従って、立ち上がり遅延の場合には、
ＶＤＤ線消費電流波形計算工程Ｓ２０２において一のＶ
ＤＤ線に流れる消費電流を該ＶＤＤ線に接続される論理
素子の動作時刻に合わせて計算し、一方、立ち下がり遅
延の場合には、ＶＳＳ線消費電流波形計算工程Ｓ２０３
において一のＶＳＳ線に流れる消費電流を該ＶＳＳ線に
接続される論理素子の動作時刻に合わせて計算する。
【０１４３】通常、遅延計算結果は静的タイミング解析
手法を用いて求めている。これと同様の静的な手法を用
いて全論理素子の消費電流の和を求めると、この消費電
流の和に、同一時刻に動作しない論理素子の消費電流を
含んでしまう。これを回避するため、実効消費電力計算
工程Ｓ２０４において、回路活性化率データ１９を用い
て一の動作時刻に動作する論理素子のみを対象とする、
より現実的な消費電流を求める。
手法を用いて求めている。これと同様の静的な手法を用
いて全論理素子の消費電流の和を求めると、この消費電
流の和に、同一時刻に動作しない論理素子の消費電流を
含んでしまう。これを回避するため、実効消費電力計算
工程Ｓ２０４において、回路活性化率データ１９を用い
て一の動作時刻に動作する論理素子のみを対象とする、
より現実的な消費電流を求める。
【０１４４】図１７に示すＶＤＤ線消費電流波形計算工
程Ｓ２０２及びＶＳＳ線消費電流波形計算工程Ｓ２０３
における各処理を図１８を用いて説明する。図１８は図
１５に示した第３の実施形態に係る全加算器を用いて、
スイッチングを行なう各論理ゲートに対するＶＳＳ線又
はＶＤＤ線の関係を示している。図１５において、第１
のＮＡＮＤゲートＧ１、第１のＮＡＮＤ−ＯＲ複合ゲー
トＧ２、第２のＮＡＮＤ−ＯＲ複合ゲートＧ４及び第２
のＮＡＮＤゲートＧ５は一のＶＤＤ線・ＶＳＳ線対に接
続されており、ＥＸ−ＮＯＲゲートＧ３及び第３のＮＡ
ＮＤゲートＧ６は他のＶＤＤ線・ＶＳＳ線対に接続され
ているとする。ここで、最大遅延パスは、ノードｂ，
ｕ，ｖ，ｓを通るパスであって、ノードｂ，ｕ，ｖ，ｓ
の各電位、すなわち、各論理値が｛ｂ，ｕ，ｖ，ｓ｝＝
｛０，１，０，１｝から｛ｂ，ｕ，ｖ，ｓ｝＝｛１，
０，１，０｝に遷移すると仮定する。このときの他のノ
ードの論理値は、静的タイミング解析の結果等から判別
できる。
程Ｓ２０２及びＶＳＳ線消費電流波形計算工程Ｓ２０３
における各処理を図１８を用いて説明する。図１８は図
１５に示した第３の実施形態に係る全加算器を用いて、
スイッチングを行なう各論理ゲートに対するＶＳＳ線又
はＶＤＤ線の関係を示している。図１５において、第１
のＮＡＮＤゲートＧ１、第１のＮＡＮＤ−ＯＲ複合ゲー
トＧ２、第２のＮＡＮＤ−ＯＲ複合ゲートＧ４及び第２
のＮＡＮＤゲートＧ５は一のＶＤＤ線・ＶＳＳ線対に接
続されており、ＥＸ−ＮＯＲゲートＧ３及び第３のＮＡ
ＮＤゲートＧ６は他のＶＤＤ線・ＶＳＳ線対に接続され
ているとする。ここで、最大遅延パスは、ノードｂ，
ｕ，ｖ，ｓを通るパスであって、ノードｂ，ｕ，ｖ，ｓ
の各電位、すなわち、各論理値が｛ｂ，ｕ，ｖ，ｓ｝＝
｛０，１，０，１｝から｛ｂ，ｕ，ｖ，ｓ｝＝｛１，
０，１，０｝に遷移すると仮定する。このときの他のノ
ードの論理値は、静的タイミング解析の結果等から判別
できる。
【０１４５】最大遅延パスの各ノードｂ，ｕ，ｖ，ｓ
を、上記の電位変化のように活性化可能なテストパター
ンが見つけられる場合には、論理回路内の各ノードが
“０”から“１”に遷移するときにはＶＤＤ線に電流が
流れ、また、論理値が“１”から“０”に遷移するとき
にはＶＳＳ線に電流が流れると仮定する。この仮定を簡
略化するときには、最大遅延パスには上記ノードの論理
値遷移に設定し、他のノードについては第３の実施形態
において示した論理関数から決まる遷移確率に基づいて
ＶＤＤ線及びＶＳＳ線のうちいずれに電流が流れるかを
決定する。
を、上記の電位変化のように活性化可能なテストパター
ンが見つけられる場合には、論理回路内の各ノードが
“０”から“１”に遷移するときにはＶＤＤ線に電流が
流れ、また、論理値が“１”から“０”に遷移するとき
にはＶＳＳ線に電流が流れると仮定する。この仮定を簡
略化するときには、最大遅延パスには上記ノードの論理
値遷移に設定し、他のノードについては第３の実施形態
において示した論理関数から決まる遷移確率に基づいて
ＶＤＤ線及びＶＳＳ線のうちいずれに電流が流れるかを
決定する。
【０１４６】また、図１９（ａ）は図１７に示すライブ
ラリのうち、消費電流の計算に用いるセル消費電流デー
タ２０の構成要素の一例を示しており、図１９（ｂ）に
示すように、該ライブラリには消費電流Ｉを三角波近似
しており、負荷容量及び配線抵抗（時定数ＲＣ）と該負
荷容量及び配線抵抗に応じたピーク電流Ｉpeakと遷移時
刻の半値幅ΔＴとが記述されている。
ラリのうち、消費電流の計算に用いるセル消費電流デー
タ２０の構成要素の一例を示しており、図１９（ｂ）に
示すように、該ライブラリには消費電流Ｉを三角波近似
しており、負荷容量及び配線抵抗（時定数ＲＣ）と該負
荷容量及び配線抵抗に応じたピーク電流Ｉpeakと遷移時
刻の半値幅ΔＴとが記述されている。
【０１４７】まず、図１８（ａ）に示すように、ノード
ｂ及びｖは論理値が０から１に遷移するためノードの電
圧値Ｖが上昇し、ノードｕ及びｓは論理値が１から０に
遷移するためノードの電圧値Ｖが下降していることが分
かる。これらの各論理素子のスイッチング時刻にそれぞ
れ対応するように、図１８（ｂ）に示す三角波近似され
たピーク電流Ｉpeakの時刻を一致させ、各論理素子の電
流波形を重ね合わせることによりＶＤＤ線又はＶＳＳ線
に流れる消費電流をそれぞれ算出する。このとき、ＶＤ
Ｄ・ＶＳＳ線配線寄生素子抽出工程Ｓ１０の抽出結果を
参照しながら、一のＶＤＤ線・ＶＳＳ線対に接続される
論理素子の消費電流波形を重ね合わせる。図１５に示す
全加算器の場合には、第１のＮＡＮＤゲートＧ１、第１
のＮＡＮＤ−ＯＲ複合ゲートＧ２、第２のＮＡＮＤ−Ｏ
Ｒ複合ゲートＧ４及び第２のＮＡＮＤゲートＧ５に流れ
る消費電流波形を互いに重ね合わせることになる。
ｂ及びｖは論理値が０から１に遷移するためノードの電
圧値Ｖが上昇し、ノードｕ及びｓは論理値が１から０に
遷移するためノードの電圧値Ｖが下降していることが分
かる。これらの各論理素子のスイッチング時刻にそれぞ
れ対応するように、図１８（ｂ）に示す三角波近似され
たピーク電流Ｉpeakの時刻を一致させ、各論理素子の電
流波形を重ね合わせることによりＶＤＤ線又はＶＳＳ線
に流れる消費電流をそれぞれ算出する。このとき、ＶＤ
Ｄ・ＶＳＳ線配線寄生素子抽出工程Ｓ１０の抽出結果を
参照しながら、一のＶＤＤ線・ＶＳＳ線対に接続される
論理素子の消費電流波形を重ね合わせる。図１５に示す
全加算器の場合には、第１のＮＡＮＤゲートＧ１、第１
のＮＡＮＤ−ＯＲ複合ゲートＧ２、第２のＮＡＮＤ−Ｏ
Ｒ複合ゲートＧ４及び第２のＮＡＮＤゲートＧ５に流れ
る消費電流波形を互いに重ね合わせることになる。
【０１４８】次に、図１８（ｃ）に示すように、全加算
器に流れる実効的な消費電流を計算する。前述したよう
に、通常の静的タイミング解析と同様に静的な手法を用
いて求めると、全論理素子の消費電流の和として、同一
時刻に動作しない論理素子の消費電流を含めて計算して
しまうことになる。これを解決するため、最大遅延パス
（解析対象となるパス）内の論理素子においては、最大
遅延パスとなるときの論理変化の消費電流を設定し、そ
れ以外の論理素子においては回路活性化率データ１９に
おける回路活性化率Ｋs を消費電流に乗じることによっ
て、実効的な消費電流を算出する。
器に流れる実効的な消費電流を計算する。前述したよう
に、通常の静的タイミング解析と同様に静的な手法を用
いて求めると、全論理素子の消費電流の和として、同一
時刻に動作しない論理素子の消費電流を含めて計算して
しまうことになる。これを解決するため、最大遅延パス
（解析対象となるパス）内の論理素子においては、最大
遅延パスとなるときの論理変化の消費電流を設定し、そ
れ以外の論理素子においては回路活性化率データ１９に
おける回路活性化率Ｋs を消費電流に乗じることによっ
て、実効的な消費電流を算出する。
【０１４９】なお、回路活性化率データ１９は、最大遅
延パスとなるテストパターンが得られる場合には、その
ときの各論理素子の出力の状態変化に基づいて設定す
る。また、より簡略化する場合には、第３の実施形態で
示したように、論理関数によって決定される遷移確率を
用いて算出すればよい。
延パスとなるテストパターンが得られる場合には、その
ときの各論理素子の出力の状態変化に基づいて設定す
る。また、より簡略化する場合には、第３の実施形態で
示したように、論理関数によって決定される遷移確率を
用いて算出すればよい。
【０１５０】次に、図１８（ｄ）に示すように、ＶＤＤ
線・ＶＳＳ線対に流れる消費電流からその電圧降下量を
計算した後、第３の実施形態と同様に各論理素子ごとに
実効電源電圧を計算し、遅延時間Δｔを補正した実効的
な遅延時間を算出する。遅延時間Δｔは、［数１１］に
おける電圧降下量Ｖdrop、［数１２］における実効電源
電圧Ｖddeff 、及び［数１３］における実効的な消費電
流Ｉdgate を用いて求めることができる。なお、［数１
３］に示すように、消費電流Ｉdgate の時間依存性は、
論理素子のスイッチング期間Ｔs に依存している。従っ
て、遅延時間Δｔの補正を、動作時刻の早い論理素子か
ら順次行ない、補正後の遅延時間を用いて再度消費電流
の時間依存性を算出することによって、この消費電流Ｉ
dgate の時間依存性に対応することができる。なお、図
１８（ｄ）において、第１のＮＡＮＤゲートＧ１の出力
であるノードｕの遅延のみを記しているが、他の論理素
子の出力についても同様の補正を行なう。
線・ＶＳＳ線対に流れる消費電流からその電圧降下量を
計算した後、第３の実施形態と同様に各論理素子ごとに
実効電源電圧を計算し、遅延時間Δｔを補正した実効的
な遅延時間を算出する。遅延時間Δｔは、［数１１］に
おける電圧降下量Ｖdrop、［数１２］における実効電源
電圧Ｖddeff 、及び［数１３］における実効的な消費電
流Ｉdgate を用いて求めることができる。なお、［数１
３］に示すように、消費電流Ｉdgate の時間依存性は、
論理素子のスイッチング期間Ｔs に依存している。従っ
て、遅延時間Δｔの補正を、動作時刻の早い論理素子か
ら順次行ない、補正後の遅延時間を用いて再度消費電流
の時間依存性を算出することによって、この消費電流Ｉ
dgate の時間依存性に対応することができる。なお、図
１８（ｄ）において、第１のＮＡＮＤゲートＧ１の出力
であるノードｕの遅延のみを記しているが、他の論理素
子の出力についても同様の補正を行なう。
【０１５１】このように、本実施形態によると、製造プ
ロセスの微細化に伴って発生するＶＤＤ線及びＶＳＳ線
の電圧変動による遅延時間の増大を、論理レベルの遅延
計算を行なうときに消費電流の動的な変化を考慮するこ
とにより確実に見積もることができる。
ロセスの微細化に伴って発生するＶＤＤ線及びＶＳＳ線
の電圧変動による遅延時間の増大を、論理レベルの遅延
計算を行なうときに消費電流の動的な変化を考慮するこ
とにより確実に見積もることができる。
【０１５２】また、ＶＤＤ線及びＶＳＳ線に接続された
容量（Ｃ）成分又はインダクタンス（Ｌ）成分による周
波数依存性を有する電源線のインピーダンス変化も同様
に、消費電流の時間依存性から求めることができる。
容量（Ｃ）成分又はインダクタンス（Ｌ）成分による周
波数依存性を有する電源線のインピーダンス変化も同様
に、消費電流の時間依存性から求めることができる。
【０１５３】なお、本実施形態では、レイアウト設計終
了後の設計データを対象に遅延計算を行なったが、レイ
アウト設計前でもフロアプランからの推定データをもと
に配線抵抗を算出することにより、遅延時間の増加を見
積もることができる。
了後の設計データを対象に遅延計算を行なったが、レイ
アウト設計前でもフロアプランからの推定データをもと
に配線抵抗を算出することにより、遅延時間の増加を見
積もることができる。
【０１５４】また、スタンダードセルを用いたビルディ
ングブロック方式の回路を想定したが、ゲートアレイな
どの回路であってもよい。
ングブロック方式の回路を想定したが、ゲートアレイな
どの回路であってもよい。
【０１５５】（第５の実施形態）以下、本発明の第５の
実施形態を図面に基づいて説明する。
実施形態を図面に基づいて説明する。
【０１５６】図２０は本発明の第５の実施形態に係る、
論理回路におけるＶＤＤ線及びＶＳＳ線の電圧変動を考
慮した遅延計算装置の動作フローを示している。
論理回路におけるＶＤＤ線及びＶＳＳ線の電圧変動を考
慮した遅延計算装置の動作フローを示している。
【０１５７】本実施形態の特徴として、消費電流と実効
電源電圧とは相互に依存するため、前記第３の実施形態
に示した遅延計算装置における消費電流の計算及び電源
線の電圧変動の計算に再帰的に計算を行なう計算ループ
手段Ｌ１４と収束条件判定手段Ｓ１４とを導入すること
により、実効電源電圧の精度向上を図っている。
電源電圧とは相互に依存するため、前記第３の実施形態
に示した遅延計算装置における消費電流の計算及び電源
線の電圧変動の計算に再帰的に計算を行なう計算ループ
手段Ｌ１４と収束条件判定手段Ｓ１４とを導入すること
により、実効電源電圧の精度向上を図っている。
【０１５８】以下、前記のように構成された遅延計算装
置の動作を説明する。
置の動作を説明する。
【０１５９】前記第３の実施形態との差異のみを説明す
ると、消費電流計算工程Ｓ１１において、消費電流計算
手段は、電源電圧初期値２１に基づいて、解析対象とす
る集積回路の消費電流Ｉdd（０）の計算を行なった後、
実効電源電圧計算工程Ｓ１３において、実効電源電圧計
算手段は、まず、消費電流Ｉdd（０）をもとにＶＤＤ線
及びＶＳＳ線の電圧変動を考慮した実効電源電圧Ｖdd
（０）を計算する。該実効電源電圧Ｖdd（０）をもとに
再度消費電流Ｉdd（１）を計算し、さらに実効電源電圧
Ｖdd（１）を計算する。このように再帰的な消費電流Ｉ
dd（ｉ）（但し、ｉ＝１，２，…の整数とする。）と実
効電源電圧Ｖdd（ｉ）（但し、ｉ＝１，２，…の整数と
する。）との計算を繰り返し、収束条件判定工程Ｓ１４
において、収束条件判定手段は、以下に示す判定式［数
１４］に示す収束条件を満足するか否かの判定を行な
う。
ると、消費電流計算工程Ｓ１１において、消費電流計算
手段は、電源電圧初期値２１に基づいて、解析対象とす
る集積回路の消費電流Ｉdd（０）の計算を行なった後、
実効電源電圧計算工程Ｓ１３において、実効電源電圧計
算手段は、まず、消費電流Ｉdd（０）をもとにＶＤＤ線
及びＶＳＳ線の電圧変動を考慮した実効電源電圧Ｖdd
（０）を計算する。該実効電源電圧Ｖdd（０）をもとに
再度消費電流Ｉdd（１）を計算し、さらに実効電源電圧
Ｖdd（１）を計算する。このように再帰的な消費電流Ｉ
dd（ｉ）（但し、ｉ＝１，２，…の整数とする。）と実
効電源電圧Ｖdd（ｉ）（但し、ｉ＝１，２，…の整数と
する。）との計算を繰り返し、収束条件判定工程Ｓ１４
において、収束条件判定手段は、以下に示す判定式［数
１４］に示す収束条件を満足するか否かの判定を行な
う。
【０１６０】
【数１４】
【０１６１】ここで、Ｖdd（ｉ）がｉ回目の計算ループ
Ｌ１４により決定された実効電源電圧、Ｖdd（ｉ−１）
は（ｉ−１）回目の計算ループＬ１４により決定された
実効電源電圧、δは実効電源電圧の収束範囲の上限であ
って、例えば電源電圧の１％程度の値とすればよい。判
定式［数１４］を満たせば計算ループＬ１４から抜け、
最後に計算した電源電圧Ｖdd（ｉ）を実効電源電圧Ｖdd
eff とする。
Ｌ１４により決定された実効電源電圧、Ｖdd（ｉ−１）
は（ｉ−１）回目の計算ループＬ１４により決定された
実効電源電圧、δは実効電源電圧の収束範囲の上限であ
って、例えば電源電圧の１％程度の値とすればよい。判
定式［数１４］を満たせば計算ループＬ１４から抜け、
最後に計算した電源電圧Ｖdd（ｉ）を実効電源電圧Ｖdd
eff とする。
【０１６２】以降、前記第３の実施形態において説明し
たのと同様に、遅延計算工程Ｓ０２、遅延電源係数決定
工程Ｓ０３及び実効遅延計算工程Ｓ０４の順に処理を行
なって、解析対象となる集積回路の実効的な遅延時間を
算出することができる。
たのと同様に、遅延計算工程Ｓ０２、遅延電源係数決定
工程Ｓ０３及び実効遅延計算工程Ｓ０４の順に処理を行
なって、解析対象となる集積回路の実効的な遅延時間を
算出することができる。
【０１６３】このように、本実施形態によると、相互に
依存関係の強い回路の消費電流と実効電源電圧とを再帰
的なループを形成して計算するため、遅延時間の計算精
度をさらに向上させることができる。
依存関係の強い回路の消費電流と実効電源電圧とを再帰
的なループを形成して計算するため、遅延時間の計算精
度をさらに向上させることができる。
【０１６４】（第６の実施形態）以下、本発明の第６の
実施形態を図面に基づいて説明する。
実施形態を図面に基づいて説明する。
【０１６５】図２１は本発明の第６の実施形態に係る論
理回路における遅延計算方法及び遅延計算装置が解析の
対象とする集積回路のレイアウト図である。
理回路における遅延計算方法及び遅延計算装置が解析の
対象とする集積回路のレイアウト図である。
【０１６６】本実施形態の特徴として、集積回路の外部
電源端子から該集積回路の内部に配置されている回路ブ
ロックの電源端子まで、及び該回路ブロックから該ブロ
ックの内部に配置されているスタンダードセルの電源端
子までの各電源線の電圧変動を階層的に求めることによ
り、スタンダードセルの遅延時間を算出する。
電源端子から該集積回路の内部に配置されている回路ブ
ロックの電源端子まで、及び該回路ブロックから該ブロ
ックの内部に配置されているスタンダードセルの電源端
子までの各電源線の電圧変動を階層的に求めることによ
り、スタンダードセルの遅延時間を算出する。
【０１６７】図２１において、外部電源端子としての第
１のＶＤＤ端子７１は第１のＶＤＤ線７５に接続され、
第２のＶＤＤ端子７２は第２のＶＤＤ線７６に接続さ
れ、第１のＶＳＳ端子７３は第１のＶＳＳ線７７に接続
され、第２のＶＳＳ端子７４は第２のＶＳＳ線７８に接
続されている。第１の回路ブロック９１Ａ、第２の回路
ブロック９２Ａ、第３の回路ブロック９３Ａ及び第４の
回路ブロック９４Ａは第１のＶＤＤ線７５、第２のＶＤ
Ｄ線７６、第１のＶＳＳ線７７及び第２のＶＳＳ線７８
にそれぞれ接続されている。
１のＶＤＤ端子７１は第１のＶＤＤ線７５に接続され、
第２のＶＤＤ端子７２は第２のＶＤＤ線７６に接続さ
れ、第１のＶＳＳ端子７３は第１のＶＳＳ線７７に接続
され、第２のＶＳＳ端子７４は第２のＶＳＳ線７８に接
続されている。第１の回路ブロック９１Ａ、第２の回路
ブロック９２Ａ、第３の回路ブロック９３Ａ及び第４の
回路ブロック９４Ａは第１のＶＤＤ線７５、第２のＶＤ
Ｄ線７６、第１のＶＳＳ線７７及び第２のＶＳＳ線７８
にそれぞれ接続されている。
【０１６８】第１のＶＤＤ線７５には、第１のブロック
用ＶＤＤ電源端子７１１、第２のブロック用ＶＤＤ電源
端子７１２、第３のブロック用ＶＤＤ電源端子７１３及
び第４のブロック用ＶＤＤ電源端子７１４が設けられ、
第１のＶＳＳ線７７には、第１のブロック用ＶＳＳ電源
端子７３１、第２のブロック用ＶＳＳ電源端子７３２、
第３のブロック用ＶＳＳ電源端子７３３及び第４のブロ
ック用ＶＳＳ電源端子７３４が設けられている。
用ＶＤＤ電源端子７１１、第２のブロック用ＶＤＤ電源
端子７１２、第３のブロック用ＶＤＤ電源端子７１３及
び第４のブロック用ＶＤＤ電源端子７１４が設けられ、
第１のＶＳＳ線７７には、第１のブロック用ＶＳＳ電源
端子７３１、第２のブロック用ＶＳＳ電源端子７３２、
第３のブロック用ＶＳＳ電源端子７３３及び第４のブロ
ック用ＶＳＳ電源端子７３４が設けられている。
【０１６９】同様に、第２のＶＤＤ線７６には、第５の
ブロック用ＶＤＤ電源端子７２１、第６のブロック用Ｖ
ＤＤ電源端子７２２、第７のブロック用ＶＤＤ電源端子
７２３及び第８のブロック用ＶＤＤ電源端子７２４が設
けられ、第２のＶＳＳ線７８には、第５のブロック用Ｖ
ＳＳ電源端子７４１、第６のブロック用ＶＳＳ電源端子
７４２、第７のブロック用ＶＳＳ電源端子７４３及び第
８のブロック用ＶＳＳ電源端子７４４が設けられてい
る。
ブロック用ＶＤＤ電源端子７２１、第６のブロック用Ｖ
ＤＤ電源端子７２２、第７のブロック用ＶＤＤ電源端子
７２３及び第８のブロック用ＶＤＤ電源端子７２４が設
けられ、第２のＶＳＳ線７８には、第５のブロック用Ｖ
ＳＳ電源端子７４１、第６のブロック用ＶＳＳ電源端子
７４２、第７のブロック用ＶＳＳ電源端子７４３及び第
８のブロック用ＶＳＳ電源端子７４４が設けられてい
る。
【０１７０】第１の回路ブロック９１Ａには、第１のブ
ロック内ＶＤＤ線７９、第２のブロック内ＶＤＤ線８
０、第１のブロック内ＶＳＳ線８１及び第２のブロック
内ＶＳＳ線８２が設けられている。第１のＶＤＤ線７
９、第２のＶＤＤ線８０、第１のＶＳＳ線８１及び第２
のＶＳＳ線８２にそれぞれセル用電源端子（図示せず）
を介して接続されている第１のスタンダードセル９１
１、第２のスタンダードセル９１２、第３のスタンダー
ドセル９１３、第４のスタンダードセル９１４等が配置
されている。
ロック内ＶＤＤ線７９、第２のブロック内ＶＤＤ線８
０、第１のブロック内ＶＳＳ線８１及び第２のブロック
内ＶＳＳ線８２が設けられている。第１のＶＤＤ線７
９、第２のＶＤＤ線８０、第１のＶＳＳ線８１及び第２
のＶＳＳ線８２にそれぞれセル用電源端子（図示せず）
を介して接続されている第１のスタンダードセル９１
１、第２のスタンダードセル９１２、第３のスタンダー
ドセル９１３、第４のスタンダードセル９１４等が配置
されている。
【０１７１】なお、第１の回路ブロック９１Ａと同様
に、第２の回路ブロック９２Ａ及び第３の回路ブロック
９３Ａ等にもその内部には複数のスタンダードセルが配
置されている。
に、第２の回路ブロック９２Ａ及び第３の回路ブロック
９３Ａ等にもその内部には複数のスタンダードセルが配
置されている。
【０１７２】図２２（ａ）は図２１に示す集積回路の第
１の等価回路図である。図２２（ａ）において、９１Ｂ
は第１の回路ブロック９１Ａの第１の等価回路、９２Ｂ
は第２の回路ブロック９２Ａの等価回路、９３Ｂは第３
の回路ブロック９３Ａの等価回路及び９４Ｂは第４の回
路ブロック９４Ａの等価回路をそれぞれ表わしており、
Ｉ91は第１の回路ブロックの第１の等価回路９１Ｂの平
均消費電流、Ｉ92は第２の回路ブロックの等価回路９２
Ｂの平均消費電流、Ｉ93は第３の回路ブロックの等価回
路９３Ｂの平均消費電流、Ｉ94は第４の回路ブロックの
等価回路９４Ｂの平均消費電流をそれぞれ表わしてい
る。
１の等価回路図である。図２２（ａ）において、９１Ｂ
は第１の回路ブロック９１Ａの第１の等価回路、９２Ｂ
は第２の回路ブロック９２Ａの等価回路、９３Ｂは第３
の回路ブロック９３Ａの等価回路及び９４Ｂは第４の回
路ブロック９４Ａの等価回路をそれぞれ表わしており、
Ｉ91は第１の回路ブロックの第１の等価回路９１Ｂの平
均消費電流、Ｉ92は第２の回路ブロックの等価回路９２
Ｂの平均消費電流、Ｉ93は第３の回路ブロックの等価回
路９３Ｂの平均消費電流、Ｉ94は第４の回路ブロックの
等価回路９４Ｂの平均消費電流をそれぞれ表わしてい
る。
【０１７３】また、図２２（ｂ）は図２２（ａ）に示す
第１の回路ブロックの第２の等価回路図である。図２２
（ｂ）において、９１Ｃは第１の回路ブロックの第２の
等価回路を表わし、Ｉ911 は図２１に示す第１のスタン
ダードセル９１１の平均消費電流、Ｉ912 は第２のスタ
ンダードセル９１２の平均消費電流、Ｉ913 は第３のス
タンダードセル９１３の平均消費電流及びＩ914 は第４
のスタンダードセル９１４の平均消費電流をそれぞれ表
わしている。
第１の回路ブロックの第２の等価回路図である。図２２
（ｂ）において、９１Ｃは第１の回路ブロックの第２の
等価回路を表わし、Ｉ911 は図２１に示す第１のスタン
ダードセル９１１の平均消費電流、Ｉ912 は第２のスタ
ンダードセル９１２の平均消費電流、Ｉ913 は第３のス
タンダードセル９１３の平均消費電流及びＩ914 は第４
のスタンダードセル９１４の平均消費電流をそれぞれ表
わしている。
【０１７４】前記のように構成された集積回路におけ
る、ＶＤＤ線及びＶＳＳ線の電圧変動を考慮して信号伝
搬時間の遅延を算出するには、消費電流の計算と電源電
圧の計算とを順次階層的に行なう必要がある。
る、ＶＤＤ線及びＶＳＳ線の電圧変動を考慮して信号伝
搬時間の遅延を算出するには、消費電流の計算と電源電
圧の計算とを順次階層的に行なう必要がある。
【０１７５】図２３は本発明の第６の実施形態に係る論
理回路における階層構造を考慮した遅延計算装置の動作
フローを示している。図２３において、図２０に示した
構成要素には同一の符号を付すことにより説明を省略す
る。
理回路における階層構造を考慮した遅延計算装置の動作
フローを示している。図２３において、図２０に示した
構成要素には同一の符号を付すことにより説明を省略す
る。
【０１７６】本実施形態の特徴として、図２３に示すよ
うに、消費電流及び実効電源電圧を算出する各工程にお
いて、回路ブロック単位に計算を行なうブロックレベル
消費電流計算手段と、該ブロックレベル消費電流計算手
段により回路ブロックごとに算出された消費電流の総和
を求め、解析対象である集積回路全体の消費電流を算出
するチップレベル消費電流計算手段と、チップレベルの
消費電流に基づいてチップレベルの電源配線の電圧変動
量を算出するチップレベルＶＤＤ・ＶＳＳ配線電圧変動
計算手段と、チップレベルの電源配線の電圧変動量を用
いてブロックレベルの電源配線の電圧変動量を算出する
ブロックレベルのＶＤＤ・ＶＳＳ配線電圧変動計算手段
とを備えている。
うに、消費電流及び実効電源電圧を算出する各工程にお
いて、回路ブロック単位に計算を行なうブロックレベル
消費電流計算手段と、該ブロックレベル消費電流計算手
段により回路ブロックごとに算出された消費電流の総和
を求め、解析対象である集積回路全体の消費電流を算出
するチップレベル消費電流計算手段と、チップレベルの
消費電流に基づいてチップレベルの電源配線の電圧変動
量を算出するチップレベルＶＤＤ・ＶＳＳ配線電圧変動
計算手段と、チップレベルの電源配線の電圧変動量を用
いてブロックレベルの電源配線の電圧変動量を算出する
ブロックレベルのＶＤＤ・ＶＳＳ配線電圧変動計算手段
とを備えている。
【０１７７】以下、前記のように構成された遅延計算装
置における消費電流の計算及び実効電源電圧の計算手順
を説明する。
置における消費電流の計算及び実効電源電圧の計算手順
を説明する。
【０１７８】図２３に示すように、まず、ブロックレベ
ル消費電流計算工程Ｓ１１１において、ブロックレベル
消費電流計算手段は、解析対象とする集積回路の動作基
準となる電源電圧である電源電圧初期値２１に基づい
て、回路ブロック内の各スタンダードセル（又は論理ゲ
ート）ごとの消費電流を算出する。例えば、ブロックレ
ベルの消費電流計算とは、図２２（ｂ）に示す等価回路
において、第１の回路ブロック９１Ｃにおける第１のス
タンダードセル９１１の平均消費電流Ｉ911 や第２のス
タンダードセル９１２の平均消費電流Ｉ912 等を算出す
ることに対応する。
ル消費電流計算工程Ｓ１１１において、ブロックレベル
消費電流計算手段は、解析対象とする集積回路の動作基
準となる電源電圧である電源電圧初期値２１に基づい
て、回路ブロック内の各スタンダードセル（又は論理ゲ
ート）ごとの消費電流を算出する。例えば、ブロックレ
ベルの消費電流計算とは、図２２（ｂ）に示す等価回路
において、第１の回路ブロック９１Ｃにおける第１のス
タンダードセル９１１の平均消費電流Ｉ911 や第２のス
タンダードセル９１２の平均消費電流Ｉ912 等を算出す
ることに対応する。
【０１７９】次に、チップレベル消費電流計算工程Ｓ１
１２において、チップレベル消費電流計算手段は、ブロ
ックレベル消費電流計算手段により算出された消費電流
データを用いて、集積回路における各回路ブロックの消
費電流を算出する。例えば、チップレベルの消費電流計
算とは、図２２（ａ）に示す等価回路において、第１の
回路ブロック９１Ｂの平均消費電流Ｉ91や第２の回路ブ
ロック９２Ｂの平均消費電流Ｉ92等を算出することに対
応する。
１２において、チップレベル消費電流計算手段は、ブロ
ックレベル消費電流計算手段により算出された消費電流
データを用いて、集積回路における各回路ブロックの消
費電流を算出する。例えば、チップレベルの消費電流計
算とは、図２２（ａ）に示す等価回路において、第１の
回路ブロック９１Ｂの平均消費電流Ｉ91や第２の回路ブ
ロック９２Ｂの平均消費電流Ｉ92等を算出することに対
応する。
【０１８０】次に、チップレベルＶＤＤ・ＶＳＳ配線電
圧変動計算工程Ｓ１２１において、チップレベル変動電
圧計算手段は、チップレベルの消費電流データをもと
に、チップの電源端子から各回路ブロックの電源端子ま
でのＶＤＤ線及びＶＳＳ線のチップレベルの変動電圧と
しての電圧変動量を算出する。例えば、チップレベルの
変動電圧計算とは、図２２（ａ）に示す等価回路におい
て、第１の回路ブロック９１Ｂの平均消費電流Ｉ91や第
２の回路ブロック９２Ｂの平均消費電流Ｉ92等を用い
て、第１のＶＤＤ線７５及び第１のＶＳＳ線７７等の電
圧変動量を算出することに対応する。
圧変動計算工程Ｓ１２１において、チップレベル変動電
圧計算手段は、チップレベルの消費電流データをもと
に、チップの電源端子から各回路ブロックの電源端子ま
でのＶＤＤ線及びＶＳＳ線のチップレベルの変動電圧と
しての電圧変動量を算出する。例えば、チップレベルの
変動電圧計算とは、図２２（ａ）に示す等価回路におい
て、第１の回路ブロック９１Ｂの平均消費電流Ｉ91や第
２の回路ブロック９２Ｂの平均消費電流Ｉ92等を用い
て、第１のＶＤＤ線７５及び第１のＶＳＳ線７７等の電
圧変動量を算出することに対応する。
【０１８１】次に、ブロックレベルＶＤＤ・ＶＳＳ配線
電圧変動計算工程Ｓ１２２において、ブロックレベル変
動電圧計算手段は、ブロックレベルの消費電流データを
もとに、回路ブロックの各電源端子からスタンダードセ
ルの各電源端子までのＶＤＤ線及びＶＳＳ線のブロック
レベルの変動電圧としての電圧変動量を算出する。例え
ば、ブロックレベルの変動電圧計算とは、図２２（ｂ）
に示す等価回路において、第１の回路ブロック９１Ｃに
おける第１のスタンダードセル９１１の平均消費電流Ｉ
911 や第２のスタンダードセル９１２の平均消費電流Ｉ
912 等から、第１のブロック内ＶＤＤ線７９、第１のブ
ロック内ＶＳＳ線８１等の電圧変動量を算出することに
対応する。
電圧変動計算工程Ｓ１２２において、ブロックレベル変
動電圧計算手段は、ブロックレベルの消費電流データを
もとに、回路ブロックの各電源端子からスタンダードセ
ルの各電源端子までのＶＤＤ線及びＶＳＳ線のブロック
レベルの変動電圧としての電圧変動量を算出する。例え
ば、ブロックレベルの変動電圧計算とは、図２２（ｂ）
に示す等価回路において、第１の回路ブロック９１Ｃに
おける第１のスタンダードセル９１１の平均消費電流Ｉ
911 や第２のスタンダードセル９１２の平均消費電流Ｉ
912 等から、第１のブロック内ＶＤＤ線７９、第１のブ
ロック内ＶＳＳ線８１等の電圧変動量を算出することに
対応する。
【０１８２】次に、実効電源電圧計算工程Ｓ１３におい
て、実効電源電圧計算手段は、ブロックレベルの電圧変
動量であるブロックレベルの変動電圧と、チップレベル
の電圧変動量であるチップレベルの変動電圧との和を求
め、第１のＶＤＤ線７５、第１のＶＳＳ線７７等に印加
される電源電圧から該変動電圧の和を差し引くことによ
り、各スタンダードセル９１１，９１２，９１３，９１
４等に印加される実効電源電圧を決定する。
て、実効電源電圧計算手段は、ブロックレベルの電圧変
動量であるブロックレベルの変動電圧と、チップレベル
の電圧変動量であるチップレベルの変動電圧との和を求
め、第１のＶＤＤ線７５、第１のＶＳＳ線７７等に印加
される電源電圧から該変動電圧の和を差し引くことによ
り、各スタンダードセル９１１，９１２，９１３，９１
４等に印加される実効電源電圧を決定する。
【０１８３】また、収束条件判定工程Ｓ１４は、前記第
５の実施形態と同様に、消費電流と実効電源電圧との計
算を再帰的に行なうことにより、実効電源電圧の精度の
向上を図っている。
５の実施形態と同様に、消費電流と実効電源電圧との計
算を再帰的に行なうことにより、実効電源電圧の精度の
向上を図っている。
【０１８４】以降、遅延計算工程Ｓ０２、遅延電源係数
決定工程Ｓ０３及び実効遅延計算工程Ｓ０４の順に処理
を行なって、解析対象となる集積回路の実効的な遅延時
間を算出することができる。
決定工程Ｓ０３及び実効遅延計算工程Ｓ０４の順に処理
を行なって、解析対象となる集積回路の実効的な遅延時
間を算出することができる。
【０１８５】このように、消費電流の計算と実効電源電
圧の計算とを階層的に行なうことにより、ビルディング
ブロック方式等により設計された大規模な集積回路にお
いても、回路全体（＝１チップ）の遅延検証を確実に実
現することができる。
圧の計算とを階層的に行なうことにより、ビルディング
ブロック方式等により設計された大規模な集積回路にお
いても、回路全体（＝１チップ）の遅延検証を確実に実
現することができる。
【０１８６】なお、本実施形態においても、第４の実施
形態において説明したように、ブロックレベル消費電流
計算工程Ｓ１１１に、遅延計算工程Ｓ０２の計算結果と
電源（ＶＤＤ・ＶＳＳ）配線寄生素子抽出工程Ｓ１０の
抽出結果とに基づいて消費電流の動的な変化を計算する
動的消費電流計算工程を含めると、電源配線の電圧変動
による遅延時間の変化量の見積もりを一層確実に行なえ
るようになる。
形態において説明したように、ブロックレベル消費電流
計算工程Ｓ１１１に、遅延計算工程Ｓ０２の計算結果と
電源（ＶＤＤ・ＶＳＳ）配線寄生素子抽出工程Ｓ１０の
抽出結果とに基づいて消費電流の動的な変化を計算する
動的消費電流計算工程を含めると、電源配線の電圧変動
による遅延時間の変化量の見積もりを一層確実に行なえ
るようになる。
【０１８７】（第７の実施形態）以下、本発明の第７の
実施形態を図面に基づいて説明する。
実施形態を図面に基づいて説明する。
【０１８８】本実施形態においては、論理回路における
遅延時間の電源電圧による変化の影響を遅延データとし
て論理ライブラリに組み込むための計算方法を説明す
る。
遅延時間の電源電圧による変化の影響を遅延データとし
て論理ライブラリに組み込むための計算方法を説明す
る。
【０１８９】図２４は本発明の第７の実施形態に係る遅
延ライブラリの遅延データを求める計算方法の処理フロ
ーである。
延ライブラリの遅延データを求める計算方法の処理フロ
ーである。
【０１９０】ここで、遅延時間の計算を簡単にするため
に、遅延時間が、負荷容量に依存しないセル固有遅延と
負荷容量に依存して増加する依存遅延との２つの成分か
らなるとする。基準電源電圧Ｖdd0 で抽出したセル遅延
データを以下の計算式［数１５］に示す。
に、遅延時間が、負荷容量に依存しないセル固有遅延と
負荷容量に依存して増加する依存遅延との２つの成分か
らなるとする。基準電源電圧Ｖdd0 で抽出したセル遅延
データを以下の計算式［数１５］に示す。
【０１９１】
【数１５】
【０１９２】ここで、Ｔd0は基準電源電圧Ｖdd0 におけ
る信号の遅延時間、ｔ0_0 は負荷容量に依存しない遅延
時間、Δｔ_0は負荷容量Ｃl に比例する遅延時間であ
る。
る信号の遅延時間、ｔ0_0 は負荷容量に依存しない遅延
時間、Δｔ_0は負荷容量Ｃl に比例する遅延時間であ
る。
【０１９３】以下、計算式［数１５］に示す遅延データ
ｔ0_0 及びΔｔ_0の電源電圧依存性の計算手順を説明す
る。図２４に示すように、基準電源電圧Ｖdd0 における
遅延データｔ0_0 及びΔｔ_0は基準電源電圧遅延データ
Ｄ００１として、また、キャリアの移動度や酸化膜厚等
のドレイン飽和電流Ｉdspiを決める飽和電流パラメータ
Ｄ００２はあらかじめ用意されている。なお、Ｐチャネ
ルＭＯＳＦＥＴのドレイン飽和電流Ｉdsは計算式［数
４］で表わされるものとする。
ｔ0_0 及びΔｔ_0の電源電圧依存性の計算手順を説明す
る。図２４に示すように、基準電源電圧Ｖdd0 における
遅延データｔ0_0 及びΔｔ_0は基準電源電圧遅延データ
Ｄ００１として、また、キャリアの移動度や酸化膜厚等
のドレイン飽和電流Ｉdspiを決める飽和電流パラメータ
Ｄ００２はあらかじめ用意されている。なお、Ｐチャネ
ルＭＯＳＦＥＴのドレイン飽和電流Ｉdsは計算式［数
４］で表わされるものとする。
【０１９４】まず、図２４に示すように、動作電源電圧
設定工程Ｓ００１において、論理回路の動作電源電圧Ｖ
ddi が所望のセルに与えられると、指数決定工程Ｓ００
２において動作電源電圧Ｖddi に与えられた電圧値に従
って指数αi を決定する。
設定工程Ｓ００１において、論理回路の動作電源電圧Ｖ
ddi が所望のセルに与えられると、指数決定工程Ｓ００
２において動作電源電圧Ｖddi に与えられた電圧値に従
って指数αi を決定する。
【０１９５】次に、ドレイン飽和電流決定工程Ｓ００３
において、計算式［数４］に従ってＩdspiを決定した
後、遅延電源係数計算工程Ｓ００４において、基準とな
るＶdd0 に対するＶddi の比の値である電源電圧係数
（＝Ｖddi ／Ｖdd0 ）と、Ｉdspiに対する基準となる電
流Ｉdsp0との比の値である電流係数（＝Ｉdsp0／Ｉdsp
i）を計算し、電源電圧係数と電流係数との積を計算し
て遅延電源係数Ｋv を算出する。
において、計算式［数４］に従ってＩdspiを決定した
後、遅延電源係数計算工程Ｓ００４において、基準とな
るＶdd0 に対するＶddi の比の値である電源電圧係数
（＝Ｖddi ／Ｖdd0 ）と、Ｉdspiに対する基準となる電
流Ｉdsp0との比の値である電流係数（＝Ｉdsp0／Ｉdsp
i）を計算し、電源電圧係数と電流係数との積を計算し
て遅延電源係数Ｋv を算出する。
【０１９６】次に、遅延データ決定工程Ｓ００５におい
て、基準電源電圧遅延データＤ０００１と遅延電源係数
Ｋv との積を求めて、遅延データＤ００３（＝ｔ0 ，Δ
ｔ）を決定する。この２つの遅延データと計算式［数１
５］との計算結果を用いると、遅延時間Ｔd は以下に示
す計算式［数１６］のように表わされる。
て、基準電源電圧遅延データＤ０００１と遅延電源係数
Ｋv との積を求めて、遅延データＤ００３（＝ｔ0 ，Δ
ｔ）を決定する。この２つの遅延データと計算式［数１
５］との計算結果を用いると、遅延時間Ｔd は以下に示
す計算式［数１６］のように表わされる。
【０１９７】
【数１６】
【０１９８】なお、動作電源電圧Ｖddi と指数αi との
相関関係の具体的な付与方法として、例えば、表形式の
テーブルモデルを用いる方法等が考えられる。
相関関係の具体的な付与方法として、例えば、表形式の
テーブルモデルを用いる方法等が考えられる。
【０１９９】このように、本実施形態によると、論理回
路におけるセルに動作電源電圧Ｖddi を与え、且つ、該
動作電源電圧Ｖddi と指数αi の関係を求めることのみ
によって、スタンダードセルにおける遅延データの電源
電圧依存性を容易に且つ確実に算出することができる。
路におけるセルに動作電源電圧Ｖddi を与え、且つ、該
動作電源電圧Ｖddi と指数αi の関係を求めることのみ
によって、スタンダードセルにおける遅延データの電源
電圧依存性を容易に且つ確実に算出することができる。
【０２００】また、本実施形態の特徴として、多ビット
の加算セルなどの多入力ゲートの場合に、ある１つの電
圧条件で求めた遅延値が使えるため、遅延データの抽出
時間が短くなるので、従って、セルライブラリの開発期
間の短縮化を図ることができる。
の加算セルなどの多入力ゲートの場合に、ある１つの電
圧条件で求めた遅延値が使えるため、遅延データの抽出
時間が短くなるので、従って、セルライブラリの開発期
間の短縮化を図ることができる。
【０２０１】（第８の実施形態）以下、本発明の第８の
実施形態を図面に基づいて説明する。
実施形態を図面に基づいて説明する。
【０２０２】本実施形態においては、論理回路における
遅延時間の電源電圧による変化の影響を論理ライブラリ
に遅延データとして組み込むための計算方法であって、
立ち上がり遅延時間と立ち下がり遅延時間とのそれぞれ
について電源電圧依存性を求める方法を説明する。
遅延時間の電源電圧による変化の影響を論理ライブラリ
に遅延データとして組み込むための計算方法であって、
立ち上がり遅延時間と立ち下がり遅延時間とのそれぞれ
について電源電圧依存性を求める方法を説明する。
【０２０３】論理回路において、出力負荷インピーダン
スが大きな場合には、セルの内部ノードを駆動する遅延
に対して出力ノードを駆動する遅延の比率が大きくな
る。論理回路におけるセル遅延には、出力ノードがＰチ
ャネルＭＯＳＦＥＴによって駆動され、出力電位が接地
電圧Ｖssから電源電圧Ｖddに上昇する立ち上がり遅延
と、出力ノードがＮチャネルＭＯＳＦＥＴによって駆動
され、出力電位が電源電圧Ｖddから接地電圧Ｖssに下降
する立ち下がり遅延とがある。
スが大きな場合には、セルの内部ノードを駆動する遅延
に対して出力ノードを駆動する遅延の比率が大きくな
る。論理回路におけるセル遅延には、出力ノードがＰチ
ャネルＭＯＳＦＥＴによって駆動され、出力電位が接地
電圧Ｖssから電源電圧Ｖddに上昇する立ち上がり遅延
と、出力ノードがＮチャネルＭＯＳＦＥＴによって駆動
され、出力電位が電源電圧Ｖddから接地電圧Ｖssに下降
する立ち下がり遅延とがある。
【０２０４】本実施形態においては、ＰチャネルＭＯＳ
ＦＥＴとＮチャネルＭＯＳＦＥＴとはそれぞれドレイン
電流の電源電圧依存性が異なるため、立ち上がり遅延に
対する遅延電源係数と立ち下がり遅延に対する遅延電源
係数とをそれぞれ個別に持つこととしている。
ＦＥＴとＮチャネルＭＯＳＦＥＴとはそれぞれドレイン
電流の電源電圧依存性が異なるため、立ち上がり遅延に
対する遅延電源係数と立ち下がり遅延に対する遅延電源
係数とをそれぞれ個別に持つこととしている。
【０２０５】図２５は本発明の第８の実施形態に係る遅
延ライブラリの遅延データを求める計算方法の処理フロ
ーである。
延ライブラリの遅延データを求める計算方法の処理フロ
ーである。
【０２０６】ここで、遅延時間の計算を簡単にするため
に、計算式［数１５］に示したのと同様の形式を用い
て、遅延時間が、負荷容量に依存しない立ち上がりセル
固有遅延及び立ち下がり固有遅延、並びに負荷容量に依
存して増加する立ち上がり依存遅延及びの立ち下がり依
存遅延の４つの成分からなるとする。基準電源電圧Ｖdd
0 で抽出した、立ち上がりセル遅延データを計算式［数
１７］に示し、立ち下がりセル遅延データを計算式［数
１８］に示す。
に、計算式［数１５］に示したのと同様の形式を用い
て、遅延時間が、負荷容量に依存しない立ち上がりセル
固有遅延及び立ち下がり固有遅延、並びに負荷容量に依
存して増加する立ち上がり依存遅延及びの立ち下がり依
存遅延の４つの成分からなるとする。基準電源電圧Ｖdd
0 で抽出した、立ち上がりセル遅延データを計算式［数
１７］に示し、立ち下がりセル遅延データを計算式［数
１８］に示す。
【０２０７】
【数１７】
【０２０８】
【数１８】
【０２０９】ここで、Ｔdr0 は基準電源電圧Ｖdd0 にお
ける信号の立ち上がり遅延時間、ｔr0_0は負荷容量Ｃl
に依存しない立ち上がり遅延時間、Δｔr_0 は負荷容量
Ｃlに比例する立ち上がり遅延時間、Ｔdf0 は基準電源
電圧Ｖdd0 における信号の立ち下がり遅延時間、ｔf0_0
は負荷容量Ｃl に依存しない立ち下がり遅延時間、Δｔ
f_0 は負荷容量Ｃl に比例する立ち下がり遅延時間であ
る。
ける信号の立ち上がり遅延時間、ｔr0_0は負荷容量Ｃl
に依存しない立ち上がり遅延時間、Δｔr_0 は負荷容量
Ｃlに比例する立ち上がり遅延時間、Ｔdf0 は基準電源
電圧Ｖdd0 における信号の立ち下がり遅延時間、ｔf0_0
は負荷容量Ｃl に依存しない立ち下がり遅延時間、Δｔ
f_0 は負荷容量Ｃl に比例する立ち下がり遅延時間であ
る。
【０２１０】以下、計算式［数１７］に示す立ち上がり
遅延データｔr0_0，Δｔr_0 と、計算式［数１８］に示
す立ち下がり遅延データｔf0_0，Δｔf_0 との電源電圧
依存性の計算手順を説明する。簡単のため、図２４と異
なる構成要素のみを説明することとし、図２５におい
て、図２４に示す構成要素と同一の構成要素には同一の
符号を付すことにより説明を省略する。基準電源電圧Ｖ
dd0 における立ち上がり遅延データｔr0_0，Δｔr_0 及
び立ち下がり遅延データｔf0_0，Δｔf_0 は基準電源電
圧遅延データＤ０１１としてあらかじめ用意されてい
る。なお、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯ
ＳＦＥＴのドレイン飽和電流Ｉdsは計算式［数４］で表
わされるものとする。
遅延データｔr0_0，Δｔr_0 と、計算式［数１８］に示
す立ち下がり遅延データｔf0_0，Δｔf_0 との電源電圧
依存性の計算手順を説明する。簡単のため、図２４と異
なる構成要素のみを説明することとし、図２５におい
て、図２４に示す構成要素と同一の構成要素には同一の
符号を付すことにより説明を省略する。基準電源電圧Ｖ
dd0 における立ち上がり遅延データｔr0_0，Δｔr_0 及
び立ち下がり遅延データｔf0_0，Δｔf_0 は基準電源電
圧遅延データＤ０１１としてあらかじめ用意されてい
る。なお、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯ
ＳＦＥＴのドレイン飽和電流Ｉdsは計算式［数４］で表
わされるものとする。
【０２１１】まず、図２５に示すように、動作電源電圧
設定工程Ｓ００１において、論理回路の動作電源電圧Ｖ
ddi が所望のセルに与えられると、指数決定工程Ｓ０１
２において動作電源電圧Ｖddi に与えられた電圧値に従
って、ＮチャネルＭＯＳＦＥＴの指数αniとＰチャネル
ＭＯＳＦＥＴの指数αpiとをそれぞれ決定する。
設定工程Ｓ００１において、論理回路の動作電源電圧Ｖ
ddi が所望のセルに与えられると、指数決定工程Ｓ０１
２において動作電源電圧Ｖddi に与えられた電圧値に従
って、ＮチャネルＭＯＳＦＥＴの指数αniとＰチャネル
ＭＯＳＦＥＴの指数αpiとをそれぞれ決定する。
【０２１２】次に、ドレイン飽和電流決定工程Ｓ０１３
において、計算式［数４］に従って、ＮチャネルＭＯＳ
ＦＥＴのドレイン飽和電流ＩdsniとＰチャネルＭＯＳＦ
ＥＴのドレイン飽和電流Ｉdspiとを決定する。
において、計算式［数４］に従って、ＮチャネルＭＯＳ
ＦＥＴのドレイン飽和電流ＩdsniとＰチャネルＭＯＳＦ
ＥＴのドレイン飽和電流Ｉdspiとを決定する。
【０２１３】次に、遅延電源係数計算工程Ｓ０１４にお
いて、基準となるＶdd0 に対するＶddi の比の値である
電源電圧係数（＝Ｖddi ／Ｖdd0 ）と、ＰチャネルＭＯ
ＳＦＥＴのドレイン飽和電流Ｉdspiに対する基準となる
電流Ｉdsp0との比の値である第１の電流係数（＝Ｉdsp0
／Ｉdspi）を計算し、電源電圧係数と第１の電流係数と
の積を計算して立ち上がり遅延電源係数Ｋvpを算出す
る。同様に、ＮチャネルＭＯＳＦＥＴのドレイン飽和電
流Ｉdsniに対する基準となる電流Ｉdsn0との比の値であ
る第２の電流係数（＝Ｉdsn0／Ｉdsni）を計算し、電源
電圧係数と第２の電流係数との積を計算して立ち下がり
遅延電源係数Ｋvnを算出する。
いて、基準となるＶdd0 に対するＶddi の比の値である
電源電圧係数（＝Ｖddi ／Ｖdd0 ）と、ＰチャネルＭＯ
ＳＦＥＴのドレイン飽和電流Ｉdspiに対する基準となる
電流Ｉdsp0との比の値である第１の電流係数（＝Ｉdsp0
／Ｉdspi）を計算し、電源電圧係数と第１の電流係数と
の積を計算して立ち上がり遅延電源係数Ｋvpを算出す
る。同様に、ＮチャネルＭＯＳＦＥＴのドレイン飽和電
流Ｉdsniに対する基準となる電流Ｉdsn0との比の値であ
る第２の電流係数（＝Ｉdsn0／Ｉdsni）を計算し、電源
電圧係数と第２の電流係数との積を計算して立ち下がり
遅延電源係数Ｋvnを算出する。
【０２１４】次に、遅延データ決定工程Ｓ０１５におい
て、基準電源電圧遅延データＤ０１１におけるｔr0_0，
Δｔr_0 と立ち上がり遅延電源係数Ｋvpとの各積を求め
て立ち上がり遅延データＤ０１３（＝ｔr0，Δｔr ）を
決定する。同様に、基準電源電圧遅延データＤ０１１に
おけるｔf0_0，Δｔf_0 と立ち下がり遅延電源係数Ｋvn
との各積を求めて立ち下がり遅延データＤ０１４（＝ｔ
f0，Δｔf ）を決定する。計算式［数１９］に示すよう
に、立ち上がり遅延時間Ｔdrは、これら２つの立ち上が
り遅延データと計算式［数１７］の計算結果とを用いて
表わされ、また、計算式［数２０］に示すように、立ち
下がり遅延時間Ｔdfは、２つの立ち下がり遅延データと
計算式［数１８］の計算結果とを用いて表わされる。
て、基準電源電圧遅延データＤ０１１におけるｔr0_0，
Δｔr_0 と立ち上がり遅延電源係数Ｋvpとの各積を求め
て立ち上がり遅延データＤ０１３（＝ｔr0，Δｔr ）を
決定する。同様に、基準電源電圧遅延データＤ０１１に
おけるｔf0_0，Δｔf_0 と立ち下がり遅延電源係数Ｋvn
との各積を求めて立ち下がり遅延データＤ０１４（＝ｔ
f0，Δｔf ）を決定する。計算式［数１９］に示すよう
に、立ち上がり遅延時間Ｔdrは、これら２つの立ち上が
り遅延データと計算式［数１７］の計算結果とを用いて
表わされ、また、計算式［数２０］に示すように、立ち
下がり遅延時間Ｔdfは、２つの立ち下がり遅延データと
計算式［数１８］の計算結果とを用いて表わされる。
【０２１５】
【数１９】
【０２１６】
【数２０】
【０２１７】なお、動作電源電圧Ｖddi と各指数αpi，
αniとの相関関係の具体的な付与方法として、例えば、
表形式のテーブルモデルを用いる方法等が考えられる。
αniとの相関関係の具体的な付与方法として、例えば、
表形式のテーブルモデルを用いる方法等が考えられる。
【０２１８】このように、本実施形態によると、論理回
路におけるセルに動作電源電圧Ｖddi を与え、且つ、該
動作電源電圧Ｖddi と各指数αpi，αniの関係を求める
ことのみによって、スタンダードセルにおける遅延デー
タの電源電圧依存性を容易に且つ確実に算出することが
できる。
路におけるセルに動作電源電圧Ｖddi を与え、且つ、該
動作電源電圧Ｖddi と各指数αpi，αniの関係を求める
ことのみによって、スタンダードセルにおける遅延デー
タの電源電圧依存性を容易に且つ確実に算出することが
できる。
【０２１９】さらに、スタンダードセルにおける遅延デ
ータとして、立ち上がり遅延データと立ち下がり遅延デ
ータとを個別に算出するため、遅延データの電源電圧依
存性をより詳細に表現できるので、該遅延データの精度
を一層向上させることができる。
ータとして、立ち上がり遅延データと立ち下がり遅延デ
ータとを個別に算出するため、遅延データの電源電圧依
存性をより詳細に表現できるので、該遅延データの精度
を一層向上させることができる。
【０２２０】また、本実施形態の特徴として、多ビット
の加算セルなどの多入力ゲートの場合に、ある１つの電
圧条件で求めた遅延値が使えるため、遅延データの抽出
時間が短くなるので、従って、セルライブラリの開発期
間の短縮化を図ることができる。
の加算セルなどの多入力ゲートの場合に、ある１つの電
圧条件で求めた遅延値が使えるため、遅延データの抽出
時間が短くなるので、従って、セルライブラリの開発期
間の短縮化を図ることができる。
【０２２１】
【発明の効果】本発明に係る第１の論理回路の遅延計算
方法によると、第１の電源電圧に対する第２の電源電圧
の比の値からなる電源電圧係数を求め、第２の電源電圧
が印加されたときのＦＥＴのドレイン飽和電流に対する
第１の電源電圧が印加されたときのＦＥＴのドレイン飽
和電流の比の値からなる電流係数を求め、第１の電源電
圧が印加されたときの論理回路の遅延時間と電源電圧係
数と電流係数との積を算出し、該算出結果を第２の電源
電圧が印加されたときの論理回路の遅延時間である第２
の遅延時間とするため、電源電圧とＦＥＴのドレイン飽
和電流との関係を決めると、セルライブラリから第１の
電源電圧で抽出された遅延データを用いて、論理回路の
遅延時間の電源電圧依存性を容易に且つ解析的に求める
ことができる。
方法によると、第１の電源電圧に対する第２の電源電圧
の比の値からなる電源電圧係数を求め、第２の電源電圧
が印加されたときのＦＥＴのドレイン飽和電流に対する
第１の電源電圧が印加されたときのＦＥＴのドレイン飽
和電流の比の値からなる電流係数を求め、第１の電源電
圧が印加されたときの論理回路の遅延時間と電源電圧係
数と電流係数との積を算出し、該算出結果を第２の電源
電圧が印加されたときの論理回路の遅延時間である第２
の遅延時間とするため、電源電圧とＦＥＴのドレイン飽
和電流との関係を決めると、セルライブラリから第１の
電源電圧で抽出された遅延データを用いて、論理回路の
遅延時間の電源電圧依存性を容易に且つ解析的に求める
ことができる。
【０２２２】本発明に係る第２の論理回路の遅延計算方
法によると、基準電源電圧に対する回路ブロックごとの
電源電圧の比の値からなる電源電圧係数をそれぞれ求
め、回路ブロックごとの電源電圧が印加されたときのＦ
ＥＴのドレイン飽和電流に対する基準電源電圧が印加さ
れたときのＦＥＴのドレイン飽和電流の比の値からなる
電流係数をそれぞれ求め、基準電源電圧が印加されたと
きの回路ブロックの各遅延時間に、該回路ブロックに対
応する電源電圧係数及び電流係数をそれぞれ乗ずること
により、回路ブロックごとの電源電圧が印加されたとき
の遅延時間を算出するため、回路ブロックごとの電源電
圧とＦＥＴのドレイン飽和電流との関係を決めると、セ
ルライブラリから基準となる電源電圧で抽出された遅延
データを用いて、論理回路の複数設けられた回路ブロッ
クごとの遅延時間の電源電圧依存性を容易に且つ解析的
に求めることができる。
法によると、基準電源電圧に対する回路ブロックごとの
電源電圧の比の値からなる電源電圧係数をそれぞれ求
め、回路ブロックごとの電源電圧が印加されたときのＦ
ＥＴのドレイン飽和電流に対する基準電源電圧が印加さ
れたときのＦＥＴのドレイン飽和電流の比の値からなる
電流係数をそれぞれ求め、基準電源電圧が印加されたと
きの回路ブロックの各遅延時間に、該回路ブロックに対
応する電源電圧係数及び電流係数をそれぞれ乗ずること
により、回路ブロックごとの電源電圧が印加されたとき
の遅延時間を算出するため、回路ブロックごとの電源電
圧とＦＥＴのドレイン飽和電流との関係を決めると、セ
ルライブラリから基準となる電源電圧で抽出された遅延
データを用いて、論理回路の複数設けられた回路ブロッ
クごとの遅延時間の電源電圧依存性を容易に且つ解析的
に求めることができる。
【０２２３】本発明に係る第３の論理回路の遅延計算方
法によると、基準電源電圧に対し電圧変動を反映させた
実効電源電圧の比の値からなる電源電圧係数を求め、実
効電源電圧が印加されたときのＦＥＴのドレイン飽和電
流に対する基準電源電圧が印加されたときのＦＥＴのド
レイン飽和電流の比の値からなる電流係数を求め、基準
電源電圧が印加されたときの回路ブロックの遅延時間
に、実効電源電圧が印加されたときの電源電圧係数及び
電流係数を乗ずることにより、実効電源電圧が印加され
たときの遅延時間を算出するため、電圧変動量が反映さ
れた実効的な電源電圧とＦＥＴのドレイン飽和電流との
関係を決めると、セルライブラリから基準となる電源電
圧で抽出された遅延データを用いて、論理回路の実効的
な電源電圧が印加されたときの遅延時間の電源電圧依存
性を容易に且つ解析的に求めることができる。
法によると、基準電源電圧に対し電圧変動を反映させた
実効電源電圧の比の値からなる電源電圧係数を求め、実
効電源電圧が印加されたときのＦＥＴのドレイン飽和電
流に対する基準電源電圧が印加されたときのＦＥＴのド
レイン飽和電流の比の値からなる電流係数を求め、基準
電源電圧が印加されたときの回路ブロックの遅延時間
に、実効電源電圧が印加されたときの電源電圧係数及び
電流係数を乗ずることにより、実効電源電圧が印加され
たときの遅延時間を算出するため、電圧変動量が反映さ
れた実効的な電源電圧とＦＥＴのドレイン飽和電流との
関係を決めると、セルライブラリから基準となる電源電
圧で抽出された遅延データを用いて、論理回路の実効的
な電源電圧が印加されたときの遅延時間の電源電圧依存
性を容易に且つ解析的に求めることができる。
【０２２４】第３の論理回路の遅延計算方法において、
論理回路の消費電流を、複数の論理素子のうち、一の動
作時刻に合わせて共に動作する特定の論理素子ごとの消
費電流の和とし、消費電流の和に基づいて特定の論理素
子が接続される電源線の電圧変動量を算出し、電源線の
電圧変動量を変動電圧とすると、消費電流の時間変化に
よる動的な電源線の電圧変動量を考慮した遅延時間を容
易に且つ解析的に求めることができる。
論理回路の消費電流を、複数の論理素子のうち、一の動
作時刻に合わせて共に動作する特定の論理素子ごとの消
費電流の和とし、消費電流の和に基づいて特定の論理素
子が接続される電源線の電圧変動量を算出し、電源線の
電圧変動量を変動電圧とすると、消費電流の時間変化に
よる動的な電源線の電圧変動量を考慮した遅延時間を容
易に且つ解析的に求めることができる。
【０２２５】第１〜３の論理回路の遅延計算方法におい
て、ＦＥＴがＰチャネルＭＯＳＦＥＴであると、ドレイ
ン飽和電流の電源電圧依存性はＰチャネルＭＯＳＦＥＴ
の方がＮチャネルＭＯＳＦＥＴよりも大きいため、遅延
時間の電源電圧依存性がドレイン飽和電流に対する電源
電圧の比の値にほぼ一致するので、電源電圧が印加され
たときの遅延時間の電源電圧依存性を確実に求めること
ができる。
て、ＦＥＴがＰチャネルＭＯＳＦＥＴであると、ドレイ
ン飽和電流の電源電圧依存性はＰチャネルＭＯＳＦＥＴ
の方がＮチャネルＭＯＳＦＥＴよりも大きいため、遅延
時間の電源電圧依存性がドレイン飽和電流に対する電源
電圧の比の値にほぼ一致するので、電源電圧が印加され
たときの遅延時間の電源電圧依存性を確実に求めること
ができる。
【０２２６】第１〜３の論理回路の遅延計算方法におい
て、ＦＥＴのドレイン飽和電流を、電源電圧とＦＥＴの
しきい値電圧との差を所定の係数で累乗し、累乗して得
られた値に電流の利得係数を乗じることにより求める
と、ＦＥＴのドレイン飽和電流を確実に求めることがで
きる。
て、ＦＥＴのドレイン飽和電流を、電源電圧とＦＥＴの
しきい値電圧との差を所定の係数で累乗し、累乗して得
られた値に電流の利得係数を乗じることにより求める
と、ＦＥＴのドレイン飽和電流を確実に求めることがで
きる。
【０２２７】本発明に係る第１の論理回路の遅延計算装
置によると、第１の電源電圧に対する第２の電源電圧の
比の値からなる電源電圧係数を求めると共に、第２の電
源電圧が印加されたときのＦＥＴのドレイン飽和電流に
対する第１の電源電圧が印加されたときのＦＥＴのドレ
イン飽和電流の比の値からなる電流係数を求める遅延電
源係数決定手段と、第１の電源電圧が印加されたときの
論理回路の遅延時間を算出する遅延計算手段と、該遅延
計算手段が算出した遅延時間と電源電圧係数と電流係数
との積を算出し、該算出結果を第２の電源電圧が印加さ
れたときの論理回路の実効遅延時間とする実効遅延計算
手段とを備えているため、電源電圧とＦＥＴのドレイン
飽和電流との関係を決めると、セルライブラリから第１
の電源電圧で抽出された遅延データを用いて、論理回路
の遅延時間の電源電圧依存性を容易に且つ解析的に求め
ることができる。
置によると、第１の電源電圧に対する第２の電源電圧の
比の値からなる電源電圧係数を求めると共に、第２の電
源電圧が印加されたときのＦＥＴのドレイン飽和電流に
対する第１の電源電圧が印加されたときのＦＥＴのドレ
イン飽和電流の比の値からなる電流係数を求める遅延電
源係数決定手段と、第１の電源電圧が印加されたときの
論理回路の遅延時間を算出する遅延計算手段と、該遅延
計算手段が算出した遅延時間と電源電圧係数と電流係数
との積を算出し、該算出結果を第２の電源電圧が印加さ
れたときの論理回路の実効遅延時間とする実効遅延計算
手段とを備えているため、電源電圧とＦＥＴのドレイン
飽和電流との関係を決めると、セルライブラリから第１
の電源電圧で抽出された遅延データを用いて、論理回路
の遅延時間の電源電圧依存性を容易に且つ解析的に求め
ることができる。
【０２２８】第１の論理回路の遅延計算装置において、
基準電源電圧に対する各回路ブロックの電源電圧の比の
値を定義するブロック別電源電圧係数を決定する手段
と、各回路ブロックの電源電圧が印加されたときのＦＥ
Ｔのドレイン飽和電流に対する基準電源電圧が印加され
たときのＦＥＴのドレイン飽和電流の比の値を定義する
ブロック別電流係数を決定する手段とを有していると、
回路ブロックごとの電源電圧とＦＥＴのドレイン飽和電
流との関係を決めれば、セルライブラリから基準となる
電源電圧で抽出された遅延データを用いて、論理回路の
複数設けられた回路ブロックごとの遅延時間の電源電圧
依存性を容易に且つ解析的に求めることができる。
基準電源電圧に対する各回路ブロックの電源電圧の比の
値を定義するブロック別電源電圧係数を決定する手段
と、各回路ブロックの電源電圧が印加されたときのＦＥ
Ｔのドレイン飽和電流に対する基準電源電圧が印加され
たときのＦＥＴのドレイン飽和電流の比の値を定義する
ブロック別電流係数を決定する手段とを有していると、
回路ブロックごとの電源電圧とＦＥＴのドレイン飽和電
流との関係を決めれば、セルライブラリから基準となる
電源電圧で抽出された遅延データを用いて、論理回路の
複数設けられた回路ブロックごとの遅延時間の電源電圧
依存性を容易に且つ解析的に求めることができる。
【０２２９】本発明に係る第２の論理回路の遅延計算装
置によると、消費電流と電源配線の配線寄生素子とから
電源配線の電圧変動を算出し、電源端子に印加される電
源電圧と電圧変動分の電位との差を求めて実効的な電源
電圧である実効電源電圧を算出する実効電源電圧計算手
段と、電源電圧に対する実効電源電圧の比の値である電
源電圧係数を決定すると共に、該実効電源電圧が印加さ
れたときのＦＥＴのドレイン飽和電流に対する電源電圧
が印加されたときのＦＥＴのドレイン飽和電流の比の値
である電流係数を決定する遅延電源係数決定手段と、信
号配線の寄生素子と論理素子の遅延データとから電源電
圧が印加されたときの遅延時間を算出する遅延計算手段
と、該遅延計算手段が算出した遅延時間と電源電圧係数
と電流係数との積を算出し、該算出結果を論理回路の実
効遅延時間とする実効遅延計算手段とを備えているた
め、電圧変動量が反映された実効的な電源電圧とＦＥＴ
のドレイン飽和電流との関係を決めると、セルライブラ
リから基準となる電源電圧で抽出された遅延データを用
いて、論理回路の実効的な電源電圧が印加されたときの
遅延時間の電源電圧依存性を容易に且つ解析的に求める
ことができる。
置によると、消費電流と電源配線の配線寄生素子とから
電源配線の電圧変動を算出し、電源端子に印加される電
源電圧と電圧変動分の電位との差を求めて実効的な電源
電圧である実効電源電圧を算出する実効電源電圧計算手
段と、電源電圧に対する実効電源電圧の比の値である電
源電圧係数を決定すると共に、該実効電源電圧が印加さ
れたときのＦＥＴのドレイン飽和電流に対する電源電圧
が印加されたときのＦＥＴのドレイン飽和電流の比の値
である電流係数を決定する遅延電源係数決定手段と、信
号配線の寄生素子と論理素子の遅延データとから電源電
圧が印加されたときの遅延時間を算出する遅延計算手段
と、該遅延計算手段が算出した遅延時間と電源電圧係数
と電流係数との積を算出し、該算出結果を論理回路の実
効遅延時間とする実効遅延計算手段とを備えているた
め、電圧変動量が反映された実効的な電源電圧とＦＥＴ
のドレイン飽和電流との関係を決めると、セルライブラ
リから基準となる電源電圧で抽出された遅延データを用
いて、論理回路の実効的な電源電圧が印加されたときの
遅延時間の電源電圧依存性を容易に且つ解析的に求める
ことができる。
【０２３０】第２の論理回路の遅延計算装置において、
消費電流計算手段が、複数の論理素子のうち、一の動作
時刻に合わせて共に動作する特定の論理素子ごとの消費
電流の和を算出し、実効電源電圧計算手段が、消費電流
の和と電源配線の配線寄生素子とを用いて特定の論理素
子が接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段が、複数の論理素子のうち動作時刻の早
い論理素子から順に、該論理素子に印加される実効電源
電圧を用いて論理素子ごとに電源電圧係数と電流係数と
を算出すると、消費電流の時間変化による動的な電源配
線の電圧変動量を考慮した遅延時間を容易に且つ解析的
に求めることができる。
消費電流計算手段が、複数の論理素子のうち、一の動作
時刻に合わせて共に動作する特定の論理素子ごとの消費
電流の和を算出し、実効電源電圧計算手段が、消費電流
の和と電源配線の配線寄生素子とを用いて特定の論理素
子が接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段が、複数の論理素子のうち動作時刻の早
い論理素子から順に、該論理素子に印加される実効電源
電圧を用いて論理素子ごとに電源電圧係数と電流係数と
を算出すると、消費電流の時間変化による動的な電源配
線の電圧変動量を考慮した遅延時間を容易に且つ解析的
に求めることができる。
【０２３１】第２の論理回路の遅延計算装置において、
消費電流計算手段が、回路ブロックの消費電流を算出す
るブロックレベル消費電流計算手段と、回路ブロックの
消費電流から集積回路の消費電流を算出するチップレベ
ル消費電流計算手段とを有しており、実効電源電圧計算
手段が、チップレベルの実効電源電圧を算出するチップ
レベル実効電源電圧計算手段とブロックレベルの実効電
源電圧を算出するブロックレベル実効電源電圧計算手段
とを有しており、ブロックレベルの実効電源電圧に基づ
いて集積回路の実効遅延時間を算出すると、消費電流の
計算と実効電源電圧の計算とをチップレベル、ブロック
レベル、セルレベルというように階層的に順次行なうこ
とにより、大規模な集積回路においても、確実に遅延時
間を求めることができる。
消費電流計算手段が、回路ブロックの消費電流を算出す
るブロックレベル消費電流計算手段と、回路ブロックの
消費電流から集積回路の消費電流を算出するチップレベ
ル消費電流計算手段とを有しており、実効電源電圧計算
手段が、チップレベルの実効電源電圧を算出するチップ
レベル実効電源電圧計算手段とブロックレベルの実効電
源電圧を算出するブロックレベル実効電源電圧計算手段
とを有しており、ブロックレベルの実効電源電圧に基づ
いて集積回路の実効遅延時間を算出すると、消費電流の
計算と実効電源電圧の計算とをチップレベル、ブロック
レベル、セルレベルというように階層的に順次行なうこ
とにより、大規模な集積回路においても、確実に遅延時
間を求めることができる。
【０２３２】第２の論理回路の遅延計算装置において、
消費電流計算手段が、複数のスタンダードセルのうち、
一の動作時刻に合わせて共に動作する特定のスタンダー
ドセルごとの消費電流の和を算出して、スタンダードセ
ルの消費電流とし、該スタンダードセルの消費電流と電
源配線の配線寄生容量とを用いて特定のスタンダードセ
ルが接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段が、複数の論理素子のうち動作時刻の早
い論理素子から順に、該論理素子に印加される実効電源
電圧を用いてスタンダードセルごとに電源電圧係数と電
流係数とを算出すると、消費電流の時間変化による動的
な電源配線の電圧変動量を考慮した遅延時間を容易に且
つ解析的に求めることができる。
消費電流計算手段が、複数のスタンダードセルのうち、
一の動作時刻に合わせて共に動作する特定のスタンダー
ドセルごとの消費電流の和を算出して、スタンダードセ
ルの消費電流とし、該スタンダードセルの消費電流と電
源配線の配線寄生容量とを用いて特定のスタンダードセ
ルが接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段が、複数の論理素子のうち動作時刻の早
い論理素子から順に、該論理素子に印加される実効電源
電圧を用いてスタンダードセルごとに電源電圧係数と電
流係数とを算出すると、消費電流の時間変化による動的
な電源配線の電圧変動量を考慮した遅延時間を容易に且
つ解析的に求めることができる。
【０２３３】第２の論理回路の遅延計算装置において、
消費電流計算手段が、接続情報のノードごとのスイッチ
ング頻度を付与するスイッチング頻度データ付与手段を
有し、スイッチング頻度、信号配線の寄生素子及びスタ
ンダードセルの消費電流データから集積回路の消費電流
を算出すると、スイッチング頻度は配線の寄生素子やセ
ルライブラリの電流データに依存しないため、実配線の
負荷容量や実配線の抵抗容量等の情報がなくても算出す
ることができる。このため、製造プロセスを変更した場
合や、動作周波数、電源電圧などの動作条件を変更した
場合、さらにソフトマクロライブラリのようにレイアウ
トの形状を変更する場合があっても、テストパターンを
与え直して消費電流をシミュレーションしなおす必要が
ないので、集積回路の開発工数が削減される。
消費電流計算手段が、接続情報のノードごとのスイッチ
ング頻度を付与するスイッチング頻度データ付与手段を
有し、スイッチング頻度、信号配線の寄生素子及びスタ
ンダードセルの消費電流データから集積回路の消費電流
を算出すると、スイッチング頻度は配線の寄生素子やセ
ルライブラリの電流データに依存しないため、実配線の
負荷容量や実配線の抵抗容量等の情報がなくても算出す
ることができる。このため、製造プロセスを変更した場
合や、動作周波数、電源電圧などの動作条件を変更した
場合、さらにソフトマクロライブラリのようにレイアウ
トの形状を変更する場合があっても、テストパターンを
与え直して消費電流をシミュレーションしなおす必要が
ないので、集積回路の開発工数が削減される。
【０２３４】第２の論理回路の遅延計算装置において、
消費電流計算手段が、接続情報に含まれる論理関数を用
いて一の論理値から他の論理値に遷移する論理値の遷移
確率を算出し、遷移確率、信号配線の寄生素子及びスタ
ンダードセルの消費電流データを用いて集積回路の消費
電流を算出すると、製造プロセスを変更した場合や、動
作周波数、電源電圧などの動作条件を変更した場合、さ
らにソフトマクロライブラリのようにレイアウトの形状
を変更する場合があっても、テストパターンを与え直し
て消費電流をシミュレーションしなおす必要がないの
で、集積回路の開発工数が削減される。
消費電流計算手段が、接続情報に含まれる論理関数を用
いて一の論理値から他の論理値に遷移する論理値の遷移
確率を算出し、遷移確率、信号配線の寄生素子及びスタ
ンダードセルの消費電流データを用いて集積回路の消費
電流を算出すると、製造プロセスを変更した場合や、動
作周波数、電源電圧などの動作条件を変更した場合、さ
らにソフトマクロライブラリのようにレイアウトの形状
を変更する場合があっても、テストパターンを与え直し
て消費電流をシミュレーションしなおす必要がないの
で、集積回路の開発工数が削減される。
【０２３５】第２の論理回路の遅延計算装置において、
実効電源電圧計算手段の今回の計算結果と記憶した計算
結果との差が所定範囲に収まるか否かを判定し、所定範
囲に収まらない場合は、該所定範囲に収まるまで消費電
流計算手段と実効電源電圧計算手段とを繰り返す収束条
件判定手段を備えていると、相互に依存関係の強い回路
の消費電流と実効電源電圧とを再帰的なループを形成し
て計算するため、遅延時間の計算精度をさらに向上させ
ることができる。
実効電源電圧計算手段の今回の計算結果と記憶した計算
結果との差が所定範囲に収まるか否かを判定し、所定範
囲に収まらない場合は、該所定範囲に収まるまで消費電
流計算手段と実効電源電圧計算手段とを繰り返す収束条
件判定手段を備えていると、相互に依存関係の強い回路
の消費電流と実効電源電圧とを再帰的なループを形成し
て計算するため、遅延時間の計算精度をさらに向上させ
ることができる。
【０２３６】第１又は第２の論理回路の遅延計算装置に
おいて、ＦＥＴがＰチャネルＭＯＳＦＥＴであると、ド
レイン飽和電流の電源電圧依存性はＰチャネルＭＯＳＦ
ＥＴの方がＮチャネルＭＯＳＦＥＴよりも大きいので、
遅延時間の電源電圧依存性がドレイン飽和電流に対する
電源電圧の比の値にほぼ一致する。これにより、電源電
圧が印加されたときの遅延時間の電源電圧依存性を確実
に求めることができる。
おいて、ＦＥＴがＰチャネルＭＯＳＦＥＴであると、ド
レイン飽和電流の電源電圧依存性はＰチャネルＭＯＳＦ
ＥＴの方がＮチャネルＭＯＳＦＥＴよりも大きいので、
遅延時間の電源電圧依存性がドレイン飽和電流に対する
電源電圧の比の値にほぼ一致する。これにより、電源電
圧が印加されたときの遅延時間の電源電圧依存性を確実
に求めることができる。
【０２３７】第１又は第２の論理回路の遅延計算装置に
おいて、ＦＥＴのドレイン飽和電流が、電源電圧とＦＥ
Ｔのしきい値電圧との差を所定の係数で累乗し、累乗し
て得られた値に電流の利得係数を乗じることにより求め
られると、ＦＥＴのドレイン飽和電流が確実に算出され
る。
おいて、ＦＥＴのドレイン飽和電流が、電源電圧とＦＥ
Ｔのしきい値電圧との差を所定の係数で累乗し、累乗し
て得られた値に電流の利得係数を乗じることにより求め
られると、ＦＥＴのドレイン飽和電流が確実に算出され
る。
【０２３８】本発明に係る第１の遅延ライブラリの遅延
データ計算方法によると、第１の電源電圧に対する第２
の電源電圧の比の値である電源電圧係数を定義する電源
電圧係数定義工程と、第２の電源電圧が印加されたとき
のＦＥＴのドレイン飽和電流に対する第１の電源電圧が
印加されたときのＦＥＴのドレイン飽和電流の比の値で
ある電流係数を定義する電流係数定義工程と、第１の電
源電圧が印加されたときの論理回路の遅延時間である第
１の遅延時間を定義する第１の遅延時間定義工程と、第
１の遅延時間と電源電圧係数と電流係数との積を算出す
ることにより、第２の電源電圧が印加されたときの論理
回路の遅延時間である第２の遅延時間を決定し、該第２
の遅延時間を遅延データとする遅延データ決定工程とを
備えているため、電源電圧とＦＥＴのドレイン飽和電流
との関係を決めると、セルライブラリから第１の電源電
圧で抽出された遅延データを用いて、論理回路の遅延時
間の電源電圧依存性を容易に且つ解析的に求めることが
できる。このため、遅延データの抽出時間を短縮するこ
とができるので、セルライブラリを短期間で開発するこ
とができる。
データ計算方法によると、第１の電源電圧に対する第２
の電源電圧の比の値である電源電圧係数を定義する電源
電圧係数定義工程と、第２の電源電圧が印加されたとき
のＦＥＴのドレイン飽和電流に対する第１の電源電圧が
印加されたときのＦＥＴのドレイン飽和電流の比の値で
ある電流係数を定義する電流係数定義工程と、第１の電
源電圧が印加されたときの論理回路の遅延時間である第
１の遅延時間を定義する第１の遅延時間定義工程と、第
１の遅延時間と電源電圧係数と電流係数との積を算出す
ることにより、第２の電源電圧が印加されたときの論理
回路の遅延時間である第２の遅延時間を決定し、該第２
の遅延時間を遅延データとする遅延データ決定工程とを
備えているため、電源電圧とＦＥＴのドレイン飽和電流
との関係を決めると、セルライブラリから第１の電源電
圧で抽出された遅延データを用いて、論理回路の遅延時
間の電源電圧依存性を容易に且つ解析的に求めることが
できる。このため、遅延データの抽出時間を短縮するこ
とができるので、セルライブラリを短期間で開発するこ
とができる。
【０２３９】第１の遅延ライブラリの遅延データ計算方
法において、ＦＥＴがＰチャネルＭＯＳＦＥＴである
と、ドレイン飽和電流の電源電圧依存性はＰチャネルＭ
ＯＳＦＥＴの方がＮチャネルＭＯＳＦＥＴよりも大きい
ので、遅延時間の電源電圧依存性がドレイン飽和電流に
対する電源電圧の比の値にほぼ一致する。これにより、
電源電圧が印加されたときの遅延時間の電源電圧依存性
を確実に求めることができる。
法において、ＦＥＴがＰチャネルＭＯＳＦＥＴである
と、ドレイン飽和電流の電源電圧依存性はＰチャネルＭ
ＯＳＦＥＴの方がＮチャネルＭＯＳＦＥＴよりも大きい
ので、遅延時間の電源電圧依存性がドレイン飽和電流に
対する電源電圧の比の値にほぼ一致する。これにより、
電源電圧が印加されたときの遅延時間の電源電圧依存性
を確実に求めることができる。
【０２４０】第１の遅延ライブラリの遅延データ計算方
法において、ＦＥＴのドレイン飽和電流を、電源電圧と
ＦＥＴのしきい値電圧との差を所定の係数で累乗し、累
乗して得られた値に電流の利得係数を乗じることにより
求めると、ＦＥＴのドレイン飽和電流を確実に求めるこ
とができる。
法において、ＦＥＴのドレイン飽和電流を、電源電圧と
ＦＥＴのしきい値電圧との差を所定の係数で累乗し、累
乗して得られた値に電流の利得係数を乗じることにより
求めると、ＦＥＴのドレイン飽和電流を確実に求めるこ
とができる。
【０２４１】本発明に係る第２の遅延ライブラリの遅延
データ計算方法によると、第１の遅延ライブラリの遅延
データ計算方法の効果が得られる上に、ＰチャネルＭＯ
ＳＦＥＴの駆動時に発生する立ち上がり遅延に関して、
第１の電源電圧に起因する第１の立ち上がり遅延時間と
電源電圧係数と第１の電流係数との積を算出することに
より、第２の電源電圧が印加されたときの論理回路の立
ち上がり遅延時間である第２の立ち上がり遅延時間を決
定し、該第２の立ち上がり遅延時間を立ち上がり遅延デ
ータとして求める一方、ＮチャネルＭＯＳＦＥＴの駆動
時に発生する立ち下がり遅延に関して、第１の電源電圧
に起因する第１の立ち下がり遅延時間と電源電圧係数と
第２の電流係数との積を算出することにより、第２の電
源電圧が印加されたときの論理回路の立ち下がり遅延時
間である第２の立ち下がり遅延時間を決定し、該第２の
立ち下がり遅延時間を立ち下がり遅延データとして求め
る。その結果、遅延データを立ち上がり遅延データと立
ち下がり遅延データとして個別に求めることができるた
め、より詳細な遅延ライブラリを作成できるので、遅延
ライブラリとしての精度が向上することになる。
データ計算方法によると、第１の遅延ライブラリの遅延
データ計算方法の効果が得られる上に、ＰチャネルＭＯ
ＳＦＥＴの駆動時に発生する立ち上がり遅延に関して、
第１の電源電圧に起因する第１の立ち上がり遅延時間と
電源電圧係数と第１の電流係数との積を算出することに
より、第２の電源電圧が印加されたときの論理回路の立
ち上がり遅延時間である第２の立ち上がり遅延時間を決
定し、該第２の立ち上がり遅延時間を立ち上がり遅延デ
ータとして求める一方、ＮチャネルＭＯＳＦＥＴの駆動
時に発生する立ち下がり遅延に関して、第１の電源電圧
に起因する第１の立ち下がり遅延時間と電源電圧係数と
第２の電流係数との積を算出することにより、第２の電
源電圧が印加されたときの論理回路の立ち下がり遅延時
間である第２の立ち下がり遅延時間を決定し、該第２の
立ち下がり遅延時間を立ち下がり遅延データとして求め
る。その結果、遅延データを立ち上がり遅延データと立
ち下がり遅延データとして個別に求めることができるた
め、より詳細な遅延ライブラリを作成できるので、遅延
ライブラリとしての精度が向上することになる。
【０２４２】第２の遅延ライブラリの遅延データ計算方
法において、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭ
ＯＳＦＥＴの各ドレイン飽和電流を、電源電圧と各ＭＯ
ＳＦＥＴのしきい値電圧との差を所定の係数でそれぞれ
累乗し、累乗して得られた値に電流の利得係数をそれぞ
れ乗じることによって求めると、各ＭＯＳＦＥＴのドレ
イン飽和電流をそれぞれ確実に求めることができる。
法において、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭ
ＯＳＦＥＴの各ドレイン飽和電流を、電源電圧と各ＭＯ
ＳＦＥＴのしきい値電圧との差を所定の係数でそれぞれ
累乗し、累乗して得られた値に電流の利得係数をそれぞ
れ乗じることによって求めると、各ＭＯＳＦＥＴのドレ
イン飽和電流をそれぞれ確実に求めることができる。
【図１】本発明に係る基本ＣＭＯＳゲートの遅延時間の
電源電圧依存性を示すグラフ図である。
電源電圧依存性を示すグラフ図である。
【図２】本発明に係る３０００ゲート相当の回路ブロッ
ク及び４ＫＢのスタテイックＲＡＭ回路の遅延時間の電
源電圧依存性を示すグラフ図である。
ク及び４ＫＢのスタテイックＲＡＭ回路の遅延時間の電
源電圧依存性を示すグラフ図である。
【図３】本発明の第１の実施形態に係る論理回路の遅延
計算装置の動作フローを示す図である。
計算装置の動作フローを示す図である。
【図４】本発明の第１の実施形態に係る論理回路の遅延
計算装置における遅延電源係数を決定する動作フロー図
である。
計算装置における遅延電源係数を決定する動作フロー図
である。
【図５】本発明の第１の実施形態に係る論理回路の遅延
計算装置における遅延電源係数を決定する動作フロー図
である。
計算装置における遅延電源係数を決定する動作フロー図
である。
【図６】本発明の第２の実施形態に係る論理回路の遅延
計算装置が遅延計算の対象とする集積回路の構成図であ
る。
計算装置が遅延計算の対象とする集積回路の構成図であ
る。
【図７】本発明の第２の実施形態に係る論理回路の遅延
計算装置の動作フローを示す図である。
計算装置の動作フローを示す図である。
【図８】本発明の第３の実施形態に係る論理回路の遅延
計算装置が遅延計算の対象とする集積回路の回路図であ
る。
計算装置が遅延計算の対象とする集積回路の回路図であ
る。
【図９】本発明の第３の実施形態に係る論理回路の遅延
計算装置が遅延計算の対象とする集積回路の第１の等価
回路図である。
計算装置が遅延計算の対象とする集積回路の第１の等価
回路図である。
【図１０】本発明の第３の実施形態に係る論理回路の遅
延計算装置が遅延計算の対象とする集積回路の第２の等
価回路図である。
延計算装置が遅延計算の対象とする集積回路の第２の等
価回路図である。
【図１１】（ａ）は本発明の第３の実施形態に係る論理
回路の遅延計算装置が遅延計算の対象とする集積回路の
レイアウト図である。（ｂ）は本発明の第３の実施形態
に係る論理回路の遅延計算装置が遅延計算の対象とする
集積回路の等価回路図である。
回路の遅延計算装置が遅延計算の対象とする集積回路の
レイアウト図である。（ｂ）は本発明の第３の実施形態
に係る論理回路の遅延計算装置が遅延計算の対象とする
集積回路の等価回路図である。
【図１２】本発明の第３の実施形態に係るＶＤＤ線及び
ＶＳＳ線の配線幅と実効電源電圧との関係を表わすグラ
フ図である。
ＶＳＳ線の配線幅と実効電源電圧との関係を表わすグラ
フ図である。
【図１３】本発明の第３の実施形態に係るＶＤＤ線及び
ＶＳＳ線の配線幅と遅延時間の相対値との関係を表わす
グラフ図である。
ＶＳＳ線の配線幅と遅延時間の相対値との関係を表わす
グラフ図である。
【図１４】本発明の第３の実施形態に係る論理回路の遅
延計算装置の動作フローを示す図である。
延計算装置の動作フローを示す図である。
【図１５】（ａ）は本発明の第３の実施形態に係る論理
回路の一例である全加算器を示す回路図である。（ｂ）
及び（ｃ）は本発明の第３の実施形態に係る論理回路の
一例である全加算器の真理値表を示す図である。
回路の一例である全加算器を示す回路図である。（ｂ）
及び（ｃ）は本発明の第３の実施形態に係る論理回路の
一例である全加算器の真理値表を示す図である。
【図１６】本発明の第４の実施形態に係る論理回路の遅
延計算装置の動作フローを示す図である。
延計算装置の動作フローを示す図である。
【図１７】本発明の第４の実施形態に係る論理回路の遅
延計算装置における動的な消費電流を算出する詳細フロ
ーを示す図である。
延計算装置における動的な消費電流を算出する詳細フロ
ーを示す図である。
【図１８】本発明の第４の実施形態に係る論理回路の遅
延計算装置における論理素子の消費電流の計算方法と遅
延時間の補正方法とを説明する図である。
延計算装置における論理素子の消費電流の計算方法と遅
延時間の補正方法とを説明する図である。
【図１９】（ａ）は本発明の第４の実施形態に係る論理
回路の遅延計算装置におけるセル消費電流データの一例
を示す図である。（ｂ）は本発明の第４の実施形態に係
る論理回路の遅延計算装置におけるセル消費電流波形を
示す図である。
回路の遅延計算装置におけるセル消費電流データの一例
を示す図である。（ｂ）は本発明の第４の実施形態に係
る論理回路の遅延計算装置におけるセル消費電流波形を
示す図である。
【図２０】本発明の第５の実施形態に係る論理回路の遅
延計算装置の動作フローを示す図である。
延計算装置の動作フローを示す図である。
【図２１】本発明の第６の実施形態に係る論理回路の遅
延計算装置が遅延計算の対象とする集積回路のレイアウ
ト図である。
延計算装置が遅延計算の対象とする集積回路のレイアウ
ト図である。
【図２２】本発明の第６の実施形態に係る論理回路の遅
延計算装置が遅延計算の対象とする集積回路の等価回路
図である。
延計算装置が遅延計算の対象とする集積回路の等価回路
図である。
【図２３】本発明の第６の実施形態に係る論理回路の遅
延計算装置の動作フローを示す図である。
延計算装置の動作フローを示す図である。
【図２４】本発明の第７の実施形態に係る遅延ライブラ
リの遅延データの計算方法を示すフロー図である。
リの遅延データの計算方法を示すフロー図である。
【図２５】本発明の第８の実施形態に係る遅延ライブラ
リの遅延データの計算方法を示すフロー図である。
リの遅延データの計算方法を示すフロー図である。
１ ２入力ＮＡＮＤゲート ２ ２入力ＮＯＲゲート ３ ４入力ＮＡＮＤゲート ４ ４入力ＮＯＲゲート ５ ＰチャネルＭＯＳＦＥＴのドレイン飽和電流
に対する電源電圧の比 ６ ＮチャネルＭＯＳＦＥＴのドレイン飽和電流
に対する電源電圧の比 ７ 論理ブロック ８ スタテイックＲＡＭ ９ ＰチャネルＭＯＳＦＥＴのドレイン飽和電流
に対する電源電圧の比 １０ ＮチャネルＭＯＳＦＥＴのドレイン飽和電流
に対する電源電圧の比 １１ レイアウトデータ １２ 配線パラメータ １３ 回路接続情報 １４ セル遅延データ １５ 動作電源電圧データ １６ 飽和電流パラメータ １７ 回路ブロック動作電源電圧データ １８ レイアウトデータ １９ 回路活性化率データ ２０ セル消費電流データ ２１ 電源電圧初期値 Ｓ０１ 信号配線抽出工程 Ｓ１０ 電源（ＶＤＤ・ＶＳＳ）配線寄生素子抽出工
程 Ｓ１１ 消費電流計算工程 Ｓ２００ 動的消費電流計算工程 Ｓ２０１ 回路遅延判定工程 Ｓ２０２ ＶＤＤ線消費電流波形計算工程 Ｓ２０３ ＶＳＳ線消費電流波形計算工程 Ｓ２０４ 実効消費電流計算工程 Ｓ１１１ ブロックレベル消費電流計算工程 Ｓ１１２ チップレベル消費電流計算工程 Ｓ１２ 電源（ＶＤＤ・ＶＳＳ）配線電圧変動計算工
程 Ｓ１２１ チップレベルＶＤＤ・ＶＳＳ配線電圧変動計
算工程 Ｓ１２２ ブロックレベルＶＤＤ・ＶＳＳ配線電圧変動
計算工程 Ｓ１３ 実効電源電圧計算工程 Ｓ１４ 収束条件判定工程 Ｌ１４ 計算ループ手段 Ｓ０２ 遅延計算工程 Ｓ０３ 遅延電源係数決定工程 Ｓ０３Ａ 遅延電源係数決定工程 Ｓ３１ 動作電源電圧決定工程 Ｓ３２ 指数決定工程 Ｓ３３Ａ ドレイン飽和電流決定工程 Ｓ３３Ｂ ドレイン飽和電流決定工程 Ｓ３４ 遅延電源係数決定工程 Ｓ０４ 実効遅延計算工程 ５０ 集積回路 ５０ａ 回路ブロック ５０ｂ 高速動作回路ブロック ５０ｃ 低消費電力回路ブロック ５０ｄ 入出力回路ブロック ５１ 第１のＶＤＤ端子 ５２ 第２のＶＤＤ端子 ５３ 第１のＶＳＳ端子 ５４ 第２のＶＳＳ端子 ５５ 第１のＶＤＤ線 ５６ 第２のＶＤＤ線 ５７ 第１のＶＳＳ線 ５８ 第２のＶＳＳ線 ６１ 第１の回路ブロック ６２ 第２の回路ブロック ６３ 第３の回路ブロック ６４ 第４の回路ブロック Ｉ61 第１の回路ブロックの平均消費電流 Ｉ62 第２の回路ブロックの平均消費電流 Ｉ63 第３の回路ブロックの平均消費電流 Ｉ64 第４の回路ブロックの平均消費電流 Ｇ１ 第１のＮＡＮＤゲート Ｇ２ 第１のＮＡＮＤ−ＯＲ複合ゲート Ｇ３ ＥＸ−ＮＯＲゲート Ｇ４ 第２のＮＡＮＤ−ＯＲ複合ゲート Ｇ５ 第２のＮＡＮＤゲート Ｇ６ 第３のＮＡＮＤゲート ａ ノード ｂ ノード ｃｉ ノード ｃｏ ノード（中間桁上げ） ｓ ノード（中間和） ｕ ノード ｖ ノード ｗ ノード ｘ ノード ７１ 第１のＶＤＤ端子 ７１１ 第１のブロック用ＶＤＤ端子 ７１２ 第２のブロック用ＶＤＤ端子 ７１３ 第３のブロック用ＶＤＤ端子 ７１４ 第４のブロック用ＶＤＤ端子 ７２ 第２のＶＤＤ端子 ７２１ 第５のブロック用ＶＤＤ端子 ７２２ 第６のブロック用ＶＤＤ端子 ７２３ 第７のブロック用ＶＤＤ端子 ７２４ 第８のブロック用ＶＤＤ端子 ７３ 第１のＶＳＳ端子 ７３１ 第１のブロック用ＶＤＤ端子 ７３２ 第２のブロック用ＶＤＤ端子 ７３３ 第３のブロック用ＶＤＤ端子 ７３４ 第４のブロック用ＶＤＤ端子 ７４ 第２のＶＳＳ端子 ７４１ 第５のブロック用ＶＤＤ端子 ７４２ 第６のブロック用ＶＤＤ端子 ７４３ 第７のブロック用ＶＤＤ端子 ７４４ 第８のブロック用ＶＤＤ端子 ７５ 第１のＶＤＤ線 ７６ 第２のＶＤＤ線 ７７ 第１のＶＳＳ線 ７８ 第２のＶＳＳ線 ７９ 第１のブロック内ＶＤＤ線 ８０ 第２のブロック内ＶＤＤ線 ８１ 第１のブロック内ＶＤＤ線 ８２ 第２のブロック内ＶＤＤ線 ９１Ａ 第１の回路ブロック ９１１ 第１のスタンダードセル ９１２ 第２のスタンダードセル ９１３ 第３のスタンダードセル ９１４ 第４のスタンダードセル ９１Ｂ 第１の回路ブロックの第１の等価回路 ９１Ｃ 第１の回路ブロックの第２の等価回路 ９２Ａ 第２の回路ブロック ９２Ｂ 第２の回路ブロックの等価回路 ９３Ａ 第３の回路ブロック ９３Ｂ 第３の回路ブロックの等価回路 ９４Ａ 第４の回路ブロック ９４Ｂ 第４の回路ブロックの等価回路 Ｉ91 第１の回路ブロックの第１の等価回路の平均
消費電流 Ｉ92 第２の回路ブロックの等価回路の平均消費電
流 Ｉ93 第３の回路ブロックの等価回路の平均消費電
流 Ｉ94 第４の回路ブロックの等価回路の平均消費電
流 Ｉ911 第１のスタンダードセルの平均消費電流 Ｉ912 第２のスタンダードセルの平均消費電流 Ｉ913 第３のスタンダードセルの平均消費電流 Ｉ914 第４のスタンダードセルの平均消費電流 １７１Ａ ５ｍＡの曲線 １７２Ａ １０ｍＡの曲線 １７３Ａ １５ｍＡの曲線 １７４Ａ ２０ｍＡの曲線 １７１Ｂ ５ｍＡの曲線 １７２Ｂ １０ｍＡの曲線 １７３Ｂ １５ｍＡの曲線 １７４Ｂ ２０ｍＡの曲線 Ｄ００１ 基準電源電圧遅延データ Ｄ０１１ 基準電源電圧遅延データ Ｄ００２ 飽和電流パラメータ Ｄ００３ 遅延データ Ｄ０１３ 立ち上がり遅延データ Ｄ０１４ 立ち下がり遅延データ Ｓ００１ 動作電源電圧設定工程 Ｓ００２ 指数決定工程 Ｓ０１２ 指数決定工程 Ｓ００３ ドレイン飽和電流決定工程 Ｓ０１３ ドレイン飽和電流決定工程 Ｓ００４ 遅延電源係数計算工程 Ｓ０１４ 遅延電源係数計算工程 Ｓ００５ 遅延データ決定工程 Ｓ０１５ 遅延データ決定工程
に対する電源電圧の比 ６ ＮチャネルＭＯＳＦＥＴのドレイン飽和電流
に対する電源電圧の比 ７ 論理ブロック ８ スタテイックＲＡＭ ９ ＰチャネルＭＯＳＦＥＴのドレイン飽和電流
に対する電源電圧の比 １０ ＮチャネルＭＯＳＦＥＴのドレイン飽和電流
に対する電源電圧の比 １１ レイアウトデータ １２ 配線パラメータ １３ 回路接続情報 １４ セル遅延データ １５ 動作電源電圧データ １６ 飽和電流パラメータ １７ 回路ブロック動作電源電圧データ １８ レイアウトデータ １９ 回路活性化率データ ２０ セル消費電流データ ２１ 電源電圧初期値 Ｓ０１ 信号配線抽出工程 Ｓ１０ 電源（ＶＤＤ・ＶＳＳ）配線寄生素子抽出工
程 Ｓ１１ 消費電流計算工程 Ｓ２００ 動的消費電流計算工程 Ｓ２０１ 回路遅延判定工程 Ｓ２０２ ＶＤＤ線消費電流波形計算工程 Ｓ２０３ ＶＳＳ線消費電流波形計算工程 Ｓ２０４ 実効消費電流計算工程 Ｓ１１１ ブロックレベル消費電流計算工程 Ｓ１１２ チップレベル消費電流計算工程 Ｓ１２ 電源（ＶＤＤ・ＶＳＳ）配線電圧変動計算工
程 Ｓ１２１ チップレベルＶＤＤ・ＶＳＳ配線電圧変動計
算工程 Ｓ１２２ ブロックレベルＶＤＤ・ＶＳＳ配線電圧変動
計算工程 Ｓ１３ 実効電源電圧計算工程 Ｓ１４ 収束条件判定工程 Ｌ１４ 計算ループ手段 Ｓ０２ 遅延計算工程 Ｓ０３ 遅延電源係数決定工程 Ｓ０３Ａ 遅延電源係数決定工程 Ｓ３１ 動作電源電圧決定工程 Ｓ３２ 指数決定工程 Ｓ３３Ａ ドレイン飽和電流決定工程 Ｓ３３Ｂ ドレイン飽和電流決定工程 Ｓ３４ 遅延電源係数決定工程 Ｓ０４ 実効遅延計算工程 ５０ 集積回路 ５０ａ 回路ブロック ５０ｂ 高速動作回路ブロック ５０ｃ 低消費電力回路ブロック ５０ｄ 入出力回路ブロック ５１ 第１のＶＤＤ端子 ５２ 第２のＶＤＤ端子 ５３ 第１のＶＳＳ端子 ５４ 第２のＶＳＳ端子 ５５ 第１のＶＤＤ線 ５６ 第２のＶＤＤ線 ５７ 第１のＶＳＳ線 ５８ 第２のＶＳＳ線 ６１ 第１の回路ブロック ６２ 第２の回路ブロック ６３ 第３の回路ブロック ６４ 第４の回路ブロック Ｉ61 第１の回路ブロックの平均消費電流 Ｉ62 第２の回路ブロックの平均消費電流 Ｉ63 第３の回路ブロックの平均消費電流 Ｉ64 第４の回路ブロックの平均消費電流 Ｇ１ 第１のＮＡＮＤゲート Ｇ２ 第１のＮＡＮＤ−ＯＲ複合ゲート Ｇ３ ＥＸ−ＮＯＲゲート Ｇ４ 第２のＮＡＮＤ−ＯＲ複合ゲート Ｇ５ 第２のＮＡＮＤゲート Ｇ６ 第３のＮＡＮＤゲート ａ ノード ｂ ノード ｃｉ ノード ｃｏ ノード（中間桁上げ） ｓ ノード（中間和） ｕ ノード ｖ ノード ｗ ノード ｘ ノード ７１ 第１のＶＤＤ端子 ７１１ 第１のブロック用ＶＤＤ端子 ７１２ 第２のブロック用ＶＤＤ端子 ７１３ 第３のブロック用ＶＤＤ端子 ７１４ 第４のブロック用ＶＤＤ端子 ７２ 第２のＶＤＤ端子 ７２１ 第５のブロック用ＶＤＤ端子 ７２２ 第６のブロック用ＶＤＤ端子 ７２３ 第７のブロック用ＶＤＤ端子 ７２４ 第８のブロック用ＶＤＤ端子 ７３ 第１のＶＳＳ端子 ７３１ 第１のブロック用ＶＤＤ端子 ７３２ 第２のブロック用ＶＤＤ端子 ７３３ 第３のブロック用ＶＤＤ端子 ７３４ 第４のブロック用ＶＤＤ端子 ７４ 第２のＶＳＳ端子 ７４１ 第５のブロック用ＶＤＤ端子 ７４２ 第６のブロック用ＶＤＤ端子 ７４３ 第７のブロック用ＶＤＤ端子 ７４４ 第８のブロック用ＶＤＤ端子 ７５ 第１のＶＤＤ線 ７６ 第２のＶＤＤ線 ７７ 第１のＶＳＳ線 ７８ 第２のＶＳＳ線 ７９ 第１のブロック内ＶＤＤ線 ８０ 第２のブロック内ＶＤＤ線 ８１ 第１のブロック内ＶＤＤ線 ８２ 第２のブロック内ＶＤＤ線 ９１Ａ 第１の回路ブロック ９１１ 第１のスタンダードセル ９１２ 第２のスタンダードセル ９１３ 第３のスタンダードセル ９１４ 第４のスタンダードセル ９１Ｂ 第１の回路ブロックの第１の等価回路 ９１Ｃ 第１の回路ブロックの第２の等価回路 ９２Ａ 第２の回路ブロック ９２Ｂ 第２の回路ブロックの等価回路 ９３Ａ 第３の回路ブロック ９３Ｂ 第３の回路ブロックの等価回路 ９４Ａ 第４の回路ブロック ９４Ｂ 第４の回路ブロックの等価回路 Ｉ91 第１の回路ブロックの第１の等価回路の平均
消費電流 Ｉ92 第２の回路ブロックの等価回路の平均消費電
流 Ｉ93 第３の回路ブロックの等価回路の平均消費電
流 Ｉ94 第４の回路ブロックの等価回路の平均消費電
流 Ｉ911 第１のスタンダードセルの平均消費電流 Ｉ912 第２のスタンダードセルの平均消費電流 Ｉ913 第３のスタンダードセルの平均消費電流 Ｉ914 第４のスタンダードセルの平均消費電流 １７１Ａ ５ｍＡの曲線 １７２Ａ １０ｍＡの曲線 １７３Ａ １５ｍＡの曲線 １７４Ａ ２０ｍＡの曲線 １７１Ｂ ５ｍＡの曲線 １７２Ｂ １０ｍＡの曲線 １７３Ｂ １５ｍＡの曲線 １７４Ｂ ２０ｍＡの曲線 Ｄ００１ 基準電源電圧遅延データ Ｄ０１１ 基準電源電圧遅延データ Ｄ００２ 飽和電流パラメータ Ｄ００３ 遅延データ Ｄ０１３ 立ち上がり遅延データ Ｄ０１４ 立ち下がり遅延データ Ｓ００１ 動作電源電圧設定工程 Ｓ００２ 指数決定工程 Ｓ０１２ 指数決定工程 Ｓ００３ ドレイン飽和電流決定工程 Ｓ０１３ ドレイン飽和電流決定工程 Ｓ００４ 遅延電源係数計算工程 Ｓ０１４ 遅延電源係数計算工程 Ｓ００５ 遅延データ決定工程 Ｓ０１５ 遅延データ決定工程
Claims (22)
- 【請求項１】 ＦＥＴを含む複数の論理素子からなる論
理回路のシミュレーションを行なう際に、前記論理回路
の電源電圧による信号伝搬時間の遅延を算出する論理回
路の遅延計算方法であって、 第１の電源電圧に対する第２の電源電圧の比の値を電源
電圧係数とし、 前記第２の電源電圧が印加されたときの前記ＦＥＴのド
レイン飽和電流に対する前記第１の電源電圧が印加され
たときの前記ＦＥＴのドレイン飽和電流の比の値を電流
係数とし、 前記第１の電源電圧が印加されたときの前記論理回路の
遅延時間である第１の遅延時間と前記電源電圧係数と前
記電流係数との積を算出し、該算出結果を、前記第２の
電源電圧が印加されたときの前記論理回路の遅延時間で
ある第２の遅延時間とすることを特徴とする論理回路の
遅延計算方法。 - 【請求項２】 一の論理回路を構成しており、それぞれ
がＦＥＴを含む複数の論理素子からなり、互いに異なる
実効電源電圧によって動作する複数の回路ブロックの各
実効電源電圧による信号伝搬時間の遅延を算出する論理
回路の遅延計算方法であって、 基準電源電圧に対する前記各回路ブロックの電源電圧の
比の値である電源電圧係数を算出し、 前記各回路ブロックの実効電源電圧が印加されたときの
前記ＦＥＴのドレイン飽和電流に対する前記基準電源電
圧が印加されたときの前記ＦＥＴのドレイン飽和電流の
比の値である電流係数を算出し、 前記基準電源電圧が印加されたときの前記各回路ブロッ
クの遅延時間である基準遅延時間と前記各回路ブロック
ごとの前記電源電圧係数と前記電流係数との積を算出
し、該算出結果を、前記各回路ブロックの遅延時間であ
る実効遅延時間とすることを特徴とする論理回路の遅延
計算方法。 - 【請求項３】 ＦＥＴを含む複数の論理素子からなる論
理回路のシミュレーションを行なう際に、前記論理回路
の電源電圧の電圧変動による信号伝搬時間の遅延を算出
する論理回路の遅延計算方法であって、 前記論理回路の消費電流及び電源線の配線寄生素子によ
って生ずる電圧変動による変動電圧を算出した後、電源
端子に印加される基準電源電圧と前記変動電圧との差を
求めることにより、前記論理回路に印加される実効的な
電源電圧である実効電源電圧を求め、 前記基準電源電圧に対する前記実効電源電圧の比の値で
ある電源電圧係数を算出すると共に、前記実効電源電圧
が印加されたときの前記ＦＥＴのドレイン飽和電流に対
する前記基準電源電圧が印加されたときの前記ＦＥＴの
ドレイン飽和電流の比の値である電流係数を算出し、 前記基準電源電圧に基づいて算出された前記論理回路の
基準となる遅延時間と前記電源電圧係数と前記電流係数
との積を算出し、該算出結果を、前記実効電源電圧が印
加されたときの前記論理回路の遅延時間である実効的な
遅延時間とすることを特徴とする論理回路の遅延計算方
法。 - 【請求項４】 前記論理回路の消費電流を、前記複数の
論理素子のうち、一の動作時刻に合わせて共に動作する
特定の論理素子ごとの消費電流の和とし、 前記消費電流の和に基づいて前記特定の論理素子が接続
される電源線の電圧変動量を算出し、 前記電源線の電圧変動量を前記変動電圧とすることを特
徴とする請求項３に記載の遅延時間計算方法。 - 【請求項５】 前記ＦＥＴはＰチャネルＭＯＳＦＥＴで
あることを特徴とする請求項１〜４のいずれか１項に記
載の論理回路の遅延計算方法。 - 【請求項６】 前記ＦＥＴのドレイン飽和電流を、電源
電圧と前記ＦＥＴのしきい値電圧との差を所定の係数で
累乗し、累乗して得られた値に電流の利得係数を乗じる
ことによって求めることを特徴とする請求項１〜４のい
ずれか１項に記載の論理回路の遅延計算方法。 - 【請求項７】 ＦＥＴを含む複数の論理素子からなる論
理回路のシミュレーションを行なう際に、前記論理回路
の電源電圧による信号伝搬時間の遅延を算出する論理回
路の遅延計算装置であって、 前記論理素子の前記論理回路における配置を決定するレ
イアウトデータを付与するレイアウトデータ付与手段
と、 前記論理回路の接続情報を付与する接続情報付与手段
と、 前記論理回路の配線及び前記論理素子の電気特性を決定
するプロセス情報を付与するプロセスパラメータ付与手
段と、 前記論理素子の遅延データを付与するライブラリデータ
付与手段と、 第１の電源電圧に対する第２の電源電圧の比の値である
電源電圧係数を決定すると共に、前記第２の電源電圧が
印加されたときの前記ＦＥＴのドレイン飽和電流に対す
る前記第１の電源電圧が印加されたときの前記ＦＥＴの
ドレイン飽和電流の比の値である電流係数を決定する遅
延電源係数決定手段と、 前記遅延データ、前記レイアウトデータ、前記プロセス
情報及び前記接続情報に基づいて、前記第１の電源電圧
が印加されたときの前記論理回路の遅延時間を算出する
遅延計算手段と、 前記遅延計算手段が算出した遅延時間と前記電源電圧係
数と前記電流係数との積を算出し、該算出結果を、前記
第２の電源電圧が印加されたときの前記論理回路の実効
的な遅延時間とする実効遅延計算手段とを備えているこ
とを特徴とする論理回路の遅延計算装置。 - 【請求項８】 前記論理回路は、互いに異なる電源電圧
によって動作し、一の論理回路を構成する複数の回路ブ
ロックからなり、 前記論理回路及び前記回路ブロックの各電源電圧情報を
付与する電源電圧情報付与手段をさらに備え、 前記遅延電源係数決定手段は、 基準電源電圧に対する前記各回路ブロックの電源電圧の
比の値を定義するブロック別電源電圧係数を決定する手
段と、 前記各回路ブロックの電源電圧が印加されたときの前記
ＦＥＴのドレイン飽和電流に対する前記基準電源電圧が
印加されたときの前記ＦＥＴのドレイン飽和電流の比の
値を定義するブロック別電流係数を決定する手段とを有
していることを特徴とする請求項７に記載の論理回路の
遅延計算装置。 - 【請求項９】 ＦＥＴを含む複数の論理素子からなる論
理回路のシミュレーションを行なう際に、前記論理回路
の電源電圧の電圧変動による信号伝搬時間の遅延を算出
する論理回路の遅延計算装置であって、 前記論理素子の前記論理回路における配置を決定するレ
イアウトデータを付与するレイアウトデータ付与手段
と、 前記論理回路の接続情報を付与する接続情報付与手段
と、 前記論理回路の配線及び前記論理素子の電気特性を決定
するプロセス情報を付与するプロセスパラメータ付与手
段と、 前記論理素子の遅延データ及び消費電流データを付与す
るライブラリデータ付与手段と、 前記レイアウトデータ及びプロセスパラメータを用いて
信号配線の寄生素子を抽出する信号配線抽出手段と、 前記レイアウトデータ及びプロセスパラメータを用いて
電源端子と前記論理回路とが接続されている電源配線の
配線寄生素子を抽出する電源配線寄生素子抽出手段と、 前記信号配線の寄生素子及び消費電流データを用いて前
記論理回路の消費電流を算出する消費電流計算手段と、 前記消費電流と前記電源配線の配線寄生素子とを用いて
前記電源配線の電圧変動量を算出し、前記電源端子に印
加される電源電圧と前記電圧変動量分の電圧との差を求
めて実効的な電源電圧である実効電源電圧を算出する実
効電源電圧計算手段と、 前記電源電圧に対する前記実効電源電圧の比の値である
電源電圧係数を決定すると共に、前記実効電源電圧が印
加されたときの前記ＦＥＴのドレイン飽和電流に対する
前記電源電圧が印加されたときの前記ＦＥＴのドレイン
飽和電流の比の値である電流係数を決定する遅延電源係
数決定手段と、 前記信号配線の寄生素子と前記論理素子の前記遅延デー
タとを用いて前記電源電圧が印加されたときの遅延時間
を算出する遅延計算手段と、 前記遅延計算手段が算出した遅延時間と前記電源電圧係
数と前記電流係数との積を算出し、該算出結果を、前記
論理回路の実効遅延時間とする実効遅延計算手段とを備
えていることを特徴とする論理回路の遅延計算装置。 - 【請求項１０】 前記消費電流計算手段は、 前記複数の論理素子のうち、一の動作時刻に合わせて共
に動作する特定の論理素子ごとの消費電流の和を算出
し、 前記実効電源電圧計算手段は、 前記消費電流の和と前記電源配線の配線寄生素子とを用
いて前記特定の論理素子が接続される電源配線の電圧変
動量を算出し、 前記遅延電源係数決定手段は、 前記複数の論理素子のうち動作時刻の早い論理素子から
順に、該論理素子に印加される実効電源電圧を用いて論
理素子ごとに前記電源電圧係数と前記電流係数とを算出
することを特徴とする請求項９に記載の遅延時間計算装
置。 - 【請求項１１】 前記論理回路は、それぞれが少なくと
も１つのスタンダードセルを有する少なくとも１つの回
路ブロックからなる集積回路であって、 前記集積回路には電源電圧が印加される外部電源端子が
設けられ、 前記少なくとも１つの回路ブロックには、前記外部電源
端子に接続され、前記回路ブロックを駆動する電圧が印
加されるブロック用電源端子が設けられ、 前記少なくとも１つのスタンダードセルには、前記ブロ
ック用電源端子に接続され、前記スタンダードセルを駆
動する電圧が印加されるセル用電源端子が設けられてお
り、 前記消費電流計算手段は、 前記信号配線の寄生素子及び前記スタンダードセルの消
費電流データを用いて前記回路ブロックの消費電流を算
出するブロックレベル消費電流計算手段と、 前記回路ブロックの消費電流を用いて前記集積回路の消
費電流を算出するチップレベル消費電流計算手段とを有
し、 前記実効電源電圧計算手段は、 前記回路ブロックの消費電流を用いて前記外部電源端子
から前記ブロック用電源端子までの電源配線の電圧変動
量であるチップレベルの変動電圧を算出するチップレベ
ル変動電圧計算手段と、 前記外部電源端子に印加される電源電圧と前記チップレ
ベルの変動電圧との差を求めることにより、チップレベ
ルの実効電源電圧を算出するチップレベル実効電源電圧
計算手段と、 前記スタンダードセルの前記消費電流データに基づいて
前記ブロック用電源端子から前記セル用電源端子までの
電圧変動量であるブロックレベルの変動電圧を算出する
ブロックレベル変動電圧計算手段と、 前記チップレベルの実効電源電圧と前記ブロックレベル
の変動電圧との差を求めることにより、ブロックレベル
の実効電源電圧を算出するブロックレベル実効電源電圧
計算手段とを有し、 前記ブロックレベルの実効電源電圧に基づいて前記集積
回路の実効遅延時間を算出することを特徴とする請求項
９に記載の論理回路の遅延計算装置。 - 【請求項１２】 前記消費電流計算手段は、 複数のスタンダードセルのうち、一の動作時刻に合わせ
て共に動作する特定のスタンダードセルごとの消費電流
の和を算出して、前記スタンダードセルの消費電流と
し、 前記スタンダードセルの消費電流と前記電源配線の配線
寄生容量とを用いて前記特定のスタンダードセルが接続
される電源配線の電圧変動量を算出し、 前記遅延電源係数決定手段は、 前記複数のスタンダードセルのうち動作時刻の早いスタ
ンダードセルから順に、該スタンダードセルに印加され
る実効電源電圧を用いてスタンダードセルごとに前記電
源電圧係数と前記電流係数とを算出することを特徴とす
る請求項１１に記載の遅延時間計算装置。 - 【請求項１３】 前記消費電流計算手段は、 前記接続情報のノードごとのスイッチング頻度を付与す
るスイッチング頻度データ付与手段を有し、 前記スイッチング頻度、前記信号配線の寄生素子及び前
記スタンダードセルの消費電流データを用いて前記集積
回路の消費電流を算出することを特徴とする請求項９又
は１１に記載の論理回路の遅延計算装置。 - 【請求項１４】 前記消費電流計算手段は、 前記接続情報に含まれる論理関数を用いて一の論理値か
ら他の論理値に遷移する確率である遷移確率を算出し、 前記遷移確率、前記信号配線の寄生素子及び前記スタン
ダードセルの消費電流データを用いて前記集積回路の消
費電流を算出することを特徴とする請求項９又は１１に
記載の論理回路の遅延計算装置。 - 【請求項１５】 前記実効電源電圧計算手段が出力する
計算結果を記憶しておき、前記実効電源電圧計算手段の
今回の計算結果と記憶された計算結果との差が所定範囲
に収まるか否かを判定し、前記所定範囲に収まらない場
合は、前記所定範囲に収まるまで前記消費電流計算手段
と前記実効電源電圧計算手段とを繰り返す収束条件判定
手段をさらに備えていることを特徴とする請求項９〜１
２のいずれか１項に記載の論理回路の遅延計算装置。 - 【請求項１６】 前記ＦＥＴはＰチャネルＭＯＳＦＥＴ
であることを特徴とする請求項７〜１５のいずれか１項
に記載の論理回路の遅延計算装置。 - 【請求項１７】 前記ＦＥＴのドレイン飽和電流は、電
源電圧と前記ＦＥＴのしきい値電圧との差を所定の係数
で累乗し、累乗して得られた値に電流の利得係数を乗じ
ることにより求められることを特徴とする請求項７〜１
５のいずれか１項に記載の論理回路の遅延計算装置。 - 【請求項１８】 ＦＥＴを含む論理素子からなる論理回
路のシミュレーションに用いる遅延ライブラリの信号伝
搬時間の遅延データ計算方法であって、 第１の電源電圧に対する第２の電源電圧の比の値である
電源電圧係数を定義する電源電圧係数定義工程と、 前記第２の電源電圧が印加されたときの前記ＦＥＴのド
レイン飽和電流に対する前記第１の電源電圧が印加され
たときの前記ＦＥＴのドレイン飽和電流の比の値である
電流係数を定義する電流係数定義工程と、 前記第１の電源電圧が印加されたときの前記論理回路の
遅延時間である第１の遅延時間を定義する第１の遅延時
間定義工程と、 前記第１の遅延時間と前記電源電圧係数と前記電流係数
との積を算出することにより、前記第２の電源電圧が印
加されたときの前記論理回路の遅延時間である第２の遅
延時間を決定し、該第２の遅延時間を遅延データとする
遅延データ決定工程とを備えていることを特徴とする遅
延ライブラリの遅延データ計算方法。 - 【請求項１９】 前記ＦＥＴはＰチャネルＭＯＳＦＥＴ
であることを特徴とする請求項１８に記載の遅延ライブ
ラリの遅延データ計算方法。 - 【請求項２０】 前記ＦＥＴのドレイン飽和電流を、電
源電圧と前記ＦＥＴのしきい値電圧との差を所定の係数
で累乗し、累乗して得られた値に電流の利得係数を乗じ
ることによって求めることを特徴とする請求項１８又は
１９に記載の遅延ライブラリの遅延データ計算方法。 - 【請求項２１】 ＰチャネルＭＯＳＦＥＴとＮチャネル
ＭＯＳＦＥＴとを含む論理素子からなる論理回路のシミ
ュレーションに用いる遅延ライブラリの信号伝搬時間の
遅延データ計算方法であって、 第１の電源電圧に対する第２の電源電圧の比の値である
電源電圧係数を定義する電源電圧係数定義工程と、 前記第２の電源電圧が印加されたときの前記Ｐチャネル
ＭＯＳＦＥＴのドレイン飽和電流に対する前記第１の電
源電圧が印加されたときの前記ＰチャネルＭＯＳＦＥＴ
のドレイン飽和電流の比の値である第１の電流係数を定
義する第１の電流係数定義工程と、 前記第２の電源電圧が印加されたときの前記Ｎチャネル
ＭＯＳＦＥＴのドレイン飽和電流に対する前記第１の電
源電圧が印加されたときの前記ＮチャネルＭＯＳＦＥＴ
のドレイン飽和電流の比の値である第２の電流係数を定
義する第２の電流係数定義工程と、 前記第１の電源電圧が印加されたときの前記論理回路の
第１の立ち上がり遅延時間及び第１の立ち下がり遅延時
間を定義する第１の遅延時間定義工程と、 前記第１の立ち上がり遅延時間と前記電源電圧係数と前
記第１の電流係数との積を算出することにより、前記第
２の電源電圧が印加されたときの前記論理回路の立ち上
がり遅延時間である第２の立ち上がり遅延時間を決定
し、該第２の立ち上がり遅延時間を立ち上がり遅延デー
タとする立ち上がり遅延データ決定工程と、 前記第１の立ち下がり遅延時間と前記電源電圧係数と前
記第２の電流係数との積を算出することにより、前記第
２の電源電圧が印加されたときの前記論理回路の立ち下
がり遅延時間である第２の立ち下がり遅延時間を決定
し、該第２の立ち下がり遅延時間を立ち下がり遅延デー
タとする立ち下がり遅延データ決定工程とを備えている
ことを特徴とする遅延ライブラリの遅延データ計算方
法。 - 【請求項２２】 前記ＰチャネルＭＯＳＦＥＴ及びＮチ
ャネルＭＯＳＦＥＴの各ドレイン飽和電流を、電源電圧
と前記各ＭＯＳＦＥＴのしきい値電圧との差を所定の係
数でそれぞれ累乗し、累乗して得られた値に電流の利得
係数をそれぞれ乗じることによって求めることを特徴と
する請求項２１に記載の遅延ライブラリの遅延データ計
算方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9223274A JP3054109B2 (ja) | 1996-08-27 | 1997-08-20 | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 |
Applications Claiming Priority (5)
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|---|---|---|---|
| JP22543596 | 1996-08-27 | ||
| JP8-225435 | 1996-08-27 | ||
| JP9-171388 | 1997-06-27 | ||
| JP9171388A JPH10124563A (ja) | 1996-08-27 | 1997-06-27 | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1173436A true JPH1173436A (ja) | 1999-03-16 |
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| JP9223274A Expired - Fee Related JP3054109B2 (ja) | 1996-08-27 | 1997-08-20 | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 |
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|---|---|
| JP (1) | JP3054109B2 (ja) |
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|---|---|---|---|---|
| US6604066B1 (en) | 1996-08-27 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for calculating delay for logic circuit and method of calculating delay data for delay library |
| JP2004501438A (ja) * | 2000-05-12 | 2004-01-15 | シンプレックス ソリューションズ、インコーポレイテッド | 集積回路検証用の高精度タイミングモデル |
| JP2013190937A (ja) * | 2012-03-13 | 2013-09-26 | Ricoh Co Ltd | 半導体集積回路の電源ノイズ解析装置及び電源ノイズ解析方法 |
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