KR101536205B1 - 모델링 된 로직 셀의 전류 파형 분석 방법 - Google Patents

Abstract

본 발명은 시스템반도체에 대하여 모델링 된 로직 셀의 전류 파형을 분석하는 방법으로서, 이벤트 검출 모듈이 로직 셀의 출력 노드의 전압을 측정하는 단계, 상기 이벤트 검출 모듈이 측정된 상기 전압에 기초하여 이벤트의 발생을 감지하는 단계, 전류 파형 분석 모듈이 상기 이벤트가 발생 된 제1시점과 종료된 제2시점, 및 상기 이벤트 발생시 상기 출력 노드의 슬루 레이트에 기초하여, 상기 로직 셀의 전류 파형을 구하는 단계를 포함한다.

Description

모델링 된 로직 셀의 전류 파형 분석 방법{METHOD FOR ANALYSING CURRENT WAVEFORM OF LOGIC CELL MODEL}

본 발명의 개념에 따른 실시 예는 시스템반도체의 전력 소모 분석에 관한 것으로, 특히 수십 기가급 로직, 수십 나노 공정의 시스템반도체에 대하여 모델링 된 로직 셀의 전류 파형 분석하는 기술에 관한 것이다.

시스템반도체가 적용되는 제품은 3D 디지털TV, 휴대기기, 게임, 자동차 등에서와 같이 매우 다양하게 적용되고 있다. 특히 휴대기기는 많은 기능이 추가되어 가지만 저전력 소모를 가장 큰 목표로 삼고 있다. 일반적으로 저전력의 구현방법으로는 임계전압을 제어하거나, 더 작은 전원 전압을 공급하는 방법을 많이 사용하고 있다. 그러나 저전력 구현은 시스템반도체의 수행 속도를 저하시키고, 노이즈 마진을 작게 하며, 응용 시스템의 신뢰성 있는 동작에도 많은 영향을 미친다.

시스템반도체에 있어서 공정 기술의 발전으로 10nm급 공정 기술과 더불어 칩 당 트랜지스터의 집적 수가 증가하여 현재 수십억 개의 트랜지스터가 집적되고 있으며, 집적되는 트랜지스터의 수는 앞으로 기하급수적으로 증가할 것으로 전망되고 있다. 지속적인 공정 기술의 발전과 집적도의 증가는 시스템반도체의 설계 방법 및 검증 방법에 많은 영향을 미치고 있다. 마이크론 미터급 공정에서는 타이밍(Timing), 신호무결성(Signal Integrity), 전력 소모(파워) 등이 시스템반도체 칩의 동작과 성능에 많은 영향을 주고 있다. 특히 나노급 공정에서는 전력 소모(파워), 수율, SW 등이 칩의 동작과 성능에 지속적으로 영향을 미치고 있지만, 그 중에서도 특히 전력 소모(파워)가 칩의 동작과 성능에 가장 큰 영향을 미친다.

32nm/28nm 공정이 주력인 현 시점에서는 한 개의 칩당 16억 개의 트랜지스터가 집적되고, 배선의 RC지연이 90nm 대비 20배가 증가하였으며, 특히 전력 소모 면에서는 90nm 공정 대비 20배 이상이 증가하였다. 차세대 공정에 해당하는 22nm/20nm 공정에서는 90nm 공정 대비 전력 소모가 40배 이상 증가할 것으로 예상된다.

시스템반도체 칩의 전력 소모 분석을 위하여 파워라이브러리, 회로의 기생정보(Parasitic Information), 슬루 레이트(Slew Rate; SR), 스위치 동작 등이 사용된다. 파워라이브러리는 공정 변수를 이용한 회로 시뮬레이터를 이용한 특성의 추출로 얻어진다. 이러한 특성은 게이트에서 입출력의 슬루 레이트의 정보로 구성된다. 회로의 기생정보는 실리콘에서의 기생정보(Layout Parasitic Extraction; LPE)를 통하여 구할 수 있다. 슬루 레이트는 신호선의 변환 시간을 의미하며, 레이아웃 작업 전의 라이브러리의 표에서 얻는다. 슬루 레이트는 레이아웃 이후에는 매우 정교하게 배선 간의 간섭을 감안한 지연 정보 방법에 의하여 구해지게 된다. 게이트의 스위치 동작은 게이트 단계의 시뮬레이션에 의하여 얻어진다.

종래 기술은 이러한 기본 정보 중에서 파워라이브러리를 기반으로 하여 게이트의 전력 소모를 계산하며, 따라서 전체 칩의 전력 소모는 전류의 평균값을 이용하여 계산하게 된다. 이러한 종래 기술에 의한 전력 소모 계산 방법은 전력 소모를 빠르게 계산할 수 있지만, 전력 소모의 정확한 블록을 선별하거나 전력 소모를 낮출 수 없는 문제점이 있었다.

또한, 종래의 전력 소모 계산 방법은 전체 칩을 블록별로 나누고, 블록에서 소모되는 전력 소모를 구한 후 전체 블록에 대해 합산하였다. 이러한 방식 역시 평균값에 기초하여 전력 소모를 얻기 때문에 게이트의 스위칭에 따라서 발생되는 피크 전류 값을 무시한 채 전력 소모를 계산함으로써 정확한 전력 소모 예측이 불가능한 문제점이 있었다.

따라서, 본 발명의 기술적 과제는 수십 기가 급, 수십 나노 급의 시스템반도체를 설계함에 있어서, 트랜지스터 또는 로직 셀(로직 게이트)에 흐르는 전류를 분석하고, 전류의 파형을 정확하게 검출 및 신속하게 분석함으로써 반도체 칩의 전력 소모량을 예측하여 동작 오류 및 칩 제작의 오류를 방지하기 위한 방법을 제공하는 것이다.

본 발명의 실시 예에 따른 모델링 된 로직 셀의 전류 파형 분석 방법은 이벤트 검출 모듈이 로직 셀의 출력 노드의 전압을 측정하는 단계, 상기 이벤트 검출 모듈이 측정된 상기 전압에 기초하여 이벤트의 발생을 감지하는 단계, 및 전류 파형 분석 모듈이 상기 이벤트가 발생 된 제1시점과 종료된 제2시점, 및 상기 출력 노드의 슬루 레이트(slew rate)에 기초하여, 상기 로직 셀의 전류 파형을 구하는 단계를 포함할 수 있다.

실시 예에 따라, 상기 로직 셀의 상기 전류 파형은 상기 로직 셀의 게이트 전류와 로드 전류의 합일 수 있다.

실시 예에 따라, 상기 전류 파형 분석 모듈이 상기 제1시점, 상기 제2시점, 및 상기 슬루 레이트에 기초하여, 상기 로드 전류가 흐르기 시작하는 제3시점과 상기 로드 전류의 흐름이 멈추는 제4시점을 구하는 단계를 더 포함할 수 있다.

실시 예에 따라, 상기 슬루 레이트(slew rate)는 지연 모델 연산에 근거하여 계산될 수 있다.

실시 예에 따라, 상기 전류 파형 분석 모듈이 상기 제3시점 및 상기 제4시점 정보, 및 상기 슬루 레이트에 기초하여, 상기 로직 셀에서의 전류 파형을 구하는 단계를 더 포함할 수 있다.

실시 예에 따라, 상기 게이트 전류는 상기 제1시점과 제2시점 사이의 이벤트 발생 구간의 평균 전류 값일 수 있다.

실시 예에 따라, 상기 로드 전류는 상기 제1시점과 상기 제2시점, 및 상기 슬루 레이트(slew rate)에 기초하여 분석한 피크 전류일 수 있다.

본 발명의 실시 예에 따른 방법은 시스템반도체의 모델링 된 로직 셀의 전류 파형을 정확하게 검출하고, 신속하게 분석하는 효과가 있다.

또한, 본 발명의 실시 예에 따른 방법은 모델링 된 로직 셀의 전류 파형 에 근거하여 시스템반도체의 정확한 전력 소모를 측정할 수 있는 효과가 있다.

또한, 본 발명의 실시 예에 따른 방법은 정확한 전류 파형 분석으로 칩과 칩 내부의 블록별 전력 소모 값을 측정/제시함으로써, 블록별 전력 소모량을 표시하고, 또한 전력 소모를 줄여야 하는 블록을 표시할 수 있는 효과가 있다.

또한, 본 발명의 실시 예에 따른 방법은 전력 소모로 발생되는 오류 표시 및 전자기장(Electro Migration) 현상의 예측으로 칩 오류를 제거할 수 있는 효과가 있다.

또한, 본 발명의 실시 예에 따른 방법은 전압 강하 현상(IR-Drop)을 검출하여, 칩 내부의 기능 블록의 동작 및 오류를 검증할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따라 전류 파형을 분석하기 위해 모델링 된 로직 셀을 도시한 도이다.
도 2는 도 1에 도시된 모델링 된 로직 셀에서 각 노드들에서 이벤트가 검출된 시간 및 게이트 전류를 도시한 도이다.
도 3은 라이브러리를 참조하여 구한 평균 전류 파형 및 스위치 변환을 감안하여 구한 구간 평균 전류 파형을 도시한 도이다.
도 4는 도 2에 도시된 검출된 이벤트 시간 정보와 슬루 레이트를 이용하여 로드 전류를 구하는 방법을 도시한 도이다.
도 5는 본 발명의 실시 예에 따라 모델링 된 로직 셀의 전류 파형을 분석하는 방법을 도시한 순서도이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

본 명세서에서 모듈(module)이라 함은 본 발명의 실시 예에 따른 방법을 수행하기 위한 하드웨어 또는 상기 하드웨어를 구동할 수 있는 소프트웨어의 기능적 또는 구조적 결합을 의미할 수 있다.

시스템반도체에서 전류 정보는 시스템반도체를 모델링 했을 때 반도체 도면의 로직 셀(도면의 구성요소인 게이트를 지칭함)의 지연 값과 상기 로직 셀에 연결된 노드의 슬루 레이트(Slew Rate; SR)를 이용하여 측정한다. 상기 로직 셀에 인가되는 전류의 값은 시간에 따라서 역동적으로 변화하기 때문에 로직 셀의 활성 시간과 로직 셀과 연결된 출력 로드의 커패시터가 충전되는 시간과 매우 밀접한 관계를 갖는다. 또한 로직 셀의 지연 값은 활성 기간, 로드 커패시터의 충전 시간은 슬루 레이트에 의하여 결정된다.

따라서, 본 발명에서는 시스템반도체의 정확한 소모 전력을 구하기 위한 전류 파형을 구하기 위해서, 시스템반도체의 모델링 된 로직 셀의 전류 파형을 분석한다. 상기 로직 셀의 전류 파형은 고유 전류 값(intrinsic value)과 로드 전류의 값을 이용하여 구한다. 상기 고유 전류 값은 상기 로직 셀의 파워라이브러리의 에너지값에 기초하여 로직 셀이 활성화되었을 때 전원 전압에 의한 에너지값을 이용하여 계산한다. 상기 로드 전류의 값은 슬루 레이트에 의하여, 유효 전류 파형의 시작과 끝을 연산하여 정확도를 향상시킨다.

전류(또는 전력)와 전압강하(IR-Drop)의 예측은 회로 시뮬레이션을 이용하여 얻을 수 있으며, 회로 시뮬레이션을 수행하는 방법은 주로 스파이스 시뮬레이터(spice simulator)를 사용한다. 그러나 스파이스 시뮬레이터가 처리할 수 있는 설계도면의 크기(주로 트랜지스터/게이트의 수에 의해 결정됨)와 처리 속도는 제한이 있다. 수천 개 정도의 트랜지스터 회로에 해당하는 처리 능력을 가진 스파이스 시뮬레이터는 현재 수십억 개의 크기의 시스템반도체 도면을 처리할 수 없기 때문에, 이러한 시스템반도체의 도면에 대해서는 스파이스 시뮬레이터가 정확한 시뮬레이션 결과를 제공할 수 없다. 이와 같은 이유로 큰 시스템반도체의 도면에 대해서는 게이트 레벨의 전력 소모 분석 방법이 트랜지스터 레벨의 분석 방법보다 더 정확할 수 있다.

본 발명에서는 로직 레벨의 게이트에서의 전력 소모를 라이브러리로부터 연산되는 전류(I_gate)와 로직의 변환에 따라 발생되는 전류(I_load)를 이용하여 구하며, 주로 로직 변환에 의하여 발생되는 전류가 해당 게이트의 소모 전력 피크값을 발생하고 있다. 게이트의 이벤트(event)에 의하여 발생되는 전력이 전체 전력 소모량의 70% 내지 80%가 되기 때문에 따라서 확률적 정보와 게이트의 이벤트(즉, switch transition) 활동 정보를 감안하여 실제에 가까운 전력 소모를 예측할 수 있다.

게이트 레벨에서의 전력 소모 분석 기술은 시스템반도체 전체의 전력 소모를 예측할 수 있도록 하여 주고 있으며, 실리콘 구현 결과 5% 내의 오차정확도를 보인다. 고유 전류 값의 평균값이 전력 소모에 의한 열 현상에 대한 의미를 줄 수 있지만, 전류 피크값의 분석으로 전자기현상(Electro-Migration), PAD의 수, IR-Drop에 대한 분석을 할 수 있다.

게이트에 흐르는 전류는 시뮬레이션 구간을 나누어서 소모 전력 예측을 진행하고, 구간의 값을 합산하여 소모 전력 예측 값을 구한다. 이렇게 구한 소모 전력 예측 값은 시뮬레이션 구간의 전류 평균값이다. 이 경우의 값은 게이트의 스위치의 연속 동작 활성화에 의하여 발생하는 피크 전류값(peak current)을 감안하지 않은 값이다.

나노 공정에서 수십억 개의 로직 게이트로 구성되어 수십 기가 동작주파수로 동작하는 시스템반도체 칩은 매우 빠르게 로직 게이트의 동작이 활성화/비활성화(On/Off)를 반복하면서 동작하게 된다. 각각의 로직 게이트는 기능 블록의 구성 요소로 동작하며, 로직 게이트의 구성요소인 트랜지스터와 연결된 부하(저항 또는 커패시터)에 전류가 흐름으로써 활성/비활성 동작을 하게 된다. 트랜지스터에 흐르는 전류는 시간과 연동되어 부하의 크기, 전압의 크기, 배선의 길이, 클록, 인접 신호 배선의 영향, 전원 배선의 영향, 전력의 크기 등에 따라서 매우 역동적으로 변환한다.

이하에서는 본 발명에 따른 모델링 된 로직 셀의 전류 파형 분석 방법을 첨부한 도면들을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시 예에 따라 전류 파형을 분석하기 위해 모델링 된 로직 셀을 도시한 도이다.

도 2는 도 1에 도시된 모델링 된 로직 셀에서 각 노드들에서 이벤트가 검출된 시간 및 게이트 전류를 도시한 도이다.

도 1 및 도 2를 참조하면, 로직 셀(AND 게이트)에서의 공급 전류(Idd)는 로드 전류(I_load)와 게이트 전류(I_gate)의 합으로 나타낼 수 있다.

상기 로직 셀의 입력 노드 A와 B의 전압이 도 2에 도시한 바와 같이 변화하였다고 가정하면, 입력 노드 A에 전압을 인가한 후, 입력 노드 B의 이벤트(입력 네트의 전압 값이 변화함)가 t₁에 발생하여, t₂에 출력 노드 Z의 이벤트가 발생한다. 여기에서 사용되는 입력 A, B의 값, 및 이벤트 시간(t)은 VCD(Value Change Dump) 파일에 저장되어 있는 것을 사용하며, VCD 파일은 설계 도면을 로직 시뮬레이터에서 수행한 결과를 저장할 수 있다.

즉, 상기 시간 t₁과 t₂는 로직 시뮬레이터의 수행 결과로 얻을 수 있으며(VCD파일에 수행 결과를 저장함) 동적인 분석으로 입출력 노드의 전압 값의 변화를 알 수 있다. 전원 전압 V_dd에 의한 전류 I_dd는 게이트 전류(I_gate)와 로드 전류(I_load)로 나누어진다. 상기 게이트 전류(I_gate)는 라이브러리에서 소모 에너지 값을 구하는데 사용되고, 이 소모 에너지 값은 전류의 피크 값을 구하는데 필수 요소가 된다.

게이트 전류(I_gate)의 값을 구하는 방법은, 팬아웃(fanout)에 해당하는 노드 Z의 이벤트를 검출한 후, 최근의 팬인(fanin)에 해당하는 노드 B의 이벤트를 검출한다. 다음으로, 라이브러리로부터 전력 소모값을 참조하고, 노드 B와 노드 Z의 이벤트 발생 시간의 차이를 구한다. 마지막으로 발생한 이벤트 간의 게이트 전류(I_gate)의 값을 계산한다.

전하량(Q)은 커패시터의 용량(C)과 전압(V)의 곱으로 표현되기 때문에, 상기 전하량(Q)은 전류(I)와 상기 전류가 인가된 시간, 즉 이벤트 발생 시각의 차이 값(ΔT)의 곱으로 표현할 수 있다. 이 관계를 수학식으로 표현하면 Q=CV=IΔT이 되며, 이를 이용하여 전류 값을 구할 수 있다.

도 3은 라이브러리를 참조하여 구한 평균 전류 파형 및 스위치 변환을 감안하여 구한 구간 평균 전류 파형을 도시한 도이다.

도 3을 참조하면, 단순히 라이브러리를 참조하여 구한 평균 전류 파형 및 로직 게이트에서의 스위치 변환을 감안하여 구한 구간 전류 파형은 실제 전류 파형과 상당한 차이가 있음을 알 수 있다.

도 4는 도 2에 도시된 검출된 이벤트 시간 정보와 슬루 레이트를 이용하여 로드 전류를 구하는 방법을 도시한 도이다.

도 5는 본 발명의 실시 예에 따라 모델링 된 로직 셀의 전류 파형을 분석하는 방법을 도시한 순서도이다.

도 4 및 도 5를 참조하면, 이벤트 발생이 감지된 시간 정보들(t₁, t₂) 및 출력 노드 Z의 슬루 레이트 값들(Slew Rate 1, Slew Rate 2)을 이용하여 부하의 전류 피크 값을 구할 수 있고, 상기 시간 정보들 및 슬루 레이트 값들을 이용하여 로직 셀에서의 전류 파형을 정확하게 구할 수 있다. 출력 노드의 상기 슬루 레이트 값들은 지연 모델 연산에 근거하여 지연 연산 모듈이 계산하는 데, 상기 지연 연산 모듈은 별도의 모듈로 구성되거나, 또는 도 1의 전류 파형 분석 모듈(120)의 한 부분으로 포함되어 구성될 수 있다.

본 발명에 따른 로직 셀에서의 전류 파형을 계산하는 방법은, 이벤트 검출 모듈(110)이 로직 셀의 출력 노드(Z)의 전압을 측정하는 단계(S510); 상기 이벤트 검출 모듈(110)이 측정된 상기 전압에 기초하여 이벤트의 발생을 감지하는 단계(S520); 및 전류 파형 분석 모듈(120)이 상기 이벤트가 발생 된 제1시점(t₁)과 종료된 제2시점(t₂), 및 상기 출력 노드(Z)의 슬루 레이트(slew rate)에 기초하여, 상기 로직 셀에서의 전류 파형을 구하는 단계(S530)를 포함한다.

상기 전류 파형 분석 모듈(120)은 Value Change Dump(VCD) 파일에 근거하여 상기 이벤트가 발생 된 제1시점(t₁)과 종료된 제2시점(t₂)을 구할 수 있다.

상기 로직 셀의 상기 전류 파형은 상기 로직 셀의 게이트 전류(I_gate)와 로드 전류(I_load)의 합으로 구해질 수 있다.

상기 전류 파형 분석 모듈(120)은 내부 회로 지연 연산기(Internal Delay Calculator)를 사용하여 출력의 슬루 레이트를 계산하여 구한 후, 상기 제1시점 및 상기 제2시점의 시간 정보에 기초하여, 상기 로드 전류가 흐르기 시작하는 제3시점과 상기 로드 전류의 흐름이 멈추는 제4시점을 구할 수 있다.

상기 전류 파형 분석 모듈(120)은 상기 제1 내지 제4시점, 및 상기 출력 노드의 슬루 레이트에 기초하여, 상기 로직 셀에서의 전류 파형을 구할 수 있다.

출력 노드에 연결된 부하를 흐르는 전류는 슬루 레이트의 값을 이용하여 표기할 수 있다. 충전 슬루 레이트는 로직 0(전압 0V)에서 시작되어 로직1(5V)에 도달하는 시간을 나타내고, 방전 슬루 레이트는 로직 1(전압 5V)에서 로직 0(전압 0V)에 도달하는 시간에 해당하는 것으로서 슬루 레이트 기울기를 이용하여 로직 0에 해당하는 시간을 찾을 수 있다. 충전과 방전의 시간은 도 4의 전류 모델인 다각형의 모양을 가진 형태가 되어 실제로 흐르는 전류와 가장 근접하게 구할 수 있다. 따라서, 전류 파형은 도 4와 같이 구분하여 설명할 수 있으며, 소모되는 에너지(소모 전력 값) Q는 도 4에서 음영으로 도시된 다각형의 면적에 해당한다.

따라서, 특정시간(t)에 로직 셀을 흐르는 전류(I_dd(t))는 로직 셀의 게이트 전류(I_gate(t))와 로드 전류(I_load(t))의 합에 의해 구할 수 있다. 상기 로드 전류는 슬루 레이트로부터 구한 값이므로 상기 로직 셀의 전류 파형은 실제 전류의 파형과 유사하다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

110 : 이벤트 검출 모듈
120 : 전류 파형 분석 모듈

Claims (7)

1. 이벤트 검출 모듈이 로직 셀의 출력 노드의 전압변화를 측정하는 단계와;
   상기 이벤트 검출 모듈이 측정되는 상기 전압변화에 기초하여 이벤트의 발생시점을 감지하는 단계; 및
   전류 파형 분석 모듈이 상기 이벤트가 발생된 제1시점과 종료된 제2시점 간의 게이트 전류(I_gate)를 계산하는 단계와;
   상기 전류 파형 분석 모듈이 내부 회로 지연 연산기를 사용하여 출력의 슬루 레이트를 계산한 후 상기 제1시점 및 상기 제2시점의 시간 정보에 기초하여 로드 전류(I_load)가 흐르기 시작하는 제3시점과 상기 로드 전류(I_load)의 흐름이 멈추는 제4시점을 구하여 로드 전류(I_load)를 계산하는 단계와;
   계산된 상기 게이트 전류와 로드 전류(I_load)를 합하여 상기 로직 셀의 전류 파형을 구하는 단계를 포함하는 모델링 된 로직 셀의 전류 파형 분석 방법.
2. 삭제
3. 삭제
4. 제1항에 있어서, 상기 슬루 레이트(slew rate)는,
   지연 모델 연산에 근거하여 계산되는 것인 모델링 된 로직 셀의 전류 파형 분석 방법.
5. 삭제
6. 제1항에 있어서, 상기 게이트 전류는,
   상기 제1시점과 제2시점 사이의 이벤트 발생 구간의 평균 전류 값인 모델링 된 로직 셀의 전류 파형 분석 방법.
7. 삭제

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