JP5045319B2 - エラー信号パルス幅の計算方法及びプログラム - Google Patents
エラー信号パルス幅の計算方法及びプログラム Download PDFInfo
- Publication number
- JP5045319B2 JP5045319B2 JP2007228395A JP2007228395A JP5045319B2 JP 5045319 B2 JP5045319 B2 JP 5045319B2 JP 2007228395 A JP2007228395 A JP 2007228395A JP 2007228395 A JP2007228395 A JP 2007228395A JP 5045319 B2 JP5045319 B2 JP 5045319B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse width
- eff
- charge
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
記憶手段と演算手段とを備えるコンピュータが実行するエラー信号パルス幅の計算方法であって、
前記記憶手段が回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を記憶し、前記演算手段が前記回路パラメータと前記モデルパラメータとを有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出し、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
前記Q eff は、前記荷電粒子の入射による応答電流をI resp とし、前記素子からの回復電流をI rec としたとき、数式Q eff =∫max(I resp −I rec ,0)dtとして表されることを特徴とする。
本発明の第2の観点に係るエラー信号パルス幅の計算方法は、
記憶手段と演算手段とを備えるコンピュータが実行するエラー信号パルス幅の計算方法であって、
前記記憶手段が回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を記憶し、前記演算手段が前記回路パラメータと前記モデルパラメータとを有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出し、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
前記Q eff は、前記荷電粒子の入射位置及び入射方向に対する電荷収集率のマップを予め作成し、前記荷電粒子の飛跡に沿って生成された電荷量をQcとし、前記電荷収集率マップから得られる電荷収集率をηとしたとき、数式Q eff =Σ(Qc・η)として表されることを特徴とする。
本発明の第3の観点に係るエラー信号パルス幅の計算方法は、
記憶手段と演算手段とを備えるコンピュータが実行するエラー信号パルス幅の計算方法であって、
前記記憶手段が回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を記憶し、前記演算手段が前記回路パラメータと前記モデルパラメータとを有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出し、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
その領域内に入射した電荷が全て収集される有感度領域を予め設定し、前記実効的な収集電荷量Q eff として、前記有感度領域内に生成された電荷量の和をとることで求まる電荷量を用いることを特徴とする。
本発明の第4の観点に係るプログラムは、
コンピュータに、回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出する計算を実行させるためのプログラムであって、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
前記Q eff は、前記荷電粒子の入射による応答電流をI resp とし、前記素子からの回復電流をI rec としたとき、数式Q eff =∫max(I resp −I rec ,0)dtとして表されることを特徴とする。
本発明の第5の観点に係るプログラムは、
コンピュータに、回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出する計算を実行させるためのプログラムであって、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
前記Q eff は、前記荷電粒子の入射位置及び入射方向に対する電荷収集率のマップを予め作成し、前記荷電粒子の飛跡に沿って生成された電荷量をQcとし、前記電荷収集率マップから得られる電荷収集率をηとしたとき、数式Q eff =Σ(Qc・η)として表されることを特徴とする。
本発明の第6の観点に係るプログラムは、
コンピュータに、回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出する計算を実行させるためのプログラムであって、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
その領域内に入射した電荷が全て収集される有感度領域を予め設定し、前記実効的な収集電荷量Q eff として、前記有感度領域内に生成された電荷量の和をとることで求まる電荷量を用いることを特徴とする。
2;nMOS
3;pMOS
11、14;ANDゲート
12;XORゲート
13;ORゲート
15;フリップフロップ
Claims (9)
- 記憶手段と演算手段とを備えるコンピュータが実行するエラー信号パルス幅の計算方法であって、
前記記憶手段が回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を記憶し、前記演算手段が前記回路パラメータと前記モデルパラメータとを有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出し、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
前記Q eff は、前記荷電粒子の入射による応答電流をI resp とし、前記素子からの回復電流をI rec としたとき、数式Q eff =∫max(I resp −I rec ,0)dtとして表されることを特徴とするエラー信号パルス幅の計算方法。 - 記憶手段と演算手段とを備えるコンピュータが実行するエラー信号パルス幅の計算方法であって、
前記記憶手段が回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を記憶し、前記演算手段が前記回路パラメータと前記モデルパラメータとを有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出し、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
前記Q eff は、前記荷電粒子の入射位置及び入射方向に対する電荷収集率のマップを予め作成し、前記荷電粒子の飛跡に沿って生成された電荷量をQcとし、前記電荷収集率マップから得られる電荷収集率をηとしたとき、数式Qeff=Σ(Qc・η)として表されることを特徴とするエラー信号パルス幅の計算方法。 - 記憶手段と演算手段とを備えるコンピュータが実行するエラー信号パルス幅の計算方法であって、
前記記憶手段が回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を記憶し、前記演算手段が前記回路パラメータと前記モデルパラメータとを有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出し、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
その領域内に入射した電荷が全て収集される有感度領域を予め設定し、前記実効的な収集電荷量Qeffとして、前記有感度領域内に生成された電荷量の和をとることで求まる電荷量を用いることを特徴とするエラー信号パルス幅の計算方法。 - 前記電荷収集率マップの作成を、1又は複数の前記素子のチャネル幅の条件について行うことを特徴とする請求項2に記載のエラー信号パルス幅の計算方法。
- 前記有感度領域の設定を、1又は複数の前記素子のチャネル幅の条件について行うことを特徴とする請求項3に記載のエラー信号パルス幅の計算方法。
- 請求項1乃至5のいずれか1項に記載のエラー信号パルス幅の計算方法を含むことを特徴とするソフトエラー率の計算方法。
- コンピュータに、回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出する計算を実行させるためのプログラムであって、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
前記Q eff は、前記荷電粒子の入射による応答電流をI resp とし、前記素子からの回復電流をI rec としたとき、数式Q eff =∫max(I resp −I rec ,0)dtとして表されることを特徴とするプログラム。 - コンピュータに、回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出する計算を実行させるためのプログラムであって、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
前記Q eff は、前記荷電粒子の入射位置及び入射方向に対する電荷収集率のマップを予め作成し、前記荷電粒子の飛跡に沿って生成された電荷量をQcとし、前記電荷収集率マップから得られる電荷収集率をηとしたとき、数式Q eff =Σ(Qc・η)として表されることを特徴とするプログラム。 - コンピュータに、回路から得られた回路パラメータと、前記回路の動作に基づいて予め定められたモデルパラメータと、を有するモデル式を用いて、前記回路の出力ノード電圧が荷電粒子の入射によって所定の電位変動量を示す時間を、電圧パルス幅として算出する計算を実行させるためのプログラムであって、
前記モデル式は、前記電圧パルス幅をτとし、実効的な収集電荷量をQ eff とし、前記回路の負荷容量をCとし、前記所定の電位変動量をΔV crit とし、所定の係数をαとし、前記出力ノード電圧を回復させる電荷を供給する素子の飽和電流をI d,sat としたとき、数式τ=(Q eff −C・ΔV crit )/(α・I d,sat )として表され、
その領域内に入射した電荷が全て収集される有感度領域を予め設定し、前記実効的な収集電荷量Q eff として、前記有感度領域内に生成された電荷量の和をとることで求まる電荷量を用いることを特徴とするプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007228395A JP5045319B2 (ja) | 2007-09-03 | 2007-09-03 | エラー信号パルス幅の計算方法及びプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007228395A JP5045319B2 (ja) | 2007-09-03 | 2007-09-03 | エラー信号パルス幅の計算方法及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009059315A JP2009059315A (ja) | 2009-03-19 |
JP5045319B2 true JP5045319B2 (ja) | 2012-10-10 |
Family
ID=40554958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007228395A Expired - Fee Related JP5045319B2 (ja) | 2007-09-03 | 2007-09-03 | エラー信号パルス幅の計算方法及びプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5045319B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102010040035A1 (de) * | 2010-03-04 | 2011-09-08 | Robert Bosch Gmbh | Verbesserungen der Rückwärts-Analyse zur Bestimmung von Fehlermaskierungsfaktoren |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001237320A (ja) * | 2000-02-25 | 2001-08-31 | Fujitsu Ltd | 半導体回路のソフトエラー率の計算方法 |
JP4374792B2 (ja) * | 2001-03-19 | 2009-12-02 | 日本電気株式会社 | 宇宙線ソフトエラー率の計算方法 |
JP2004153152A (ja) * | 2002-10-31 | 2004-05-27 | Nec Corp | 宇宙線ソフトエラー率計算方法及び計算装置 |
-
2007
- 2007-09-03 JP JP2007228395A patent/JP5045319B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009059315A (ja) | 2009-03-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10514973B2 (en) | Memory and logic lifetime simulation systems and methods | |
Asadi et al. | An analytical approach for soft error rate estimation in digital circuits | |
Chang et al. | CASSER: A closed-form analysis framework for statistical soft error rate | |
US8255850B2 (en) | Fabricating IC with NBTI path delay within timing constraints | |
JP2010160787A (ja) | パラメータ情報作成システム、歩留まり算出システム、プログラム及び記録媒体 | |
Nieuwland et al. | Combinational logic soft error analysis and protection | |
Wang et al. | Soft error rate determination for nanoscale sequential logic | |
Firouzi et al. | Statistical analysis of BTI in the presence of process-induced voltage and temperature variations | |
Rajaei et al. | Soft error rate estimation for combinational logic in presence of single event multiple transients | |
US8813006B1 (en) | Accelerated characterization of circuits for within-die process variations | |
Raji et al. | Soft error rate estimation of combinational circuits based on vulnerability analysis | |
Zhao et al. | Evaluating transient error effects in digital nanometer circuits | |
Privat et al. | Simple and accurate single event charge collection macro modeling for circuit simulation | |
Zhao et al. | Soft-spot analysis: targeting compound noise effects in nanometer circuits | |
JP5045319B2 (ja) | エラー信号パルス幅の計算方法及びプログラム | |
Miskov-Zivanov et al. | Formal modeling and reasoning for reliability analysis | |
Raji et al. | Lifetime reliability improvement of nano-scale digital circuits using dual threshold voltage assignment | |
Chen et al. | An efficient probability framework for error propagation and correlation estimation | |
Wang et al. | Error estimation and error reduction with input-vector profiling for timing speculation in digital circuits | |
US20110257943A1 (en) | Node-based transient acceleration method for simulating circuits with latency | |
Paliaroutis et al. | Placement-based SER estimation in the presence of multiple faults in combinational logic | |
Huang et al. | Fast-yet-accurate variation-aware current and voltage modelling of radiation-induced transient fault | |
Altieri et al. | Towards on-line estimation of BTI/HCI-induced frequency degradation | |
US7600204B1 (en) | Method for simulation of negative bias and temperature instability | |
Donato et al. | A sub-threshold noise transient simulator based on integrated random telegraph and thermal noise modeling |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100715 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120403 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120601 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120619 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120702 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150727 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |