JP2002163324A - 遅延時間計算方法及びそれを用いた半導体集積回路の設計方法 - Google Patents

Abstract

(57)【要約】 【課題】複数の電子回路セルと複数の配線で構成される
半導体集積回路の遅延時間計算に適用できるシールド効
果を考慮した遅延時間計算方法を提供する。 【解決手段】電子回路セルの出力端子に接続された回路
を一つの有効負荷容量に置換して電子回路セルの遅延時
間を計算する方法において、処理111で出力端子に接続
された回路を抵抗素子及び容量素子もしくはインダクタ
ンス素子を含めた等価回路により表現した負荷パラメー
タを入力し、処理101で出力端子の電圧が遅延時間定義
電圧に達するまでの遷移時間における等価回路の各容量
素子接続ノード電圧を計算し、処理103で有効負荷容量
を各容量素子接続ノード電圧から計算し、処理104で電
子回路セルの遅延時間112を有効負荷容量から計算す
る。 【効果】半導体集積回路の遅延時間を、高速かつ高精度
に計算可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路にお
ける遅延時間計算方法及びそれを用いた設計方法に係
り、特に、電子計算機を利用して半導体集積回路を設計
する場合に適用して有効な遅延時間計算方法及びそれを
用いた設計方法に関する。

【０００２】

【従来の技術】複雑化する半導体集積回路の設計におい
て、遅延時間の計算は非常に重要であり、高性能な半導
体集積回路を設計するためには高速処理かつ高精度な遅
延時間計算方法が要求される。また、巨大化する半導体
集積回路の設計においては、計算機を用いた論理合成、
自動最適化処理が行われているが、このような処理にお
いても高速処理かつ高精度な遅延時間計算方法が必要で
ある。

【０００３】従来、このような自動最適化処理におい
て、セル遅延時間の計算には総負荷容量を用いるのが一
般的である。すなわち、セル出力端子に接続された全て
の容量値を合計した値を用いてセル遅延時間を計算する
方法である。

【０００４】しかし、半導体集積回路の加工技術は微細
化の一途をたどっており、その結果、セルの駆動能力の
増加と配線抵抗の増加が相乗して、セルの出力点におけ
る負荷容量が総負荷容量より小さく見える“シールド効
果”を大きくしており、従来の総負荷容量による遅延時
間計算方法では誤差が大きくなってきている。

【０００５】このシールド効果を考慮するために、負荷
を一つの有効負荷容量で置換する方法が知られている。
これについては、プロシーディング・カスタム・インテ
グレーテッド・サーキット・コンファレンス（１９９２
年）の１５．６．１より１５．６．４（Proceeding Cus
tom Integrated Circuit Conference, 1992）において
詳しく論じられている。

【０００６】

【発明が解決しようとする課題】しかしながら、有効負
荷容量で置換して遅延時間を計算する従来の方法は、Ｒ
Ｃπ型負荷に限定した計算方法であるため、一般的な負
荷をそのまま計算することができなかった。

【０００７】また、有効負荷容量で置換して遅延時間を
計算する従来の方法は、高速処理に関しては充分な配慮
がなされておらず、自動最適化処理などの遅延時間計算
処理を膨大に実行する処理には適用できないという難点
があった。

【０００８】このように、従来の自動最適化処理ではシ
ールド効果を考慮することが出来なかったために、精度
に関しては、正確な最適化が行われていなかった。

【０００９】そこで、本発明の第１の目的は、一般的な
負荷形態を用いて有効負荷容量を計算することが可能な
遅延時間計算方法を提供することにある。

【００１０】また、本発明の第２の目的は、高速処理が
可能な遅延時間計算方法を提供することにある。

【００１１】さらに、本発明の第３の目的は、高速高精
度な遅延時間計算方法による自動最適化処理を用いた半
導体集積回路の設計方法を提供することにある。

【００１２】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明に係る遅延時間計算方法は、複数の電
子回路セルと複数の配線により構成される半導体集積回
路の遅延時間計算方法であって、電子回路セルの出力端
子に接続された回路を一つの有効負荷容量に置換し、上
記電子回路セルの遅延時間を計算する方法において、図
１を用いて後述するように、上記遅延時間計算方法は、
上記出力端子に接続された回路を抵抗素子及び容量素子
もしくはインダクタンス素子を含めた等価回路により表
現した後、上記出力端子の電圧が遅延時間定義電圧に達
するまでの遷移時間を計算する処理101と、上記遷移時
間における上記等価回路の各容量素子接続ノード電圧を
計算する処理102と、上記有効負荷容量を上記各容量素
子接続ノード電圧から計算する処理103と、上記電子回
路セルの遅延時間を上記有効負荷容量から計算する処理
104と、からなることを特徴とするものである。

【００１３】上記第２の目的を達成するために、本発明
に係る遅延時間計算方法は、複数の電子回路セルと複数
の配線により構成される半導体集積回路の遅延時間計算
方法であって、電子回路セルの出力端子に接続された回
路を一つの有効負荷容量に置換し、上記電子回路セルの
遅延時間を計算する方法において、図２を用いて後述す
るように、上記遅延時間計算方法は、上記出力端子に接
続された回路を抵抗素子及び容量素子もしくはインダク
タンス素子を含めた等価回路により表現した後、上記出
力端子の電圧が上記遅延時間定義電圧に達するまでの出
力遷移時間を計算する処理201と、上記等価回路におけ
る各容量素子接続ノード電圧が上記遅延時間定義電圧に
達するまでの各容量素子接続ノード遷移時間を計算する
処理202と、上記有効負荷容量を上記出力遷移時間と上
記各容量素子接続ノード遷移時間とから計算する処理20
3と、上記電子回路セルの遅延時間を上記有効負荷容量
から計算する処理204とを有することを特徴とする。

【００１４】上記第３の目的を達成するために、複数の
電子回路セルにより構成される半導体集積回路の設計方
法であって、図９を用いて後述するように、上記電子回
路セルの遅延時間を計算する遅延時間計算処理901と、
所望の条件を満足しているかを判定する条件判定処理90
2と、上記電子回路の種類あるいは組み合わせを変更す
るセル変更処理903とからなり、所望の条件を満足する
ように上記電子回路セルの種類及び組み合わせを選択す
る設計方法において、上記遅延時間計算処理901には上
記有効負荷容量の計算方法を使用した遅延時間計算方法
を用いることを特徴とする。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。

【００１６】＜実施の形態１＞図１に、本発明の一実施
の形態例である遅延時間計算方法の処理手順を示す。こ
れは、半導体集積回路を構成する電子回路素子として通
常良く知られている電子回路セル（以下、「セル」と称
する。）とそれらを接続する配線により構成される半導
体集積回路のセル遅延時間計算方法の処理手順である。

【００１７】本処理手順では、先ず、セルの出力端子に
接続された回路を抵抗素子および容量素子もしくはイン
ダクタンス素子を含む等価回路として表現した負荷パラ
メータ111を入力する。処理101で、セル出力端子の電圧
が遅延時間定義電圧に達するまでの遷移時間を計算する
セル出力遷移時間計算処理を行う。次の処理102では、
セル出力遷移時間における等価回路の各容量素子接続ノ
ードの電圧計算処理を行う。さらに、処理103で、各容
量素子接続ノードの電圧値と接続された容量素子の容量
値とから有効負荷容量を計算する処理を行う。最後に、
処理104において、有効負荷容量からセル遅延時間を計
算する処理により、セル遅延時間112を得る。

【００１８】次に、上記処理手順について具体的な回路
例を参照して説明する。図３はセルの出力端子に接続さ
れた等価回路の例である。セル301の遅延時間を、以下
に示す様に計算する。ここで、電源電圧をVDDとし、遅
延時間定義電圧をVDD/2とする。以下では、出力電圧が
０からVDDに上がる場合を説明するが、出力電圧がVDDか
ら０に下がる場合も同様に計算することが出来る。

【００１９】まず、処理101により、セル301の出力電圧
が０からVDD/2に上がるまでの遷移時間を計算する。こ
れは、例えば各種負荷形態に応じた値を回路シミュレー
ション等によりあらかじめ求めておき、ライブラリとし
て保存しておくことで、そのライブラリを用いて計算す
ることができる。

【００２０】次に、処理102により、容量素子が接続さ
れたノードN1,N2,N3,N4について、処理101により計算し
た遷移時間における電圧を計算する。ここで、ノードN1
はセルの出力端子であるのでVDD/2であるが、ノードN2,
N3,N4はそれぞれ抵抗R1,R2,R3による電圧降下によりVDD
/2より小さい値となる。これらの値は、例えば各抵抗値
と容量値から回路方程式を解くことで計算することが可
能である。

【００２１】次に、処理103により有効負荷容量Ceffを
計算する。これは例えば、セル301の出力電圧が０からV
DD/2に上がるまでの遷移時間におけるノードN2,N3,N4の
電圧をそれぞれVC2,VC3,VC4とすると、次の計算式 (1)
を用いて計算することが可能である。

【００２２】

【数１】 次に、処理104により、処理103にて計算した有効負荷容
量Ceffを用いてセル遅延時間を計算する。これは、例え
ばセル遅延時間をTcellとすると、Tcell＝k1・Ceff＋k2
などの計算式を用いて計算することが出来る。ここで、
k1,k2の値は、予め回路シミュレーション等によりセル
毎の値を求めておき、ライブラリとして保存しておくこ
とにより、遅延時間計算処理を高速に実行することがで
きる。

【００２３】本発明を一般的にすると、遅延時間定義電
圧をVd、各容量素子接続ノード電圧をVci、上記各容量
素子の容量値をCiとするとき、有効負荷容量Ceffを次式
(2)により計算することができる。

【００２４】

【数２】 この式により、等価回路を一つの有効負荷容量で置換で
きる理由を説明する。セルの出力端子より流れ出す電流
の合計Qtは、等価回路の全容量値をCtとするとQ＝C・V
の関係式より、Qt＝Ct・VDDと表すことが出来る。ここ
で、図３に示す等価回路の場合にはCt＝C11＋C12＋C21
＋C22＋C31＋C32である。従って、従来は等価回路を一
つの容量値で表現するにはＣtを用いていた。

【００２５】しかしながら、セル遅延時間は、遅延時間
定義電圧までに流れ出す電流で決まるため、セル遅延時
間を計算するのに必要な容量値は、遅延時間定義電圧ま
でに流れ出す電流値の合計が等しくなる一つの容量値で
表現する必要がある。遅延時間定義電圧までに流れ出す
電流値の合計は，セル出力電圧が遅延時間定義電圧に達
したときの各容量素子の電圧で計算することができる。
すなわち、セル出力電圧が遅延時間定義電圧までに達す
る間に流れ出す電流に等しい電流が流れ込む一つの容量
で表現すればよく、それが式 (2)である。

【００２６】本発明によれば、配線抵抗の影響により負
荷容量が小さく見えるシールド効果を考慮した遅延時間
計算を行うことが出来る。また、本発明によれば、負荷
形態がＲＣπ型負荷である必要は無く、一般的な負荷の
等価回路をそのまま計算することが出来る。すなわち、
本発明のシールド効果を考慮した高精度な遅延時間計算
方法を用いることにより、高性能な半導体集積回路を設
計することが可能である。

【００２７】＜実施の形態２＞図２は、本発明に係る遅
延時間計算方法の他の実施の形態例を示す処理手順であ
り、複数のセルとそれらを接続する配線により構成され
る半導体集積回路のセル遅延時間計算方法である。

【００２８】本処理手順では、先ず、セルの出力端子に
接続された回路を抵抗素子及び容量素子もしくはインダ
クタンス素子を含む等価回路として負荷パラメータ211
を入力する。

【００２９】処理201で、セル出力端子の電圧が遅延時
間定義電圧に達するまでの遷移時間を計算するセル出力
遷移時間計算処理を行う。一方、処理202において、等
価回路の各容量素子接続ノード電圧が遅延時間定義電圧
に達するまでの遷移時間、すなわち容量値を計算する。
次に、処理203では、処理201と処理202で求めた各容量
素子接続ノード電圧遷移時間と接続された容量素子の容
量値とから有効負荷容量を計算する。最後に、処理204
において、処理203で求めた有効負荷容量からセル遅延
時間を計算する処理を行うことにより、セル遅延時間21
2を得る。

【００３０】上記処理手順について、図３の具体的な回
路例を参照して説明する。セル301の遅延時間は、以下
に示す様に計算することが出来る。ここで、電源電圧を
VDDとし、遅延時間定義電圧をVDD/2とする。以下では出
力電圧が０からVDDに上がる場合を説明するが、出力電
圧がVDDから０に下がる場合も同様に計算することが出
来る。

【００３１】まず、処理201により、セル301の出力電圧
が０からVDD/2に上がるまでの遷移時間を計算する。こ
れは、例えば、セルの負荷駆動抵抗をRon、出力端子に
接続された全容量値の合計をCtとすると、Ron・Ctとし
て計算することが出来る。ここで、Ct＝C11＋C12＋C21
＋C22＋C31＋C32である。また、Ronはあらかじめ回路シ
ミュレーション等により各セル毎に求めておけば良い。

【００３２】次に、処理202により各容量ノード電圧の
遷移時間を計算する。これは、例えば出力遷移時間をT
o、出力端子から各容量素子接続ノードまでの遅延時間
をTdiとするとき、各容量素子接続ノード遷移時間Ti
を、Ti＝To＋Tdiとして計算することができる。

【００３３】また、出力端子からノードN1,N2,N3,N4ま
での遅延時間は、それぞれの遅延時間をTd1,Td2,Td3,Td
4とすると、Td1＝０、Td2＝R1・(C12＋C21＋C22＋C31＋
C32)、Td3＝Td2＋R2・C22、Td4＝Td2＋R3・C32、という
計算式により求めることが可能である。

【００３４】次に、処理203により有効負荷容量Ceffを
計算する。これは、例えば次の計算式 (3)により近似計
算する。

【００３５】

【数３】 次に処理204により、処理203で計算した有効負荷容量Ce
ffを用いてセル遅延時間を計算する。これは、例えばセ
ル遅延時間をTcellとすると、Tcell＝k1・Ceff＋k2など
の計算式を用いて計算することが出来る。ここで、k1,k
2の値はあらかじめ回路シミュレーション等によりセル
毎の値を求めておき、ライブラリとして保存しておくこ
とで、遅延時間計算処理を高速に実行することができ
る。

【００３６】本発明を一般的にすると、セルの負荷駆動
抵抗をRon、出力端子に接続された全容量値の合計をC
t、セル出力端子から各容量素子が接続したノードまで
の遅延時間をTdi、各容量素子の容量値をCiとすると
き、有効負荷容量Ceffは次の式(4)により近似計算する
ことが出来る。

【００３７】

【数４】 以下、この式 (4)により、等価回路を一つの有効負荷容
量で置換できる理由を説明する。セルの出力端子より流
れ出す電流の合計Qtは、等価回路の全容量値をCtとする
とQ＝C・Vの関係式より、Qt＝Ct・VDDと表すことが出来
る。従って、従来は等価回路を一つの容量値で表現する
にはCtを用いていた。

【００３８】しかしながら、セル遅延時間は、遅延時間
定義電圧までに流れ出す電流で決まるため、セル遅延時
間を計算するに必要な容量値は、遅延時間定義電圧まで
に流れ出す電流値の合計が等しくなる一つの容量値で表
現する必要がある。遅延時間定義電圧までに流れ出す電
流値の合計は、セル出力電圧が遅延時間定義電圧に達し
たときの各容量素子の電圧で計算することができる。こ
こで、各容量素子の電圧をセル出力端子から各容量素子
までの遅延時間で近似的に現すことができる。すなわ
ち、セル出力電圧が遅延時間定義電圧までに達する間に
流れ出す電流に等しい電流が流れ込む一つの容量で表現
すればよく、それが式(4)である。

【００３９】シールド効果を考慮するために負荷を一つ
の有効負荷容量で置換する方法の従来例として、前記プ
ロシーディング・カスタム・インテグレーテッド・サー
キット・コンファレンス（１９９２年）15.6.1から15.
6.4において述べられている有効負荷容量を計算する式
では、図４に示すようなセル401、抵抗R、容量C1,C2か
らなるＲＣπ型回路を、加減算が７回、乗算が１２回、
除算が４回、指数計算が２回必要である。

【００４０】これに対して、本発明の計算方法では、図
４に示すようなＲＣπ型回路を、加減算が３回、乗算が
３回、除算が１回だけで求めることができる。しかも、
特に演算時間が長くなる除算、指数計算の回数が少ない
ために、従来の計算方法よりも１０倍以上の高速処理が
可能である。

【００４１】本発明によれば、配線抵抗の影響により負
荷容量が小さく見えるシールド効果を考慮した遅延時間
計算を行うことが出来る。また、負荷形態に大きな制約
が無く、一般的な負荷の等価回路をそのまま計算するこ
とが出来る。更に、セル出力端子から各容量素子までの
遅延時間は配線遅延時間を計算する際に求めることが可
能な値である。これらの値を使用することで、有効負荷
容量を計算するために追加される計算処理は非常に少な
くてよく、高速に遅延時間計算を実行することが出来
る。すなわち、本発明の高精度な遅延時間計算方法を用
いることにより、高性能な半導体集積回路を短期間に設
計することが可能である。

【００４２】式 (4)は、有効負荷容量を近似的に求める
式であるが、式 (4)を用いて計算した有効負荷容量Ceff
を、総負荷容量Ｃtに置き換えて再計算することで、有
効負荷容量の精度を向上することが可能である。これ
は、有効負荷容量の値が収束するまで繰り返し処理とし
て実行することも可能である。

【００４３】また、図４に示すようなＲＣπ型負荷に本
発明を適用する場合には、Ceff＝Ctとして式 (4)の方程
式を解くことにより、有効負荷容量Ceffを次の式 (5)に
より求めることが出来る。

【００４４】

【数５】 これにより、有効負荷容量を精度良く計算することが可
能である。

【００４５】＜実施の形態３＞論理回路での本発明の図
１及び図２に示した遅延時間計算方法を、図５に示す論
理回路例を用いて説明する。入力A0,A1,A2,A3から出力B
0,B1,B2,B3までの全ての組み合わせの遅延時間を計算す
るものとする。

【００４６】まず、入力A0を始点としセルI11の遅延時
間を計算する。セルI11の負荷等価回路はセルI21の入力
容量と、セルI23の入力容量と、それらを接続する配線
の抵抗と容量により表現される。それを用いて本発明の
有効負荷容量計算を行い、セルI11の遅延時間を計算す
る。次に、セルI21の遅延時間も同様に計算すること
で、A0,I11,I21,B0を経路とする遅延時間を求めること
が出来る。全ての経路について同様に計算することで全
パスの遅延時間を計算することが出来る。ここではセル
について述べているので、配線遅延時間の計算方法につ
いては実施の形態８で後述する。

【００４７】本発明の遅延時間計算方法は、例えば電子
計算機で動作するプログラムとして実施することが可能
である。

【００４８】＜実施の形態４＞図６は、本発明の一実施
の形態例であるシステムの概略構成図である。ここで、
参照符号610は処理装置、611はセルの接続関係を示した
設計ファイル、612はあらかじめ回路シミュレーション
等によりセル毎の遅延時間パラメータを求めたセルライ
ブラリ、613は遅延時間計算を実行した結果である遅延
時間リスト、614は遅延時間計算を実行した結果の表示
装置、601は外部入出力装置、602は演算処理装置、603
は記憶装置である。また、621は記憶装置603内の遅延時
間計算プログラム領域、622は遅延時間テーブル領域、6
23は作業テーブル領域である。

【００４９】本発明の遅延時間計算方法は、遅延時間計
算プログラム領域621にプログラムとして格納され、外
部入出力装置601により設計ファイル611と、セルライブ
ラリ612を読み込み、演算処理装置602により遅延時間計
算プログラムに従って演算処理が行なわれる。この演算
処理結果は、外部入出力装置601により遅延時間リスト6
13を出力及び／又は表示装置614により遅延時間リスト
を表示する。

【００５０】電子計算機を用いることにより、本発明の
遅延時間計算方法を高速に処理することが可能である。

【００５１】図７は、図６におけるセルライブラリ612
の構成例である。同図において、参照符号701,702,703,
704,705はライブラリの項目であり、セル種、ピン名、
極性、遅延時間パラメータ、遷移時間パラメータをそれ
ぞれ示す。セルの遅延時間は、セルの種類、ピン毎、出
力が立ち上がりであるか立下りであるかの極性により異
なるため、それぞれの条件でパラメータを定義する。

【００５２】有効負荷容量Ceffを用いたセルの遅延時間
Tcellを求める式としては、前述したTcell＝ｋ1・Ｃeff
＋ｋ2の計算式を用いることも出来る。しかし、セルの
遅延時間は入力遷移時間TIにも依存するため、入力遷移
時間TIを考慮した次の計算式、 Tcell＝a1・Ceff・TI＋b1・Ceff＋c1・TI＋d1 により計算したほうがより精度の高い計算が行える。こ
こで入力遷移時間とは、例えば入力電圧が０からVDD/2
にまで達する時間、またはVDDからVDD/2に達する時間、
もしくは、0.2・VDDから0.8・VDDの間を遷移する時間と
して定義する。

【００５３】この計算で使用するパラメータa1,b1,c1,d
1を、セル種毎、ピン毎、極性毎に項目704に格納する。
これらのパラメータは、事前に回路シミュレーション等
を用いて求めておけばよい。上記計算方法では、次段セ
ルの入力遷移時間も同時に計算する必要がある。遅延時
間と同様に、次段セルの入力遷移時間をTINとすると、 TIN＝a2・Ceff・TI＋b2・Ceff＋ｃ2・TI＋ｄ2 により計算を行い、次段セルの遅延時間計算での入力遷
移時間として使用する。

【００５４】パラメータa2,b2,c2,d2は、セル種毎，ピ
ン毎，極性毎に項目705に格納する。これらのパラメー
タも同様に回路シミュレーション等を用いてあらかじめ
求めておけばよい。

【００５５】本セルライブラリ構成方法を用いれば、本
発明の遅延時間計算方法を高速かつ高精度に実行するこ
とが可能である。

【００５６】図８は、本発明により計算精度が改善する
効果を示したものである。ここで、（ａ）は従来の遅延
時間計算方法であるシールド効果を考慮しない総負荷容
量を用いてセルの遅延時間を計算した場合であり、
（ｂ）は本発明の遅延時間計算方法による有効負荷容量
を用いてセルの遅延時間を計算した場合である。横軸は
回路シミュレーションにより求めた遅延時間Tcellを、
縦軸にそれぞれの計算方法により計算した遅延時間Tcel
lを示し、実際の論理ブロックについて、各セル毎に値
をプロットしてある。

【００５７】同図（ａ）より、従来の計算方法では計算
誤差が最大で１５０％もあり、実際の半導体集積回路の
設計に用いた場合、正しい設計が行われないことは明ら
かである。一方、同図（ｂ）より、本発明による遅延時
間計算方法は、計算誤差が最大で３０％と、従来の計算
誤差を１／５にすることが可能であり、半導体集積回路
を正しく設計することができる。

【００５８】従って、本発明の遅延時間計算方法を用い
ることにより、高性能な半導体集積回路を設計すること
が可能である。

【００５９】＜実施の形態５＞以下、半導体集積回路の
設計方法について説明する。

【００６０】図９は、本発明の一実施の形態例を示す半
導体集積回路の設計方法の処理手順である。本実施の形
態は、複数のセルにより構成される半導体集積回路の設
計方法に本発明の遅延時間計算方法を適用する場合であ
り、所望の条件を満たすようにセルを変更することがで
きる。

【００６１】本処理手順では、先ず、論理を構成するセ
ルとそれらを接続する配線の情報を含む論理ファイル91
1を入力する。

【００６２】処理901で遅延時間計算処理を行い、処理9
02で条件判定処理を行う。条件判定処理で所望の条件を
満たさないNGの場合、処理903へ進み、セル変更処理を
行ってから処理901へ戻るルーチンを、処理902の条件判
定処理で所望の条件を満たしてOKとなるまで繰り返す。
これにより、所望の条件を満たした論理ファイル912を
得ることができる。

【００６３】ここで、所望の条件とは、例えば、全ての
経路を通るパスの遅延時間が目的の遅延時間以下になる
という条件である。

【００６４】また、セル変更処理とは、所望の遅延時間
を得るために、例えばセルの倍力切替を行う、大きな負
荷を駆動する場合に高駆動能力を持つセルを挿入する、
あるいは接続関係を変更して負荷を軽くする、等の処理
を行うことである。セルの倍力切替とは、論理的機能は
同じでも駆動能力が異なるセル間でセルを交換すること
であり、駆動能力の異なるセルとは、例えば、電界効果
型トランジスタを用いたセルであれば、トランジスタの
チャネル幅Ｗのサイズを変えることで実現することが出
来る。セルの出力端子に接続された負荷が重い場合には
駆動能力を上げ、負荷が軽い場合には駆動能力を下げる
ことで、所望の遅延時間を得ることが出来る。

【００６５】ここで、対象が大規模な半導体集積回路の
場合、処理901、処理902、処理903は１００万回を超え
る膨大な回数の繰り返しを行わなければならず、処理90
1の遅延時間計算処理には高速処理が要求される。ま
た、遅延時間計算の精度が高くなければ得られた論理フ
ァイル912は正しい結果とはならないので、実際に半導
体集積回路を製造した場合に所望の条件を満たすことが
出来ない。

【００６６】しかし、処理901の遅延時間計算処理に、
前述した実施の形態１または２の本発明による遅延時間
計算方法を用いることで、処理の高速化と高い精度でセ
ル変更処理を実行することが可能である。さらに、本発
明の半導体集積回路の設計方法は、電子計算機を用いる
ことにより高速に処理することが可能である。

【００６７】＜実施の形態６＞図１０は、本発明の半導
体集積回路の設計方法を実施するシステムの一例を示す
概略構成図である。ここで、参照符号610は処理装置、6
11はセルの接続関係を示した設計ファイル、612はセル
ライブラリ、1001は設計ファイル611を所望の条件を満
たすように変更した設計ファイル、614は表示装置、601
は外部入出力装置、602は演算処理装置、603は記憶装置
である。また、621は記憶装置603内の遅延時間計算プロ
グラム領域、622は遅延時間テーブル領域、623は作業テ
ーブル領域である。

【００６８】本発明の半導体集積回路設計方法は、遅延
時間計算プログラム領域621にプログラムとして格納さ
れ、外部入出力装置601により設計ファイル611、セルラ
イブラリ612を読み込み、図９に示したフローの遅延時
間計算プログラムに従って演算処理装置602により論理
ファイル変更処理が行なわれ、外部入出力装置601によ
り変更後の設計ファイル1001を出力する。

【００６９】図１１に示す具体的回路例を用いて、本発
明の半導体集積回路の設計方法を、セル倍力切替により
所望の条件を達成させる場合について説明する。セルの
倍力は１倍力、２倍力、３倍力の３種類があるものと
し、元の設計ファイルでは全て２倍力のセルを使用した
として説明する。

【００７０】図１２はセルI11に使用するインバータの
倍力を示す図であり、（ａ）は１倍力、（ｂ）は２倍
力、（ｃ）は３倍力の回路例である。機能としてはどれ
も同じであるが、２倍力のセルでは１倍力のセルを２個
並列に、３倍力のセルでは１倍力のセルを３個並列にす
ることで、駆動能力をそれぞれ２倍、３倍としている。
セルI12に使用する２入力ＮＡＮＤの回路も同様に並列
にすることで、１倍力、２倍力、３倍力を構成する。

【００７１】目的の条件は、入力A0,A1,A2,A3から出力B
0,B1,B2,B3までの全ての組み合わせの遅延時間が目標の
遅延時間を満足する事とする。

【００７２】図９に示したフローの本発明による遅延時
間計算処理901により遅延時間を求め、条件判定処理902
を実行する。このときの判定結果は、A0,I12,I24,B3を
通るパスが目標の遅延時間を満足していないとする。

【００７３】次に、セル倍力変更処理903により、セルI
12の倍力を２から３に上げ、再び処理901に戻り遅延時
間計算を実行する。処理902において、まだA0,I12,I24,
B3を通るパスが目標の遅延時間を満足していないとす
る。

【００７４】再度、セル倍力変更処理903により、セルI
22の倍力を２から１に下げ，再び処理901に戻り遅延時
間計算を実行する。倍力を下げることでセルの入力容量
が減るために、A0,I12,I24,B3を通るパスの遅延時間が
減少する。

【００７５】以上のような処理を繰り返し実行すること
により、全てのパスでの遅延時間が目標の遅延時間を満
足することが出来る。また、如何なる処理を施しても条
件を満足できなかった場合には繰り返しを中断する処理
を、条件判定処理902に加えておく必要がある。

【００７６】本発明の半導体集積回路の設計方法を用い
れば、目標の遅延時間を満足する範囲内でセルの倍力を
下げて、低消費電力な論理回路を得るようにすることも
可能であることは明らかである。

【００７７】本発明による遅延時間計算において、配線
の容量を実際のレイアウトから抽出することは、遅延時
間の計算結果をより正確にするために有効である。配線
の容量は、ある前提条件の基に、単位長さ当りの容量と
配線の長さだけを基に計算することも処理の高速化には
有効であるが精度を確保することは難しい。

【００７８】＜実施の形態７＞図１３は配線のレイアウ
ト例である。ここで、参照符号1311から1314はメタル配
線Ｍ１、1321から1323は別の層であるＭ２であり、1301
から1303はメタル配線Ｍ１とメタル配線Ｍ２を接続する
コンタクトである。

【００７９】配線の容量は、周辺の配線の影響を受ける
ことは明らかである。例えば、参照符号1322のメタル配
線Ｍ２に着目した場合、同じ層で隣に平行している132
1,1323の配線Ｍ２と、下層で交差している1311,1312,13
13,1314の配線Ｍ１により容量が増加する。このような
隣接する配線、上層または下層で交差する配線を考慮し
て配線の容量を正確に計算することで、本発明の高い計
算精度を持った遅延時間計算方法の効果を最大限に活用
することが可能である。すなわち、本発明による半導体
集積回路の設計方法により設計した半導体集積回路は、
実際に半導体集積回路を製造したときに正しく所望の条
件を満足していることになる。

【００８０】本発明による半導体集積回路の設計方法
は、セルの配置、配線処理と併せて実行することによ
り、更に高性能な半導体集積回路を設計可能なことは言
うまでも無い。

【００８１】＜実施の形態８＞図１５は本発明の遅延時
間計算方法の別の実施形態例を示す処理手順である。本
実施の形態は、複数のセルとそれらを接続する配線によ
り構成される半導体集積回路の配線遅延時間計算方法で
ある。

【００８２】本処理手順では、先ず実施の形態１および
２と同様に、セルの出力端子に接続された負荷パラメー
タ1511を入力する。処理1501で、セルの全負荷容量によ
りセル出力遷移時間TT1を計算するセル出力遷移時間計
算処理を行なう。この処理1501は、例えばセルの入力遷
移時間をTi、全負荷容量をCtとすると、次の計算式、 TT1＝k1・Ct・Ti＋k2・Ct＋k3・Ti＋k4 により計算する。ここで、k1，k2，k3，k4は予め回路シ
ミュレーション等によりセル毎に求めておく定数であ
る。一方、処理1501と並行して、処理1502では、配線の
配線抵抗、配線容量、負荷となるセルの入力容量とから
仮の配線遅延時間Tw0を計算する仮配線遅延時間計算処
理を行なう。この処理1502は、例えば、配線の接点間の
配線抵抗をRi、その接点間の終点接点より先の全容量を
CiとしたときにRi・Ciの合計値としてTw0=ΣRi・Ciによ
り計算する。

【００８３】最後に、処理1503において、前記全負荷容
量によるセル出力遷移時間TT1及び前記仮配線遅延時間T
w0より配線遅延時間Twを計算する配線遅延時間計算処理
を行ない、配線遅延時間1512を得る。この処理1503は例
えば、前記全負荷容量によるセル出力遷移時間TT1及び
前記仮配線遅延時間Tw0により次の計算式(6)により計算
する。ここでa1,a2は定数であり、例えばa1=1，a2=0.5
等の値を用いる。

【００８４】

【数６】 本実施の形態の遅延時間計算方法によれば、配線遅延時
間をセル出力の遷移時間で補正することにより配線遅延
時間を精度良く計算することが可能である。

【００８５】＜実施の形態９＞図１６は、本発明の遅延
時間計算方法のまた別の実施形態例を示す処理手順であ
る。本実施の形態は、複数のセルとそれらを接続する配
線により構成される半導体集積回路の配線遅延時間計算
方法である。本処理手順では、先ず実施の形態８と同様
に、セルの出力端子に接続された負荷パラメータ1611を
入力する。

【００８６】処理1601で、セルの全負荷容量によりセル
出力遷移時間TT1を計算する全負荷容量によるセル出力
遷移時間計算処理を行う。この処理1601は、例えばセル
の入力遷移時間をTi、全負荷容量をCtとすると、次の計
算式、TT1＝k1・Ct・Ti＋k2・Ct＋k3・Ti＋k4により計
算する。ここで，k1，k2，k3，k4は予め回路シミュレー
ション等によりセル毎に求めておく定数である。

【００８７】一方、処理1601と並行して、処理1602で
は、セルの有効負荷容量によりセルの出力遷移時間TT2
を計算するセルの出力遷移時間計算処理を行なう。この
処理1602は、例えばセルの入力遷移時間をTi、有効負荷
容量をCeffとすると、次の計算式、 TT2＝k1・Ceff・Ti＋k2・Ceff＋k3・Ti＋k4 により計算する。ここで、k1，k2，k3，k4は予め回路シ
ミュレーション等によりセル毎に求めておく定数であ
る。

【００８８】また並行して、処理1603では、配線の配線
抵抗、配線容量、負荷となるセルの入力容量とから仮の
配線遅延時間Tw0を計算する仮配線遅延時間計算処理を
行う。この処理1603は、例えば、配線の接点間の配線抵
抗をRi、その接点間の終点接点より先の全容量をCiとし
たときに、Ri・Ciの合計値としてTw0=ΣRi・Ciにより計
算する。

【００８９】処理1604では、前記全負荷容量によるセル
出力遷移時間TT1、前記有効負荷容量によるセル出力遷
移時間TT2、及び前記仮配線遅延時間Tw0より、配線遅延
時間Twを計算する配線遅延時間計算処理を行なう。これ
により配線遅延時間1612を得る。この処理1604は、例え
ば，前記全負荷容量によるセル出力遷移時間TT1，前記
有効負荷容量によるセル出力遷移時間TT2、及び前記仮
配線遅延時間Tw0により次の計算式(7)を用いて計算す
る。ここでb1，b2，b3，b4は定数であり、例えば、b1=
2,b2=2,b3=1,b4=0.5等の値を用いる。

【００９０】

【数７】 本実施の形態によれば，配線遅延時間を全負荷容量によ
るセル出力遷移時間と有効負荷容量によるセル出力遷移
時間で補正することにより配線遅延時間を更に精度良く
計算することが可能である。図１７は、本実施の形態の
配線遅延時間計算方法と図２のセルの遅延時間計算方法
により半導体集積回路のセル１段分の遅延時間を求める
処理手順である。ここでセル１段分の遅延時間とは、対
象セルのセル遅延時間と次段セルまでの配線遅延時間を
合計した遅延時間である。

【００９１】図１７において、図２および図１６と同じ
処理については同じ参照符号を付して、その説明は省略
する。従って、図１７の処理手順により配線遅延時間16
12とセル遅延時間212から、１段分の遅延時間1700を高
精度に得ることができる。

【００９２】この図１７に示したセル１段分の遅延時間
を求める計算処理を、例えば図９の遅延時間計算処理90
1に適用することにより、半導体集積回路の設計にシー
ルド効果を考慮した精度良い遅延時間を用いることがで
き、高性能な半導体集積回路の設計が可能となる。

【００９３】＜実施の形態１０＞本発明による半導体集
積回路の設計方法は、プログラムを記録した記憶媒体と
して提供することが可能である。また、プログラムをイ
ンターネットのようなデータ伝送媒体を経由して提供す
ることも可能である。更に、インターネットを用いた論
理ファイル最適化サービスとして提供することも可能で
ある。

【００９４】図１４に、論理ファイル最適化サービスの
構成例を示す。同図において、参照符号1401は最適化サ
ービスを受ける論理設計コンピュータ、1402は最適化サ
ービスを提供する論理最適化コンピュータ、1403はこれ
らのコンピュータを接続するデータ伝送媒体である。論
理設計コンピュータ1401は、所望の論理機能を満足する
論理ファイルを設計し、論理ファイルをデータ伝送媒体
1403を経由して論理最適化コンピュータに転送する。論
理最適化コンピュータ1402では、受け取った論理ファイ
ルを本発明による半導体集積回路の設計方法を用いて所
望の条件を満足するように最適化を実行し、結果の論理
ファイルをデータ伝送媒体1403を経由して論理設計コン
ピュータ1401に返送する。

【００９５】このように、最適化サービスを受ける論理
設計コンピュータ1401では所望の論理機能を満足する論
理設計だけを実行すればよく、高性能な半導体集積回路
の設計で最も難しい遅延時間の制約を満足させる膨大な
工数を削減することが可能である。また、最適化サービ
スを受ける論理設計コンピュータ1401では、前述した本
発明による高性能な半導体集積回路の設計方法を容易に
利用することが可能である。

【００９６】

【発明の効果】本発明によれば、一般的な負荷形態を用
いて有効負荷容量を計算することが可能であり、配線抵
抗の影響により負荷容量が小さく見えるシールド効果を
考慮した高精度な遅延時間計算を用いることで、高性能
な半導体集積回路を設計することができる。

【００９７】また、本発明によれば、高精度な遅延時間
計算を高速に処理することが可能であり、高性能な半導
体集積回路を短期間に設計することができる。

【図面の簡単な説明】

【図１】本発明の遅延時間計算方法の一実施の形態例を
示す処理手順の図である。

【図２】本発明の遅延時間計算方法の他の実施の形態例
を示す処理手順の図である。

【図３】本発明の遅延時間計算方法を説明する出力負荷
の回路図である。

【図４】本発明の遅延時間計算方法を説明する出力負荷
の他の回路図である。

【図５】本発明の遅延時間計算方法を説明する論理回路
図である。

【図６】本発明の遅延時間計算方法を実施する計算装置
の構成例を示すブロック図である。

【図７】図６に示したセルライブラリの構成例を示す図
である。

【図８】本発明の遅延時間計算方法による計算精度の改
善効果を示す図であり、（ａ）は従来の遅延時間計算方
法とによる場合、（ｂ）は本発明の遅延時間計算方法の
場合である。

【図９】本発明の半導体集積回路の設計方法の一実施の
形態例を示す処理手順の図である。

【図１０】本発明の半導体集積回路の設計方法を実施す
るシステムの構成例を示すブロック図である。

【図１１】本発明の半導体集積回路の設計方法を説明す
るための論理回路図である。

【図１２】本発明の半導体集積回路の設計方法を説明す
るためのセルの回路図である。

【図１３】本発明の半導体集積回路の設計方法を説明す
るための配線のレイアウト図である。

【図１４】本発明の半導体集積回路の設計方法の一実施
の形態例である半導体集積回路の最適化サービスの構成
例を示す図である。

【図１５】本発明の遅延時間計算方法の一実施の形態例
を示す配線遅延時間計算方法の処理手順の図である。

【図１６】本発明の遅延時間計算方法の別の実施の形態
例を示す配線遅延時間計算方法の処理手順の図である。

【図１７】本発明の遅延時間計算方法の一実施の形態例
を示す図であり、図２のセル遅延時間計算方法と図１６
の配線遅延時間計算方法を行なう場合の処理手順の図で
ある。

【符号の説明】

101〜104,201〜204,901〜903,1501〜1503,1601〜1604…
処理、301,401…電子回路セル、601…外部入出力装置、
602…演算処理装置、603…記憶装置、610…処理装置、6
11…設計ファイル、612…セルライブラリ、613…遅延時
間リスト、614…表示装置、701,702,703,704,705…ライ
ブラリの項目、1311〜1314…Ｍ１配線、1321〜1323…Ｍ
２配線、1301〜1303…コンタクト、1401…論理設計コン
ピュータ、1402…論理最適化コンピュータ、1403…デー
タ伝送媒体。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｇ０１Ｒ 31/28 Ｆ

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数の電子回路セルと複数の配線により構
   成される半導体集積回路の遅延時間計算方法であって、
   電子回路セルの出力端子に接続された回路を一つの有効
   負荷容量に置換し、上記電子回路セルの遅延時間を計算
   する方法において、 上記出力端子に接続された回路を抵抗素子及び容量素子
   もしくはインダクタンス素子を含めた等価回路により表
   現した負荷パラメータを入力する処理と、 上記出力端子の電圧が遅延時間定義電圧に達するまでの
   遷移時間を計算する処理と、 上記遷移時間における上記等価回路の各容量素子接続ノ
   ード電圧を計算する処理と、 上記有効負荷容量を上記各容量素子接続ノード電圧から
   計算する処理と、 上記電子回路セルの遅延時間を上記有効負荷容量から計
   算する処理と、からなることを特徴とする遅延時間計算
   方法。
2. 【請求項２】請求項１記載の遅延時間計算方法におい
   て、上記有効負荷容量の計算処理は、上記遅延時間定義
   電圧をVd、上記各容量素子接続ノード電圧をVci、上記
   各容量素子の容量値をCiとするとき、上記各容量素子に
   おいてCi・Vci／Vdを計算し、それらの値を合計する処
   理である遅延時間計算方法。
3. 【請求項３】複数の電子回路セルと複数の配線により構
   成される半導体集積回路の遅延時間計算方法であって、
   電子回路セルの出力端子に接続された回路を一つの有効
   負荷容量に置換し、上記電子回路セルの遅延時間を計算
   する方法において、 上記出力端子に接続された回路を抵抗素子及び容量素子
   もしくはインダクタンス素子を含めた等価回路により表
   現した負荷パラメータを入力する処理と、 上記出力端子の電圧が遅延時間定義電圧に達するまでの
   出力遷移時間を計算する処理と、 上記等価回路における各容量素子接続ノード電圧が上記
   遅延時間定義電圧に達するまでの各容量素子接続ノード
   遷移時間を計算する処理と、 上記有効負荷容量を上記出力遷移時間と上記各容量素子
   接続ノード遷移時間とから計算する処理と、 上記電子回路セルの遅延時間を上記有効負荷容量から計
   算する処理と、からなることを特徴とする遅延時間計算
   方法。
4. 【請求項４】請求項３記載の遅延時間計算方法におい
   て、上記有効負荷容量の計算方法は、上記出力遷移時間
   をTo、上記各容量素子接続ノード遷移時間をTi、上記各
   容量素子の容量値をCiとするとき、上記各容量素子にお
   いてCi・To／Tiを計算し、それらの値を合計した値を上
   記有効負荷容量とすることを特徴とする遅延時間計算方
   法。
5. 【請求項５】請求項４記載の遅延時間計算方法におい
   て、上記出力遷移時間の計算方法は、上記電子回路セル
   の負荷駆動抵抗をRon、上記出力端子に接続される全容
   量素子の容量値の合計をCtとするとき、Ron・Ctを上記
   出力遷移時間とすることを特徴とする遅延時間計算方
   法。
6. 【請求項６】請求項５記載の遅延時間計算方法におい
   て、一度計算した上記有効負荷容量をCeff0とすると、R
   on・Ceff0を上記出力遷移時間として上記有効負荷容量
   を再計算することを特徴とする遅延時間計算方法。
7. 【請求項７】請求項４記載の遅延時間計算方法におい
   て、上記出力遷移時間をTo、上記出力端子から上記各容
   量素子接続ノードまでの遅延時間をＴdiとするとき、上
   記各容量素子接続ノード遷移時間TiをTo＋Tdiとするこ
   とを特徴とする遅延時間計算方法。
8. 【請求項８】請求項１〜７のいずれか１項に記載の遅延
   時間計算方法において、上記有効負荷容量をCeff、上記
   電子回路セルの入力遷移時間をTIとしたとき、遅延時間
   パラメータa,b,c,dを用いて、セルの遅延時間を計算式a
   ・Ceff・TI＋b・Ceff＋c・TI＋dにより計算することを
   特徴とする遅延時間計算方法。
9. 【請求項９】（追加１）複数の電子回路セルと複数の配
   線により構成される半導体集積回路の遅延時間計算方法
   であって、 配線遅延時間の計算方法が、 前記電子回路セルの出力に接続された容量値を合計した
   全負荷容量Ctから前記セルの出力遷移時間TT1を計算す
   る第１処理と、 前記電子回路セルに接続された配線の配線抵抗Rwと配線
   容量Cwと接続されている負荷となる電子回路セルの入力
   容量Cciから仮配線遅延時間Tw0を計算する第２処理と、 前記出力遷移時間TT1と前記仮配線遅延時間Tw0とから配
   線遅延時間Twを次の計算式 Tw＝Tw0・［1−exp{-(a1・Tw0＋a2・TT1)／Tw0}］ により計算する第３処理と、からなることを特徴とする
   遅延時間計算方法。
10. 【請求項１０】（追加２）複数の電子回路セルと複数の
    配線により構成される半導体集積回路の遅延時間計算方
    法であって、 配線遅延時間の計算方法が、 前記電子回路セルの出力に接続された容量値を合計した
    全負荷容量Ctから前記セルの出力遷移時間TT1を計算す
    る第１処理と、 前記電子回路セルの出力負荷容量として有効である有効
    負荷容量Ceffから前記セルの出力遷移時間ＴＴ2を計算
    する第２処理と、 前記電子回路セルに接続された配線の配線抵抗Rwと配線
    容量Cwと接続されている負荷となる電子回路セルの入力
    容量Cciから仮配線遅延時間Tw0を計算する第３処理と、 前記出力遷移時間TT1と前記出力遷移時間TT2と前記仮配
    線遅延時間Tw0とから配線遅延時間Twを次の計算式 Tw＝Tw0＋(b1・TT1−b2・TT2−Tw0)・exp{-(b3・Tw0＋b
    4・TT1)／Tw0} により計算する第４処理と、からなることを特徴とする
    遅延時間計算方法。
11. 【請求項１１】（９）複数の電子回路セルにより構成さ
    れる半導体集積回路の設計方法であって、上記電子回路
    セルの遅延時間を計算する遅延時間計算処理と、所望の
    条件を満足しているかを判定する条件判定処理と、上記
    電子回路の種類あるいは組み合わせを変更するセル変更
    処理とからなり、所望の条件を満足するように上記電子
    回路セルの種類及び組み合わせを選択する設計方法にお
    いて、上記遅延時間計算処理として請求項１〜１０のい
    ずれか１項に記載の遅延時間計算方法を用いることを特
    徴とする半導体集積回路の設計方法。
12. 【請求項１２】（１０）請求項１〜１０のいずれか１項
    に記載の遅延時間計算方法を処理するプログラムを記録
    したことを特徴とする記憶媒体。
13. 【請求項１３】論理ファイル最適化サービスを受ける論
    理設計コンピュータと、 論理ファイル最適化サービスを提供する論理最適化コン
    ピュータと、 前記論理設計コンピュータと前記論理最適化コンピュー
    タとを接続するデータ伝送媒体とからなる論理最適化サ
    ービスシステムであって、 前記論理設計コンピュータは、所望の論理機能を満足す
    る論理ファイルを設計して論理ファイルデータを前記伝
    送媒体を経由して前記論理最適化コンピュータに転送
    し、 前記論理最適化コンピュータは受取った前記論理ファイ
    ルデータを請求項１１記載の半導体集積回路の設計方法
    を用いて所望の条件を満足するように最適化を実行して
    結果の論理ファイルを前記データ伝送媒体を経由して前
    記論理設計コンピュータに返送することを特徴とする論
    理最適化サービスシステム。