JP3664934B2 - 半導体集積回路解析装置とその解析方法並びに解析方法を記録した記録媒体 - Google Patents
半導体集積回路解析装置とその解析方法並びに解析方法を記録した記録媒体 Download PDFInfo
- Publication number
- JP3664934B2 JP3664934B2 JP2000048219A JP2000048219A JP3664934B2 JP 3664934 B2 JP3664934 B2 JP 3664934B2 JP 2000048219 A JP2000048219 A JP 2000048219A JP 2000048219 A JP2000048219 A JP 2000048219A JP 3664934 B2 JP3664934 B2 JP 3664934B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- unit
- circuit
- model
- nodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路解析装置とその解析方法並びに解析方法を記録した記録媒体に関し、特に、半導体集積回路中の寄生素子の影響を含めた回路シミュレーションを行う半導体集積回路の解析装置その解析方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、サブストレート基板（半導体基板）上に回路素子や配線が作りこまれた構造となっている。そのため、アナログ・ディジタル混載集積回路では、ディジタル回路ブロックのスイッチングによるノイズが、サブストレート基板を介してアナログ回路ブロックに伝わり、アナログ回路の性能を低下させる。従って、アナログ・ディジタル混載集積回路を設計する際には、この影響も考慮しなければならない。
【０００３】
文献（Balshaz R. Stanisic, Nishath K. Verghese, Rob A. Rutenbar, L.Richard Carleyand, David J. Allistot, “Addressing Substrate Coupling Mixed-Mode IC’s: Simulation and Power Distribution Synthesis”, IEEE Journal of Solid-State Circuit, Vol.9, No.3, pp.226-238, March, 1994）によれば、サブストレート基板のモデルを、図１に示す単位セルモデル１が図２に示すように３次元的に接続されたサブストレート基板モデル４で表現し、“ＳＰＩＣＥ”に代表される回路シミュレータで解析することの有効性が示されている。
【０００４】
図１に示す単位セルモデル１は、７個のノード２と、６個の抵抗要素３から構成されている。ここで、２（Ｃ）は、ブロックの中心のノードであり、２（Ｆ１）はブロックの上側表面のノードであり、２（Ｆ２）はブロックの右側表面のノードであり、２（Ｆ３）は手前側表面のノードであり、２（Ｆ４）は左側表面のノードであり、２（Ｆ５）は奥側表面のノードであり、２（Ｆ６）は底側表面のノードであり、３は各ノード間の抵抗要素を表している。
【０００５】
抵抗要素３は、本来、抵抗成分と容量成分から構成されるが、基板の抵抗率と誘電率から決まる誘電緩和時間が、回路の扱う信号の速度に比べて早い場合には容量成分を省略することが可能となる。図１の単位セルモデル１の寸法をｄｘ＝ｄｙ＝ｄｚ＝ａとすると、抵抗成分Ｒは式（１）で計算される。
【０００６】
【数１】
【０００７】
サブストレート基板の抵抗率ρは、基板材料や不純物拡散濃度などにより決定され、サブストレート基板の仕様や、半導体製造プロセス、半導体構造といった実際の設計上の情報を反映した形で、コンピュータがモデル化処理する。
【０００８】
この単位セルモデル１は、サブストレート基板中の小さなブロックを表現しており、サブストレート基板のモデルは、この単位セルモデル１を密に並べたものと等価となる。図２は、単位セルモデル１を密に並べて作成したサブストレート基板モデル４の一例である。
【０００９】
一方、特開平１０−２６１００４号公報では、単位セルモデル１を改良することによりノード数を削減する方法について述べている。
【００１０】
また、文献（村坂 佳隆，永田 真，森江 隆，岩田 穆，“Ｆ行列を用いたチップレベルの基板雑音解析法” 信学技報ICD99-147，１９９９年９月）では、多端子Ｆ行列を使用することにより、図２のモデルからサブストレート基板内部のノードを削除し、サブストレート基板の最上面のみにノードをもつサブストレート基板モデルを作成したうえで、さらに行列操作により解析対象外のノードを削除する方法について述べている。多端子Ｆ行列とは、回路理論において、二端子対回路網の入出力関係を論じるときに用いられるＦ行列を、多端子対回路網に適用できるように拡張した概念である。例えば、ある回路に入力端子と出力端子がそれぞれＮ個ずつ存在し、入力端子の電圧・電流群をＶ１、Ｉ１、出力端子における電圧、電流群をＶ２、Ｉ２で表した場合、多端子Ｆ行列Ｆは式（２）で定義される。
【００１１】
【数２】
【００１２】
ここではまず、この多端子Ｆ行列を用いた、従来のサブストレート基板モデルの作成方法を、図３〜７を用いて説明する。
【００１３】
図１の単位セルモデル１を図２のように並べてサブストレート基板モデル４を作成した場合、先に述べたように、抵抗要素３は、容量成分を省略して抵抗成分のみで表すことができる。従って、サブストレート基板モデル４の等価回路は、図３のようなノード２が格子状に抵抗素子５で接続された基板モデル等価回路６となる。
【００１４】
このとき、基板モデル等価回路６は、図４に示されるように、回路網Ａ層７と回路網Ｂ層８を交互に直列接続することで表現することができる。回路網Ａ層７と回路網Ｂ層８の構造は、図５に示されるような回路網であり、それぞれＮ個の入力端子９と出力端子１０をもつＮ端子対回路網である。
【００１５】
図５の１１と１２の部分が、それぞれノード番号ｉの位置に相当すると考え、図５の１１と１２の部分の入出力電圧・電流を図６のようにとると、図６の１１の回路に対しては式（３）が、図６の１２の回路に対しては式（５）がそれぞれ成立する。式（３）、（５）を図５の回路網Ａ層７及び回路網Ｂ層８の全ての入出力端子に拡張することで、回路網Ａ層７のＦ行列ＦＡ及び、回路網Ｂ層８のＦ行列ＦＢが式（４）、（６）のように求まる。ただし、Ｅは単位行列である。これら各層のＦ行列を、式（６）のように図４に示す順に掛け合わせることにより、サブストレート基板表面のノードを入力端子、裏面のノードを出力端子とする合成Ｆ行列Ｆを得る。
【００１６】
【数３】
【００１７】
【数４】
【００１８】
【数５】
【００１９】
【数６】
【００２０】
【数７】
【００２１】
以上のように求められた合成Ｆ行列Ｆと、チップ表面における電圧・電流群Ｖ１、Ｉ１及び、チップ裏面における電圧、電流群Ｖ２、Ｉ２の関係は式（８）となる。式（８）では合成Ｆ行列Ｆを、Ａ〜Ｄの各成分で表している。
【００２２】
【数８】
【００２３】
次に、行列操作を用いて、式（８）から解析対象外のノードを削除する。まず、解析に用いる基板表面のノードの電圧、電流をＶ１ｏ、Ｉ１ｏとし、その他の解析に用いない基板表面のノードをＶ１ｘ、Ｉ１ｘとする。そして、式（８）を式（９）のように書き直す。
【００２４】
【数９】
【００２５】
裏面がフローティングなサブストレート基板の場合にはＩ２＝０となる。解析に用いない基板表面のノードも外部と接続されていないのでＩ１ｘ＝０となり、Ｖ１ｘはそもそも計算の必要がなくなる。これらの条件を式（９）に与えることにより、式（１０）が得られる。
【００２６】
【数１０】
【００２７】
式（１０）からＶ２を消去することにより、式（１１）のＶ１ｏとＩ１ｏの関係が得られる。式（１１）はアドミタンス行列を表しているため、直ちに回路シミュレータによる解析に使用することができる。
【００２８】
【数１１】
【００２９】
上記の方法で作成される、ノード数が削減されたサブストレート基板モデルを用いることにより、回路シミュレータで解析する際の解析時間を短縮することが可能となる。
【００３０】
従来の方法の第１の問題点は、ノード数の増大に伴い、モデルを作成するのに必要な計算機の記憶容量と処理量が増大し、場合によってはサブストレート基板モデルの作成自体が不可能になるということである。
【００３１】
式（１１）の行列演算により解析対象外のノードを削除する際には、削除前の全ノード数をｎとした場合に、ｎ×ｎの大きさをもつ正方行列の逆行列を求める必要がある。例えば、面積が５ｍｍ角のサブストレート基板の表面に、１μｍ間隔で格子状にノードを配置した場合には、チップ全体では２５００００００ノード必要となるため、２５００００００×２５００００００の大きさをもつ正方行列の逆行列を求める必要があり、計算機の処理時間は莫大なものとなる。また、計算機の記憶容量は有限であり、その容量を上回る大きさの行列の演算は実行不可能である。従って、解析精度を上げるためにノード数を増やした場合、逆行列計算に必要とされる記憶領域が計算機の記憶容量を越えて、サブストレート基板モデルの作成自体が不可能になる。
【００３２】
従来の方法の第２の問題点は、図４のように回路網Ａ層７と回路網Ｂ層８の直列接続でサブストレート基板モデル４を表現する際に、回路網Ａ層７と回路網Ｂ層８を重ねる層数を増大させると、式（７）から計算される合成多端子Ｆ行列の桁数が大きくなり、桁数の大きな数値の行列演算を行うためにより多くの記憶領域が必要となり、場合によってはサブストレート基板モデルの作成自体が不可能になるということである。
【００３３】
例えば、図７［Ａ］のようなサブストレート基板のモデル４（ａ）を作成する場合を考える。図７［Ａ］においては、サブストレート基板モデル４（ａ）のｚ軸に垂直な上側表面が、回路素子が作りこまれたサブストレート基板表面であり、サブストレート基板表面に８×８＝６４個の単位セルモデル１を並べている。ここで、単位セルモデル１はｄｘ＝ｄｙ＝ｄｚ＝１μｍの立方体とし、サブストレート基板の抵抗率は１５Ωｃｍとする。
【００３４】
このとき、図７［Ａ］のサブストレート基板モデル４（ａ）の厚さｄを変化させて、回路網を重ねる層数を増大させると、サブストレート基板を表現する合成多端子Ｆ行列の成分中の最大値Ｆｍａｘは、図８の実線のように急速に増大する。
【００３５】
図７［Ａ］のｄとＦｍａｘの関係に対し指数近似を行うと式（１２）となる。サブストレート基板の厚さを３００μｍと考えた場合、Ｆｍａｘは式（１２）より１０の２８1乗のオーダーとなる。
【００３６】
【数１２】
【００３７】
一方、式（１１）により求められるアドミタンス行列に含まれる各成分の絶対値の最小値｜Ｙ｜ｍｉｎは、サブストレート基板の厚さｄの増大に伴い図９のように変化する。図９より、ｄの増大に伴い｜Ｙ｜ｍｉｎは一定の値に収束し、収束値は１０の−８乗のオーダーである。従って、ｄが３００μｍの場合、式（１１）の行列演算で、２８１−（−８）＝２８９桁の桁落ちが発生するため、式（１１）の行列演算には少なくとも２８９桁の計算桁数が必要である。計算桁数が不足していれば、桁落ちによる誤差が発生しモデルの精度が低下する。
【００３８】
計算機で行列演算を行う際には、行列を格納するための記憶領域が必要である。また、一般に行列を格納するのに必要な記憶容量は、（行列の大きさ）×（行列の成分の桁数）に比例する。第一の問題点で述べたように、従来の方法は扱う行列が大きいために、桁数を大きくすると必要な記憶容量が急速に増大し、第一の問題点で述べたのと同様な理由で、モデルの作成が不可能になる。
【００３９】
行列演算時の桁数の増大を抑えるための方法として、式（７）を用いてサブストレート基板の合成多端子Ｆ行列を計算する際に、回路網Ａ層７と回路網Ｂ層８を重ねる層数を小さくするという方法がある。回路網を重ねる層数を小さくするには、単位セルモデル１のｚ軸方向の寸法を大きくすればよい。
【００４０】
ここで、単位セルモデル１のｘ軸及びｙ方向の寸法ｄｘ及びｄｙは１μｍのまま変化させずに、単位セルモデル１のｚ軸方向の寸法ｄｚを１００μｍとした場合に、図７［Ａ］のサブストレート基板モデル４（ａ）の厚さｄを変化させて、回路網を重ねる層数を増大させると、サブストレート基板を表現する合成多端子Ｆ行列の成分中の最大値Ｆｍａｘは、図８の一点鎖線のように変化する。図８より、ｄｚが１００μｍの場合、サブストレート基板の厚さｄが数１００μｍで、サブストレート基板の合成多端子Ｆ行列の最大値Ｆｍａｘは１０の２０乗のオーダーとなる。
【００４１】
これに対し、式（１１）により求められるアドミタンス行列に含まれる各成分の絶対値の最小値｜Ｙ｜ｍｉｎは、ｄｚが１μｍの場合と１００μｍの場合を比較しても変化は小さく、｜Ｙ｜ｍｉｎは、ｄｚが１００μｍの場合においても１０の−９乗のオーダーに収束する。
【００４２】
従って、単位セルモデル１のｚ軸方向の寸法ｄｚが１００μｍ、サブストレート基板の厚さｄが数１００μｍの場合で、サブストレート基板モデルを作成する際の行列演算に必要とされる桁数は、２０−（−９）＝２９桁となる。
【００４３】
このように、単位セルモデル１のｚ軸方向の寸法ｄｚを１００μｍ程度まで大きくすることにより、サブストレート基板の合成多端子Ｆ行列を計算する際の行列演算に必要とされる桁数を３０桁程度の現実的な範囲まで小さくすることが可能である。しかし、サブストレート基板表面に構成されるサブストレート・コンタクトや拡散層等のノイズ源の寸法は数μｍ程度であるため、ｚ軸方向の寸法ｄｚが１００μｍ程度である単位セルモデル１では、サブストレート基板中の電流分布を表現できず、作成されたモデルの精度が低下するという問題がある。
【００４４】
【発明が解決しようとする課題】
本発明の目的は、図２のサブストレート基板モデル４において、単位セルモデル１の大きさを１チップ内で異なるようにし、大きさの異なる単位セルモデル１の間の抵抗値を物理法則と照らし合わせて矛盾無く決定する方法を提供することで、解析精度を落とすことなくサブストレート基板モデルのノード数を削減し、効率的にサブストレート基板経由のノイズの解析を行うことができる解析装置及びその解析方法を提供することである。
【００４５】
本発明の他の目的は、図２のサブストレート基板モデル４において、単位セルモデル１の大きさを１チップ内で可変とすることで、サブストレート基板モデルの表面のノード数を削減することにより、Ｆ行列を用いてサブストレート基板モデルを作成する際の演算量及び必要とされる計算機の記憶容量を小さくし、効率的にサブストレート基板モデルの作成及びサブストレート基板経由のノイズの解析を行うことができる解析装置及びその解析方法を提供することである。
【００４６】
本発明のさらなる目的は、図２のサブストレート基板モデル４において、単位セルモデル１の大きさを１チップ内で可変とすることで、多端子Ｆ行列を用いてサブストレート基板モデルを作成する際に、多端子Ｆ行列で表現された回路網を重ねる層数を削減し、計算桁数の増大及びモデルの精度低下の問題を解決して効率的に解析を行うことができる解析装置及びその解析方法を提供することである。
【００４７】
更に、本発明の目的は、半導体集積回路の解析方法を記録した記録媒体を提供することである。
【００４８】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【００４９】
即ち、本発明に係わる半導体集積回路解析装置の第１態様は、
サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析装置において、
異なる寸法の前記単位立体を複数個用い、１個の単位立体の同一表面に、当該単位立体に対して寸法の小さい複数の単位立体を接続することにより、サブストレート基板を異なる寸法を持つ前記単位立体の集合として表し、各単位立体の寸法に依存する抵抗要素の抵抗値、誘導要素のインダクタンス又は容量要素の容量値を用いて当該単位立体をモデル化する手段を具備することを特徴とするものであり、
叉、第２態様は、
大きさの異なる単位立体間を接続するために、複数の単位立体がより寸法の大きい単位立体の同一表面に接続される位置において、寸法の大きい単位立体の一つの表面の電位を一定とし、当該電位を１ノードで表現して、当該ノードを経由して大きさの異なる単位立体間の接続を行い、一方、面で接していない単位立体間には電流が流れないとして、大きさの異なる単位立体間の接続をモデル化する手段を具備することを特徴とするものであり、
叉、第３態様は、
接続面に設けたノード経由で行った、大きさが異なる単位立体間の接続を、電流の保存則を満たしたまま、大きさの異なる単位立体どうしが接続面に設けたノードを経由しないで直接抵抗接続された形に置き換えることにより、大きさの異なる単位立体間の接続をモデル化する手段を具備することを特徴とするものであり、
叉、第４態様は、
サブストレート基板中の微小体積を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、このモデル化された当該サブストレート基板を多端子Ｆ行列で表現された回路網の直列接続で表現し、行列演算により解析に不要なノードを削除してノード数の少ないサブストレート基板のモデルを作成し、当該集積回路を構成する回路素子をこの少ないノード数でモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析装置において、
サブストレート基板表面の回路素子が構成された面からの距離に応じて単位立体の寸法が変化するサブストレート基板モデルを、多端子Ｆ行列で表現された回路網の直列接続で表現する場合に必要となる、ノードの数が異なる回路網どうしの接続の際に、ノード数が少ない側の回路網で不要となったノードを他の如何なるノードにも接続させることなくサブストレート基板裏面のノードに接続し、サブストレート基板裏面において「電流＝０」の条件を与えることで不要なノードが存在しないのと等価にすることで、Ｆ行列では表現不可能な、同じノード番号の入出力端子間のインピーダンスが無限大である回路網を使用せずに、単位立体の大きさが異なる回路網どうしを接続し、単位立体の大きさが異なるサブストレート基板モデルを多端子Ｆ行列で表現された回路網の直列接続で表現する手段を具備することを特徴とするものである。
【００５０】
叉、本発明に係わる半導体集積回路解析方法の第１態様は、
サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析方法において、
素子が配置されるサブストレート表面側においては、寸法の小さな第１の単位立体を用い、基板表面から離れた位置においては、前記第１の単位立体より大きな第２の単位立体を少なくとも用いるように構成したことを特徴とするものであり、
叉、第２態様は、
サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析方法において、
ロジック回路ブロック中のコンタクトや拡散層などの寸法の小さい構造の周辺のように、電位の変化が激しい部分においては、寸法の小さな第１の単位立体を用い、アナログ回路ブロック中のキャパシタや、高周波回路ブロックなどの寸法の大きい構造の周辺のように、電位の変化が緩やかな部分においては、前記第１の単位立体より大きな第２の単位立体を少なくとも用いるように構成したことを特徴とするものである。
【００５１】
叉、本発明に係わる記録媒体の態様は、
サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路の解析方法のコンピュータプログラムを記録した記録媒体において、
前記サブストレート基板を単位セルモデルに分割すると共に、この際、素子が配置されるサブストレート表面側においては、寸法の小さな第１の単位セルモデルを用い、基板表面から離れた位置においては、前記第１の単位セルモデルより大きな第２の単位セルモデルを用いるように分割する第１の工程と、
前記単位セルモデル毎の抵抗値を算出する第２の工程と、
前記セルモデル間の抵抗値から前記サブストレート基板の等価回路を求める第３の工程と、
前記サブストレート基板を多端子Ｆ行列で表す第４の工程と、
前記多端子Ｆ行列から不要なノードを削除し、サブストレート基板モデルに変換せしめる第６の工程と、
前記サブストレート基板モデルと回路図データとを結合して、回路シュミレーションを行う第６の工程と、
からなる一連の処理工程を記録したことを特徴とするものである。
【００５２】
本発明によれば、サブストレート基板を立体図形の集合体として取り扱い、当該サブストレート基板を当該集積回路を構成する線形素子・非線形素子とともに回路シミュレータで解析する半導体集積回路解析装置において、前記サブストレート基板を立体図形の集合体として取り扱う際の立体図形の寸法をサブストレート基板中の電位及び電流分布の複雑さに応じて変化させること（図１０，図１６、図１９）及び、寸法の異なる立体図形間の接続部分を物理法則と照らし合わせて矛盾無くモデル化する方法（図１１、図１２、図１３）を含むことを特徴とするものである。
【００５３】
従って、本発明によれば、前記サブストレート基板を立体図形の集合体として取り扱う際の立体図形の寸法を変えることにより、サブストレート基板モデルのノード数を削減することが可能となり、効率的にサブストレート基板経由のノイズの解析を行うことができる解析装置及び解析方法が得られる。
【００５４】
また、従来の多端子Ｆ行列を用いたサブストレート基板モデル作成方法に対して、本発明で提案された方法を適用して、サブストレート基板表面のノード数を削減することにより、Ｆ行列を用いてサブストレート基板モデルを作成する際の演算量及び必要とされる計算機の記憶容量を小さくすることが可能となり、効率的にサブストレート基板モデルの作成及びサブストレート基板経由のノイズの解析を行うことができる解析装置及び解析方法が得られる。
【００５５】
また、従来の多端子Ｆ行列を用いたサブストレート基板モデル作成方法に対して、本発明で提案された方法を適用することにより、多端子Ｆ行列を用いてサブストレート基板モデルを作成する際に、多端子Ｆ行列で表現された回路網を重ねる層数を削減することが可能となり、計算桁数の増大及びモデルの精度低下の問題が解決され、効率的に解析を行うことができる解析装置及び解析方法が得られる。
【００５６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
（実施の形態１）
本発明の半導体集積回路解析装置及び解析方法に含まれる第一の発明は、図２のように単位セルモデル１を接続してサブストレート基板をモデル化する際に、単位セルモデル１の大きさを１チップ内で変えることにより、サブストレート基板をより少ないノード数でモデル化することを可能とするものである。
【００５７】
本発明の第１の実施形態を図１０に示す。図１０のサブストレート基板モデルにおいては、ｚ軸に垂直な上側の表面が素子が作りこまれているサブストレート表面であるが、図１０のサブストレート基板モデルは、素子が作りこまれているサブストレート表面においては寸法の小さな単位セルモデルを用い、基板表面から距離が離れた位置においては寸法の大きな単位セルモデルを用いていることを特徴としている。図１０の１（ａ）は寸法の小さな単位セルモデルであり、１（ｂ）は寸法の大きな単位セルモデルである。
【００５８】
なお、図１０では、ｙ軸方向を１個の単位セルモデルで表現しているが、ｙ軸方向を多数の単位セルモデルで表現するサブストレート基板モデルについては、第２の実施形態以降で説明を行う。
【００５９】
単位セルモデル１（ａ）および１（ｂ）の構造は、図１の単位セルモデル１と同様である。従って、大きさが同じ単位セルモデル間の接続は、従来と同じ方法で行うことができる。しかし、図１０に示すように、単位セルモデルの大きさが変化する位置では、多数の単位セルモデル１（ａ）が同一面上で一つの単位セルモデル１（ｂ）に接続されるため、適切な接続モデルを用いる必要がある。
【００６０】
次に、大きさが異なる単位セルモデル間の接続モデルについて、詳細に説明する。
【００６１】
図１１は、図１０において大きさが異なる単位セルモデルが接続されている部分に注目した図である。図１１においては、単位セルモデル１（ａ）が３個直列接続され、さらに全ての単位セルモデル１（ａ）は、底面を通じて一つの単位セルモデル１（ｂ）に接続されている。
【００６２】
単位セルモデル１（ａ）は図１の単位セルモデル１と同じ構造であり、ノード２（ａ）と、ｘ軸方向の抵抗素子Ｒｘ１と、ｙ軸方向の抵抗素子Ｒｙ１と、ｚ軸方向の抵抗素子Ｒｚ１を含んでいる。ノード２（ａ）は単位セルモデル１（ａ）の中心に位置する。また図１１では、Ｒｘ１は５（ａｘ）に、Ｒｚ１は５（ａｚ）に相当し、Ｒｙ１は、図面が複雑になるので省略している。また、単位セルモデル１（ｂ）も同様の構造でノード２（ｂ）を保有しており、Ｒｘ２は５（ｂｘ）に、Ｒｚ２は５（ｂｚ）に相当している。一般的にこれらの抵抗素子の抵抗値は式（１）により計算されるが、その値は単位セルモデルの大きさに依存する。図１１における各抵抗素子の抵抗値は、式（１３）となる。
【００６３】
【数１３】
【００６４】
ここで、単位セルモデル１（ｂ）の上面の電位を至る所で一定と考え、その電位を図１１のノード２（ａｂ）における電位で代表する。すると、単位セルモデル１（ａ）の底面は全て単位セルモデル１（ｂ）の上面に接続されているため、単位セルモデル１（ａ）と単位セルモデル１（ｂ）の接続は、ノード２（ａｂ）の一点を経由した、図１１に示されるような形となる。このように、異なる大きさの単位セルモデル間の接続は、接続面の電位を１ノードで表現することにより行う。
【００６５】
図１１の回路は、多端子Ｆ行列で表現することも可能である。例えば、図１１のｚ軸に垂直な上側の表面を入力端子とし、下側の表面を出力端子とすると、多端子Ｆ行列は式（１４）となる。
【００６６】
【数１４】
【００６７】
しかし、図１１に示す形で異なる大きさの単位セルモデル間の接続を行うと、単位セルモデルの大きさが変化する位置毎にノード２（ａｂ）を設ける必要があり、チップ全体のノード数を増大させる原因となる。ノード数の増大は計算機の処理時間と記憶領域を要求し、解析の効率を低下させるため、異なる大きさの単位セルモデル間の接続は、図１１からノード２（ａｂ）を除去した図１２のような形で行えるほうが望ましい。そのために、ここでは単位セルモデル１（ｂ）の同一面に接続されている単位セルモデル１（ａ）の電位差は十分小さいと近似することにより、ノード２（ａｂ）の除去を行う。サブストレート基板中において、サブストレート・コンタクトや拡散層などのノイズ源から離れた位置では、電位の変化は緩やかなものとなるので、この近似は妥当なものである。
【００６８】
単位セルモデル１（ｂ）の同一面に接続されている単位セルモデル１（ａ）の電位差は十分小さいと近似することにより、単位セルモデル１（ａ）の水平方向の抵抗成分５（ａｘ）は導通とみなすことが可能となり、図１１及び図１２の等価回路は図１３のように書き直すことができる。図１３［Ａ］は、図１１のモデルに相当し、図１３［Ｂ］は、図１２のモデルに相当する。
【００６９】
図１３［Ａ］及び図１３［Ｂ］のモデルに対して、ノード２（ａ）とノード２（ｂ）の間の抵抗値Ｒｃを計算すると、式（１５）となる。なお、Ｒａｂは、抵抗素子５（ａｂ）の抵抗値を表している。式（１５）をＲａｂについて解き、式（１３）を代入し、さらに、図１１よりｄｘ２＝３・ｄｘ１、ｄｙ２＝ｄｙ１であることに着目して式（１５）を整理すると、式（１６）を得る。式（１６）は、異なる大きさの単位セルモデル間の接続モデルを表現している。
【００７０】
【数１５】
【００７１】
【数１６】
【００７２】
以上のように、式（１６）を用いることにより、大きさが異なる単位セルモデル間の接続をモデル化することが可能となり、図１０に示すような、単位セルモデルの大きさが異なるサブストレート基板モデルを作成することが可能となる。図１４は、図１２の接続モデルを用いて、図１０のサブストレート基板モデルの等価回路を求めた結果である。図１４に示されるように、単位セルモデルの大きさが異なるサブストレート基板モデルを利用することにより、ノード数の削減が可能となり、回路シミュレーション等の解析を効率よく行うことが可能となる。
【００７３】
次に、図１４の等価回路を多端子Ｆ行列で表す方法について述べる。
【００７４】
一般的に、ある回路網について、ノード番号が同じである入力端子と出力端子の間のインピーダンスが無限大の場合と、ノード番号が異なる入力端子及び出力端子の間のインピーダンスが０の場合には、その回路網を表現するＦ行列の成分中に無限大が含まれるため、回路網をＦ行列で表現することは不可能である。
【００７５】
そこで、図１４の等価回路を、上記条件に該当しない多端子Ｆ行列で表現可能な回路網に分割すると、回路網Ｃ層２１〜回路網Ｈ層２６が、図１５に示すように直列接続された回路となる。回路網Ｃ層２１〜回路網Ｈ層２６は、それぞれ６個の入力端子９と出力端子１０をもつ、６端子対の回路網である。
【００７６】
このとき、図１５の回路網Ｃ層２１、回路網Ｄ層２２は、寸法の小さな単位セルモデル１（ａ）を表現しており、Ｒ２１＝２・Ｒｘ１、Ｒ２２＝２・Ｒｚ１、となる。また、回路網Ｅ層２３、回路網Ｆ層２４は、大きさが異なる単位セルモデル間の接続をモデル化しており、Ｒ２３＝Ｒ２４＝Ｒａｂである。また、回路網Ｇ層２５、回路網Ｈ層２６は、寸法が大きな単位セルモデル１（ｂ）を表現しており、Ｒ２５＝２・Ｒｘ２、Ｒ２６＝２・Ｒｚ２である。
【００７７】
単位セルモデルの大きさが変化すると、回路網の入出力端子の数、即ちノード数も変化するが、Ｆ行列を用いて回路網を表現する際には、ノード番号が同じである入力端子と出力端子の間のインピーダンスを無限大にすることは不可能なため、全ての回路網の入出力端子の数は等しい必要がある。
【００７８】
そこで、寸法が大きな単位セルモデル１（ｂ）を表現する回路網Ｇ層２５、回路網Ｈ層２６においては、不要となった偶数番目のノードについては他の如何なる入出力端子とも接続させることなく、サブストレート基板底面に存在する同じノード番号の出力端子に接続している。
【００７９】
最下層の回路網Ｈ層２６の出力端子は、サブストレート基板モデルを作成するときに「電流＝０」の条件が与えられるために、図１５の回路表現と図１４の回路表現は等価なものとなる。
【００８０】
次に、図１５に示すように、一番左側の入出力端子のノード番号を１番、次を２番というように順次与え、各ノードにおける電圧・電流の関係を図６で行ったのと同様の方法で定式化することで、各回路網の多端子Ｆ行列が以下のように求まる。すなわち、回路網Ｃ層２１、回路網Ｆ層２４、回路網Ｇ層２５の多端子Ｆ行列Ｆ２１、Ｆ２４、Ｆ２５は、式（１７）〜式（２０）となる。また、回路網Ｄ層２２、回路網Ｅ層２３、回路網Ｈ層２６の多端子Ｆ行列Ｆ２２、Ｆ２３、Ｆ２６は、式（２１）〜式（２４）となる。ただし、Ｅは（基板表面ノード数）×（基板表面ノード数）の大きさの単位行列を表す。
【００８１】
サブストレート基板の等価回路モデルは、回路網Ｃ層２１〜回路網Ｈ層２６が図１５に示すように直列接続された回路なので、以上のように求められた各回路網の多端子Ｆ行列を式（２５）のように掛け合わせることにより、サブストレート基板の表面を入力端子、裏面を出力端子とした多端子Ｆ行列Ｆを求めることができる。さらに、求められた多端子Ｆ行列Ｆに対して式（１１）の演算を行うことにより、解析に不要なノードが削除されたサブストレート基板モデルを作成することができる。
【００８２】
従来の方法では、数１００μｍのサブストレート基板を忠実にモデル化しようとすると、多数の回路網を重ねる必要があるため、サブストレート基板を表現するＦ行列の桁数が大きくなり、行列演算の際に多くの計算機の記憶領域を必要としたり、桁落ちによる誤差が発生したりといった問題があった。本実施の形態では、素子が作りこまれているサブストレート表面においては寸法の小さな単位セルモデル１（ａ）を用い、基板表面から距離が離れた位置においては寸法の大きな単位セルモデル１（ｂ）を用いて回路網を重ねる層数を削減することで、サブストレート基板を表現する多端子Ｆ行列の桁数の増大が抑えられる。
【００８３】
【数１７】
【００８４】
【数１８】
【００８５】
【数１９】
【００８６】
【数２０】
【００８７】
【数２１】
【００８８】
【数２２】
【００８９】
【数２３】
【００９０】
【数２４】
【００９１】
【数２５】
【００９２】
（実施の形態２）
本発明における、第２の実施形態のサブストレート基板モデルを図１６に示す。図１６のサブストレート基板モデルは、寸法の小さな単位セルモデル１（ｃ）と、寸法の大きな単位セルモデル１（ｄ）から構成されている。本実施形態を第１の実施形態と比較すると、第１の実施形態ではｙ軸方向を１個の単位セルモデルで表現していたのに対し、図１６のサブストレート基板モデルではｙ軸方向を多数の単位セルモデルで表現しており、サブストレート基板内の電圧及び電流分布がより複雑である場合に適用可能であることが特徴である。
【００９３】
そのため、単位セルモデルの大きさが変化する部分で、２×２列に並んだ４個の単位セルモデル１（ｃ）を一つの単位セルモデル１（ｄ）に接続する必要があり、１列に並んだ単位セルモデル１（ａ）を一つの単位セルモデル１（ｂ）に接続している第１の実施の形態とは状況が異なる。
【００９４】
しかし、このように平面的に並んだ多数の単位セルモデル１（ｃ）が一つの単位セルモデル１（ｄ）に接続される場合においても、式（１６）は一般的に成立するため、本実施の形態においても、第１の実施の形態と同様の方法で、サブストレート基板を多端子Ｆ行列で表現することができる。
【００９５】
図１６のサブストレート基板モデルを、図１４と同様な形の等価回路に変換し、図１５のような多端子Ｆ行列で表現される回路網の直列接続で書き表すと、回路網Ｉ層３１〜回路網Ｎ層３６が直列接続された図１７に示すような回路となる。
【００９６】
ここで、回路網Ｉ層３１〜回路網Ｎ層３６は、図１８に示すような、それぞれ１６個の入力端子９と出力端子１０をもつ、１６端子対の回路網である。入出力端子のノード番号を図１６のように与えると、回路網Ｉ層３１、回路網Ｌ層３４、回路網Ｍ層３５の多端子Ｆ行列Ｆ３１、Ｆ３４、Ｆ３５は、式（２６）〜式（２９）、回路網Ｊ層３２、回路網Ｋ層３３、回路網Ｎ層３６の多端子Ｆ行列Ｆ３２、Ｆ３３、Ｆ３６は、式（３０）〜式（３３）となる。
【００９７】
また、式（３４）より、サブストレート基板の表面を入力端子、裏面を出力端子とした多端子Ｆ行列Ｆを求めることができる。さらに、求められた多端子Ｆ行列に対して式（１１）の演算を行うことにより、解析に不要なノードが削除されたサブストレート基板モデルを作成することができる。
【００９８】
【数２６】
【００９９】
【数２７】
【０１００】
【数２８】
【０１０１】
【数２９】
【０１０２】
【数３０】
【０１０３】
【数３１】
【０１０４】
【数３２】
【０１０５】
【数３３】
【０１０６】
【数３４】
【０１０７】
本実施の形態においても、第１の実施形態と同様に、サブストレート表面においては寸法の小さな単位セルモデル１（ｃ）を用い、基板表面から距離が離れた位置においては寸法の大きな単位セルモデル１（ｄ）を用いて回路網を重ねる層数を削減することで、サブストレート基板を表現する多端子Ｆ行列の桁数の増大が抑えられる。
【０１０８】
例えば、図７［Ｂ］のように、サブストレート基板表面に８×８＝６４個の単位セルモデル１を並べ、基板表面から距離が離れるに従って順次単位セルモデルの寸法を大きくして行った場合を考える。ここで、基板表面の単位セルモデル１はｄｘ＝ｄｙ＝ｄｚ＝１μｍの立方体とし、サブストレート基板の抵抗率は１５Ωｃｍとする。この場合においては、基板厚さを増大させても、サブストレート基板を表現する合成多端子Ｆ行列の成分中の最大値Ｆｍａｘの増大は、図８の破線で示されるような、緩やかなものとなる。以上のように、本方法によれば、サブストレート基板を表現する合成多端子Ｆ行列の桁数の増大を抑えることができるため、必要な計算桁数の増大及び桁落ち誤差の問題を回避することが可能となる。
（実施の形態３）
本発明における、第３の実施形態のサブストレート基板モデルを図１９に示す。図１９のサブストレート基板モデルにおいては、ｚ軸に垂直な上側の表面が、回路素子が構成されるサブストレート基板表面であるが、本サブストレート基板モデルは、サブストレート基板表面において異なる寸法の単位セルモデルを使用していることが特徴である。ここで、図１９の１（ｅ）は寸法の小さな単位セルモデルであり、１（ｆ）は寸法の大きな単位セルモデルである。
【０１０９】
ロジック回路ブロック中のコンタクトや拡散層などの寸法の小さい構造の周辺のように、電位の変化が激しい部分においては寸法の小さな単位セルモデル１（ｅ）を用い、アナログ回路ブロック中のキャパシタや、高周波回路ブロックなどの寸法の大きい構造の周辺のように、電位の変化が緩やかな部分においては寸法の大きな単位セルモデル１（ｆ）を用いることで、解析精度を低下させること無く、基板表面ノード数を削減することが可能である。
図１９のサブストレート基板モデルを、図１２の大きさが異なる単位セルモデル間の接続モデルを用いて等価回路に変換すると、図２０に示すような回路網Ｐ層４１と回路網Ｑ層４２の直列接続からなる構造となる。このとき、回路網Ｐ層４１と回路網Ｑ層４２は、図２１に示されるような、入力端子９と出力端子１０を１２個ずつ持つ回路網である。
【０１１０】
回路網Ｐ層４１と回路網Ｑ層４２の各抵抗素子５の抵抗値は、単位セルモデルの寸法から、式（１３）及び式（１６）を用いることにより求められる。ここで、Ｒｅｘ、Ｒｅｙ、Ｒｅｚは寸法の小さな単位セルモデル１（ｅ）の抵抗素子５の抵抗値であり、Ｒｆｘ、Ｒｆｙ、Ｒｆｚは寸法の大きな単位セルモデル１（ｆ）の抵抗素子５の抵抗値である。
【０１１１】
ここで、回路網の入力端子９及び出力端子１０に、図１９に示すようにノード番号を与え、各ノードにおける電圧・電流の関係を図６で行ったのと同様の方法で定式化することで、各回路網の多端子Ｆ行列が以下のように求まる。すなわち、回路網Ｐ層４１の多端子Ｆ行列は式（３５）及び式（３６）となり、回路網Ｑ層４２の多端子Ｆ行列は式（３７）及び式（３８）となる。ただし、ここでは、計算の簡単化のために、Ｒｅ＝Ｒｅｘ＝Ｒｅｙ，Ｒｆ＝Ｒｆｘ＝Ｒｆｙとしている。また、式（３９）より、サブストレート基板の表面を入力端子、裏面を出力端子とした多端子Ｆ行列Ｆを求めることができる。さらに、求められた多端子Ｆ行列Ｆに対して式（１１）の演算を行うことにより、解析に不要なノードが削除されたサブストレート基板モデルを作成することができる。
【０１１２】
本実施の形態では、サブストレート基板モデルの基板表面において単位セルモデルの大きさを可変とすることで、サブストレート基板表面におけるノード数を削減することを可能としている。例えば、本実施の形態でモデル化を行った図１９のサブストレート基板の場合、基板表面全体を寸法の小さな単位セルモデル１（ｅ）のみでモデル化すると３６ノード必要になるのに対し、寸法の大きな単位セルモデル１（ｆ）を併用すれば１２ノードとなる。
【０１１３】
多端子Ｆ行列を用いたサブストレート基板モデル作成の際には、（基板表面ノード数）×（基板表面ノード数）の大きさの行列演算を行う必要があるため、集積回路の大規模化に伴って基板表面ノード数が増大すると、計算機の記憶容量不足でモデル作成が不可能になるという問題があったが、本実施の形態によればこの問題を回避することができる。
【０１１４】
また、本実施の形態では、２種類の大きさの単位セルモデルしか用いていないが、基板上のコンタクトや拡散層などの寸法の小さい構造から離れるに従って、更に寸法の大きな単位セルモデルを用いれば、さらにノード数を削減することも可能である。
【０１１５】
【数３５】
【０１１６】
【数３６】
【０１１７】
【数３７】
【０１１８】
【数３８】
【０１１９】
【数３９】
【０１２０】
【実施例】
（実施例１）
本発明の、第１の実施例のサブストレート基板モデルを図２２に示す。図２２のサブストレート基板モデルにおいては、ｚ軸に垂直な上側の表面が素子が作りこまれた基板表面であるが、本サブストレート基板モデルは、第３の実施形態で述べたように素子が作りこまれているサブストレート基板表面において、異なる寸法の単位セルモデルを併用し、一方で第１及び第２の実施形態で述べたように基板表面からの距離が大きい部分では寸法の大きな単位セルモデルを用いることを特徴としている。
【０１２１】
ここで、図２２の１（ｇ）は、最も寸法の小さな単位セルモデルである。１（ｈ）は、ｘ軸方向の寸法ｄｘ及びｙ軸方向の寸法ｄｙが単位セルモデル１（ｇ）の２倍で、ｚ軸方向の寸法ｄｚは単位セルモデル１（ｇ）と等しい単位セルモデルである。１（ｉ）は、ｘ軸方向の寸法ｄｘ及びｙ軸方向の寸法ｄｙが単位セルモデル１（ｈ）と等しく、ｚ軸方向の寸法ｄｚは単位セルモデル１（ｇ）の２倍である単位セルモデルである。
【０１２２】
本サブストレート基板モデルでは、以上の単位セルモデル１（ｇ）と１（ｈ）と１（ｉ）の３種類の大きさの単位セルモデルが使用されている。そのため、異なる大きさの単位セルモデルが接続されている部分が増え、また互いに接続されている単位セルモデルの接続面の面積比も様々なものとなっており、より複雑なモデルといえる。しかし、この場合においても、多数の単位セルモデルが同一面上で一つの単位セルモデルに接続される形態に着目すると、第１から第３の実施の形態で述べられている構造と差異は無く、式（１６）は成立する。従って、図１２と同じモデルを用いて、大きさが異なる単位セルモデル間の接続部分のモデル化を行うことで、サブストレート基板の等価回路を求めることが可能である。また、多端子Ｆ行列を用いて、解析対象外のノードが削除されたサブストレート
基板モデルを作成することも可能である。
【０１２３】
本サブストレート基板モデルは、サブストレート基板表面における電圧及び電流分布の複雑さに応じて単位セルモデルの大きさを変化させることにより、複雑な電圧及び電流分布を少ないノード数で表現することができる一方で、基板表面から距離が離れた位置においては寸法の大きな単位セルモデルを用いて回路網を重ねる層数を削減することで、サブストレート基板を表現する多端子Ｆ行列の桁数の増大が抑えることも可能である。
（実施例２）
本発明の第２の実施例は、本発明で提案した少ない演算量でサブストレート基板モデルを作成する機能をもつ、集積回路の解析装置である。本発明の第２の実施例の処理の流れを図２３に示す。
【０１２４】
本実施例においては、まず手順Ｓ１において、サブストレート基板を単位セルモデル１に分割する。サブストレート基板表面における単位セルモデル１の寸法は、第３の実施の形態で述べたように可変とし、使用者が自由に決定できるものとする。このとき、ロジック回路ブロック中のコンタクトや拡散層などの寸法の小さい構造の周辺のように、電位の変化が激しい部分においては、寸法の小さな単位セルモデル１（ｅ）を用い、アナログ回路ブロック中のキャパシタや、高周波回路ブロックなどの寸法の大きい構造の周辺のように、電位の変化が緩やかな部分においては、寸法の大きな単位セルモデル１（ｆ）を用いるようにすると、少ないノード数で精度の高い解析を行うことができる。また、集積回路のレイアウト情報を参照して、単位セルモデル１の寸法を自動的に決定する方法も考えられる。
【０１２５】
また、サブストレート基板表面から離れた位置においては、第１及び第２の実施例で述べたように単位セルモデルの寸法を大きくして、基板の厚さ方向に単位セルモデルを並べる数を少なくする。これは、後の手順でサブストレート基板を表現する多端子Ｆ行列を求める際に、行列演算に必要な計算桁数を小さくするためである。
【０１２６】
次に、手順Ｓ２においては、単位セルモデル間の抵抗値を計算する。ここでは、まずプロセス条件Ｓ８を用いて計算対象となる単位セルモデルの抵抗率ρを求め、次に抵抗率ρと単位セルモデルの寸法から、式（１３）及び式（１６）を用いて、単位セルモデル間の抵抗値を計算する。
【０１２７】
次に、手順Ｓ３では、手順Ｓ２で求められた単位セルモデル間の抵抗値から、サブストレート基板モデルの等価回路を求める。次に、手順Ｓ４では、サブストレート基板モデルの等価回路を多端子Ｆ行列で表現可能な多端子対回路網の直列接続で表現し、各回路網の多端子Ｆ行列を掛け合わせることにより、サブストレート基板自体を表現する多端子Ｆ行列を求める。
【０１２８】
次に、手順Ｓ５においては、サブストレート基板を表現する多端子Ｆ行列に対して行列演算を行い、不要なノードの削除を行う。さらに、多端子Ｆ行列を、サブストレート基板モデル（アドミタンス行列）Ｓ６に変換する。
【０１２９】
最後に、手順Ｓ１０において、以上の手順で得られたサブストレート基板モデルＳ６と、集積回路の回路図データＳ９を結合し、回路シミュレーションを実行することで、サブストレート基板経由のノイズ解析を行う。
【０１３０】
これら一連の処理を、図２４に示す如きコンピュータで実施させる。このコンピュータには、記憶手段１０２に“ＳＰＩＣＥ”などのような回路シミュレーションソフトウェアを保持させてあり、これによって回路シミュレータの機能も含ませてある。なお、図２４において、１０１はＣＰＵ（プロセッサ）、１０２は記憶手段（メモリ）、１０３は入力手段、１０４は出力手段である。また、１０５はディスプレイ、１０６は大容量外部記憶装置である。
【０１３１】
本実施例では、プロセス条件を用いて自動的にサブストレート基板モデルを作成するために、短時間で精度の高いモデルを作成することができる。また、第３の実施例で述べた基板表面ノードの削減と、第１及び第２の実施例で述べた回路網を重ねる層数の削減を両方行うために、サブストレート基板モデルを作成する際の行列演算の規模の問題と、必要な計算桁数の問題が両方とも解決される。
【０１３２】
【発明の効果】
第１の効果は、ノード数の少ないサブストレート基板モデルを作成できることである。その理由は、サブストレート基板中で単位セルモデルの寸法を可変としたためである。サブストレート基板内で、コンタクトや拡散層などのノイズ源に近い部分は寸法の小さな単位セルモデルを用い、ノイズ源から離れるに従って単位セルモデルの寸法を大きくし、大きさの異なる単位セルモデル間の結合は本発明で述べた結合モデルで表現することにより、解析精度を落とさずにノード数の少ないサブストレート基板モデルを作成できる。
【０１３３】
第２の効果は、多端子Ｆ行列を用いてサブストレート基板モデルを作成する際の演算量を削減できることである。多端子Ｆ行列を用いてサブストレート基板モデルを作成する際には、（基板表面のノード数）×（基板表面のノード数）の大きさの行列演算を行う必要があるため、ノード数が増大すると計算機の記憶容量不足によりモデルを作成できなくなる可能性があったが、本発明を用いて基板表面ノード数を削減することにより、この問題を回避できる。
【０１３４】
第３の効果は、多端子Ｆ行列を用いてサブストレート基板モデルを作成する際の行列演算に必要な計算桁数を小さくできることである。回路網を重ねてサブストレート基板の等価回路を表現する際に、回路網を重ねる総数を大きくすると、サブストレート基板モデルを表現する多端子Ｆ行列の桁数が増大し、アドミタンス行列に変換する際に著しい桁落ちが発生する。従来の方法ではサブストレート基板モデルの寸法が１種類であったので、数１００μｍの厚さのサブストレート基板を忠実にモデル化するためには、基板の厚さ方向に多数の回路網を重ねる必要があったが、本発明によれば基板の厚さ方向に重ねる回路網の数を少なくできるので、サブストレート基板を表す多端子Ｆ行列の桁数の増大が抑えられ、行列演算に必要な計算桁数を小さくすることができる。
【図面の簡単な説明】
【図１】従来技術の単位セルモデル１の構造を示す図である。
【図２】従来技術を説明する図であり、同じ大きさの単位セルモデル１を密に並べて作成したサブストレート基板モデル４の一例を示す図である。
【図３】図２のサブストレート基板モデル４の等価回路を示す図である。
【図４】図３の等価回路を回路網の直列接続による表現に描き直した図である。
【図５】図４で用いた回路網Ａ層及び回路網Ｂ層の回路図を示す図である。
【図６】図５のノード番号ｉの位置の入出力電圧・電流を示す図である。
【図７】回路網を重ねる層数を増大させるとサブストレート基板を表現する多端子Ｆ行列の桁数が増大することを説明するための試算を行うモデルの構造を示す図である。
【図８】回路網を重ねる層数とサブストレート基板を表現する多端子Ｆ行列の桁数の関係を示す図である。
【図９】回路網を重ねる層数とサブストレート基板を表現するアドミタンス行列の最小値｜Ｙ｜ｍｉｎの関係を示すグラフである。
【図１０】本発明の第１の実施の形態を示す図で、大きさの異なる単位セルモデルを用いたサブストレート基板モデルの一例を示している。
【図１１】第１の実施の形態で、多数の単位セルモデルが１個の単位セルモデルの同一表面に接続される際の接続モデルの一例を示す図である。
【図１２】第１の実施の形態で、多数の単位セルモデルが１個の単位セルモデルの同一表面に接続される際の接続モデルの一例を示す図である。
【図１３】図１１と図１２の接続モデルを変換する方法を説明する図である。
【図１４】図１０のサブストレート基板モデルを図１２の接続モデルを用いて等価回路に変換した図である。
【図１５】図１４の等価回路を回路網Ｃ層２１〜回路網Ｈ層２６の直列接続で表現した図である。
【図１６】本発明の第２の実施の形態を示す図で、大きさの異なる単位セルモデルを用いたサブストレート基板モデルの一例を示している。
【図１７】図１６のサブストレート基板モデルを回路網の直列接続による表現に描き直した図である。
【図１８】図１７で用いた回路網Ｉ層３１〜回路網Ｎ層３６の回路図を示す図である。
【図１９】本発明の第３の実施の形態を示す図で、大きさの異なる単位セルモデルを用いたサブストレート基板モデルの一例を示している。
【図２０】図１９のサブストレート基板モデルを回路網の直列接続による表現に描き直した図である。
【図２１】図２０で用いた回路網Ｐ層４１と回路網Ｑ層４２の回路図を示す図である。
【図２２】本発明の第１の実施例を示す図で、大きさの異なる単位セルモデルを用いたサブストレート基板モデルの一例を示している。
【図２３】本発明の第２の実施例の動作を示すブロック図で、ノード数の少ないサブストレート基板モデルが自動的に作成される手順が示されている。
【図２４】第２の実施例で用いられるコンピュータを示す図である。
【符号の説明】
１ 単位セルモデル
２ ノード
３ 抵抗要素
４ サブストレート基板モデル
５ 抵抗素子
６ サブストレート基板モデル等価回路
７ 回路網Ａ層
８ 回路網Ｂ層
９ 入力端子
１０ 出力端子
１１ 回路網Ａ層のノード番号ｉの部分
１２ 回路網Ｂ層のノード番号ｉの部分
２１ 回路網Ｃ層
２２ 回路網Ｄ層
２３ 回路網Ｅ層
２４ 回路網Ｆ層
２５ 回路網Ｇ層
２６ 回路網Ｈ層
３１ 回路網Ｉ層
３２ 回路網Ｊ層
３３ 回路網Ｋ層
３４ 回路網Ｌ層
３５ 回路網Ｍ層
３６ 回路網Ｎ層
４１ 回路網Ｐ層
４２ 回路網Ｑ層
１０１ ＣＰＵ
１０２ 記憶手段
１０３ 入力手段
１０４ 出力手段
１０５ ディスプレイ
１０６ 大容量外部記憶装置
Ｓ１ サブストレート基板の単位セルモデルへの分割手段
Ｓ２ 単位セルモデル間の抵抗値の計算手段
Ｓ３ サブストレート基板モデルの等価回路作成手段
Ｓ４ サブストレート基板自体を表現する多端子Ｆ行列の計算手段
Ｓ５ 不要ノードの削除手段
Ｓ６ サブストレート基板モデル（アドミタンス行列）
Ｓ８ プロセス条件
Ｓ９ 集積回路の回路図データ
Ｓ１０ 回路シミュレーション手段
【発明の属する技術分野】
本発明は、半導体集積回路解析装置とその解析方法並びに解析方法を記録した記録媒体に関し、特に、半導体集積回路中の寄生素子の影響を含めた回路シミュレーションを行う半導体集積回路の解析装置その解析方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、サブストレート基板（半導体基板）上に回路素子や配線が作りこまれた構造となっている。そのため、アナログ・ディジタル混載集積回路では、ディジタル回路ブロックのスイッチングによるノイズが、サブストレート基板を介してアナログ回路ブロックに伝わり、アナログ回路の性能を低下させる。従って、アナログ・ディジタル混載集積回路を設計する際には、この影響も考慮しなければならない。
【０００３】
文献（Balshaz R. Stanisic, Nishath K. Verghese, Rob A. Rutenbar, L.Richard Carleyand, David J. Allistot, “Addressing Substrate Coupling Mixed-Mode IC’s: Simulation and Power Distribution Synthesis”, IEEE Journal of Solid-State Circuit, Vol.9, No.3, pp.226-238, March, 1994）によれば、サブストレート基板のモデルを、図１に示す単位セルモデル１が図２に示すように３次元的に接続されたサブストレート基板モデル４で表現し、“ＳＰＩＣＥ”に代表される回路シミュレータで解析することの有効性が示されている。
【０００４】
図１に示す単位セルモデル１は、７個のノード２と、６個の抵抗要素３から構成されている。ここで、２（Ｃ）は、ブロックの中心のノードであり、２（Ｆ１）はブロックの上側表面のノードであり、２（Ｆ２）はブロックの右側表面のノードであり、２（Ｆ３）は手前側表面のノードであり、２（Ｆ４）は左側表面のノードであり、２（Ｆ５）は奥側表面のノードであり、２（Ｆ６）は底側表面のノードであり、３は各ノード間の抵抗要素を表している。
【０００５】
抵抗要素３は、本来、抵抗成分と容量成分から構成されるが、基板の抵抗率と誘電率から決まる誘電緩和時間が、回路の扱う信号の速度に比べて早い場合には容量成分を省略することが可能となる。図１の単位セルモデル１の寸法をｄｘ＝ｄｙ＝ｄｚ＝ａとすると、抵抗成分Ｒは式（１）で計算される。
【０００６】
【数１】
サブストレート基板の抵抗率ρは、基板材料や不純物拡散濃度などにより決定され、サブストレート基板の仕様や、半導体製造プロセス、半導体構造といった実際の設計上の情報を反映した形で、コンピュータがモデル化処理する。
【０００８】
この単位セルモデル１は、サブストレート基板中の小さなブロックを表現しており、サブストレート基板のモデルは、この単位セルモデル１を密に並べたものと等価となる。図２は、単位セルモデル１を密に並べて作成したサブストレート基板モデル４の一例である。
【０００９】
一方、特開平１０−２６１００４号公報では、単位セルモデル１を改良することによりノード数を削減する方法について述べている。
【００１０】
また、文献（村坂 佳隆，永田 真，森江 隆，岩田 穆，“Ｆ行列を用いたチップレベルの基板雑音解析法” 信学技報ICD99-147，１９９９年９月）では、多端子Ｆ行列を使用することにより、図２のモデルからサブストレート基板内部のノードを削除し、サブストレート基板の最上面のみにノードをもつサブストレート基板モデルを作成したうえで、さらに行列操作により解析対象外のノードを削除する方法について述べている。多端子Ｆ行列とは、回路理論において、二端子対回路網の入出力関係を論じるときに用いられるＦ行列を、多端子対回路網に適用できるように拡張した概念である。例えば、ある回路に入力端子と出力端子がそれぞれＮ個ずつ存在し、入力端子の電圧・電流群をＶ１、Ｉ１、出力端子における電圧、電流群をＶ２、Ｉ２で表した場合、多端子Ｆ行列Ｆは式（２）で定義される。
【００１１】
【数２】
ここではまず、この多端子Ｆ行列を用いた、従来のサブストレート基板モデルの作成方法を、図３〜７を用いて説明する。
【００１３】
図１の単位セルモデル１を図２のように並べてサブストレート基板モデル４を作成した場合、先に述べたように、抵抗要素３は、容量成分を省略して抵抗成分のみで表すことができる。従って、サブストレート基板モデル４の等価回路は、図３のようなノード２が格子状に抵抗素子５で接続された基板モデル等価回路６となる。
【００１４】
このとき、基板モデル等価回路６は、図４に示されるように、回路網Ａ層７と回路網Ｂ層８を交互に直列接続することで表現することができる。回路網Ａ層７と回路網Ｂ層８の構造は、図５に示されるような回路網であり、それぞれＮ個の入力端子９と出力端子１０をもつＮ端子対回路網である。
【００１５】
図５の１１と１２の部分が、それぞれノード番号ｉの位置に相当すると考え、図５の１１と１２の部分の入出力電圧・電流を図６のようにとると、図６の１１の回路に対しては式（３）が、図６の１２の回路に対しては式（５）がそれぞれ成立する。式（３）、（５）を図５の回路網Ａ層７及び回路網Ｂ層８の全ての入出力端子に拡張することで、回路網Ａ層７のＦ行列ＦＡ及び、回路網Ｂ層８のＦ行列ＦＢが式（４）、（６）のように求まる。ただし、Ｅは単位行列である。これら各層のＦ行列を、式（６）のように図４に示す順に掛け合わせることにより、サブストレート基板表面のノードを入力端子、裏面のノードを出力端子とする合成Ｆ行列Ｆを得る。
【００１６】
【数３】
【数４】
【数５】
【数６】
【数７】
以上のように求められた合成Ｆ行列Ｆと、チップ表面における電圧・電流群Ｖ１、Ｉ１及び、チップ裏面における電圧、電流群Ｖ２、Ｉ２の関係は式（８）となる。式（８）では合成Ｆ行列Ｆを、Ａ〜Ｄの各成分で表している。
【００２２】
【数８】
次に、行列操作を用いて、式（８）から解析対象外のノードを削除する。まず、解析に用いる基板表面のノードの電圧、電流をＶ１ｏ、Ｉ１ｏとし、その他の解析に用いない基板表面のノードをＶ１ｘ、Ｉ１ｘとする。そして、式（８）を式（９）のように書き直す。
【００２４】
【数９】
裏面がフローティングなサブストレート基板の場合にはＩ２＝０となる。解析に用いない基板表面のノードも外部と接続されていないのでＩ１ｘ＝０となり、Ｖ１ｘはそもそも計算の必要がなくなる。これらの条件を式（９）に与えることにより、式（１０）が得られる。
【００２６】
【数１０】
式（１０）からＶ２を消去することにより、式（１１）のＶ１ｏとＩ１ｏの関係が得られる。式（１１）はアドミタンス行列を表しているため、直ちに回路シミュレータによる解析に使用することができる。
【００２８】
【数１１】
上記の方法で作成される、ノード数が削減されたサブストレート基板モデルを用いることにより、回路シミュレータで解析する際の解析時間を短縮することが可能となる。
【００３０】
従来の方法の第１の問題点は、ノード数の増大に伴い、モデルを作成するのに必要な計算機の記憶容量と処理量が増大し、場合によってはサブストレート基板モデルの作成自体が不可能になるということである。
【００３１】
式（１１）の行列演算により解析対象外のノードを削除する際には、削除前の全ノード数をｎとした場合に、ｎ×ｎの大きさをもつ正方行列の逆行列を求める必要がある。例えば、面積が５ｍｍ角のサブストレート基板の表面に、１μｍ間隔で格子状にノードを配置した場合には、チップ全体では２５００００００ノード必要となるため、２５００００００×２５００００００の大きさをもつ正方行列の逆行列を求める必要があり、計算機の処理時間は莫大なものとなる。また、計算機の記憶容量は有限であり、その容量を上回る大きさの行列の演算は実行不可能である。従って、解析精度を上げるためにノード数を増やした場合、逆行列計算に必要とされる記憶領域が計算機の記憶容量を越えて、サブストレート基板モデルの作成自体が不可能になる。
【００３２】
従来の方法の第２の問題点は、図４のように回路網Ａ層７と回路網Ｂ層８の直列接続でサブストレート基板モデル４を表現する際に、回路網Ａ層７と回路網Ｂ層８を重ねる層数を増大させると、式（７）から計算される合成多端子Ｆ行列の桁数が大きくなり、桁数の大きな数値の行列演算を行うためにより多くの記憶領域が必要となり、場合によってはサブストレート基板モデルの作成自体が不可能になるということである。
【００３３】
例えば、図７［Ａ］のようなサブストレート基板のモデル４（ａ）を作成する場合を考える。図７［Ａ］においては、サブストレート基板モデル４（ａ）のｚ軸に垂直な上側表面が、回路素子が作りこまれたサブストレート基板表面であり、サブストレート基板表面に８×８＝６４個の単位セルモデル１を並べている。ここで、単位セルモデル１はｄｘ＝ｄｙ＝ｄｚ＝１μｍの立方体とし、サブストレート基板の抵抗率は１５Ωｃｍとする。
【００３４】
このとき、図７［Ａ］のサブストレート基板モデル４（ａ）の厚さｄを変化させて、回路網を重ねる層数を増大させると、サブストレート基板を表現する合成多端子Ｆ行列の成分中の最大値Ｆｍａｘは、図８の実線のように急速に増大する。
【００３５】
図７［Ａ］のｄとＦｍａｘの関係に対し指数近似を行うと式（１２）となる。サブストレート基板の厚さを３００μｍと考えた場合、Ｆｍａｘは式（１２）より１０の２８1乗のオーダーとなる。
【００３６】
【数１２】
一方、式（１１）により求められるアドミタンス行列に含まれる各成分の絶対値の最小値｜Ｙ｜ｍｉｎは、サブストレート基板の厚さｄの増大に伴い図９のように変化する。図９より、ｄの増大に伴い｜Ｙ｜ｍｉｎは一定の値に収束し、収束値は１０の−８乗のオーダーである。従って、ｄが３００μｍの場合、式（１１）の行列演算で、２８１−（−８）＝２８９桁の桁落ちが発生するため、式（１１）の行列演算には少なくとも２８９桁の計算桁数が必要である。計算桁数が不足していれば、桁落ちによる誤差が発生しモデルの精度が低下する。
【００３８】
計算機で行列演算を行う際には、行列を格納するための記憶領域が必要である。また、一般に行列を格納するのに必要な記憶容量は、（行列の大きさ）×（行列の成分の桁数）に比例する。第一の問題点で述べたように、従来の方法は扱う行列が大きいために、桁数を大きくすると必要な記憶容量が急速に増大し、第一の問題点で述べたのと同様な理由で、モデルの作成が不可能になる。
【００３９】
行列演算時の桁数の増大を抑えるための方法として、式（７）を用いてサブストレート基板の合成多端子Ｆ行列を計算する際に、回路網Ａ層７と回路網Ｂ層８を重ねる層数を小さくするという方法がある。回路網を重ねる層数を小さくするには、単位セルモデル１のｚ軸方向の寸法を大きくすればよい。
【００４０】
ここで、単位セルモデル１のｘ軸及びｙ方向の寸法ｄｘ及びｄｙは１μｍのまま変化させずに、単位セルモデル１のｚ軸方向の寸法ｄｚを１００μｍとした場合に、図７［Ａ］のサブストレート基板モデル４（ａ）の厚さｄを変化させて、回路網を重ねる層数を増大させると、サブストレート基板を表現する合成多端子Ｆ行列の成分中の最大値Ｆｍａｘは、図８の一点鎖線のように変化する。図８より、ｄｚが１００μｍの場合、サブストレート基板の厚さｄが数１００μｍで、サブストレート基板の合成多端子Ｆ行列の最大値Ｆｍａｘは１０の２０乗のオーダーとなる。
【００４１】
これに対し、式（１１）により求められるアドミタンス行列に含まれる各成分の絶対値の最小値｜Ｙ｜ｍｉｎは、ｄｚが１μｍの場合と１００μｍの場合を比較しても変化は小さく、｜Ｙ｜ｍｉｎは、ｄｚが１００μｍの場合においても１０の−９乗のオーダーに収束する。
【００４２】
従って、単位セルモデル１のｚ軸方向の寸法ｄｚが１００μｍ、サブストレート基板の厚さｄが数１００μｍの場合で、サブストレート基板モデルを作成する際の行列演算に必要とされる桁数は、２０−（−９）＝２９桁となる。
【００４３】
このように、単位セルモデル１のｚ軸方向の寸法ｄｚを１００μｍ程度まで大きくすることにより、サブストレート基板の合成多端子Ｆ行列を計算する際の行列演算に必要とされる桁数を３０桁程度の現実的な範囲まで小さくすることが可能である。しかし、サブストレート基板表面に構成されるサブストレート・コンタクトや拡散層等のノイズ源の寸法は数μｍ程度であるため、ｚ軸方向の寸法ｄｚが１００μｍ程度である単位セルモデル１では、サブストレート基板中の電流分布を表現できず、作成されたモデルの精度が低下するという問題がある。
【００４４】
【発明が解決しようとする課題】
本発明の目的は、図２のサブストレート基板モデル４において、単位セルモデル１の大きさを１チップ内で異なるようにし、大きさの異なる単位セルモデル１の間の抵抗値を物理法則と照らし合わせて矛盾無く決定する方法を提供することで、解析精度を落とすことなくサブストレート基板モデルのノード数を削減し、効率的にサブストレート基板経由のノイズの解析を行うことができる解析装置及びその解析方法を提供することである。
【００４５】
本発明の他の目的は、図２のサブストレート基板モデル４において、単位セルモデル１の大きさを１チップ内で可変とすることで、サブストレート基板モデルの表面のノード数を削減することにより、Ｆ行列を用いてサブストレート基板モデルを作成する際の演算量及び必要とされる計算機の記憶容量を小さくし、効率的にサブストレート基板モデルの作成及びサブストレート基板経由のノイズの解析を行うことができる解析装置及びその解析方法を提供することである。
【００４６】
本発明のさらなる目的は、図２のサブストレート基板モデル４において、単位セルモデル１の大きさを１チップ内で可変とすることで、多端子Ｆ行列を用いてサブストレート基板モデルを作成する際に、多端子Ｆ行列で表現された回路網を重ねる層数を削減し、計算桁数の増大及びモデルの精度低下の問題を解決して効率的に解析を行うことができる解析装置及びその解析方法を提供することである。
【００４７】
更に、本発明の目的は、半導体集積回路の解析方法を記録した記録媒体を提供することである。
【００４８】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【００４９】
即ち、本発明に係わる半導体集積回路解析装置の第１態様は、
サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析装置において、
異なる寸法の前記単位立体を複数個用い、１個の単位立体の同一表面に、当該単位立体に対して寸法の小さい複数の単位立体を接続することにより、サブストレート基板を異なる寸法を持つ前記単位立体の集合として表し、各単位立体の寸法に依存する抵抗要素の抵抗値、誘導要素のインダクタンス又は容量要素の容量値を用いて当該単位立体をモデル化する手段を具備することを特徴とするものであり、
叉、第２態様は、
大きさの異なる単位立体間を接続するために、複数の単位立体がより寸法の大きい単位立体の同一表面に接続される位置において、寸法の大きい単位立体の一つの表面の電位を一定とし、当該電位を１ノードで表現して、当該ノードを経由して大きさの異なる単位立体間の接続を行い、一方、面で接していない単位立体間には電流が流れないとして、大きさの異なる単位立体間の接続をモデル化する手段を具備することを特徴とするものであり、
叉、第３態様は、
接続面に設けたノード経由で行った、大きさが異なる単位立体間の接続を、電流の保存則を満たしたまま、大きさの異なる単位立体どうしが接続面に設けたノードを経由しないで直接抵抗接続された形に置き換えることにより、大きさの異なる単位立体間の接続をモデル化する手段を具備することを特徴とするものであり、
叉、第４態様は、
サブストレート基板中の微小体積を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、このモデル化された当該サブストレート基板を多端子Ｆ行列で表現された回路網の直列接続で表現し、行列演算により解析に不要なノードを削除してノード数の少ないサブストレート基板のモデルを作成し、当該集積回路を構成する回路素子をこの少ないノード数でモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析装置において、
サブストレート基板表面の回路素子が構成された面からの距離に応じて単位立体の寸法が変化するサブストレート基板モデルを、多端子Ｆ行列で表現された回路網の直列接続で表現する場合に必要となる、ノードの数が異なる回路網どうしの接続の際に、ノード数が少ない側の回路網で不要となったノードを他の如何なるノードにも接続させることなくサブストレート基板裏面のノードに接続し、サブストレート基板裏面において「電流＝０」の条件を与えることで不要なノードが存在しないのと等価にすることで、Ｆ行列では表現不可能な、同じノード番号の入出力端子間のインピーダンスが無限大である回路網を使用せずに、単位立体の大きさが異なる回路網どうしを接続し、単位立体の大きさが異なるサブストレート基板モデルを多端子Ｆ行列で表現された回路網の直列接続で表現する手段を具備することを特徴とするものである。
【００５０】
叉、本発明に係わる半導体集積回路解析方法の第１態様は、
サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析方法において、
素子が配置されるサブストレート表面側においては、寸法の小さな第１の単位立体を用い、基板表面から離れた位置においては、前記第１の単位立体より大きな第２の単位立体を少なくとも用いるように構成したことを特徴とするものであり、
叉、第２態様は、
サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析方法において、
ロジック回路ブロック中のコンタクトや拡散層などの寸法の小さい構造の周辺のように、電位の変化が激しい部分においては、寸法の小さな第１の単位立体を用い、アナログ回路ブロック中のキャパシタや、高周波回路ブロックなどの寸法の大きい構造の周辺のように、電位の変化が緩やかな部分においては、前記第１の単位立体より大きな第２の単位立体を少なくとも用いるように構成したことを特徴とするものである。
【００５１】
叉、本発明に係わる記録媒体の態様は、
サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路の解析方法のコンピュータプログラムを記録した記録媒体において、
前記サブストレート基板を単位セルモデルに分割すると共に、この際、素子が配置されるサブストレート表面側においては、寸法の小さな第１の単位セルモデルを用い、基板表面から離れた位置においては、前記第１の単位セルモデルより大きな第２の単位セルモデルを用いるように分割する第１の工程と、
前記単位セルモデル毎の抵抗値を算出する第２の工程と、
前記セルモデル間の抵抗値から前記サブストレート基板の等価回路を求める第３の工程と、
前記サブストレート基板を多端子Ｆ行列で表す第４の工程と、
前記多端子Ｆ行列から不要なノードを削除し、サブストレート基板モデルに変換せしめる第６の工程と、
前記サブストレート基板モデルと回路図データとを結合して、回路シュミレーションを行う第６の工程と、
からなる一連の処理工程を記録したことを特徴とするものである。
【００５２】
本発明によれば、サブストレート基板を立体図形の集合体として取り扱い、当該サブストレート基板を当該集積回路を構成する線形素子・非線形素子とともに回路シミュレータで解析する半導体集積回路解析装置において、前記サブストレート基板を立体図形の集合体として取り扱う際の立体図形の寸法をサブストレート基板中の電位及び電流分布の複雑さに応じて変化させること（図１０，図１６、図１９）及び、寸法の異なる立体図形間の接続部分を物理法則と照らし合わせて矛盾無くモデル化する方法（図１１、図１２、図１３）を含むことを特徴とするものである。
【００５３】
従って、本発明によれば、前記サブストレート基板を立体図形の集合体として取り扱う際の立体図形の寸法を変えることにより、サブストレート基板モデルのノード数を削減することが可能となり、効率的にサブストレート基板経由のノイズの解析を行うことができる解析装置及び解析方法が得られる。
【００５４】
また、従来の多端子Ｆ行列を用いたサブストレート基板モデル作成方法に対して、本発明で提案された方法を適用して、サブストレート基板表面のノード数を削減することにより、Ｆ行列を用いてサブストレート基板モデルを作成する際の演算量及び必要とされる計算機の記憶容量を小さくすることが可能となり、効率的にサブストレート基板モデルの作成及びサブストレート基板経由のノイズの解析を行うことができる解析装置及び解析方法が得られる。
【００５５】
また、従来の多端子Ｆ行列を用いたサブストレート基板モデル作成方法に対して、本発明で提案された方法を適用することにより、多端子Ｆ行列を用いてサブストレート基板モデルを作成する際に、多端子Ｆ行列で表現された回路網を重ねる層数を削減することが可能となり、計算桁数の増大及びモデルの精度低下の問題が解決され、効率的に解析を行うことができる解析装置及び解析方法が得られる。
【００５６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
（実施の形態１）
本発明の半導体集積回路解析装置及び解析方法に含まれる第一の発明は、図２のように単位セルモデル１を接続してサブストレート基板をモデル化する際に、単位セルモデル１の大きさを１チップ内で変えることにより、サブストレート基板をより少ないノード数でモデル化することを可能とするものである。
【００５７】
本発明の第１の実施形態を図１０に示す。図１０のサブストレート基板モデルにおいては、ｚ軸に垂直な上側の表面が素子が作りこまれているサブストレート表面であるが、図１０のサブストレート基板モデルは、素子が作りこまれているサブストレート表面においては寸法の小さな単位セルモデルを用い、基板表面から距離が離れた位置においては寸法の大きな単位セルモデルを用いていることを特徴としている。図１０の１（ａ）は寸法の小さな単位セルモデルであり、１（ｂ）は寸法の大きな単位セルモデルである。
【００５８】
なお、図１０では、ｙ軸方向を１個の単位セルモデルで表現しているが、ｙ軸方向を多数の単位セルモデルで表現するサブストレート基板モデルについては、第２の実施形態以降で説明を行う。
【００５９】
単位セルモデル１（ａ）および１（ｂ）の構造は、図１の単位セルモデル１と同様である。従って、大きさが同じ単位セルモデル間の接続は、従来と同じ方法で行うことができる。しかし、図１０に示すように、単位セルモデルの大きさが変化する位置では、多数の単位セルモデル１（ａ）が同一面上で一つの単位セルモデル１（ｂ）に接続されるため、適切な接続モデルを用いる必要がある。
【００６０】
次に、大きさが異なる単位セルモデル間の接続モデルについて、詳細に説明する。
【００６１】
図１１は、図１０において大きさが異なる単位セルモデルが接続されている部分に注目した図である。図１１においては、単位セルモデル１（ａ）が３個直列接続され、さらに全ての単位セルモデル１（ａ）は、底面を通じて一つの単位セルモデル１（ｂ）に接続されている。
【００６２】
単位セルモデル１（ａ）は図１の単位セルモデル１と同じ構造であり、ノード２（ａ）と、ｘ軸方向の抵抗素子Ｒｘ１と、ｙ軸方向の抵抗素子Ｒｙ１と、ｚ軸方向の抵抗素子Ｒｚ１を含んでいる。ノード２（ａ）は単位セルモデル１（ａ）の中心に位置する。また図１１では、Ｒｘ１は５（ａｘ）に、Ｒｚ１は５（ａｚ）に相当し、Ｒｙ１は、図面が複雑になるので省略している。また、単位セルモデル１（ｂ）も同様の構造でノード２（ｂ）を保有しており、Ｒｘ２は５（ｂｘ）に、Ｒｚ２は５（ｂｚ）に相当している。一般的にこれらの抵抗素子の抵抗値は式（１）により計算されるが、その値は単位セルモデルの大きさに依存する。図１１における各抵抗素子の抵抗値は、式（１３）となる。
【００６３】
【数１３】
ここで、単位セルモデル１（ｂ）の上面の電位を至る所で一定と考え、その電位を図１１のノード２（ａｂ）における電位で代表する。すると、単位セルモデル１（ａ）の底面は全て単位セルモデル１（ｂ）の上面に接続されているため、単位セルモデル１（ａ）と単位セルモデル１（ｂ）の接続は、ノード２（ａｂ）の一点を経由した、図１１に示されるような形となる。このように、異なる大きさの単位セルモデル間の接続は、接続面の電位を１ノードで表現することにより行う。
【００６５】
図１１の回路は、多端子Ｆ行列で表現することも可能である。例えば、図１１のｚ軸に垂直な上側の表面を入力端子とし、下側の表面を出力端子とすると、多端子Ｆ行列は式（１４）となる。
【００６６】
【数１４】
しかし、図１１に示す形で異なる大きさの単位セルモデル間の接続を行うと、単位セルモデルの大きさが変化する位置毎にノード２（ａｂ）を設ける必要があり、チップ全体のノード数を増大させる原因となる。ノード数の増大は計算機の処理時間と記憶領域を要求し、解析の効率を低下させるため、異なる大きさの単位セルモデル間の接続は、図１１からノード２（ａｂ）を除去した図１２のような形で行えるほうが望ましい。そのために、ここでは単位セルモデル１（ｂ）の同一面に接続されている単位セルモデル１（ａ）の電位差は十分小さいと近似することにより、ノード２（ａｂ）の除去を行う。サブストレート基板中において、サブストレート・コンタクトや拡散層などのノイズ源から離れた位置では、電位の変化は緩やかなものとなるので、この近似は妥当なものである。
【００６８】
単位セルモデル１（ｂ）の同一面に接続されている単位セルモデル１（ａ）の電位差は十分小さいと近似することにより、単位セルモデル１（ａ）の水平方向の抵抗成分５（ａｘ）は導通とみなすことが可能となり、図１１及び図１２の等価回路は図１３のように書き直すことができる。図１３［Ａ］は、図１１のモデルに相当し、図１３［Ｂ］は、図１２のモデルに相当する。
【００６９】
図１３［Ａ］及び図１３［Ｂ］のモデルに対して、ノード２（ａ）とノード２（ｂ）の間の抵抗値Ｒｃを計算すると、式（１５）となる。なお、Ｒａｂは、抵抗素子５（ａｂ）の抵抗値を表している。式（１５）をＲａｂについて解き、式（１３）を代入し、さらに、図１１よりｄｘ２＝３・ｄｘ１、ｄｙ２＝ｄｙ１であることに着目して式（１５）を整理すると、式（１６）を得る。式（１６）は、異なる大きさの単位セルモデル間の接続モデルを表現している。
【００７０】
【数１５】
【数１６】
以上のように、式（１６）を用いることにより、大きさが異なる単位セルモデル間の接続をモデル化することが可能となり、図１０に示すような、単位セルモデルの大きさが異なるサブストレート基板モデルを作成することが可能となる。図１４は、図１２の接続モデルを用いて、図１０のサブストレート基板モデルの等価回路を求めた結果である。図１４に示されるように、単位セルモデルの大きさが異なるサブストレート基板モデルを利用することにより、ノード数の削減が可能となり、回路シミュレーション等の解析を効率よく行うことが可能となる。
【００７３】
次に、図１４の等価回路を多端子Ｆ行列で表す方法について述べる。
【００７４】
一般的に、ある回路網について、ノード番号が同じである入力端子と出力端子の間のインピーダンスが無限大の場合と、ノード番号が異なる入力端子及び出力端子の間のインピーダンスが０の場合には、その回路網を表現するＦ行列の成分中に無限大が含まれるため、回路網をＦ行列で表現することは不可能である。
【００７５】
そこで、図１４の等価回路を、上記条件に該当しない多端子Ｆ行列で表現可能な回路網に分割すると、回路網Ｃ層２１〜回路網Ｈ層２６が、図１５に示すように直列接続された回路となる。回路網Ｃ層２１〜回路網Ｈ層２６は、それぞれ６個の入力端子９と出力端子１０をもつ、６端子対の回路網である。
【００７６】
このとき、図１５の回路網Ｃ層２１、回路網Ｄ層２２は、寸法の小さな単位セルモデル１（ａ）を表現しており、Ｒ２１＝２・Ｒｘ１、Ｒ２２＝２・Ｒｚ１、となる。また、回路網Ｅ層２３、回路網Ｆ層２４は、大きさが異なる単位セルモデル間の接続をモデル化しており、Ｒ２３＝Ｒ２４＝Ｒａｂである。また、回路網Ｇ層２５、回路網Ｈ層２６は、寸法が大きな単位セルモデル１（ｂ）を表現しており、Ｒ２５＝２・Ｒｘ２、Ｒ２６＝２・Ｒｚ２である。
【００７７】
単位セルモデルの大きさが変化すると、回路網の入出力端子の数、即ちノード数も変化するが、Ｆ行列を用いて回路網を表現する際には、ノード番号が同じである入力端子と出力端子の間のインピーダンスを無限大にすることは不可能なため、全ての回路網の入出力端子の数は等しい必要がある。
【００７８】
そこで、寸法が大きな単位セルモデル１（ｂ）を表現する回路網Ｇ層２５、回路網Ｈ層２６においては、不要となった偶数番目のノードについては他の如何なる入出力端子とも接続させることなく、サブストレート基板底面に存在する同じノード番号の出力端子に接続している。
【００７９】
最下層の回路網Ｈ層２６の出力端子は、サブストレート基板モデルを作成するときに「電流＝０」の条件が与えられるために、図１５の回路表現と図１４の回路表現は等価なものとなる。
【００８０】
次に、図１５に示すように、一番左側の入出力端子のノード番号を１番、次を２番というように順次与え、各ノードにおける電圧・電流の関係を図６で行ったのと同様の方法で定式化することで、各回路網の多端子Ｆ行列が以下のように求まる。すなわち、回路網Ｃ層２１、回路網Ｆ層２４、回路網Ｇ層２５の多端子Ｆ行列Ｆ２１、Ｆ２４、Ｆ２５は、式（１７）〜式（２０）となる。また、回路網Ｄ層２２、回路網Ｅ層２３、回路網Ｈ層２６の多端子Ｆ行列Ｆ２２、Ｆ２３、Ｆ２６は、式（２１）〜式（２４）となる。ただし、Ｅは（基板表面ノード数）×（基板表面ノード数）の大きさの単位行列を表す。
【００８１】
サブストレート基板の等価回路モデルは、回路網Ｃ層２１〜回路網Ｈ層２６が図１５に示すように直列接続された回路なので、以上のように求められた各回路網の多端子Ｆ行列を式（２５）のように掛け合わせることにより、サブストレート基板の表面を入力端子、裏面を出力端子とした多端子Ｆ行列Ｆを求めることができる。さらに、求められた多端子Ｆ行列Ｆに対して式（１１）の演算を行うことにより、解析に不要なノードが削除されたサブストレート基板モデルを作成することができる。
【００８２】
従来の方法では、数１００μｍのサブストレート基板を忠実にモデル化しようとすると、多数の回路網を重ねる必要があるため、サブストレート基板を表現するＦ行列の桁数が大きくなり、行列演算の際に多くの計算機の記憶領域を必要としたり、桁落ちによる誤差が発生したりといった問題があった。本実施の形態では、素子が作りこまれているサブストレート表面においては寸法の小さな単位セルモデル１（ａ）を用い、基板表面から距離が離れた位置においては寸法の大きな単位セルモデル１（ｂ）を用いて回路網を重ねる層数を削減することで、サブストレート基板を表現する多端子Ｆ行列の桁数の増大が抑えられる。
【００８３】
【数１７】
【数１８】
【数１９】
【数２０】
【数２１】
【数２２】
【数２３】
【数２４】
【数２５】
（実施の形態２）
本発明における、第２の実施形態のサブストレート基板モデルを図１６に示す。図１６のサブストレート基板モデルは、寸法の小さな単位セルモデル１（ｃ）と、寸法の大きな単位セルモデル１（ｄ）から構成されている。本実施形態を第１の実施形態と比較すると、第１の実施形態ではｙ軸方向を１個の単位セルモデルで表現していたのに対し、図１６のサブストレート基板モデルではｙ軸方向を多数の単位セルモデルで表現しており、サブストレート基板内の電圧及び電流分布がより複雑である場合に適用可能であることが特徴である。
【００９３】
そのため、単位セルモデルの大きさが変化する部分で、２×２列に並んだ４個の単位セルモデル１（ｃ）を一つの単位セルモデル１（ｄ）に接続する必要があり、１列に並んだ単位セルモデル１（ａ）を一つの単位セルモデル１（ｂ）に接続している第１の実施の形態とは状況が異なる。
【００９４】
しかし、このように平面的に並んだ多数の単位セルモデル１（ｃ）が一つの単位セルモデル１（ｄ）に接続される場合においても、式（１６）は一般的に成立するため、本実施の形態においても、第１の実施の形態と同様の方法で、サブストレート基板を多端子Ｆ行列で表現することができる。
【００９５】
図１６のサブストレート基板モデルを、図１４と同様な形の等価回路に変換し、図１５のような多端子Ｆ行列で表現される回路網の直列接続で書き表すと、回路網Ｉ層３１〜回路網Ｎ層３６が直列接続された図１７に示すような回路となる。
【００９６】
ここで、回路網Ｉ層３１〜回路網Ｎ層３６は、図１８に示すような、それぞれ１６個の入力端子９と出力端子１０をもつ、１６端子対の回路網である。入出力端子のノード番号を図１６のように与えると、回路網Ｉ層３１、回路網Ｌ層３４、回路網Ｍ層３５の多端子Ｆ行列Ｆ３１、Ｆ３４、Ｆ３５は、式（２６）〜式（２９）、回路網Ｊ層３２、回路網Ｋ層３３、回路網Ｎ層３６の多端子Ｆ行列Ｆ３２、Ｆ３３、Ｆ３６は、式（３０）〜式（３３）となる。
【００９７】
また、式（３４）より、サブストレート基板の表面を入力端子、裏面を出力端子とした多端子Ｆ行列Ｆを求めることができる。さらに、求められた多端子Ｆ行列に対して式（１１）の演算を行うことにより、解析に不要なノードが削除されたサブストレート基板モデルを作成することができる。
【００９８】
【数２６】
【数２７】
【数２８】
【数２９】
【数３０】
【数３１】
【数３２】
【数３３】
【数３４】
本実施の形態においても、第１の実施形態と同様に、サブストレート表面においては寸法の小さな単位セルモデル１（ｃ）を用い、基板表面から距離が離れた位置においては寸法の大きな単位セルモデル１（ｄ）を用いて回路網を重ねる層数を削減することで、サブストレート基板を表現する多端子Ｆ行列の桁数の増大が抑えられる。
【０１０８】
例えば、図７［Ｂ］のように、サブストレート基板表面に８×８＝６４個の単位セルモデル１を並べ、基板表面から距離が離れるに従って順次単位セルモデルの寸法を大きくして行った場合を考える。ここで、基板表面の単位セルモデル１はｄｘ＝ｄｙ＝ｄｚ＝１μｍの立方体とし、サブストレート基板の抵抗率は１５Ωｃｍとする。この場合においては、基板厚さを増大させても、サブストレート基板を表現する合成多端子Ｆ行列の成分中の最大値Ｆｍａｘの増大は、図８の破線で示されるような、緩やかなものとなる。以上のように、本方法によれば、サブストレート基板を表現する合成多端子Ｆ行列の桁数の増大を抑えることができるため、必要な計算桁数の増大及び桁落ち誤差の問題を回避することが可能となる。
（実施の形態３）
本発明における、第３の実施形態のサブストレート基板モデルを図１９に示す。図１９のサブストレート基板モデルにおいては、ｚ軸に垂直な上側の表面が、回路素子が構成されるサブストレート基板表面であるが、本サブストレート基板モデルは、サブストレート基板表面において異なる寸法の単位セルモデルを使用していることが特徴である。ここで、図１９の１（ｅ）は寸法の小さな単位セルモデルであり、１（ｆ）は寸法の大きな単位セルモデルである。
【０１０９】
ロジック回路ブロック中のコンタクトや拡散層などの寸法の小さい構造の周辺のように、電位の変化が激しい部分においては寸法の小さな単位セルモデル１（ｅ）を用い、アナログ回路ブロック中のキャパシタや、高周波回路ブロックなどの寸法の大きい構造の周辺のように、電位の変化が緩やかな部分においては寸法の大きな単位セルモデル１（ｆ）を用いることで、解析精度を低下させること無く、基板表面ノード数を削減することが可能である。
図１９のサブストレート基板モデルを、図１２の大きさが異なる単位セルモデル間の接続モデルを用いて等価回路に変換すると、図２０に示すような回路網Ｐ層４１と回路網Ｑ層４２の直列接続からなる構造となる。このとき、回路網Ｐ層４１と回路網Ｑ層４２は、図２１に示されるような、入力端子９と出力端子１０を１２個ずつ持つ回路網である。
【０１１０】
回路網Ｐ層４１と回路網Ｑ層４２の各抵抗素子５の抵抗値は、単位セルモデルの寸法から、式（１３）及び式（１６）を用いることにより求められる。ここで、Ｒｅｘ、Ｒｅｙ、Ｒｅｚは寸法の小さな単位セルモデル１（ｅ）の抵抗素子５の抵抗値であり、Ｒｆｘ、Ｒｆｙ、Ｒｆｚは寸法の大きな単位セルモデル１（ｆ）の抵抗素子５の抵抗値である。
【０１１１】
ここで、回路網の入力端子９及び出力端子１０に、図１９に示すようにノード番号を与え、各ノードにおける電圧・電流の関係を図６で行ったのと同様の方法で定式化することで、各回路網の多端子Ｆ行列が以下のように求まる。すなわち、回路網Ｐ層４１の多端子Ｆ行列は式（３５）及び式（３６）となり、回路網Ｑ層４２の多端子Ｆ行列は式（３７）及び式（３８）となる。ただし、ここでは、計算の簡単化のために、Ｒｅ＝Ｒｅｘ＝Ｒｅｙ，Ｒｆ＝Ｒｆｘ＝Ｒｆｙとしている。また、式（３９）より、サブストレート基板の表面を入力端子、裏面を出力端子とした多端子Ｆ行列Ｆを求めることができる。さらに、求められた多端子Ｆ行列Ｆに対して式（１１）の演算を行うことにより、解析に不要なノードが削除されたサブストレート基板モデルを作成することができる。
【０１１２】
本実施の形態では、サブストレート基板モデルの基板表面において単位セルモデルの大きさを可変とすることで、サブストレート基板表面におけるノード数を削減することを可能としている。例えば、本実施の形態でモデル化を行った図１９のサブストレート基板の場合、基板表面全体を寸法の小さな単位セルモデル１（ｅ）のみでモデル化すると３６ノード必要になるのに対し、寸法の大きな単位セルモデル１（ｆ）を併用すれば１２ノードとなる。
【０１１３】
多端子Ｆ行列を用いたサブストレート基板モデル作成の際には、（基板表面ノード数）×（基板表面ノード数）の大きさの行列演算を行う必要があるため、集積回路の大規模化に伴って基板表面ノード数が増大すると、計算機の記憶容量不足でモデル作成が不可能になるという問題があったが、本実施の形態によればこの問題を回避することができる。
【０１１４】
また、本実施の形態では、２種類の大きさの単位セルモデルしか用いていないが、基板上のコンタクトや拡散層などの寸法の小さい構造から離れるに従って、更に寸法の大きな単位セルモデルを用いれば、さらにノード数を削減することも可能である。
【０１１５】
【数３５】
【数３６】
【数３７】
【数３８】
【数３９】
【実施例】
（実施例１）
本発明の、第１の実施例のサブストレート基板モデルを図２２に示す。図２２のサブストレート基板モデルにおいては、ｚ軸に垂直な上側の表面が素子が作りこまれた基板表面であるが、本サブストレート基板モデルは、第３の実施形態で述べたように素子が作りこまれているサブストレート基板表面において、異なる寸法の単位セルモデルを併用し、一方で第１及び第２の実施形態で述べたように基板表面からの距離が大きい部分では寸法の大きな単位セルモデルを用いることを特徴としている。
【０１２１】
ここで、図２２の１（ｇ）は、最も寸法の小さな単位セルモデルである。１（ｈ）は、ｘ軸方向の寸法ｄｘ及びｙ軸方向の寸法ｄｙが単位セルモデル１（ｇ）の２倍で、ｚ軸方向の寸法ｄｚは単位セルモデル１（ｇ）と等しい単位セルモデルである。１（ｉ）は、ｘ軸方向の寸法ｄｘ及びｙ軸方向の寸法ｄｙが単位セルモデル１（ｈ）と等しく、ｚ軸方向の寸法ｄｚは単位セルモデル１（ｇ）の２倍である単位セルモデルである。
【０１２２】
本サブストレート基板モデルでは、以上の単位セルモデル１（ｇ）と１（ｈ）と１（ｉ）の３種類の大きさの単位セルモデルが使用されている。そのため、異なる大きさの単位セルモデルが接続されている部分が増え、また互いに接続されている単位セルモデルの接続面の面積比も様々なものとなっており、より複雑なモデルといえる。しかし、この場合においても、多数の単位セルモデルが同一面上で一つの単位セルモデルに接続される形態に着目すると、第１から第３の実施の形態で述べられている構造と差異は無く、式（１６）は成立する。従って、図１２と同じモデルを用いて、大きさが異なる単位セルモデル間の接続部分のモデル化を行うことで、サブストレート基板の等価回路を求めることが可能である。また、多端子Ｆ行列を用いて、解析対象外のノードが削除されたサブストレート
基板モデルを作成することも可能である。
【０１２３】
本サブストレート基板モデルは、サブストレート基板表面における電圧及び電流分布の複雑さに応じて単位セルモデルの大きさを変化させることにより、複雑な電圧及び電流分布を少ないノード数で表現することができる一方で、基板表面から距離が離れた位置においては寸法の大きな単位セルモデルを用いて回路網を重ねる層数を削減することで、サブストレート基板を表現する多端子Ｆ行列の桁数の増大が抑えることも可能である。
（実施例２）
本発明の第２の実施例は、本発明で提案した少ない演算量でサブストレート基板モデルを作成する機能をもつ、集積回路の解析装置である。本発明の第２の実施例の処理の流れを図２３に示す。
【０１２４】
本実施例においては、まず手順Ｓ１において、サブストレート基板を単位セルモデル１に分割する。サブストレート基板表面における単位セルモデル１の寸法は、第３の実施の形態で述べたように可変とし、使用者が自由に決定できるものとする。このとき、ロジック回路ブロック中のコンタクトや拡散層などの寸法の小さい構造の周辺のように、電位の変化が激しい部分においては、寸法の小さな単位セルモデル１（ｅ）を用い、アナログ回路ブロック中のキャパシタや、高周波回路ブロックなどの寸法の大きい構造の周辺のように、電位の変化が緩やかな部分においては、寸法の大きな単位セルモデル１（ｆ）を用いるようにすると、少ないノード数で精度の高い解析を行うことができる。また、集積回路のレイアウト情報を参照して、単位セルモデル１の寸法を自動的に決定する方法も考えられる。
【０１２５】
また、サブストレート基板表面から離れた位置においては、第１及び第２の実施例で述べたように単位セルモデルの寸法を大きくして、基板の厚さ方向に単位セルモデルを並べる数を少なくする。これは、後の手順でサブストレート基板を表現する多端子Ｆ行列を求める際に、行列演算に必要な計算桁数を小さくするためである。
【０１２６】
次に、手順Ｓ２においては、単位セルモデル間の抵抗値を計算する。ここでは、まずプロセス条件Ｓ８を用いて計算対象となる単位セルモデルの抵抗率ρを求め、次に抵抗率ρと単位セルモデルの寸法から、式（１３）及び式（１６）を用いて、単位セルモデル間の抵抗値を計算する。
【０１２７】
次に、手順Ｓ３では、手順Ｓ２で求められた単位セルモデル間の抵抗値から、サブストレート基板モデルの等価回路を求める。次に、手順Ｓ４では、サブストレート基板モデルの等価回路を多端子Ｆ行列で表現可能な多端子対回路網の直列接続で表現し、各回路網の多端子Ｆ行列を掛け合わせることにより、サブストレート基板自体を表現する多端子Ｆ行列を求める。
【０１２８】
次に、手順Ｓ５においては、サブストレート基板を表現する多端子Ｆ行列に対して行列演算を行い、不要なノードの削除を行う。さらに、多端子Ｆ行列を、サブストレート基板モデル（アドミタンス行列）Ｓ６に変換する。
【０１２９】
最後に、手順Ｓ１０において、以上の手順で得られたサブストレート基板モデルＳ６と、集積回路の回路図データＳ９を結合し、回路シミュレーションを実行することで、サブストレート基板経由のノイズ解析を行う。
【０１３０】
これら一連の処理を、図２４に示す如きコンピュータで実施させる。このコンピュータには、記憶手段１０２に“ＳＰＩＣＥ”などのような回路シミュレーションソフトウェアを保持させてあり、これによって回路シミュレータの機能も含ませてある。なお、図２４において、１０１はＣＰＵ（プロセッサ）、１０２は記憶手段（メモリ）、１０３は入力手段、１０４は出力手段である。また、１０５はディスプレイ、１０６は大容量外部記憶装置である。
【０１３１】
本実施例では、プロセス条件を用いて自動的にサブストレート基板モデルを作成するために、短時間で精度の高いモデルを作成することができる。また、第３の実施例で述べた基板表面ノードの削減と、第１及び第２の実施例で述べた回路網を重ねる層数の削減を両方行うために、サブストレート基板モデルを作成する際の行列演算の規模の問題と、必要な計算桁数の問題が両方とも解決される。
【０１３２】
【発明の効果】
第１の効果は、ノード数の少ないサブストレート基板モデルを作成できることである。その理由は、サブストレート基板中で単位セルモデルの寸法を可変としたためである。サブストレート基板内で、コンタクトや拡散層などのノイズ源に近い部分は寸法の小さな単位セルモデルを用い、ノイズ源から離れるに従って単位セルモデルの寸法を大きくし、大きさの異なる単位セルモデル間の結合は本発明で述べた結合モデルで表現することにより、解析精度を落とさずにノード数の少ないサブストレート基板モデルを作成できる。
【０１３３】
第２の効果は、多端子Ｆ行列を用いてサブストレート基板モデルを作成する際の演算量を削減できることである。多端子Ｆ行列を用いてサブストレート基板モデルを作成する際には、（基板表面のノード数）×（基板表面のノード数）の大きさの行列演算を行う必要があるため、ノード数が増大すると計算機の記憶容量不足によりモデルを作成できなくなる可能性があったが、本発明を用いて基板表面ノード数を削減することにより、この問題を回避できる。
【０１３４】
第３の効果は、多端子Ｆ行列を用いてサブストレート基板モデルを作成する際の行列演算に必要な計算桁数を小さくできることである。回路網を重ねてサブストレート基板の等価回路を表現する際に、回路網を重ねる総数を大きくすると、サブストレート基板モデルを表現する多端子Ｆ行列の桁数が増大し、アドミタンス行列に変換する際に著しい桁落ちが発生する。従来の方法ではサブストレート基板モデルの寸法が１種類であったので、数１００μｍの厚さのサブストレート基板を忠実にモデル化するためには、基板の厚さ方向に多数の回路網を重ねる必要があったが、本発明によれば基板の厚さ方向に重ねる回路網の数を少なくできるので、サブストレート基板を表す多端子Ｆ行列の桁数の増大が抑えられ、行列演算に必要な計算桁数を小さくすることができる。
【図面の簡単な説明】
【図１】従来技術の単位セルモデル１の構造を示す図である。
【図２】従来技術を説明する図であり、同じ大きさの単位セルモデル１を密に並べて作成したサブストレート基板モデル４の一例を示す図である。
【図３】図２のサブストレート基板モデル４の等価回路を示す図である。
【図４】図３の等価回路を回路網の直列接続による表現に描き直した図である。
【図５】図４で用いた回路網Ａ層及び回路網Ｂ層の回路図を示す図である。
【図６】図５のノード番号ｉの位置の入出力電圧・電流を示す図である。
【図７】回路網を重ねる層数を増大させるとサブストレート基板を表現する多端子Ｆ行列の桁数が増大することを説明するための試算を行うモデルの構造を示す図である。
【図８】回路網を重ねる層数とサブストレート基板を表現する多端子Ｆ行列の桁数の関係を示す図である。
【図９】回路網を重ねる層数とサブストレート基板を表現するアドミタンス行列の最小値｜Ｙ｜ｍｉｎの関係を示すグラフである。
【図１０】本発明の第１の実施の形態を示す図で、大きさの異なる単位セルモデルを用いたサブストレート基板モデルの一例を示している。
【図１１】第１の実施の形態で、多数の単位セルモデルが１個の単位セルモデルの同一表面に接続される際の接続モデルの一例を示す図である。
【図１２】第１の実施の形態で、多数の単位セルモデルが１個の単位セルモデルの同一表面に接続される際の接続モデルの一例を示す図である。
【図１３】図１１と図１２の接続モデルを変換する方法を説明する図である。
【図１４】図１０のサブストレート基板モデルを図１２の接続モデルを用いて等価回路に変換した図である。
【図１５】図１４の等価回路を回路網Ｃ層２１〜回路網Ｈ層２６の直列接続で表現した図である。
【図１６】本発明の第２の実施の形態を示す図で、大きさの異なる単位セルモデルを用いたサブストレート基板モデルの一例を示している。
【図１７】図１６のサブストレート基板モデルを回路網の直列接続による表現に描き直した図である。
【図１８】図１７で用いた回路網Ｉ層３１〜回路網Ｎ層３６の回路図を示す図である。
【図１９】本発明の第３の実施の形態を示す図で、大きさの異なる単位セルモデルを用いたサブストレート基板モデルの一例を示している。
【図２０】図１９のサブストレート基板モデルを回路網の直列接続による表現に描き直した図である。
【図２１】図２０で用いた回路網Ｐ層４１と回路網Ｑ層４２の回路図を示す図である。
【図２２】本発明の第１の実施例を示す図で、大きさの異なる単位セルモデルを用いたサブストレート基板モデルの一例を示している。
【図２３】本発明の第２の実施例の動作を示すブロック図で、ノード数の少ないサブストレート基板モデルが自動的に作成される手順が示されている。
【図２４】第２の実施例で用いられるコンピュータを示す図である。
【符号の説明】
１ 単位セルモデル
２ ノード
３ 抵抗要素
４ サブストレート基板モデル
５ 抵抗素子
６ サブストレート基板モデル等価回路
７ 回路網Ａ層
８ 回路網Ｂ層
９ 入力端子
１０ 出力端子
１１ 回路網Ａ層のノード番号ｉの部分
１２ 回路網Ｂ層のノード番号ｉの部分
２１ 回路網Ｃ層
２２ 回路網Ｄ層
２３ 回路網Ｅ層
２４ 回路網Ｆ層
２５ 回路網Ｇ層
２６ 回路網Ｈ層
３１ 回路網Ｉ層
３２ 回路網Ｊ層
３３ 回路網Ｋ層
３４ 回路網Ｌ層
３５ 回路網Ｍ層
３６ 回路網Ｎ層
４１ 回路網Ｐ層
４２ 回路網Ｑ層
１０１ ＣＰＵ
１０２ 記憶手段
１０３ 入力手段
１０４ 出力手段
１０５ ディスプレイ
１０６ 大容量外部記憶装置
Ｓ１ サブストレート基板の単位セルモデルへの分割手段
Ｓ２ 単位セルモデル間の抵抗値の計算手段
Ｓ３ サブストレート基板モデルの等価回路作成手段
Ｓ４ サブストレート基板自体を表現する多端子Ｆ行列の計算手段
Ｓ５ 不要ノードの削除手段
Ｓ６ サブストレート基板モデル（アドミタンス行列）
Ｓ８ プロセス条件
Ｓ９ 集積回路の回路図データ
Ｓ１０ 回路シミュレーション手段
Claims (10)
- サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析装置において、
異なる寸法の前記単位立体を複数個用い、１個の単位立体の同一表面に、当該単位立体に対して寸法の小さい複数の単位立体を接続することにより、サブストレート基板を異なる寸法を持つ前記単位立体の集合として表し、各単位立体の寸法に依存する抵抗要素の抵抗値、誘導要素のインダクタンス又は容量要素の容量値を用いて当該単位立体をモデル化する手段を具備することを特徴とする半導体集積回路解析装置。 - 大きさの異なる単位立体間を接続するために、複数の単位立体がより寸法の大きい単位立体の同一表面に接続される位置において、寸法の大きい単位立体の一つの表面の電位を一定とし、当該電位を１ノードで表現して、当該ノードを経由して大きさの異なる単位立体間の接続を行い、一方、面で接していない単位立体間には電流が流れないとして、大きさの異なる単位立体間の接続をモデル化する手段を具備することを特徴とする請求項１記載の半導体集積回路解析装置。
- 接続面に設けたノード経由で行った、大きさが異なる単位立体間の接続を、電流の保存則を満たしたまま、大きさの異なる単位立体どうしが接続面に設けたノードを経由しないで直接抵抗接続された形に置き換えることにより、大きさの異なる単位立体間の接続をモデル化する手段を具備することを特徴とする請求項２記載の半導体集積回路解析装置。
- サブストレート基板中の微小体積を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、このモデル化された当該サブストレート基板を多端子Ｆ行列で表現された回路網の直列接続で表現し、行列演算により解析に不要なノードを削除してノード数の少ないサブストレート基板のモデルを作成し、当該集積回路を構成する回路素子をこの少ないノード数でモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析装置において、
サブストレート基板表面の回路素子が構成された面からの距離に応じて単位立体の寸法が変化するサブストレート基板モデルを、多端子Ｆ行列で表現された回路網の直列接続で表現する場合に必要となる、ノードの数が異なる回路網どうしの接続の際に、ノード数が少ない側の回路網で不要となったノードを他の如何なるノードにも接続させることなくサブストレート基板裏面のノードに接続し、サブストレート基板裏面において「電流＝０」の条件を与えることで、不要なノードが存在しないのと等価にすることで、Ｆ行列では表現不可能な、同じノード番号の入出力端子間のインピーダンスが無限大である回路網を使用せずに、単位立体の大きさが異なる回路網どうしを接続し、単位立体の大きさが異なるサブストレート基板モデルを、多端子Ｆ行列で表現された回路網の直列接続で表現する手段を具備することを特徴とする半導体集積回路解析装置。 - 異なる寸法の前記単位立体を複数個用い、１個の単位立体の同一表面に、当該単位立体に対して寸法の小さい複数の単位立体を接続することにより、サブストレート基板を異なる寸法を持つ前記単位立体の集合として表し、各単位立体の寸法に依存する抵抗要素の抵抗値、誘導要素のインダクタンス又は容量要素の容量値を用いて当該単位立体をモデル化する手段を具備することを特徴とする請求項４記載の半導体集積回路解析装置。
- 大きさの異なる単位立体間を接続するために、複数の単位立体がより寸法の大きい単位立体の同一表面に接続される位置において、寸法の大きい単位立体の一つの表面の電位を一定とし、当該電位を１ノードで表現して、当該ノードを経由して大きさの異なる単位立体間の接続を行い、一方、面で接していない単位立体間には電流が流れないとして、大きさの異なる単位立体間の接続をモデル化する手段を具備することを特徴とする請求項５記載の半導体集積回路解析装置。
- 接続面に設けたノード経由で行った、大きさが異なる単位立体間の接続を、電流の保存則を満たしたまま、大きさの異なる単位立体どうしが接続面に設けたノードを経由しないで直接抵抗接続された形に置き換えることにより、大きさの異なる単位立体間の接続をモデル化する手段を具備することを特徴とする請求項６記載の半導体集積回路解析装置。
- サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析方法において、
素子が配置されるサブストレート表面側においては、寸法の小さな第１の単位立体を用い、基板表面から離れた位置においては、前記第１の単位立体より大きな第２の単位立体を少なくとも用いるように構成したことを特徴とする半導体集積回路解析方法。 - サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路解析方法において、
ロジック回路ブロック中のコンタクトや拡散層などの寸法の小さい構造の周辺のように、電位の変化が激しい部分においては、寸法の小さな第１の単位立体を用い、アナログ回路ブロック中のキャパシタや、高周波回路ブロックなどの寸法の大きい構造の周辺のように、電位の変化が緩やかな部分においては、前記第１の単位立体より大きな第２の単位立体を少なくとも用いるように構成したことを特徴とする半導体集積回路解析方法。 - サブストレート基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、単位立体は抵抗要素・誘導要素・容量要素のうち少なくとも一つの要素を用いてモデル化し、サブストレート基板を当該単位立体の集合体として取り扱い、当該集積回路を構成する回路素子をこのモデル化されたサブストレート基板とともに回路シミュレータで動作特性解析する半導体集積回路の解析方法のコンピュータプログラムを記録した記録媒体において、
前記サブストレート基板を単位セルモデルに分割すると共に、素子が配置されるサブストレート表面側おいては、寸法の小さな第１の単位セルモデルを用い、基板表面から離れた位置においては、前記第１の単位セルモデルより大きな第２の単位セルモデルを用いるように分割する第１の工程と、
前記単位セルモデル毎の抵抗値を算出する第２の工程と、
前記セルモデル間の抵抗値から前記サブストレート基板の等価回路を求める第３の工程と、
前記サブストレート基板を多端子Ｆ行列で表す第４の工程と、
前記多端子Ｆ行列から不要なノードを削除し、サブストレート基板モデルに変換せしめる第５の工程と、
前記サブストレート基板モデルと回路図データとを結合して、回路シュミレーションを行う第６の工程と、
からなる一連の処理工程を記録したことを特徴とする記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048219A JP3664934B2 (ja) | 2000-02-24 | 2000-02-24 | 半導体集積回路解析装置とその解析方法並びに解析方法を記録した記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048219A JP3664934B2 (ja) | 2000-02-24 | 2000-02-24 | 半導体集積回路解析装置とその解析方法並びに解析方法を記録した記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237412A JP2001237412A (ja) | 2001-08-31 |
| JP3664934B2 true JP3664934B2 (ja) | 2005-06-29 |
Family
ID=18570341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000048219A Expired - Fee Related JP3664934B2 (ja) | 2000-02-24 | 2000-02-24 | 半導体集積回路解析装置とその解析方法並びに解析方法を記録した記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3664934B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4553225B2 (ja) * | 2001-01-18 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | インピーダンス網モデルの作成方法 |
| JP4450751B2 (ja) | 2005-03-17 | 2010-04-14 | 富士通株式会社 | メッシュモデル作成方法、シミュレーション装置及びプログラム |
| JP4994651B2 (ja) * | 2005-11-08 | 2012-08-08 | 株式会社エイアールテック | 基板結合等価回路の生成方法 |
| JP4882668B2 (ja) * | 2006-10-30 | 2012-02-22 | 富士通株式会社 | 電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法 |
| JP2009276822A (ja) | 2008-05-12 | 2009-11-26 | Nec Electronics Corp | 半導体デバイス設計支援装置及び半導体デバイス設計支援方法 |
| JP6569498B2 (ja) | 2015-11-30 | 2019-09-04 | 富士通株式会社 | 電圧降下シミュレーションプログラム、情報処理装置、および電圧降下シミュレーション方法 |
-
2000
- 2000-02-24 JP JP2000048219A patent/JP3664934B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001237412A (ja) | 2001-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Ruehli et al. | Circuit oriented electromagnetic modeling using the PEEC techniques | |
| US8165861B2 (en) | Printed circuit analysis method and device | |
| US6963122B1 (en) | Capacitor structure and automated design flow for incorporating same | |
| US9767240B2 (en) | Temperature-aware integrated circuit design methods and systems | |
| US8769452B2 (en) | Parasitic extraction in an integrated circuit with multi-patterning requirements | |
| JPH10275176A (ja) | 相互接続モデリングシステム及び方法 | |
| CN111898330A (zh) | 基于多层次并行策略的集成电路电磁响应计算方法及装置 | |
| US11783104B2 (en) | Apparatus and method for mapping foundational components during design porting from one process technology to another process technology | |
| Daems et al. | Circuit simplification for the symbolic analysis of analog integrated circuits | |
| TW201802712A (zh) | 用於積體電路設計之方法 | |
| US11182533B2 (en) | Standard cells and variations thereof within a standard cell library | |
| US6330704B1 (en) | Method and apparatus for three dimensional interconnect analysis | |
| JP2003157296A (ja) | 等価回路の導出方法、および、そのためのシステム | |
| CN114117990A (zh) | 用于电容提取的系统和方法以及计算机可读存储介质 | |
| KR101495986B1 (ko) | 더블 패터닝 기술을 위한 ｒｃ 코너해 | |
| US20170017744A1 (en) | Modeling of Power Distribution Networks for Path Finding | |
| JP5173913B2 (ja) | 回路基板の解析装置および解析方法 | |
| JP3664934B2 (ja) | 半導体集積回路解析装置とその解析方法並びに解析方法を記録した記録媒体 | |
| US20020016948A1 (en) | Method and configuration for verifying a layout of an integrated circuit and application thereof for fabricating the integrated circuit | |
| US6484297B1 (en) | 4K derating scheme for propagation delay and setup/hold time computation | |
| JP2002163324A (ja) | 遅延時間計算方法及びそれを用いた半導体集積回路の設計方法 | |
| KR20240121335A (ko) | 집적 회로 인터커넥트 형상 최적화기 | |
| US11704472B2 (en) | Standard cells and variations thereof within a standard cell library | |
| US6542834B1 (en) | Capacitance estimation | |
| KR100336163B1 (ko) | 수치 해석을 위한 3차원 구조물 생성 시스템 및 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050301 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050330 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080408 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |