JPH10275176A - 相互接続モデリングシステム及び方法 - Google Patents
相互接続モデリングシステム及び方法Info
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- JPH10275176A JPH10275176A JP10040376A JP4037698A JPH10275176A JP H10275176 A JPH10275176 A JP H10275176A JP 10040376 A JP10040376 A JP 10040376A JP 4037698 A JP4037698 A JP 4037698A JP H10275176 A JPH10275176 A JP H10275176A
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- JP
- Japan
- Prior art keywords
- signal path
- component
- conductor layer
- interconnect
- extraction tool
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Abstract
(57)【要約】
【課題】 集積回路における相互接続配線の電気的特性
を計算し、測定し又は予測するシステム及び方法を提供
する。 【解決手段】 本発明によれば、先ず特定の製造プロセ
スに対するテクノロジープロファイルを提供する。相互
接続プリミティブライブラリビルダーが一群の相互接続
「プリミティブ」を供給し、それをテクノロジープロフ
ァイルと結合してパラメータ化した結合容量及び各相互
接続プリミティブに対するその他の特性インピーダンス
を抽出する。抽出ツールが集積回路の信号経路をトレー
スし且つ該信号経路上の相互接続構成体を相互接続プリ
ミティブへ分解し且つそれらを相互接続プリミティブラ
イブラリに対してマッピングする。ＲＣネットワークモ
ジュールがマッピングされた相互接続プリミティブにお
ける特性化したパラメータ値に基づいてＲＣネットワー
クを与える。そのようにして与えられたＲＣネットワー
クを使用してシミュレータにおける信号遅延を正確に推
定することが可能である。
を計算し、測定し又は予測するシステム及び方法を提供
する。 【解決手段】 本発明によれば、先ず特定の製造プロセ
スに対するテクノロジープロファイルを提供する。相互
接続プリミティブライブラリビルダーが一群の相互接続
「プリミティブ」を供給し、それをテクノロジープロフ
ァイルと結合してパラメータ化した結合容量及び各相互
接続プリミティブに対するその他の特性インピーダンス
を抽出する。抽出ツールが集積回路の信号経路をトレー
スし且つ該信号経路上の相互接続構成体を相互接続プリ
ミティブへ分解し且つそれらを相互接続プリミティブラ
イブラリに対してマッピングする。ＲＣネットワークモ
ジュールがマッピングされた相互接続プリミティブにお
ける特性化したパラメータ値に基づいてＲＣネットワー
クを与える。そのようにして与えられたＲＣネットワー
クを使用してシミュレータにおける信号遅延を正確に推
定することが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路設計用の自
動化ツールに関するものである。更に詳細には、本発明
は、集積回路における相互接続配線の電気的特性を計算
し、測定し又は予測するためのモデリングツール及び方
法に関するものである。
動化ツールに関するものである。更に詳細には、本発明
は、集積回路における相互接続配線の電気的特性を計算
し、測定し又は予測するためのモデリングツール及び方
法に関するものである。
【０００２】
【従来の技術】集積回路ＩＣ技術が進化するに従い、集
積回路はより高い集積化レベルにおいてかつより速いク
ロック速度で稼動するように製造される。実際に、サブ
ミクロン特徴寸法において、信号経路に関連する信号遅
延は能動装置を接続するために使用される金属相互接続
体即ち「ワイヤー」（配線）によって支配されることと
なる。例えば、ゲートアレイ及び比較的長い配線を有す
るその他の経路付けされる設計においては、配線に起因
する信号遅延（「配線遅延」）が１．０ミクロン以下の
寸法における能動装置間の信号遅延を支配する。より稠
密に集積化されたスタンダードセル設計の場合には、配
線遅延が０．６ミクロン以下において支配的となる。典
型的に良好に特性付けられており且つ装置ライブラリか
ら読取ることの可能な能動装置自身における信号遅延と
異なり、配線遅延は配線の近傍における構造に依存し、
従って、興味のある信号経路に関連する全ての回路要素
を配置させ且つ経路付けするまで、モデル化し且つ計算
することは不可能である。しばしば、これらの配線と関
連する寄生効果（例えば、寄生容量）の正確なモデル化
は、今や、有効な集積回路設計にとって臨界的なもので
ある。
積回路はより高い集積化レベルにおいてかつより速いク
ロック速度で稼動するように製造される。実際に、サブ
ミクロン特徴寸法において、信号経路に関連する信号遅
延は能動装置を接続するために使用される金属相互接続
体即ち「ワイヤー」（配線）によって支配されることと
なる。例えば、ゲートアレイ及び比較的長い配線を有す
るその他の経路付けされる設計においては、配線に起因
する信号遅延（「配線遅延」）が１．０ミクロン以下の
寸法における能動装置間の信号遅延を支配する。より稠
密に集積化されたスタンダードセル設計の場合には、配
線遅延が０．６ミクロン以下において支配的となる。典
型的に良好に特性付けられており且つ装置ライブラリか
ら読取ることの可能な能動装置自身における信号遅延と
異なり、配線遅延は配線の近傍における構造に依存し、
従って、興味のある信号経路に関連する全ての回路要素
を配置させ且つ経路付けするまで、モデル化し且つ計算
することは不可能である。しばしば、これらの配線と関
連する寄生効果（例えば、寄生容量）の正確なモデル化
は、今や、有効な集積回路設計にとって臨界的なもので
ある。
【０００３】然しながら、配線の寄生インピーダンスの
正確なモデル化は複雑な問題であり、装置構成、処理技
術及び電磁界理論の多岐にわたる区域における広範な知
識を必要とする。更に、実際的な値のものとするために
は、寄生インピーダンスの正確なモデルを通常の作業に
おいて集積回路設計者にとって容易に使用可能なもので
あるとすると共に、且つ設計中の集積回路内に容易に組
込むことが可能なものでなければならない。
正確なモデル化は複雑な問題であり、装置構成、処理技
術及び電磁界理論の多岐にわたる区域における広範な知
識を必要とする。更に、実際的な値のものとするために
は、寄生インピーダンスの正確なモデルを通常の作業に
おいて集積回路設計者にとって容易に使用可能なもので
あるとすると共に、且つ設計中の集積回路内に容易に組
込むことが可能なものでなければならない。
【０００４】集積回路設計者の作業（「設計方法」）は
図１に示した設計フローチャート１００によって要約す
ることが可能である。図１に示したように、ステップ１
０１において、設計者は集積回路の機能及び論理設計を
特定するためにハイレベルのハードウエア記述言語（例
えば、Ｖｅｒｉｌｏｇ又はＶＨＤＬ）を使用する。次い
で、ステップ１０２において、自動論理合成ツールを使
用して、論理回路を論理ゲートレベル回路記述へ合成さ
せる。典型的に、次ぎのステップ（即ち、ステップ１０
３）において、論理ゲートレベル回路に関する予備的な
タイミング解析を実施する。論理ゲートレベル回路の正
しさを確認するための種々の検証ステップ（不図示）を
完了し且つ全体的なレベルにおいてのタイミング拘束条
件の全てを満足すると、物理的な設計ステップ（即ちス
テップ１０４）が行なわれる。
図１に示した設計フローチャート１００によって要約す
ることが可能である。図１に示したように、ステップ１
０１において、設計者は集積回路の機能及び論理設計を
特定するためにハイレベルのハードウエア記述言語（例
えば、Ｖｅｒｉｌｏｇ又はＶＨＤＬ）を使用する。次い
で、ステップ１０２において、自動論理合成ツールを使
用して、論理回路を論理ゲートレベル回路記述へ合成さ
せる。典型的に、次ぎのステップ（即ち、ステップ１０
３）において、論理ゲートレベル回路に関する予備的な
タイミング解析を実施する。論理ゲートレベル回路の正
しさを確認するための種々の検証ステップ（不図示）を
完了し且つ全体的なレベルにおいてのタイミング拘束条
件の全てを満足すると、物理的な設計ステップ（即ちス
テップ１０４）が行なわれる。
【０００５】図２のフローチャート２００によって更に
詳細に示してある物理的な設計ステップ１０４期間中
に、ステップ１０２の論理ゲートレベル回路記述が「配
置」及び「経路付け」（ステップ２０１）が行なわれる
べきレイアウト設計システムへ供給される。配置付け
（Ｐｌａｃｅ）は論理ゲートレベル回路記述の論理要素
を物理的具体例の回路要素で実現させる処理である。経
路付け（Ｒｏｕｔｉｎｇ）は、物理的具体例の回路要素
を相互接続する配線を形成する処理である。ステップ２
０２において、物理的具体例（実現例）における配線の
寄生インピーダンスの推定を行なって（「抽出を行な
う」）、相互接続遅延モデルを形成する。次いで、ステ
ップ２０３において推定した寄生インピーダンスを使用
して、これらの寄生インピーダンスから発生する信号遅
延を計算する。ステップ２０４において、詳細なタイミ
ング解析を行なって、タイミング条件がその物理的具体
例において満足されることを検証する。タイミング条件
が満足されない場合には、集積回路設計者は、レイアウ
ト設計に対して修正を行なうために、ステップ２０１、
即ちレイアウト設計ステップへ戻らねばならない。実際
に、ある場合においては、回路設計者はステップ１０２
に戻らねばならず、そこで、タイミング条件を満足する
回路具体例を再度合成することが可能であるように論理
回路の再設計を行なう。次いで、必要に応じて、ステッ
プ２０２−２０４を繰返し行なう。高速論理回路を設計
する場合には、ステップ２０１−２０４は、典型的に、
多数回繰り返される。
詳細に示してある物理的な設計ステップ１０４期間中
に、ステップ１０２の論理ゲートレベル回路記述が「配
置」及び「経路付け」（ステップ２０１）が行なわれる
べきレイアウト設計システムへ供給される。配置付け
（Ｐｌａｃｅ）は論理ゲートレベル回路記述の論理要素
を物理的具体例の回路要素で実現させる処理である。経
路付け（Ｒｏｕｔｉｎｇ）は、物理的具体例の回路要素
を相互接続する配線を形成する処理である。ステップ２
０２において、物理的具体例（実現例）における配線の
寄生インピーダンスの推定を行なって（「抽出を行な
う」）、相互接続遅延モデルを形成する。次いで、ステ
ップ２０３において推定した寄生インピーダンスを使用
して、これらの寄生インピーダンスから発生する信号遅
延を計算する。ステップ２０４において、詳細なタイミ
ング解析を行なって、タイミング条件がその物理的具体
例において満足されることを検証する。タイミング条件
が満足されない場合には、集積回路設計者は、レイアウ
ト設計に対して修正を行なうために、ステップ２０１、
即ちレイアウト設計ステップへ戻らねばならない。実際
に、ある場合においては、回路設計者はステップ１０２
に戻らねばならず、そこで、タイミング条件を満足する
回路具体例を再度合成することが可能であるように論理
回路の再設計を行なう。次いで、必要に応じて、ステッ
プ２０２−２０４を繰返し行なう。高速論理回路を設計
する場合には、ステップ２０１−２０４は、典型的に、
多数回繰り返される。
【０００６】その設計がそのタイミング条件を満足する
ものと思われる場合には、最終的な検証ステップ（即
ち、ステップ１０５）を行なう。この最終的な検証ステ
ップにおいて、レイアウト設計が設計規則に適うもので
あるか否かをチェックし、且つ更により高価なタイミン
グ解析も行なう。
ものと思われる場合には、最終的な検証ステップ（即
ち、ステップ１０５）を行なう。この最終的な検証ステ
ップにおいて、レイアウト設計が設計規則に適うもので
あるか否かをチェックし、且つ更により高価なタイミン
グ解析も行なう。
【０００７】従来技術においては、物理的回路要素が相
互接続されると、殆どの配置及び経路付けシステムが、
爾後のタイミングシミュレーションにおいて使用すべき
配線寄生インピーダンスの推定値を発生する。寄生イン
ピーダンスのこれらの推定値は、典型的に、しばしば、
個々の配線の寸法のみを考慮した簡単なモデルに基づく
ものである。周囲の構造に起因する寄生インピーダンス
は保守的な『ガ−ドバンド』によって補償される。然し
ながら、集積回路が徐々により高いレベルの集積化へ移
行し（即ち、より小さな寸法及びより高い回路密度）且
つより多くの導体層を使用するようになると、この簡単
なモデルは崩壊する。実際に、この簡単なモデルは、特
に、集積回路の「臨界的な」ネット内の寄生インピーダ
ンスを推定する場合に、サブミクロン設計の正確な解析
を可能とするのには不十分なものである。
互接続されると、殆どの配置及び経路付けシステムが、
爾後のタイミングシミュレーションにおいて使用すべき
配線寄生インピーダンスの推定値を発生する。寄生イン
ピーダンスのこれらの推定値は、典型的に、しばしば、
個々の配線の寸法のみを考慮した簡単なモデルに基づく
ものである。周囲の構造に起因する寄生インピーダンス
は保守的な『ガ−ドバンド』によって補償される。然し
ながら、集積回路が徐々により高いレベルの集積化へ移
行し（即ち、より小さな寸法及びより高い回路密度）且
つより多くの導体層を使用するようになると、この簡単
なモデルは崩壊する。実際に、この簡単なモデルは、特
に、集積回路の「臨界的な」ネット内の寄生インピーダ
ンスを推定する場合に、サブミクロン設計の正確な解析
を可能とするのには不十分なものである。
【０００８】寄生インピーダンスの正確な解析のために
は、３次元フィールドソルバー（ｆｉｅｌｄ ｓｏｌｖ
ｅｒ）を使用して興味のある空間に対してポアソンの方
程式を解くことが可能である。然しながら、計算及び入
力パラメータは両方とも高度に複雑なものであるので、
３次元フィールドソルバーはセットアップすることが困
難であり、かなりの計算量を必要とし、且つその結果を
使用することは困難である。典型的に、努力に見あった
精度を達成するためには、その設計を実現するために意
図されている製造プロセスの関連性のある物理的パラメ
ータの値が３次元フィールドソルバーに対する入力デー
タとして必要とされる。更に、その計算は集積回路の小
さな部分の解析に対するものであってもかなり複雑なも
のであるので、実際的な解は、興味のある空間の周りの
配線をユーザが小さなセグメントへ分解し且つ別個に解
析することを必要とする。従って、ユーザは、爾後の遅
延計算において使用すべき各解析の別個の解を回収し且
つ処理せねばならない。その複雑性のために、３次元フ
ィールドソルバーのアプローチは図１及び２に例示した
ような既存の設計方法において広範に使用することは不
可能なものである。
は、３次元フィールドソルバー（ｆｉｅｌｄ ｓｏｌｖ
ｅｒ）を使用して興味のある空間に対してポアソンの方
程式を解くことが可能である。然しながら、計算及び入
力パラメータは両方とも高度に複雑なものであるので、
３次元フィールドソルバーはセットアップすることが困
難であり、かなりの計算量を必要とし、且つその結果を
使用することは困難である。典型的に、努力に見あった
精度を達成するためには、その設計を実現するために意
図されている製造プロセスの関連性のある物理的パラメ
ータの値が３次元フィールドソルバーに対する入力デー
タとして必要とされる。更に、その計算は集積回路の小
さな部分の解析に対するものであってもかなり複雑なも
のであるので、実際的な解は、興味のある空間の周りの
配線をユーザが小さなセグメントへ分解し且つ別個に解
析することを必要とする。従って、ユーザは、爾後の遅
延計算において使用すべき各解析の別個の解を回収し且
つ処理せねばならない。その複雑性のために、３次元フ
ィールドソルバーのアプローチは図１及び２に例示した
ような既存の設計方法において広範に使用することは不
可能なものである。
【０００９】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、集積回路レイアウトから寄生インピーダン
スを抽出することの可能なシステム及び方法を提供する
ことを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、集積回路レイアウトから寄生インピーダン
スを抽出することの可能なシステム及び方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】本発明は、既存の集積回
路設計方法に対して広範な変更を必要とすることなし
に、配線遅延の計算において使用すべき相互接続線の正
確なＲＣモデルを提供することを可能としている。本発
明は、配線寄生インピーダンスの抽出及び設計の最終的
検証フェーズに対して適用することが可能である。
路設計方法に対して広範な変更を必要とすることなし
に、配線遅延の計算において使用すべき相互接続線の正
確なＲＣモデルを提供することを可能としている。本発
明は、配線寄生インピーダンスの抽出及び設計の最終的
検証フェーズに対して適用することが可能である。
【００１１】本発明システムは、（ｉ）製造プロセスに
おいて製造される導体層及び誘電体層を特性付ける物理
的パラメータの値を包含するデータベース、（ii）１組
の相互接続プリミティブ（ｐｒｉｍｉｔｉｖｅ、即ち基
本要素）に従って組織化されている相互接続プリミティ
ブライブラリ（ｌｉｂｒａｒｙ）であって、与えられた
製造プロセスの下で製造された相互接続構成体が前記相
互接続プリミティブのうちの１つにマッピングされ、該
相互接続プリミティブライブラリが、該相互接続プリミ
ティブの各々に対して、該プリミティブパラメータの値
に基づいている寄生インピーダンスのパラメータ化デー
タを包含している相互接続プリミティブライブラリ、
（iii ）集積回路の信号経路に沿って近傍における集積
回路の導体層における所定の距離内の構成体を解析する
ためのネットワーク抽出ツール、を有している。該ネッ
トワーク抽出ツールは、該構成体を該相互接続プリミテ
ィブライブラリの相互接続プリミティブへマッピング
し、該パラメータ化データの値及びマッピングに基づい
て、該信号経路の電気的ネットワークモデルを供給す
る。
おいて製造される導体層及び誘電体層を特性付ける物理
的パラメータの値を包含するデータベース、（ii）１組
の相互接続プリミティブ（ｐｒｉｍｉｔｉｖｅ、即ち基
本要素）に従って組織化されている相互接続プリミティ
ブライブラリ（ｌｉｂｒａｒｙ）であって、与えられた
製造プロセスの下で製造された相互接続構成体が前記相
互接続プリミティブのうちの１つにマッピングされ、該
相互接続プリミティブライブラリが、該相互接続プリミ
ティブの各々に対して、該プリミティブパラメータの値
に基づいている寄生インピーダンスのパラメータ化デー
タを包含している相互接続プリミティブライブラリ、
（iii ）集積回路の信号経路に沿って近傍における集積
回路の導体層における所定の距離内の構成体を解析する
ためのネットワーク抽出ツール、を有している。該ネッ
トワーク抽出ツールは、該構成体を該相互接続プリミテ
ィブライブラリの相互接続プリミティブへマッピング
し、該パラメータ化データの値及びマッピングに基づい
て、該信号経路の電気的ネットワークモデルを供給す
る。
【００１２】上に要約したシステムにおいて、各相互接
続プリミティブは、該導体層の１つにおける構成体（ｓ
ｔｒｕｃｔｕｒｅ）と該信号経路における構成体との間
の容量結合を表わす。更に、該ネットワーク抽出ツール
は、該構成体を、各々が該構成体のうちの１つにおける
寸法変化を表わす変化区域に分割する。１実施例におい
ては、該ネットワーク抽出ツールは該信号経路を該信号
経路における信号伝搬方向に沿って右側部分と左側部分
とに分割し、従って該右側部分における構成体は該左側
部分における構成体とは独立的に解析される。
続プリミティブは、該導体層の１つにおける構成体（ｓ
ｔｒｕｃｔｕｒｅ）と該信号経路における構成体との間
の容量結合を表わす。更に、該ネットワーク抽出ツール
は、該構成体を、各々が該構成体のうちの１つにおける
寸法変化を表わす変化区域に分割する。１実施例におい
ては、該ネットワーク抽出ツールは該信号経路を該信号
経路における信号伝搬方向に沿って右側部分と左側部分
とに分割し、従って該右側部分における構成体は該左側
部分における構成体とは独立的に解析される。
【００１３】１実施例において、該ネットワーク抽出ツ
ールは、既に解析した導体層の遮蔽効果を考慮に入れな
がら、考慮中の層と信号経路内の構成体との間の距離が
増加する順番において、周囲の構成体、即ち一度に１つ
の導体層を解析し又は分解する。信号経路の導体層にお
ける構成体と考慮中の導体層の同じ側における導体層内
の構成体との間の容量結合から発生する遮蔽効果は、信
号経路の導体層内の構成体と考慮中の導体層と反対側に
ある導体層における構成体との間の容量結合から発生す
る遮蔽効果とは別個に取扱われる。
ールは、既に解析した導体層の遮蔽効果を考慮に入れな
がら、考慮中の層と信号経路内の構成体との間の距離が
増加する順番において、周囲の構成体、即ち一度に１つ
の導体層を解析し又は分解する。信号経路の導体層にお
ける構成体と考慮中の導体層の同じ側における導体層内
の構成体との間の容量結合から発生する遮蔽効果は、信
号経路の導体層内の構成体と考慮中の導体層と反対側に
ある導体層における構成体との間の容量結合から発生す
る遮蔽効果とは別個に取扱われる。
【００１４】１実施例においては、各相互接続プリミテ
ィブは、その相互接続プリミティブが関連する導体層に
よって識別される。提供された電気的ネットワークモデ
ルにおいては、ビア（ｖｉａ）が１個の抵抗によって表
わされる。その他の要素は、（ｉ）各々が信号経路にお
ける配線の一部と同一の導体層内の隣りの配線との間の
容量を表わすコンデンサ、（ii）各々が信号経路内の配
線の該一部と別の導体層における１個の導体のエッジ
（端部）との間の容量を表わすコンデンサ、（iii ）各
々が該信号経路内の該配線の該一部と基板との間の容量
を表わすコンデンサ、（iv）各々が該信号経路における
該配線の該一部と別の導体層における１個の導体の１つ
又はそれ以上の面との間の容量を表わすコンデンサを包
含している。これらのコンデンサを推定するために使用
されるパラメータ値は、面が信号経路内の配線から離れ
る方向又はそれに向かう方向に配向されているか否かに
依存して異なる場合がある。この実施例においては、こ
れらのコンデンサにおける容量を推定する上で重要なパ
ラメータは、信号経路内の配線の寸法及び該配線と同一
の導体層内の最も近い配線とを離隔している距離であ
る。
ィブは、その相互接続プリミティブが関連する導体層に
よって識別される。提供された電気的ネットワークモデ
ルにおいては、ビア（ｖｉａ）が１個の抵抗によって表
わされる。その他の要素は、（ｉ）各々が信号経路にお
ける配線の一部と同一の導体層内の隣りの配線との間の
容量を表わすコンデンサ、（ii）各々が信号経路内の配
線の該一部と別の導体層における１個の導体のエッジ
（端部）との間の容量を表わすコンデンサ、（iii ）各
々が該信号経路内の該配線の該一部と基板との間の容量
を表わすコンデンサ、（iv）各々が該信号経路における
該配線の該一部と別の導体層における１個の導体の１つ
又はそれ以上の面との間の容量を表わすコンデンサを包
含している。これらのコンデンサを推定するために使用
されるパラメータ値は、面が信号経路内の配線から離れ
る方向又はそれに向かう方向に配向されているか否かに
依存して異なる場合がある。この実施例においては、こ
れらのコンデンサにおける容量を推定する上で重要なパ
ラメータは、信号経路内の配線の寸法及び該配線と同一
の導体層内の最も近い配線とを離隔している距離であ
る。
【００１５】１実施例においては、信号経路内の配線の
一部と別の導体層内の交差配線の種々の部分との間の容
量が、該交差配線の各部分がどれほど該信号経路内の該
配線から離れているかに従って別々に解析される。従っ
て、信号経路内の配線を取囲む空間がオーバーラップす
ることのない「ビン（ｂｉｎ）」に分割される。該交差
配線の各部分は、該ビンのうちのどれに該交差配線の該
部分が該当するかに従って解析される。その実施例にお
いては、相互接続プリミティブが一連のパラメータ化し
た曲線のデータ点として供給される。これらのデータ点
に該当することのない結合容量を推定するためには、補
間技術が使用される。相互接続プリミティブライブラリ
のパラメータ化した曲線を得るための１つの方法は、電
界に対するポアソンの方程式を解く電界分布ソルバー
（解答器）における該物理的パラメータの値を使用す
る。
一部と別の導体層内の交差配線の種々の部分との間の容
量が、該交差配線の各部分がどれほど該信号経路内の該
配線から離れているかに従って別々に解析される。従っ
て、信号経路内の配線を取囲む空間がオーバーラップす
ることのない「ビン（ｂｉｎ）」に分割される。該交差
配線の各部分は、該ビンのうちのどれに該交差配線の該
部分が該当するかに従って解析される。その実施例にお
いては、相互接続プリミティブが一連のパラメータ化し
た曲線のデータ点として供給される。これらのデータ点
に該当することのない結合容量を推定するためには、補
間技術が使用される。相互接続プリミティブライブラリ
のパラメータ化した曲線を得るための１つの方法は、電
界に対するポアソンの方程式を解く電界分布ソルバー
（解答器）における該物理的パラメータの値を使用す
る。
【００１６】上述したことから理解されるように、本発
明方法は計算前のコンポーネント（構成要素）とランタ
イムのコンポーネント（構成要素）とを包含している。
該計算前コンポーネントは、与えらえた製造プロセスの
下で製造される回路における寄生インピーダンスを特性
付けるために使用され、それは、（ａ）任意の相互接続
構成体を分解することの可能な１組の相互接続「プリミ
ティブ」を識別し、（ｂ）各相互接続プリミティブに対
して、各相互接続プリミティブと関連するインピーダン
スを決定するために一連のフィールドソルバーシミュレ
ーションに対する入力データとして製造処理に対して特
定的な処理パラメータを使用し、（ｃ）そのようにして
得られた相互接続プリミティブに関連するインピーダン
スを「相互接続プリミティブライブラリ」内に格納す
る、上記各ステップを包含している。
明方法は計算前のコンポーネント（構成要素）とランタ
イムのコンポーネント（構成要素）とを包含している。
該計算前コンポーネントは、与えらえた製造プロセスの
下で製造される回路における寄生インピーダンスを特性
付けるために使用され、それは、（ａ）任意の相互接続
構成体を分解することの可能な１組の相互接続「プリミ
ティブ」を識別し、（ｂ）各相互接続プリミティブに対
して、各相互接続プリミティブと関連するインピーダン
スを決定するために一連のフィールドソルバーシミュレ
ーションに対する入力データとして製造処理に対して特
定的な処理パラメータを使用し、（ｃ）そのようにして
得られた相互接続プリミティブに関連するインピーダン
スを「相互接続プリミティブライブラリ」内に格納す
る、上記各ステップを包含している。
【００１７】該ランタイムコンポーネントは、該製造プ
ロセスの下で製造されるべき与えられた集積回路に対す
る寄生インピーダンスを推定するために使用され、
（ａ）信号経路に沿って該相互接続構成体を分解し且つ
該相互接続構成体と該相互接続プリミティブライブラリ
内の対応する相互接続プリミティブとの間のマッピング
を形成するために該集積回路のレイアウトを解析し、
（ｂ）該相互接続プリミティブライブラリから、該マッ
ピングした相互接続プリミティブと関連する格納されて
いるインピーダンスを検索し、（ｃ）該マッピングされ
ている相互接続プリミティブと関連する格納されている
インピーダンスに基づいて、該分解された相互接続構成
体の電気的挙動を表わすネットワーク要素を発生する、
上記各ステップを包含している。
ロセスの下で製造されるべき与えられた集積回路に対す
る寄生インピーダンスを推定するために使用され、
（ａ）信号経路に沿って該相互接続構成体を分解し且つ
該相互接続構成体と該相互接続プリミティブライブラリ
内の対応する相互接続プリミティブとの間のマッピング
を形成するために該集積回路のレイアウトを解析し、
（ｂ）該相互接続プリミティブライブラリから、該マッ
ピングした相互接続プリミティブと関連する格納されて
いるインピーダンスを検索し、（ｃ）該マッピングされ
ている相互接続プリミティブと関連する格納されている
インピーダンスに基づいて、該分解された相互接続構成
体の電気的挙動を表わすネットワーク要素を発生する、
上記各ステップを包含している。
【００１８】
【発明の実施の形態】本発明は、相互接続線に対する正
確なＲＣモデルを発生する包括的なシステムを提供して
いる。これらのＲＣモデルは、次いで、該相互接続線に
関して複雑な三次元フィールドソルバーを使用する必要
性なしに、サブミクロン設計を解析する上で必要とされ
る所要の精度で配線信号遅延を計算するために使用する
ことが可能である。
確なＲＣモデルを発生する包括的なシステムを提供して
いる。これらのＲＣモデルは、次いで、該相互接続線に
関して複雑な三次元フィールドソルバーを使用する必要
性なしに、サブミクロン設計を解析する上で必要とされ
る所要の精度で配線信号遅延を計算するために使用する
ことが可能である。
【００１９】図３は本発明の１実施例におけるシステム
３００の外観を与えている。図３に示したようにシステ
ム３００はコンポーネントサブシステム３０１−３０４
を包含している。サブシステム３０１−３０３は本発明
方法における計算前部分を形成している。更に、サブシ
ステム３０３−３０４は本発明方法におけるランタイム
部分を形成している。サブシステム３０１は「テクノロ
ジープロファイル（ｔｅｃｈｎｏｌｏｇｙ ｐｒｏｆｉ
ｌｅ）」と呼ばれるものであって、与えられた集積回路
製造プロセスにおいて製造される導体層及び絶縁体層の
物質及び電気的特性を特性付けるための経験的なデータ
（「処理データ」）を包含している。該テクノロジープ
ロファイルは製造プロセスに対して特定的なものであ
る。テクノロジープロファイルにおける経験的なデータ
は、典型的に、製造において実際使用した種々の実験及
び測定値から抽出されている製造施設によって供給され
る。サブシステム３０２は「ＩＣモデルビルダー（ＩＣ
ｍｏｄｅｌ ｂｕｉｌｄｅｒ）」として知られている
ものであって、サブシステム３０１において得られた処
理データを「相互接続プリミティブ」のデータベースと
結合させる。これらの相互接続プリミティブは、任意の
相互接続配線構成体を分解することの可能な相互接続構
成体の基本的なコンポーネントを表わしている。与えら
れた製造プロセスに対して、ある相互接続プリミティブ
と関連する寄生インピーダンスを該製造プロセスの下で
製造した１つ又はそれ以上のテスト構成体から抽出する
ことが可能である。各相互接続プリミティブと関連して
いる寄生インピーダンスも、テクノロジープロファイル
の処理データを使用して、フィールドソルバー又は容量
抽出プログラムによって計算することが可能である。適
宜のフィールドソルバー又は容量抽出ソフトウエアプロ
グラムの例としては、カリフォルニア州サニベルのテク
ノロジーモデリングアソシエイツから得ることの可能な
「ラファエル（Ｒａｐｈｅａｌ）」、及びバージニア州
リッチモンドのランダムロジックコーポレイションから
得ることの可能な「クイックキャップ（ＱｕｉｃｋＣＡ
Ｐ）」等がある。フィールドソルバーによって得られる
インピーダンス値は「ＩＣモデルライブラリ（ＩＣ ｍ
ｏｄｅｌ ｌｉｂｒａｒｙ）」（サブシステム３０３）
内に格納される。各処理に対して数万回となる場合のあ
るフィールドソルバーの所要の稼動回数の後に、フィー
ルドソルバーによって得られるインピーダンス値は各相
互接続プリミティブに対する１組の「パラメータ化」し
た曲線を構成する１組のデータテーブルによってＩＣモ
デルライブラリにおいて表わされる。これらのパラメー
タ化した曲線は、相互接続構成体のインピーダンスを予
測するためにスケーリングし且つ補間させることが可能
であり、それは、精度の損失を最小としながら相互接続
プリミティブ内にマッピングされる。以下に説明するよ
うに、設計プロセス期間中に、実際の相互接続構成体が
分解され且つＩＣモデルライブラリサブシステム３０３
の相互接続プリミティブにマッピングされる。相互接続
プリミティブ及びＩＣモデルライブラリサブシステム３
０３におけるそれらの関連するインピーダンスを使用し
て、分解した相互接続構成体の寄生インピーダンスを推
定する。ＩＣモデルライブラリサブシステム３０３の使
用について以下に更に詳細に説明する。
３００の外観を与えている。図３に示したようにシステ
ム３００はコンポーネントサブシステム３０１−３０４
を包含している。サブシステム３０１−３０３は本発明
方法における計算前部分を形成している。更に、サブシ
ステム３０３−３０４は本発明方法におけるランタイム
部分を形成している。サブシステム３０１は「テクノロ
ジープロファイル（ｔｅｃｈｎｏｌｏｇｙ ｐｒｏｆｉ
ｌｅ）」と呼ばれるものであって、与えられた集積回路
製造プロセスにおいて製造される導体層及び絶縁体層の
物質及び電気的特性を特性付けるための経験的なデータ
（「処理データ」）を包含している。該テクノロジープ
ロファイルは製造プロセスに対して特定的なものであ
る。テクノロジープロファイルにおける経験的なデータ
は、典型的に、製造において実際使用した種々の実験及
び測定値から抽出されている製造施設によって供給され
る。サブシステム３０２は「ＩＣモデルビルダー（ＩＣ
ｍｏｄｅｌ ｂｕｉｌｄｅｒ）」として知られている
ものであって、サブシステム３０１において得られた処
理データを「相互接続プリミティブ」のデータベースと
結合させる。これらの相互接続プリミティブは、任意の
相互接続配線構成体を分解することの可能な相互接続構
成体の基本的なコンポーネントを表わしている。与えら
れた製造プロセスに対して、ある相互接続プリミティブ
と関連する寄生インピーダンスを該製造プロセスの下で
製造した１つ又はそれ以上のテスト構成体から抽出する
ことが可能である。各相互接続プリミティブと関連して
いる寄生インピーダンスも、テクノロジープロファイル
の処理データを使用して、フィールドソルバー又は容量
抽出プログラムによって計算することが可能である。適
宜のフィールドソルバー又は容量抽出ソフトウエアプロ
グラムの例としては、カリフォルニア州サニベルのテク
ノロジーモデリングアソシエイツから得ることの可能な
「ラファエル（Ｒａｐｈｅａｌ）」、及びバージニア州
リッチモンドのランダムロジックコーポレイションから
得ることの可能な「クイックキャップ（ＱｕｉｃｋＣＡ
Ｐ）」等がある。フィールドソルバーによって得られる
インピーダンス値は「ＩＣモデルライブラリ（ＩＣ ｍ
ｏｄｅｌ ｌｉｂｒａｒｙ）」（サブシステム３０３）
内に格納される。各処理に対して数万回となる場合のあ
るフィールドソルバーの所要の稼動回数の後に、フィー
ルドソルバーによって得られるインピーダンス値は各相
互接続プリミティブに対する１組の「パラメータ化」し
た曲線を構成する１組のデータテーブルによってＩＣモ
デルライブラリにおいて表わされる。これらのパラメー
タ化した曲線は、相互接続構成体のインピーダンスを予
測するためにスケーリングし且つ補間させることが可能
であり、それは、精度の損失を最小としながら相互接続
プリミティブ内にマッピングされる。以下に説明するよ
うに、設計プロセス期間中に、実際の相互接続構成体が
分解され且つＩＣモデルライブラリサブシステム３０３
の相互接続プリミティブにマッピングされる。相互接続
プリミティブ及びＩＣモデルライブラリサブシステム３
０３におけるそれらの関連するインピーダンスを使用し
て、分解した相互接続構成体の寄生インピーダンスを推
定する。ＩＣモデルライブラリサブシステム３０３の使
用について以下に更に詳細に説明する。
【００２０】抽出サブシステム３０４は、「コロンバス
（Ｃｏｌｕｍｂｕｓ）」とも呼称され、解析のために、
信号経路に沿っての物理的相互接続構成体を分解する。
次いで、該分解した構成体をＩＣモデルライブラリサブ
システム３０３の相互接続プリミティブ内にマッピング
させる。該相互接続プリミティブ及びそれらの関連する
インピーダンスを使用して、該分解した相互接続構成体
の対するＲＣ回路モデルを与える。このようなＲＣモデ
ルは、次いで、正確な信号遅延を得るために回路シミュ
レータにおいて使用することが可能である。
（Ｃｏｌｕｍｂｕｓ）」とも呼称され、解析のために、
信号経路に沿っての物理的相互接続構成体を分解する。
次いで、該分解した構成体をＩＣモデルライブラリサブ
システム３０３の相互接続プリミティブ内にマッピング
させる。該相互接続プリミティブ及びそれらの関連する
インピーダンスを使用して、該分解した相互接続構成体
の対するＲＣ回路モデルを与える。このようなＲＣモデ
ルは、次いで、正確な信号遅延を得るために回路シミュ
レータにおいて使用することが可能である。
【００２１】図４はコロンバスサブシステム３０４のブ
ロック図である。コロンバスサブシステム３０４はユー
ザインターフェースとしてコマンドプロセサ４０１を与
える。コロンバスサブシステム３０４は、入力データと
して、（ａ）典型的にＧＤＳＩＩフォーマットで表現さ
れている物理的設計ファイル（図４における４０８
ａ）、（ｂ）ネットワーク情報ファイル（図４における
４０８ｂ）、（ｃ）ＧＤＳ ＩＩ層番号と既知の層の名
称との間のリンクを与える層マッピングファイルを受取
る。ＧＤＳ ＩＩフォーマットは当業者にとって公知で
ある。コロンバスシステム３０４が物理的設計を受取る
と、幾何学的抽出器モジュール４０２が、ＧＤＳ ＩＩ
データで表現されている物理的な幾何学的形状を迅速な
アクセスのために最適化されているデータベース内に再
構成させる。本実施例においては、コロンバスシステム
３０４によって必要とされるメモリを最小とさせるため
及び迅速なアクセスを可能とするために、このデータベ
ースは必要に応じてメモリへ持ち込まれる多数の一時的
ファイル内に格納されている。
ロック図である。コロンバスサブシステム３０４はユー
ザインターフェースとしてコマンドプロセサ４０１を与
える。コロンバスサブシステム３０４は、入力データと
して、（ａ）典型的にＧＤＳＩＩフォーマットで表現さ
れている物理的設計ファイル（図４における４０８
ａ）、（ｂ）ネットワーク情報ファイル（図４における
４０８ｂ）、（ｃ）ＧＤＳ ＩＩ層番号と既知の層の名
称との間のリンクを与える層マッピングファイルを受取
る。ＧＤＳ ＩＩフォーマットは当業者にとって公知で
ある。コロンバスシステム３０４が物理的設計を受取る
と、幾何学的抽出器モジュール４０２が、ＧＤＳ ＩＩ
データで表現されている物理的な幾何学的形状を迅速な
アクセスのために最適化されているデータベース内に再
構成させる。本実施例においては、コロンバスシステム
３０４によって必要とされるメモリを最小とさせるため
及び迅速なアクセスを可能とするために、このデータベ
ースは必要に応じてメモリへ持ち込まれる多数の一時的
ファイル内に格納されている。
【００２２】ＩＣモデルライブラリサブシステム３０３
及び物理的設計ファイル４０８ａがコロンバスサブシス
テム３０４によってアクセスされ、且つ上述したデータ
ベース内において組織化されると、コロンバスシステム
３０４は個々の信号経路（「ネット」）の解析を開始す
る。ユーザは、コマンドプロセサ４０１を介して、物理
的設計ファイル４０８ａにおいて特定されているいずれ
か又は全てのネットを特定することが可能である。ネッ
トはネットワーク情報ファイル４０８ｂにおいて特定さ
れている名称によって識別される。
及び物理的設計ファイル４０８ａがコロンバスサブシス
テム３０４によってアクセスされ、且つ上述したデータ
ベース内において組織化されると、コロンバスシステム
３０４は個々の信号経路（「ネット」）の解析を開始す
る。ユーザは、コマンドプロセサ４０１を介して、物理
的設計ファイル４０８ａにおいて特定されているいずれ
か又は全てのネットを特定することが可能である。ネッ
トはネットワーク情報ファイル４０８ｂにおいて特定さ
れている名称によって識別される。
【００２３】幾何学的抽出器モジュール４０２は、物理
的設計ファイル４０８ａにおける集積回路のレイアウト
表示を介して与えられたネットを追跡する。幾何学的抽
出器モジュール４０２は２つのモード、即ち（ｉ）「ト
レース・ツー・トランジスタ（ｔｒａｃｅ−ｔｏ−ｔｒ
ａｎｓｉｓｔｏｒ）」モード、及び（ii）「トレース・
ツー・ピン（ｔｒａｃｅ−ｔｏ−ｐｉｎ）」モードのう
ちの１つにおいてネットをトレース即ち追跡することが
可能である。「トレース・ツー・トランジスタ」モード
においては、幾何学的抽出器モジュール４０２は、トラ
ンジスタに遭遇するまで、そのトレースされるネットに
電気的に接続されている全てのポリゴン即ち多角形を追
跡する。「トレース・ツー・ピン」モードにおいては、
幾何学的抽出器モジュール４０２が、典型的に低レベル
マクロセル境界に位置しているネットの特定したピンの
うちの１つに遭遇するまで、該ネットの多角形を介して
追跡する。ピン名称及び位置がネットワーク情報ファイ
ル４０８ｂ内に与えられる。
的設計ファイル４０８ａにおける集積回路のレイアウト
表示を介して与えられたネットを追跡する。幾何学的抽
出器モジュール４０２は２つのモード、即ち（ｉ）「ト
レース・ツー・トランジスタ（ｔｒａｃｅ−ｔｏ−ｔｒ
ａｎｓｉｓｔｏｒ）」モード、及び（ii）「トレース・
ツー・ピン（ｔｒａｃｅ−ｔｏ−ｐｉｎ）」モードのう
ちの１つにおいてネットをトレース即ち追跡することが
可能である。「トレース・ツー・トランジスタ」モード
においては、幾何学的抽出器モジュール４０２は、トラ
ンジスタに遭遇するまで、そのトレースされるネットに
電気的に接続されている全てのポリゴン即ち多角形を追
跡する。「トレース・ツー・ピン」モードにおいては、
幾何学的抽出器モジュール４０２が、典型的に低レベル
マクロセル境界に位置しているネットの特定したピンの
うちの１つに遭遇するまで、該ネットの多角形を介して
追跡する。ピン名称及び位置がネットワーク情報ファイ
ル４０８ｂ内に与えられる。
【００２４】サブミクロン設計における隣りの相互接続
構成体の結合効果を解析する場合には、追跡中のネット
のある「懸念のある距離」内の相互接続構成体のみを解
析することが必要であるに過ぎない。この懸念のある距
離は処理特定的であり、且つ解析中のネットの導体層に
依存する。幾何学的抽出器モジュール４０２が信号伝搬
方向に沿って配線をトレース即ち追跡すると、解析のた
めの関連性のある周りの相互接続構成体は配線の中心に
位置しており且つ「懸念のある距離」へ延在している論
理的「トンネル」内に包含される。該論理的トンネルの
空間内に見出される少なくとも一部を有する導体構成体
のみが解析中のネットの結合容量に貢献するものと考え
られる。
構成体の結合効果を解析する場合には、追跡中のネット
のある「懸念のある距離」内の相互接続構成体のみを解
析することが必要であるに過ぎない。この懸念のある距
離は処理特定的であり、且つ解析中のネットの導体層に
依存する。幾何学的抽出器モジュール４０２が信号伝搬
方向に沿って配線をトレース即ち追跡すると、解析のた
めの関連性のある周りの相互接続構成体は配線の中心に
位置しており且つ「懸念のある距離」へ延在している論
理的「トンネル」内に包含される。該論理的トンネルの
空間内に見出される少なくとも一部を有する導体構成体
のみが解析中のネットの結合容量に貢献するものと考え
られる。
【００２５】幾何学的抽出器モジュール４０２がネット
を追跡し且つ関連性のある周囲の相互接続構成体を識別
すると、該配線（及び周囲の相互接続構成体）は三次元
セクション（「変化区域」）の集まりに分解される。変
化区域は、配線の幾何学的形状において変化が発見され
る場合に確立され、例えば、幅変化、又は該周囲の相互
接続構成体内のいずれかの隣りの導体の幾何学的形状に
おける変化等の変化が発生する場合である。
を追跡し且つ関連性のある周囲の相互接続構成体を識別
すると、該配線（及び周囲の相互接続構成体）は三次元
セクション（「変化区域」）の集まりに分解される。変
化区域は、配線の幾何学的形状において変化が発見され
る場合に確立され、例えば、幅変化、又は該周囲の相互
接続構成体内のいずれかの隣りの導体の幾何学的形状に
おける変化等の変化が発生する場合である。
【００２６】本実施例においては、解析中の配線（「本
配線」）の各変化区域に対して、コロンバスシステム３
０４が、パターンマッチャーモジュール（ｐａｔｔｅｒ
ｎｍａｔｃｈｅｒ ｍｏｄｕｌｅ）４０３において、
（ａ）ＩＣモデルライブラリサブシステム３０３におい
て与えられるように、配線セグメントに特定的な構成物
質の固有抵抗及び該変化区域内の配線セグメントの寸法
に基づいて該変化区域における本配線の配線セグメント
に対する直列抵抗、（ｂ）該配線セグメントを接地基準
（基板）へ結合させる容量、（ｃ）該配線セグメントを
本配線と同一の導体層上の最も近い平行な配線に結合さ
せている平行板及び縁容量を包含する結合容量、（ｄ）
各々が該配線セグメントを隣りの導体層内の論理的トン
ネル内の相互接続構成体へ結合させる平行板及び縁容量
を包含する結合容量、（ｅ）ビア抵抗値を計算する。ビ
ア抵抗値を計算する場合に、各ビアの抵抗値がＩＣモデ
ルライブラリサブシステム３０３内に供給される。配線
セグメントが複数個のビア、例えば「ビアファーム（ｖ
ｉａ ｆａｒｍ）」としてまとめられているビアと関連
している場合には、ビア抵抗値は並列結合されて該変化
区域に対する単一のビア抵抗値を与える。
配線」）の各変化区域に対して、コロンバスシステム３
０４が、パターンマッチャーモジュール（ｐａｔｔｅｒ
ｎｍａｔｃｈｅｒ ｍｏｄｕｌｅ）４０３において、
（ａ）ＩＣモデルライブラリサブシステム３０３におい
て与えられるように、配線セグメントに特定的な構成物
質の固有抵抗及び該変化区域内の配線セグメントの寸法
に基づいて該変化区域における本配線の配線セグメント
に対する直列抵抗、（ｂ）該配線セグメントを接地基準
（基板）へ結合させる容量、（ｃ）該配線セグメントを
本配線と同一の導体層上の最も近い平行な配線に結合さ
せている平行板及び縁容量を包含する結合容量、（ｄ）
各々が該配線セグメントを隣りの導体層内の論理的トン
ネル内の相互接続構成体へ結合させる平行板及び縁容量
を包含する結合容量、（ｅ）ビア抵抗値を計算する。ビ
ア抵抗値を計算する場合に、各ビアの抵抗値がＩＣモデ
ルライブラリサブシステム３０３内に供給される。配線
セグメントが複数個のビア、例えば「ビアファーム（ｖ
ｉａ ｆａｒｍ）」としてまとめられているビアと関連
している場合には、ビア抵抗値は並列結合されて該変化
区域に対する単一のビア抵抗値を与える。
【００２７】パターンマッチャーモジュール４０３の動
作は図９に示したフローチャート９００に関連して説明
する。配線セグメントの抵抗値及びいずれかの関連する
ビア抵抗値が最初に計算される（ステップ９０１）。次
いで、パターンマッチャーモジュール４０３が周囲の構
成体（即ち、該配線セグメントと同一の導体層上にはな
い相互接続構成体）に対する結合容量を計算する。結合
容量を計算するために、パターンマッチャーモジュール
４０３はステップ９０２において周囲の導体の構成体を
分解する。ステップ９０２は図９においてステップ９２
１−９２３によって更に示されている。分解ステップ９
０２において、パターンマッチャーモジュール４０３
は、最初に、該変化区域を信号伝搬方向に沿って左側部
分と右側部分とに分割する（ステップ９２１）。左側及
び右側における構成体の結合は互いに独立的なものであ
ると合理的に考えられるので、各変化区域において、パ
ターンマッチャーモジュール４０３は左側及び右側にお
ける分解した構成体を互いに独立的に取扱うことが可能
である。次に、ステップ９２２において、パターンマッ
チャーモジュール４０３はそれらの夫々の導体層に従っ
て隣りの構成体をグループ化させる。ステップ９２３に
おいて、パターンマッチャーモジュール４０３は本配線
セグメントを含む導体層のすぐ上側の導体層の構成体か
ら初めて爾後のステップ９０３及び９０４における処理
のために導体層及びそれと関連する構成体を選択する。
各選択した導体層に対して、ステップ９０３において、
パターンマッチャーモジュール４０３は、分解した構成
体をＩＣモデルライブラリサブシステム３０３の相互接
続プリミティブ内にマッピングさせる。パターンマッチ
ャーモジュール４０３は、次いで、ステップ９０４にお
いて、ＩＣモデルライブラリサブシステム３０３のマッ
ピングした相互接続プリミティブと関連する処理データ
から抵抗値及び容量値の組合わせを計算する。次いで、
パターンマッチャーモジュール４０３はステップ９２３
へ復帰し、本配線セグメントの上側の全ての導体層が処
理されるまで、存在する場合にはその上の次の導体層内
の構成体を選択する。次いで、ステップ９２３，９０
３，９０４を本配線セグメント下側の全ての導体層につ
いて繰返し行ない、この場合にも、本配線セグメントか
ら増加する距離の順番において本配線セグメントを含む
層のすぐ下側の導体層から開始する。
作は図９に示したフローチャート９００に関連して説明
する。配線セグメントの抵抗値及びいずれかの関連する
ビア抵抗値が最初に計算される（ステップ９０１）。次
いで、パターンマッチャーモジュール４０３が周囲の構
成体（即ち、該配線セグメントと同一の導体層上にはな
い相互接続構成体）に対する結合容量を計算する。結合
容量を計算するために、パターンマッチャーモジュール
４０３はステップ９０２において周囲の導体の構成体を
分解する。ステップ９０２は図９においてステップ９２
１−９２３によって更に示されている。分解ステップ９
０２において、パターンマッチャーモジュール４０３
は、最初に、該変化区域を信号伝搬方向に沿って左側部
分と右側部分とに分割する（ステップ９２１）。左側及
び右側における構成体の結合は互いに独立的なものであ
ると合理的に考えられるので、各変化区域において、パ
ターンマッチャーモジュール４０３は左側及び右側にお
ける分解した構成体を互いに独立的に取扱うことが可能
である。次に、ステップ９２２において、パターンマッ
チャーモジュール４０３はそれらの夫々の導体層に従っ
て隣りの構成体をグループ化させる。ステップ９２３に
おいて、パターンマッチャーモジュール４０３は本配線
セグメントを含む導体層のすぐ上側の導体層の構成体か
ら初めて爾後のステップ９０３及び９０４における処理
のために導体層及びそれと関連する構成体を選択する。
各選択した導体層に対して、ステップ９０３において、
パターンマッチャーモジュール４０３は、分解した構成
体をＩＣモデルライブラリサブシステム３０３の相互接
続プリミティブ内にマッピングさせる。パターンマッチ
ャーモジュール４０３は、次いで、ステップ９０４にお
いて、ＩＣモデルライブラリサブシステム３０３のマッ
ピングした相互接続プリミティブと関連する処理データ
から抵抗値及び容量値の組合わせを計算する。次いで、
パターンマッチャーモジュール４０３はステップ９２３
へ復帰し、本配線セグメントの上側の全ての導体層が処
理されるまで、存在する場合にはその上の次の導体層内
の構成体を選択する。次いで、ステップ９２３，９０
３，９０４を本配線セグメント下側の全ての導体層につ
いて繰返し行ない、この場合にも、本配線セグメントか
ら増加する距離の順番において本配線セグメントを含む
層のすぐ下側の導体層から開始する。
【００２８】特定の導体層の分解した構成体に対してパ
ターンマッチャーモジュール４０３が計算する結合容量
値は、初期的には、簡単化する仮定の下で、他の導体層
とは独立的に計算する。この仮定を補正するために、パ
ターンマッチャーモジュール４０３は他の導体層が存在
することに起因する容量効果を考慮するために、２つの
異なる補正、即ち「遮蔽ファクタ（ｓｈｉｅｌｄｉｎｇ
ｆａｃｔｏｒ）」を適用する。結合容量値に適用され
る第一組の遮蔽ファクタ（「同じ側の遮蔽」）は、考慮
中の導体層内の構成体と本配線セグメントの間の導体層
における構成体の存在を考慮するものである。例えば、
本配線セグメントのすぐ上側又は下側の導体層内の構成
体を本配線セグメントから更に遠い導体層とは独立的に
考慮することが可能であるが、本配線セグメントから２
つの導体層離れている１個の導体層内の構成体は、本配
線セグメントのすぐ上側又は下側の間に介在する導体層
内の構成体によって物理的に及び電気的にシールド即ち
遮蔽されている。同様に、本配線セグメントから３つの
層離れている導体層内の構成体は、本配線セグメントと
の間の２つの間に存在する導体層によって遮蔽されてい
る。
ターンマッチャーモジュール４０３が計算する結合容量
値は、初期的には、簡単化する仮定の下で、他の導体層
とは独立的に計算する。この仮定を補正するために、パ
ターンマッチャーモジュール４０３は他の導体層が存在
することに起因する容量効果を考慮するために、２つの
異なる補正、即ち「遮蔽ファクタ（ｓｈｉｅｌｄｉｎｇ
ｆａｃｔｏｒ）」を適用する。結合容量値に適用され
る第一組の遮蔽ファクタ（「同じ側の遮蔽」）は、考慮
中の導体層内の構成体と本配線セグメントの間の導体層
における構成体の存在を考慮するものである。例えば、
本配線セグメントのすぐ上側又は下側の導体層内の構成
体を本配線セグメントから更に遠い導体層とは独立的に
考慮することが可能であるが、本配線セグメントから２
つの導体層離れている１個の導体層内の構成体は、本配
線セグメントのすぐ上側又は下側の間に介在する導体層
内の構成体によって物理的に及び電気的にシールド即ち
遮蔽されている。同様に、本配線セグメントから３つの
層離れている導体層内の構成体は、本配線セグメントと
の間の２つの間に存在する導体層によって遮蔽されてい
る。
【００２９】２つの同じ側の遮蔽ファクタを使用し、即
ち、そのうちの１つは本配線セグメント上側の導体層に
よる遮蔽を補償するためのものであり、且つ他のものは
本配線セグメント下側の導体層による遮蔽を補償するた
めのものである。本具体例においては、各同じ側の遮蔽
ファクタは、場合によってすぐ上側又は下側の導体層と
本配線セグメントとの間の仮想的に可及的最大の結合容
量の百分率として計算された結合容量の推定値に基づい
て、簡単なスケーリングファクタである。該仮想的な可
及的に最大の結合容量は本配線セグメントと該論理的ト
ンネルをブランケットする次の導体層のシートとの間の
結合容量として与えられる。本配線セグメントとそのす
ぐ上側又は下側の導体層内の構成体との間の結合容量を
計算するためには、同じ側の遮蔽ファクタは０である。
何故ならば、このような導体層と本配線セグメントとの
間には導体層が介在していないからである。各変化区域
内において、各導体層によって見られる同じ側の遮蔽フ
ァクタは、本配線セグメントにより近い導体層によって
見られる同じ側の遮蔽ファクタの累積したものである。
同じ側の遮蔽ファクタが１００％に到達すると、更に遠
い導体層における構成体は結合容量の推定に何等貢献す
ることはない。
ち、そのうちの１つは本配線セグメント上側の導体層に
よる遮蔽を補償するためのものであり、且つ他のものは
本配線セグメント下側の導体層による遮蔽を補償するた
めのものである。本具体例においては、各同じ側の遮蔽
ファクタは、場合によってすぐ上側又は下側の導体層と
本配線セグメントとの間の仮想的に可及的最大の結合容
量の百分率として計算された結合容量の推定値に基づい
て、簡単なスケーリングファクタである。該仮想的な可
及的に最大の結合容量は本配線セグメントと該論理的ト
ンネルをブランケットする次の導体層のシートとの間の
結合容量として与えられる。本配線セグメントとそのす
ぐ上側又は下側の導体層内の構成体との間の結合容量を
計算するためには、同じ側の遮蔽ファクタは０である。
何故ならば、このような導体層と本配線セグメントとの
間には導体層が介在していないからである。各変化区域
内において、各導体層によって見られる同じ側の遮蔽フ
ァクタは、本配線セグメントにより近い導体層によって
見られる同じ側の遮蔽ファクタの累積したものである。
同じ側の遮蔽ファクタが１００％に到達すると、更に遠
い導体層における構成体は結合容量の推定に何等貢献す
ることはない。
【００３０】２番目の種類の遮蔽ファクタは、「上側遮
蔽ファクタ」及び「下側遮蔽ファクタ」から構成されて
おり、本配線セグメント上側の導体層内の構成体が本配
線セグメント下側の導体層内の構成体に対して及びその
逆の場合において結合容量値に関して有する効果に対す
る補正を行なう。上側遮蔽係数は、本配線セグメント上
側の導体層内の構成体が蓄積した仮想的に最大の容量の
百分率に基づいており、同じ側の遮蔽効果を包含してい
る。上側遮蔽ファクタは、本配線セグメントとその下側
の導体層内の構成体との間の各容量結合に対する補正を
ルックアップするために使用される。同様に、「下側遮
蔽」ファクタは、本配線セグメント下側の導体層におけ
る構成体が蓄積した最大容量値の百分率に基づいてお
り、同じ側の遮蔽効果を包含している。下側遮蔽ファク
タは、本配線セグメントとその上側の導体層内の構成体
との間の各結合容量に対する補正をルックアップするた
めに使用される。これらの補正の実際の値は処理に特定
的なものであって且つＩＣモデルライブラリサブシステ
ム３０３におけるテーブルとして与えられる。これらの
テーブルは三次元フィールドソルバーを動作させること
により派生され、本配線セグメントの幅及び本配線セグ
メントの導体層における本配線セグメントの最も近い平
行な隣りの配線に対する間隔によってインデックスされ
る。上側の遮蔽及び下側の遮蔽補正値は充電したライン
上側又は下側の構成体に対する最大結合の百分率を変化
させ、且つ反対側の構成体に関する遮蔽効果を解くこと
によって派生される。
蔽ファクタ」及び「下側遮蔽ファクタ」から構成されて
おり、本配線セグメント上側の導体層内の構成体が本配
線セグメント下側の導体層内の構成体に対して及びその
逆の場合において結合容量値に関して有する効果に対す
る補正を行なう。上側遮蔽係数は、本配線セグメント上
側の導体層内の構成体が蓄積した仮想的に最大の容量の
百分率に基づいており、同じ側の遮蔽効果を包含してい
る。上側遮蔽ファクタは、本配線セグメントとその下側
の導体層内の構成体との間の各容量結合に対する補正を
ルックアップするために使用される。同様に、「下側遮
蔽」ファクタは、本配線セグメント下側の導体層におけ
る構成体が蓄積した最大容量値の百分率に基づいてお
り、同じ側の遮蔽効果を包含している。下側遮蔽ファク
タは、本配線セグメントとその上側の導体層内の構成体
との間の各結合容量に対する補正をルックアップするた
めに使用される。これらの補正の実際の値は処理に特定
的なものであって且つＩＣモデルライブラリサブシステ
ム３０３におけるテーブルとして与えられる。これらの
テーブルは三次元フィールドソルバーを動作させること
により派生され、本配線セグメントの幅及び本配線セグ
メントの導体層における本配線セグメントの最も近い平
行な隣りの配線に対する間隔によってインデックスされ
る。上側の遮蔽及び下側の遮蔽補正値は充電したライン
上側又は下側の構成体に対する最大結合の百分率を変化
させ、且つ反対側の構成体に関する遮蔽効果を解くこと
によって派生される。
【００３１】ステップ９０４において、パターンマッチ
ャーモジュール４０３は、更に、両側において、即ちそ
の左側及びその右側において、本配線セグメントと同一
の導体層内の最も近い平行な配線との間の結合容量を計
算する。この結合容量を計算するために、パターンマッ
チャーモジュール４０３は本配線セグメントの導体層に
おける最も近い構成体を見つけ出し且つ本配線セグメン
トとその最も近い構成体との間の間隔を獲得する。本配
線セグメント上側及び下側の導体層の遮蔽効果も考慮に
入れられる。その間隔は、又、他の導体層上の構成体を
分解し且つ特性付けるためにも使用されるが、ＩＣモデ
ルライブラリサブシステム３０３内の容量テーブルをル
ックアップするために使用される。「上側遮蔽」及び
「下側遮蔽」の場合のように、各テーブルは、本配線セ
グメント上側及び下側の導体層内の構成体に対して計算
されている最大結合容量の百分率及び最も近い平行な隣
りのもの（Ｃc ）に対して結合容量を関連付ける曲線に
沿ってのデータ点を表わしている。各テーブルはデータ
点間の中間の値を得るために補間することが可能であ
る。該テーブル内に含まれるデータは、充電したライン
と該充電したラインの上側又は下側の構成体との間の最
大結合の種々の百分率の下で、フィールドソルバーによ
ってシミュレーションで得られる。
ャーモジュール４０３は、更に、両側において、即ちそ
の左側及びその右側において、本配線セグメントと同一
の導体層内の最も近い平行な配線との間の結合容量を計
算する。この結合容量を計算するために、パターンマッ
チャーモジュール４０３は本配線セグメントの導体層に
おける最も近い構成体を見つけ出し且つ本配線セグメン
トとその最も近い構成体との間の間隔を獲得する。本配
線セグメント上側及び下側の導体層の遮蔽効果も考慮に
入れられる。その間隔は、又、他の導体層上の構成体を
分解し且つ特性付けるためにも使用されるが、ＩＣモデ
ルライブラリサブシステム３０３内の容量テーブルをル
ックアップするために使用される。「上側遮蔽」及び
「下側遮蔽」の場合のように、各テーブルは、本配線セ
グメント上側及び下側の導体層内の構成体に対して計算
されている最大結合容量の百分率及び最も近い平行な隣
りのもの（Ｃc ）に対して結合容量を関連付ける曲線に
沿ってのデータ点を表わしている。各テーブルはデータ
点間の中間の値を得るために補間することが可能であ
る。該テーブル内に含まれるデータは、充電したライン
と該充電したラインの上側又は下側の構成体との間の最
大結合の種々の百分率の下で、フィールドソルバーによ
ってシミュレーションで得られる。
【００３２】本配線とその隣りの導体配線の各々との間
の結合容量は、本配線が静的に充電されており、一方そ
の他の全てのネットが接地基準、即ちスイッチングの効
果が無視されているという仮定の下で計算されている。
結合容量に関する最大のスイッチング効果は、本配線及
び隣りのネットの両方が同時にスイッチする場合に発生
するが、反対方向において発生する。このスイッチング
効果を捕獲するために、２つのネット（即ち、本配線及
び隣りのネット）の間の静的結合容量は、「ミラー等
価」モデルに従って、静的結合容量の２倍を有する接地
基準に対するコンデンサによって推定することが可能で
ある。従って、パターンマッチャーモジュール４０３が
本配線セグメントと別の配線との間の結合容量を計算す
る場合には、該結合容量は本配線セグメントと接地基準
との間の結合容量に、本配線セグメントが隣りのネット
と同時的にスイッチするものと仮定すべきであるか否か
に依存して、１乃至２の範囲の「スイッチ係数」によっ
て乗算したものへ変換される。本実施例においては、コ
ロンバスシステム３０４は３つのモードのうちの１つに
おいて動作する。即ち、これらの３つのモードとは、
（ａ）全てのスイッチ係数が１にセットされる（即ち、
どのネットもスイッチ動作を行なわない）静的モード
と、（ｂ）特定の識別されたネットがスイッチ係数を２
にセットするスイッチモードと、（ｃ）特別に識別した
ネット（例えば、パワー及び接地）を除．いて全てのス
イッチ係数が２にセットされる最悪モードである。従っ
て、コロンバスシステム３０４の下での解析を行なうた
めには、ユーザはコマンドプロセサ４０１を介して上述
した３つのモード（即ち、静的、スイッチ又は最悪）の
うちの１つを選択し、解析すべきネットの名称、及び適
切である場合には静的又はスイッチングネットのリスト
を提供する。
の結合容量は、本配線が静的に充電されており、一方そ
の他の全てのネットが接地基準、即ちスイッチングの効
果が無視されているという仮定の下で計算されている。
結合容量に関する最大のスイッチング効果は、本配線及
び隣りのネットの両方が同時にスイッチする場合に発生
するが、反対方向において発生する。このスイッチング
効果を捕獲するために、２つのネット（即ち、本配線及
び隣りのネット）の間の静的結合容量は、「ミラー等
価」モデルに従って、静的結合容量の２倍を有する接地
基準に対するコンデンサによって推定することが可能で
ある。従って、パターンマッチャーモジュール４０３が
本配線セグメントと別の配線との間の結合容量を計算す
る場合には、該結合容量は本配線セグメントと接地基準
との間の結合容量に、本配線セグメントが隣りのネット
と同時的にスイッチするものと仮定すべきであるか否か
に依存して、１乃至２の範囲の「スイッチ係数」によっ
て乗算したものへ変換される。本実施例においては、コ
ロンバスシステム３０４は３つのモードのうちの１つに
おいて動作する。即ち、これらの３つのモードとは、
（ａ）全てのスイッチ係数が１にセットされる（即ち、
どのネットもスイッチ動作を行なわない）静的モード
と、（ｂ）特定の識別されたネットがスイッチ係数を２
にセットするスイッチモードと、（ｃ）特別に識別した
ネット（例えば、パワー及び接地）を除．いて全てのス
イッチ係数が２にセットされる最悪モードである。従っ
て、コロンバスシステム３０４の下での解析を行なうた
めには、ユーザはコマンドプロセサ４０１を介して上述
した３つのモード（即ち、静的、スイッチ又は最悪）の
うちの１つを選択し、解析すべきネットの名称、及び適
切である場合には静的又はスイッチングネットのリスト
を提供する。
【００３３】本配線が完全に解析された後に、ＲＣネッ
トワークモジュール４０４は本配線に対してパターンマ
ッチャーモジュール４０３によって発生された抵抗及び
コンデンサを結合させてＲＣネットワーク（回路網）を
形成する。このアプローチは相互接続ネットを正確にモ
デル化する独立的なＲＣネットワークを形成する。各変
化区域に対して、ＲＣネットワークモジュール４０４は
「π」又は「パイ」構成体として形態特定されるＲＣ回
路を発生する。図７は通常の配線セグメントに対してＲ
Ｃネットワークモジュール４０４によって出力される
「π」即ち「パイ」ＲＣネットワーク出力を示してい
る。図７に示されるように、配線セグメントに対応する
抵抗が抵抗７２１として与えられ、且つ全ての個別的な
結合容量（接地容量へ変換される）が結合され且つ等し
くコンデンサ７２２−７２３へ分割され、それらは抵抗
７２１周りの電気的ノードに配置される。本配線セグメ
ントにおけるコーナー即ち「Ｔ」接続部の場合には、Ｒ
Ｃネットワークモジュール４０４が僅かに異なるネット
ワークを出力する。図８は「Ｔ」接続部に対する出力ネ
ットワークを示している。図８において、コーナー抵抗
は３つの等しい抵抗７２４−７２６に分割されている。
これらの抵抗の各々は単一のコンデサン７２７（それ
は、その変化区域に対する結合された結合容量を表わし
ている）によって接地基準へ結合されている共通の電気
的ノードにおいて接続されている。抵抗７２４−７２６
の各々は「Ｔ」接続部に隣接する変化区域内の電気的ノ
ードへ接続している。本配線セグメントがビアを包含す
る場合には、ＲＣネットワークモジュールは単にビア抵
抗値を包含する１個の抵抗を出力する。ビアに対する結
合容量は無視される。
トワークモジュール４０４は本配線に対してパターンマ
ッチャーモジュール４０３によって発生された抵抗及び
コンデンサを結合させてＲＣネットワーク（回路網）を
形成する。このアプローチは相互接続ネットを正確にモ
デル化する独立的なＲＣネットワークを形成する。各変
化区域に対して、ＲＣネットワークモジュール４０４は
「π」又は「パイ」構成体として形態特定されるＲＣ回
路を発生する。図７は通常の配線セグメントに対してＲ
Ｃネットワークモジュール４０４によって出力される
「π」即ち「パイ」ＲＣネットワーク出力を示してい
る。図７に示されるように、配線セグメントに対応する
抵抗が抵抗７２１として与えられ、且つ全ての個別的な
結合容量（接地容量へ変換される）が結合され且つ等し
くコンデンサ７２２−７２３へ分割され、それらは抵抗
７２１周りの電気的ノードに配置される。本配線セグメ
ントにおけるコーナー即ち「Ｔ」接続部の場合には、Ｒ
Ｃネットワークモジュール４０４が僅かに異なるネット
ワークを出力する。図８は「Ｔ」接続部に対する出力ネ
ットワークを示している。図８において、コーナー抵抗
は３つの等しい抵抗７２４−７２６に分割されている。
これらの抵抗の各々は単一のコンデサン７２７（それ
は、その変化区域に対する結合された結合容量を表わし
ている）によって接地基準へ結合されている共通の電気
的ノードにおいて接続されている。抵抗７２４−７２６
の各々は「Ｔ」接続部に隣接する変化区域内の電気的ノ
ードへ接続している。本配線セグメントがビアを包含す
る場合には、ＲＣネットワークモジュールは単にビア抵
抗値を包含する１個の抵抗を出力する。ビアに対する結
合容量は無視される。
【００３４】各解析したネットに対して、ＲＣネットワ
ークモジュール４０４は、該ネットの全ての変化区域の
ＲＣネットワークを結合してそのネットに対する完全な
ＲＣネットリストモデルを与える。ＲＣネッットワーク
モジュール４０４は公知の線形ネットワーク還元技術を
使用して、還元されたＲＣネットリストモデルを与える
ために完全なＲＣネットリストモデルを還元させるため
に使用することの可能なＲＣネットワーク還元モジュー
ル４０５を包含している。還元されたＲＣネットリスト
モデルはある遅延計算器においてよりよいランタイム性
能を得るために適切なものである。
ークモジュール４０４は、該ネットの全ての変化区域の
ＲＣネットワークを結合してそのネットに対する完全な
ＲＣネットリストモデルを与える。ＲＣネッットワーク
モジュール４０４は公知の線形ネットワーク還元技術を
使用して、還元されたＲＣネットリストモデルを与える
ために完全なＲＣネットリストモデルを還元させるため
に使用することの可能なＲＣネットワーク還元モジュー
ル４０５を包含している。還元されたＲＣネットリスト
モデルはある遅延計算器においてよりよいランタイム性
能を得るために適切なものである。
【００３５】次いで、ＲＣネットワークモジュール４０
４は出力ファイル発生モジュール６０６を喚起させてト
レースしたネットをファイル４０７内に書込み、それは
例えばＳＰＩＣＥ及びＳＰＦ等の多数の回路シミュレー
タのうちの１つに対する入力データファイルとして使用
することが可能である。
４は出力ファイル発生モジュール６０６を喚起させてト
レースしたネットをファイル４０７内に書込み、それは
例えばＳＰＩＣＥ及びＳＰＦ等の多数の回路シミュレー
タのうちの１つに対する入力データファイルとして使用
することが可能である。
【００３６】本実施例においては、コロンバスシステム
３０４が本配線を取囲む配線を、ＩＣモデルライブラリ
サブシステム３０３内に格納されている前に計算した容
量値によって特性付けられれる相互接続プリミティブ内
へマッピングさせることの可能な構成体へ分解させる。
３０４が本配線を取囲む配線を、ＩＣモデルライブラリ
サブシステム３０３内に格納されている前に計算した容
量値によって特性付けられれる相互接続プリミティブ内
へマッピングさせることの可能な構成体へ分解させる。
【００３７】物理的設計ファイル４０８ａにおいては、
周囲の配線はそれ自身も多角形によって物理的設計ファ
イル４０８ａ内において表現されている本配線セグメン
トの近傍における多角形によって表現される。各相互接
続プリミティブは本配線セグメント及び周囲の配線の多
角形によって画定される構成体の物理的コンポーネント
を表わしている。従って、相互接続プリミティブは、
（ａ）本配線セグメントを包含する導体層（「ｌｂａ
層」）、（ｂ）相互接続プリミティブを包含する導体層
（「隣りの層」）、（ｃ）本配線セグメントと総体的な
相互接続プリミティブの位置（「ｂｉｎ位置」）、
（ｄ）同一の隣りの層上の付加的なその他の相互接続プ
リミティブの量（「ｂｉｎファクタ」）、（ｅ）相互接
続プリミティブタイプ（その構造的コンポーネントが表
現されている）、（ｆ）本配線セグメントの幅（「ｌｂ
ａ幅」）、（ｇ）本配線セグメントと本配線セグメント
の導体層におけるその最も近い平行な隣りのものとの間
の間隔（「間隔」）の組合わせによって特性付けられ
る。
周囲の配線はそれ自身も多角形によって物理的設計ファ
イル４０８ａ内において表現されている本配線セグメン
トの近傍における多角形によって表現される。各相互接
続プリミティブは本配線セグメント及び周囲の配線の多
角形によって画定される構成体の物理的コンポーネント
を表わしている。従って、相互接続プリミティブは、
（ａ）本配線セグメントを包含する導体層（「ｌｂａ
層」）、（ｂ）相互接続プリミティブを包含する導体層
（「隣りの層」）、（ｃ）本配線セグメントと総体的な
相互接続プリミティブの位置（「ｂｉｎ位置」）、
（ｄ）同一の隣りの層上の付加的なその他の相互接続プ
リミティブの量（「ｂｉｎファクタ」）、（ｅ）相互接
続プリミティブタイプ（その構造的コンポーネントが表
現されている）、（ｆ）本配線セグメントの幅（「ｌｂ
ａ幅」）、（ｇ）本配線セグメントと本配線セグメント
の導体層におけるその最も近い平行な隣りのものとの間
の間隔（「間隔」）の組合わせによって特性付けられ
る。
【００３８】ＩＣモデルライブラリサブシステム３０３
において、各相互接続プリミティブは、最初に、２つの
「層ファクタ」及び１つ又はそれ以上の「ビン（ｂｉ
ｎ）ファクタ」を包含するキーによって識別される。層
ファクタは、（ａ）ｌｂａ層及び（ｂ）隣りの層であ
る。例えば、トレース即ち追跡中の信号が金属層ＩＩ
（即ち、「Ｍ２」）上に存在しており、且つ考慮中の隣
りの層が金属Ｉ（「Ｍ１」）である場合には、マッピン
グされるべき相互接続プリミティブは層ファクタＭ２及
びＭ１によって特性付けられる。
において、各相互接続プリミティブは、最初に、２つの
「層ファクタ」及び１つ又はそれ以上の「ビン（ｂｉ
ｎ）ファクタ」を包含するキーによって識別される。層
ファクタは、（ａ）ｌｂａ層及び（ｂ）隣りの層であ
る。例えば、トレース即ち追跡中の信号が金属層ＩＩ
（即ち、「Ｍ２」）上に存在しており、且つ考慮中の隣
りの層が金属Ｉ（「Ｍ１」）である場合には、マッピン
グされるべき相互接続プリミティブは層ファクタＭ２及
びＭ１によって特性付けられる。
【００３９】ビンファクタは、本変化区域内において、
本配線セグメントに関する相互接続プリミティブ自身の
位置及び同一の隣りの層内のその他の多角形の位置をエ
ンコード即ちコード化する。注意すべきことであるが、
上述したように、層ファクタの特定の組合わせに対して
ビンファクタを計算する場合に、パターンマッチャーモ
ジュール４０３は本配線セグメントの「左側」及び「右
側」における隣りの相互接続プリミティブを独立的に考
慮する。両側において、ビン１は本配線セグメントの中
心に対して最も近いビンである。更に、ビン数及びそれ
らの寸法は固定されない。以下に説明する図５に示した
実施例におけるように、興味のある空間を３つのビンへ
分割する場合には、８個のビンファクタの組合わせ、即
ちビンファクタ（０，０，０）に対する値が補間目的の
ために与えられ、導体層の各組合わせに対して与えられ
る。各導体層に対して、ビン数及びそれらの夫々の寸法
がＩＣモデルライブラリサブシステム３０３において特
定される。ビン寸法の選択は特定の製造プロセスに対す
る所望のモデル化精度を達成することに依存している。
本実施例においては、ビン寸法は本配線セグメントの幅
によってパラメータ化されている。例えば、与えられた
製造プロセスの金属層Ｍ２における配線セグメントの場
合には、ＩＣモデルライブラリサブシステム３０３が、
興味のある隣りの区域を（０．５，１．０，Ｍａｘ）に
おいて境界を有する３つのビンへ分割することを特定す
る。この表記方法は、（ａ）本配線セグメントの中心と
本配線セグメントの幅の０．５倍との間の空間を包含す
るビン１、（ｂ）本配線セグメントの０．５倍から本配
線セグメントの１．５倍の空間を包含するビン２、
（ｃ）本配線セグメントの幅の１．５倍からＭ２層に対
する特定された最大値（「懸念距離」）との間の空間を
包含するビン３を表わしている。
本配線セグメントに関する相互接続プリミティブ自身の
位置及び同一の隣りの層内のその他の多角形の位置をエ
ンコード即ちコード化する。注意すべきことであるが、
上述したように、層ファクタの特定の組合わせに対して
ビンファクタを計算する場合に、パターンマッチャーモ
ジュール４０３は本配線セグメントの「左側」及び「右
側」における隣りの相互接続プリミティブを独立的に考
慮する。両側において、ビン１は本配線セグメントの中
心に対して最も近いビンである。更に、ビン数及びそれ
らの寸法は固定されない。以下に説明する図５に示した
実施例におけるように、興味のある空間を３つのビンへ
分割する場合には、８個のビンファクタの組合わせ、即
ちビンファクタ（０，０，０）に対する値が補間目的の
ために与えられ、導体層の各組合わせに対して与えられ
る。各導体層に対して、ビン数及びそれらの夫々の寸法
がＩＣモデルライブラリサブシステム３０３において特
定される。ビン寸法の選択は特定の製造プロセスに対す
る所望のモデル化精度を達成することに依存している。
本実施例においては、ビン寸法は本配線セグメントの幅
によってパラメータ化されている。例えば、与えられた
製造プロセスの金属層Ｍ２における配線セグメントの場
合には、ＩＣモデルライブラリサブシステム３０３が、
興味のある隣りの区域を（０．５，１．０，Ｍａｘ）に
おいて境界を有する３つのビンへ分割することを特定す
る。この表記方法は、（ａ）本配線セグメントの中心と
本配線セグメントの幅の０．５倍との間の空間を包含す
るビン１、（ｂ）本配線セグメントの０．５倍から本配
線セグメントの１．５倍の空間を包含するビン２、
（ｃ）本配線セグメントの幅の１．５倍からＭ２層に対
する特定された最大値（「懸念距離」）との間の空間を
包含するビン３を表わしている。
【００４０】図５はビンファクタの使用態様を例示して
いる。図５に示したように、本配線５０１ａは導体層５
０１内に存在しており且つ配線５０２ａは隣りの層５０
２内に存在している。配線５０２ａは配線５０１ａの方
向と直交する方向においてある距離に跨っている。図５
に示した実施例においては、配線５０１ａを取囲む空間
は３つの「ビン」５０４−５０６に分割されているが、
使用するビン数は特定の製造プロセスに対して所望のモ
デル化精度を達成することに依存している。図５に示し
たように、配線５０２ａはビン５０５を完全に占有して
いるが、ビン５０４及び５０６は部分的に占有している
に過ぎない。この隣りの層を考慮する場合に、パターン
マッチャーモジュール４０３は、ビン５０４−５０６の
夫々の占有率に基づいて、ビンファクタ０．５，１，
０．５（以後、「（０．５，１，０．５）」と書く）を
割り当てる。従って、図５に指名した形態をマッピング
するために、パターンマッチャーモジュール４０３はキ
ー（Ｍ２，Ｍ１，０．５，１，０．５）を有する相互接
続プリミティブに対してＩＣモデルライブラリサブシス
テム３０３においてサーチを行なう。勿論、部分的占有
率に起因して、しばしば、正確なマッピングを得ること
は不可能である。このような場合には、最も近い相互接
続プリミティブを使用して現在の形態の補間を行なう。
実際に、本実施例においては、相互接続プリミティブは
０又は１の正規化したビン値に対して与えられるに過ぎ
ない（即ち０はそのビンにおいて占有を有するものでな
いことを表わし、１はそのビンの１００％の占有率を表
わす）。従って、図５に示した形態においては、幾何学
的形状抽出器モジュール４０２は多数の取囲み相互接続
プリミティブを選択し、且つこれらの取囲み相互接続プ
リミティブ間において所要の容量値を補間する。例え
ば、ビンファクタ（０．５，１，１）を有するプリミテ
ィブに対する結合容量値は、ビンファク（０，１，１）
と（１，１，１）を有するプリミティブに対する容量値
から補間される。本実施例においては、本配線セグメン
トから最も遠いビンに対する補間は線形的なものよりも
一層迅速に減少する関数、例えば１／ｘ補間を使用して
行なわれ、且つ線形補間はその他の全てのビンにおいて
使用される。
いる。図５に示したように、本配線５０１ａは導体層５
０１内に存在しており且つ配線５０２ａは隣りの層５０
２内に存在している。配線５０２ａは配線５０１ａの方
向と直交する方向においてある距離に跨っている。図５
に示した実施例においては、配線５０１ａを取囲む空間
は３つの「ビン」５０４−５０６に分割されているが、
使用するビン数は特定の製造プロセスに対して所望のモ
デル化精度を達成することに依存している。図５に示し
たように、配線５０２ａはビン５０５を完全に占有して
いるが、ビン５０４及び５０６は部分的に占有している
に過ぎない。この隣りの層を考慮する場合に、パターン
マッチャーモジュール４０３は、ビン５０４−５０６の
夫々の占有率に基づいて、ビンファクタ０．５，１，
０．５（以後、「（０．５，１，０．５）」と書く）を
割り当てる。従って、図５に指名した形態をマッピング
するために、パターンマッチャーモジュール４０３はキ
ー（Ｍ２，Ｍ１，０．５，１，０．５）を有する相互接
続プリミティブに対してＩＣモデルライブラリサブシス
テム３０３においてサーチを行なう。勿論、部分的占有
率に起因して、しばしば、正確なマッピングを得ること
は不可能である。このような場合には、最も近い相互接
続プリミティブを使用して現在の形態の補間を行なう。
実際に、本実施例においては、相互接続プリミティブは
０又は１の正規化したビン値に対して与えられるに過ぎ
ない（即ち０はそのビンにおいて占有を有するものでな
いことを表わし、１はそのビンの１００％の占有率を表
わす）。従って、図５に示した形態においては、幾何学
的形状抽出器モジュール４０２は多数の取囲み相互接続
プリミティブを選択し、且つこれらの取囲み相互接続プ
リミティブ間において所要の容量値を補間する。例え
ば、ビンファクタ（０．５，１，１）を有するプリミテ
ィブに対する結合容量値は、ビンファク（０，１，１）
と（１，１，１）を有するプリミティブに対する容量値
から補間される。本実施例においては、本配線セグメン
トから最も遠いビンに対する補間は線形的なものよりも
一層迅速に減少する関数、例えば１／ｘ補間を使用して
行なわれ、且つ線形補間はその他の全てのビンにおいて
使用される。
【００４１】図５の形態におけるように、ビンファクタ
の間の多数の補間が必要とされる場合には、増加する支
配的なファクタの順番で補間が行なわれる。即ち、最も
支配的なファクタは常に最後に補間が行なわれる。最も
支配的なビンファクタ（従って、常に最後に補間される
べきもの）は、それに対して容量値が計算される相互接
続プリミティブを含むビンである。次に支配的なファク
タは本配線セグメントからの距離に関するものであり、
即ち、ビンが本配線セグメントから遠ければ遠い程、支
配的ファクタはより低い。例えば、ビンファクタが図５
におけるように（０．５，１，０．５）である場合に
は、１番目及び３番目のビン（即ち、図５におけるビン
５０４及び５０６）は補間される。本配線セグメントと
ビン５０４における相互接続プリミティブとの間の容量
を計算する場合には、ビン５０６の値が最初に補間され
る。即ち、（ａ）ビンファクタ（０，１，０．５）及び
（ｂ）ビンファクタ（１，１，０．５）に対する容量値
は、（ｉ）ビンファクタ（０，１，０）及び（０，１，
１）及び（ii）ビンファクタ（１，１，０）及び（１，
１，１）の下で容量値を補間することによって得られ
る。次いで、所望の容量値がそのようにして得られたビ
ンファクタ（０，１，０．５）及び（１，１，０．５）
に対するライブラリプリミティブの容量値を保管するこ
とによって派生される。同様に、本配線セグメントとビ
ン５０６における相互接続プリミティブとの間の容量値
を計算する場合に、ビン５０４の値が最初に補間され
る。即ち、（ａ）ビンファクタ（０．５，１，０）及び
（ｂ）ビンファクタ（０．５，１，１）に対するプリミ
ティブに対する容量値が、（ａ）ビンファクタ（０，
１，０）及び（１，１，０）及び（ｂ）ビンファクタ
（０，１，１）及びビンファクタ（１，１，１）の下で
容量値を保管することによって最初に得られる。次い
で、所望の容量値は、ビンファクタ（０．５，１，０）
及び（０．５，１，１）に対するプリミティブから派生
される。本配線セグメントとビン５０５における相互接
続プリミティブとの間の容量値を計算する場合には、そ
の補間の順番は本配線セグメントからの距離のみに基づ
く（何故ならば、ビン５０５は補間を必要とするもので
はないからである）。従って、その補間順番はビン５０
６が最初であり、次いでビン５０４である。
の間の多数の補間が必要とされる場合には、増加する支
配的なファクタの順番で補間が行なわれる。即ち、最も
支配的なファクタは常に最後に補間が行なわれる。最も
支配的なビンファクタ（従って、常に最後に補間される
べきもの）は、それに対して容量値が計算される相互接
続プリミティブを含むビンである。次に支配的なファク
タは本配線セグメントからの距離に関するものであり、
即ち、ビンが本配線セグメントから遠ければ遠い程、支
配的ファクタはより低い。例えば、ビンファクタが図５
におけるように（０．５，１，０．５）である場合に
は、１番目及び３番目のビン（即ち、図５におけるビン
５０４及び５０６）は補間される。本配線セグメントと
ビン５０４における相互接続プリミティブとの間の容量
を計算する場合には、ビン５０６の値が最初に補間され
る。即ち、（ａ）ビンファクタ（０，１，０．５）及び
（ｂ）ビンファクタ（１，１，０．５）に対する容量値
は、（ｉ）ビンファクタ（０，１，０）及び（０，１，
１）及び（ii）ビンファクタ（１，１，０）及び（１，
１，１）の下で容量値を補間することによって得られ
る。次いで、所望の容量値がそのようにして得られたビ
ンファクタ（０，１，０．５）及び（１，１，０．５）
に対するライブラリプリミティブの容量値を保管するこ
とによって派生される。同様に、本配線セグメントとビ
ン５０６における相互接続プリミティブとの間の容量値
を計算する場合に、ビン５０４の値が最初に補間され
る。即ち、（ａ）ビンファクタ（０．５，１，０）及び
（ｂ）ビンファクタ（０．５，１，１）に対するプリミ
ティブに対する容量値が、（ａ）ビンファクタ（０，
１，０）及び（１，１，０）及び（ｂ）ビンファクタ
（０，１，１）及びビンファクタ（１，１，１）の下で
容量値を保管することによって最初に得られる。次い
で、所望の容量値は、ビンファクタ（０．５，１，０）
及び（０．５，１，１）に対するプリミティブから派生
される。本配線セグメントとビン５０５における相互接
続プリミティブとの間の容量値を計算する場合には、そ
の補間の順番は本配線セグメントからの距離のみに基づ
く（何故ならば、ビン５０５は補間を必要とするもので
はないからである）。従って、その補間順番はビン５０
６が最初であり、次いでビン５０４である。
【００４２】相互接続プリミティブに対するビンファク
タ及び層ファクタの正しい組合わせが計算されると、相
互接続プリミティブを更に識別するために他の２つのフ
ァクタ、即ちｌｂａ幅（本配線セグメントの幅）及び間
隔（本配線セグメントと同一の導体層上のその最も近い
平行な隣りものとの間の距離）が使用される。ビンファ
クタ及び層ファクタの各組合わせ内において、異なる相
互接続プリミティブタイプに対する容量値が異なる幅及
び間隔の値に基づいてテーブル内にグループ化される。
注意すべきことであるが、格納される容量値は結合容量
値を幅及び間隔に関連付ける曲線上のデータ点を表わ
す。該曲線の部分部分の線形解析がＩＣモデルライブラ
リ内に格納される個々のデータ値を発生する。ビンファ
クタの場合のように、幅又は間隔に対する特定の値が該
ライブラリ内に存在しない場合には、既存の幅及び間隔
の値によって特定される値の間の補間が使用される。
タ及び層ファクタの正しい組合わせが計算されると、相
互接続プリミティブを更に識別するために他の２つのフ
ァクタ、即ちｌｂａ幅（本配線セグメントの幅）及び間
隔（本配線セグメントと同一の導体層上のその最も近い
平行な隣りものとの間の距離）が使用される。ビンファ
クタ及び層ファクタの各組合わせ内において、異なる相
互接続プリミティブタイプに対する容量値が異なる幅及
び間隔の値に基づいてテーブル内にグループ化される。
注意すべきことであるが、格納される容量値は結合容量
値を幅及び間隔に関連付ける曲線上のデータ点を表わ
す。該曲線の部分部分の線形解析がＩＣモデルライブラ
リ内に格納される個々のデータ値を発生する。ビンファ
クタの場合のように、幅又は間隔に対する特定の値が該
ライブラリ内に存在しない場合には、既存の幅及び間隔
の値によって特定される値の間の補間が使用される。
【００４３】相互接続プリミティブを識別するために使
用される最後のパラメータは本配線セグメントと相対的
なその位置及びそのタイプである（ビンによって測定さ
れる）。本実施例においては、以下の相互接続プリミテ
ィブタイプが使用される。
用される最後のパラメータは本配線セグメントと相対的
なその位置及びそのタイプである（ビンによって測定さ
れる）。本実施例においては、以下の相互接続プリミテ
ィブタイプが使用される。
【００４４】１．隣りの配線全体の効果を表わす同一の
導体層内の最も近い平行な隣りのもの。この相互接続プ
リミティブに対する結合容量はＣc として示される。
導体層内の最も近い平行な隣りのもの。この相互接続プ
リミティブに対する結合容量はＣc として示される。
【００４５】２．本配線セグメント下側の導体層におけ
る多角形の上部プレート、又は本配線セグメント上側の
導体層における多角形の底部プレート。これらの相互接
続プリミティブはビンに従って更に分解される。図５に
示した構成体の場合には、上部プレート５０９は３つの
相互接続プリミティブへ分解される（何故ならば、該プ
レートはビンプレート５０４，５０５，５０６へ延在し
ているからである）。これらの相互接続プリミティブの
各々に対する結合容量はＣg として示される。 ３．本配線セグメントの信号方向に平行であり且つ本配
線セグメントの導体層と異なる導体層上に存在する多角
形面。面は、本配線セグメントに向かって対面する面及
び本配線セグメントから離れる方向に向かう面へ更に分
解される。図５において、面５０７は「向かう面」であ
り、面５０８は「離れる面」である。これらの相互接続
プリミティブに対応する結合容量は「向かう面」に対し
てはＣFTで表わされ且つ「離れる面」に対してはＣFAで
表わされる。
る多角形の上部プレート、又は本配線セグメント上側の
導体層における多角形の底部プレート。これらの相互接
続プリミティブはビンに従って更に分解される。図５に
示した構成体の場合には、上部プレート５０９は３つの
相互接続プリミティブへ分解される（何故ならば、該プ
レートはビンプレート５０４，５０５，５０６へ延在し
ているからである）。これらの相互接続プリミティブの
各々に対する結合容量はＣg として示される。 ３．本配線セグメントの信号方向に平行であり且つ本配
線セグメントの導体層と異なる導体層上に存在する多角
形面。面は、本配線セグメントに向かって対面する面及
び本配線セグメントから離れる方向に向かう面へ更に分
解される。図５において、面５０７は「向かう面」であ
り、面５０８は「離れる面」である。これらの相互接続
プリミティブに対応する結合容量は「向かう面」に対し
てはＣFTで表わされ且つ「離れる面」に対してはＣFAで
表わされる。
【００４６】４．本配線セグメント（「エッジ」とも呼
ばれる）の信号方向に対して直交しており且つ本配線セ
グメントの導体層から異なる導体層上に存在する多角形
面。結合容量Ｃg の相互接続プリミティブの場合のよう
に、エッジはビンに従って更に分解される。例えば、図
５において、エッジ面５０２ａは３つの相互接続プリミ
ティブへ分割される（何故ならば、該プレートはビン５
０４，５０５，５０６へ延在しているからである）。エ
ッジ相互接続プリミティブを識別するために使用される
１つの付加的なファクタが存在しており、即ち該エッジ
から同一の導体層内の最も近い平行なエッジへの距離で
ある。エッジ相互接続プリミティブに対する容量結合は
Ｃe として示される。図６はエッジ容量Ｃe に影響を与
えるファクタを例示している。図６は本配線６０１を示
しており、６０１と同一の導体層内の平行な配線６０３
からの間隔ｄs だけ離隔されている。導体６０１及び６
０３は導体６０４−６０６を包含する隣りの導体層の上
方に形成されている。変化区域６０２における本配線セ
グメントと導体６０５のエッジ６０７との間のエッジ容
量Ｃe は、導体６０４及び６０５との間の距離ｄ1 及び
導体６０１及び６０３の間の間隔ｄs に依存するもので
あるが、導体６０５の幅、導体６０５の他方のエッジ６
０８、エッジ６０７とは反対側の導体６０５及び６０６
の間の距離ｄ2 （それはｄ1 よりも大きい）とは妥当な
程度に独立的である。
ばれる）の信号方向に対して直交しており且つ本配線セ
グメントの導体層から異なる導体層上に存在する多角形
面。結合容量Ｃg の相互接続プリミティブの場合のよう
に、エッジはビンに従って更に分解される。例えば、図
５において、エッジ面５０２ａは３つの相互接続プリミ
ティブへ分割される（何故ならば、該プレートはビン５
０４，５０５，５０６へ延在しているからである）。エ
ッジ相互接続プリミティブを識別するために使用される
１つの付加的なファクタが存在しており、即ち該エッジ
から同一の導体層内の最も近い平行なエッジへの距離で
ある。エッジ相互接続プリミティブに対する容量結合は
Ｃe として示される。図６はエッジ容量Ｃe に影響を与
えるファクタを例示している。図６は本配線６０１を示
しており、６０１と同一の導体層内の平行な配線６０３
からの間隔ｄs だけ離隔されている。導体６０１及び６
０３は導体６０４−６０６を包含する隣りの導体層の上
方に形成されている。変化区域６０２における本配線セ
グメントと導体６０５のエッジ６０７との間のエッジ容
量Ｃe は、導体６０４及び６０５との間の距離ｄ1 及び
導体６０１及び６０３の間の間隔ｄs に依存するもので
あるが、導体６０５の幅、導体６０５の他方のエッジ６
０８、エッジ６０７とは反対側の導体６０５及び６０６
の間の距離ｄ2 （それはｄ1 よりも大きい）とは妥当な
程度に独立的である。
【００４７】エッジ容量Ｃe と間隔ｄs によってパラメ
ータ化されている距離ｄ1 との間の曲線は大略同一の形
状である。従って、種々の距離におけるサンプル値が与
えられた基準間隔に対して供給される（従って、「部分
部分」の線形曲線を形成する）。従って、エッジ容量Ｃ
e に対する曲線を、間隔ｄs が与えられると、ランタイ
ムで再構築することが可能である。従って、任意の隣り
の間隔ｄ1 において興味のある各エッジに対するエッジ
容量を該再構築した曲線から読取ることが可能である。
ータ化されている距離ｄ1 との間の曲線は大略同一の形
状である。従って、種々の距離におけるサンプル値が与
えられた基準間隔に対して供給される（従って、「部分
部分」の線形曲線を形成する）。従って、エッジ容量Ｃ
e に対する曲線を、間隔ｄs が与えられると、ランタイ
ムで再構築することが可能である。従って、任意の隣り
の間隔ｄ1 において興味のある各エッジに対するエッジ
容量を該再構築した曲線から読取ることが可能である。
【００４８】５．基板。コロンバスは、全ての構成体の
下側にブランケットの接地面が存在するものと仮定す
る。基板相互接続プリミティブはビンに分割されること
はない。この接地面プリミティブに対する容量はＣsub
として示される。
下側にブランケットの接地面が存在するものと仮定す
る。基板相互接続プリミティブはビンに分割されること
はない。この接地面プリミティブに対する容量はＣsub
として示される。
【００４９】隣りのビアは常に部分的に遮蔽され、且つ
それらの本配線セグメントの容量に対する貢献分は典型
的にビアそれ自身が接続する導体の貢献部分と比較して
些細なものであるので、本実施例は現在のところ隣りの
ビアを無視する。本配線セグメントの一部であるビアも
その周囲にある隣りのものに対して著しい量の容量を貢
献することはない。然しながら、それはかなりの量の抵
抗値を貢献する。従って、本配線の一部としてのビアの
容量効果は無視されるが、それらの抵抗効果は包含され
る。
それらの本配線セグメントの容量に対する貢献分は典型
的にビアそれ自身が接続する導体の貢献部分と比較して
些細なものであるので、本実施例は現在のところ隣りの
ビアを無視する。本配線セグメントの一部であるビアも
その周囲にある隣りのものに対して著しい量の容量を貢
献することはない。然しながら、それはかなりの量の抵
抗値を貢献する。従って、本配線の一部としてのビアの
容量効果は無視されるが、それらの抵抗効果は包含され
る。
【００５０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 集積回路設計者の作業を示したフローチャー
ト１００。
ト１００。
【図２】 図１の物理的設計ステップ１０４を更に示し
たフローチャート２００。
たフローチャート２００。
【図３】 本発明の１実施例におけるシステム３００の
外観を示した説明図。
外観を示した説明図。
【図４】 コロンバスサブシステム３０４を示した概略
ブロック図。
ブロック図。
【図５】 ビンファクタの使用状態を示した説明図。
【図６】 エッジ容量Ｃe を推定するための典型的な形
態を示した概略図。
態を示した概略図。
【図７】 通常の配線セグメントに対するＲＣネットワ
ークモジュール４０４によって出力される「π」即ち
「パイ」ＲＣネットワークを示した概略図。
ークモジュール４０４によって出力される「π」即ち
「パイ」ＲＣネットワークを示した概略図。
【図８】 「Ｔ」接続部に対するＲＣネットワークモジ
ュール４０４に対して出力されるＲＣネットワークを示
した概略図。
ュール４０４に対して出力されるＲＣネットワークを示
した概略図。
【図９】 パターンマッチャーモジュール４０３の動作
を示したフローチャート。
を示したフローチャート。
３００ システム ３０１ 「テクノロジープロファイル」システム ３０２ 「ＩＣモデルビルダー」サブシステム ３０３ 「ＩＣモデルライブラリ」サブシステム ３０４ 「抽出」サブシステム（「コロンバス」サブシ
ステム）
ステム）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス コーフマン アメリカ合衆国， カリフォルニア 94025， メンロ パーク， アーデン ロード 357 (72)発明者 マーチン ウォルカー アメリカ合衆国， カリフォルニア 94062， ウッドサイド， ポートラ ロ ード 1820
Claims (74)
- 【請求項１】 集積回路レイアウトから寄生インピーダ
ンスを抽出するシステムにおいて、 製造プロセスにおいて製造される導体層及び誘電体層を
特性付ける物理的パラメータの値を含むデータベース、 １組の相互接続プリミティブに従って組織化されている
相互接続プリミティブライブラリであって、前記製造プ
ロセスの下で製造した相互接続構成体が前記相互接続プ
リミティブのうちの１つの中にマッピングするコンポー
ネントを包含しており、前記物理的なパラメータの前記
値に基づいて、前記相互接続プリミティブの各々に対し
て、寄生インピーダンスのパラメータ化したデータを包
含している相互接続プリミティブライブラリ、 ネットワーク抽出ツールであって、（ｉ）前記集積回路
の信号経路に沿っての近傍において前記集積回路の導体
層における所定の距離内の構造を解析し、且つ（ii）前
記マッピング及び前記パラメータ化データに基づいて、
前記信号経路の電気的ネットワークモデルを提供するた
めに前記相互接続プリミティブライブラリの前記相互接
続プリミティブに対して前記構造のコンポーネントをマ
ッピングするネットワーク抽出ツール、を有することを
特徴とするシステム。 - 【請求項２】 請求項１において、各相互接続プリミテ
ィブが選択した導体層における構成体のコンポーネント
と前記信号経路における構成体のコンポーネントの間の
容量結合を表わすことを特徴とするシステム。 - 【請求項３】 請求項１において、前記ネットワーク抽
出ツールが前記構成体を変化区域へ分割しており、各変
化区域が前記構成体のうちの１つにおける寸法の変化を
表わすことを特徴とするシステム。 - 【請求項４】 請求項１において、前記ネットワーク抽
出ツールが前記信号経路を前記信号経路における信号伝
搬方向に沿って左側部分と右側部分とに分割し、前記ネ
ットワーク抽出ツールが前記左側部分における構成体と
は独立的に前記右側部分における構成体を解析すること
を特徴とするシステム。 - 【請求項５】 請求項１において、前記ネットワーク抽
出ツールが前記信号経路の導体層における構成体と前記
信号経路の前記導体層以外の選択した導体層における構
成体との間の結合を解析することを特徴とするシステ
ム。 - 【請求項６】 請求項５において、前記ネットワーク抽
出ツールが、既に選択した導体層の遮蔽効果を考慮に入
れながら、前記信号経路の前記導体層における前記構成
体からの距離の増加する順番において複数個の導体層か
ら一度に１つづつ前記選択した導体層として選択するこ
とを特徴とするシステム。 - 【請求項７】 請求項６において、前記ネットワーク抽
出ツールが、別個に、（ｉ）前記信号経路の前記導体層
における前記構成体と前記選択した導体層の同一の側に
おける導体層における構成体との間の容量結合から発生
する遮蔽効果、及び（ii）前記信号経路の前記導体層に
おける前記構成体と前記選択した導体層とは反対側の導
体層における構成体との間の容量結合から発生する遮蔽
効果を考慮に入れることを特徴とするシステム。 - 【請求項８】 請求項１において、各相互接続プリミテ
ィブが、導体層によって、前記相互接続プリミティブラ
イブラリにおいて部分的に識別されることを特徴とする
システム。 - 【請求項９】 請求項１において、前記構成体がビアを
包含しており、且つ前記ネットワーク抽出ツールが、前
記電気的ネットワークモデルにおいて、前記ビアの各々
を表わすために抵抗を提供することを特徴とするシステ
ム。 - 【請求項１０】 請求項２において、前記信号経路にお
ける前記構成体が前記選択した導体層内にあることを特
徴とするシステム。 - 【請求項１１】 請求項１０において、前記相互接続プ
リミティブの寄生インピーダンスが、前記信号経路の前
記導体層以外の導体層から発生する遮蔽効果に対して調
節されることを特徴とするシステム。 - 【請求項１２】 請求項１０において、前記容量結合
が、前記信号経路における前記構成体の前記コンポーネ
ントの寸法及び前記信号経路における前記構成体の前記
コンポーネント及び前記選択した導体層におけるそれに
対して最も近い構成体を離隔させている距離によって特
性づけられることを特徴とするシステム。 - 【請求項１３】 請求項２において、前記選択した導体
層が基板導体層であることを特徴とするシステム。 - 【請求項１４】 請求項１３において、前記容量結合
が、前記信号経路における前記構成体の前記コンポーネ
ントの寸法及び前記信号経路における前記構成体の前記
コンポーネントと前記選択した導体層におけるそれに対
して最も近い構成体とを離隔している距離によって特性
付けられることを特徴とするシステム。 - 【請求項１５】 請求項２において、前記信号経路にお
ける前記構成体が前記選択した導体層とは異なる導体層
内に存在することを特徴とするシステム。 - 【請求項１６】 請求項１５において、前記相互接続プ
リミティブが、更に、ビンに従って識別され、各ビンが
前記信号経路における前記構成体の前記コンポーネント
からの所定の距離の範囲を表わすことを特徴とするシス
テム。 - 【請求項１７】 請求項１６において、前記所定の距離
の範囲が処理特定的であり且つ前記ビンが前記信号経路
における前記構成体の前記コンポーネントの寸法によっ
て特性づけられることを特徴とするシステム。 - 【請求項１８】 請求項１６において、前記ネットワー
ク抽出ツールが、隣りのビンの相互接続プリミティブの
間を補間することによって前記結合容量を推定すること
を特徴とするシステム。 - 【請求項１９】 請求項１８において、前記補間ステッ
プが、線形性よりもより迅速に距離と共に減少する関数
を使用することを包含することを特徴とするシステム。 - 【請求項２０】 請求項１６において、前記ネットワー
ク抽出ツールが、前記選択した導体層における前記構成
体が各ビン内に存在する範囲を考慮に入れて前記容量結
合を推定することを特徴とするシステム。 - 【請求項２１】 請求項１５において、前記選択した導
体層における前記構成体の選択した表面が前記信号経路
に対して直交する方向において主要な範囲を有している
ことを特徴とするシステム。 - 【請求項２２】 請求項１５において、前記選択した導
体層における前記構成体の前記コンポーネントがそのエ
ッジを包含していることを特徴とするシステム。 - 【請求項２３】 請求項１５において、前記選択した導
体層における前記構成体の前記コンポーネントが前記信
号経路における前記構成体の前記コンポーネントに向か
って配向されている表面であることを特徴とするシステ
ム。 - 【請求項２４】 請求項１５において、前記選択した導
体層における前記構成体の前記コンポーネントが前記信
号経路における前記構成体の前記コンポーネントから離
れる方向に配向している表面を有していることを特徴と
するシステム。 - 【請求項２５】 請求項１５において、前記相互接続プ
リミティブが前記信号経路における前記構成体の前記コ
ンポーネントの寸法によって特性付けられることを特徴
とするシステム。 - 【請求項２６】 請求項１５において、前記相互接続プ
リミティブが前記信号経路における前記構成体の前記コ
ンポーネントと前記信号経路における前記構成体と同一
の導体層におけるそれに対して最も近い構成体との間の
間隔によって特性付けられることを特徴とするシステ
ム。 - 【請求項２７】 請求項１において、更に、相互接続プ
リミティブライブラリ構築ツールを有しており、前記相
互接続ライブラリ構築ツールは前記物理的パラメータの
前記値及び電界分布ソルバーを使用して前記相互接続プ
リミティブライブイブラリを組立てることを特徴とする
システム。 - 【請求項２８】 請求項１において、前記物理的パラメ
ータが前記製造プロセスにおける各導体層に対しての固
有抵抗を包含していることを特徴とするシステム。 - 【請求項２９】 請求項１において、前記物理的パラメ
ータがビアに対する抵抗値を有していることを特徴とす
るシステム。 - 【請求項３０】 請求項１において、前記ネットワーク
抽出ツールが前記信号経路の導体層における多角形に沿
って前記信号経路を追跡することを特徴とするシステ
ム。 - 【請求項３１】 請求項１において、前記ネットワーク
抽出ツールが前記集積回路のトランジスタの端子まで前
記信号経路を追跡するために形態特定可能であることを
特徴とするシステム。 - 【請求項３２】 請求項１において、前記ネットワーク
抽出ツールが、前記集積回路のマクロセルのピンまで前
記信号経路を追跡するために形態特定可能であることを
特徴とするシステム。 - 【請求項３３】 請求項２において、前記ネットワーク
抽出ツールが前記相互接続プリミティブを表わすために
前記電気的ネットワークモデル内にコンデンサを提供す
ることを特徴とするシステム。 - 【請求項３４】 請求項１において、前記ネットワーク
抽出ツールが、前記電気的ネットワークモデルにおい
て、前記信号経路における構成体の選択したタイプにお
ける各構成体に対して、前記構成体の寄生インピーダン
スを表わすために「パイ」ネットワークを提供すること
を特徴とするシステム。 - 【請求項３５】 請求項１において、前記ネットワーク
抽出ツールが、前記電気的ネットワークモデルにおい
て、前記信号経路における選択したタイプの構成体の各
構成体に対して、前記構成体の寄生インピーダンスを表
わすために３端子ネットワークを与えることを特徴とす
るシステム。 - 【請求項３６】 請求項１において、前記ネットワーク
抽出ツールが特定した回路シミュレーションツールに対
する入力ファイルとして使用するのに適したフォーマッ
トで前記電気的ネットワークモデルを供給することを特
徴とするシステム。 - 【請求項３７】 集積回路レイアウトから寄生インピー
ダンスを抽出する方法において、 製造プロセスにおいて製造した導体層及び誘電体層を特
性づける物理的パラメータの値をデータベース内に包含
させ、 １組の相互接続プリミティブに従って相互接続プリミテ
ィブライブラリを組織化し、前記製造プロセスの下で製
造した相互接続構成体は前記相互接続プリミティブのう
ちの１つの中にマッピングするコンポーネントを包含し
ており、前記相互接続プリミティブライブラリは、前記
物理的パラメータの前記値に基づいて、前記相互接続プ
リミティブの各々に対して、寄生インピーダンスのパラ
メータ化したデータを包含しており、 ネットワーク抽出ツールを供給し、前記ネットワーク抽
出ツールは、（ｉ）前記集積回路の信号経路に沿っての
近傍において前記集積回路の導体層における所定の距離
内の構成体を解析し、且つ（ii）前記パラメータ化した
データ及び前記マッピングに基づいて、前記信号経路の
電気的ネットワークモデルを与えるために前記相互接続
プリミティブライブラリの前記相互接続プリミティブに
対して前記構成体のコンポーネントをマッピングさせ
る、ことを特徴とする方法。 - 【請求項３８】 請求項３７において、各相互接続プリ
ミティブは前記導体層のうちの１つにおける構成体のコ
ンポーネントと前記信号経路における構成体のコンポー
ネントとの間の容量結合を表わしていることを特徴とす
る方法。 - 【請求項３９】 請求項３７において、前記ネットワー
ク抽出ツールが前記構成体を変化区域へ分割し、各変化
区域は前記構成体のうちの１つにおける寸法変化を表わ
していることを特徴とする方法。 - 【請求項４０】 請求項３７において、前記ネットワー
ク抽出ツールが前記信号経路を前記信号経路における信
号伝搬方向に沿って右側部分と左側部分とに分割し、前
記ネットワーク抽出ツールが前記左側部分における構成
体とは独立的に前記右側部分における構成体を解析する
ことを特徴とする方法。 - 【請求項４１】 請求項３７において、前記ネットワー
ク抽出ツールが前記信号経路の導体層における構成体と
前記信号経路の前記導体層以外の選択した導体層におけ
る構成体との間の結合を解析することを特徴とする方
法。 - 【請求項４２】 請求項４１において、前記ネットワー
ク抽出ツールが、既に選択した導体層の遮蔽効果を考慮
に入れながら、前記信号経路の前記導体層における前記
構成体からの距離の増加する順番において複数個の導体
層から一度に１つづつ前記選択した導体層として選択す
ることを特徴とする方法。 - 【請求項４３】 請求項４２において、前記ネットワー
ク抽出ツールが、別個に、（ｉ）前記信号経路の前記導
体層における前記構成体と前記選択した導体層と同一の
側の導体層における構成体との間の容量結合から発生す
る遮蔽効果、及び（ii）前記信号経路の前記導体層にお
ける前記構成体と前記選択した導体層と反対側の導体層
における構成体との間の容量結合から発生する遮蔽効果
を考慮に入れることを特徴とする方法。 - 【請求項４４】 請求項３７において、各相互接続プリ
ミティブが導体層によって前記相互接続プリミティブラ
イブラリにおいて部分的に識別されることを特徴とする
方法。 - 【請求項４５】 請求項３７において、前記構成体がビ
アを包含しており、且つ前記ネットワーク抽出ツール
が、前記電気的ネットワークモデルにおいて、前記ビア
の各々を表わすために抵抗を供給することを特徴とする
方法。 - 【請求項４６】 請求項３８において、前記信号経路に
おける前記構成体が前記選択した導体層内に存在してい
ることを特徴とする方法。 - 【請求項４７】 請求項４６において、前記相互接続プ
リミティブの寄生インピーダンスが、前記信号経路の前
記導体層以外の導体層から発生する遮蔽効果に対して調
節されることを特徴とする方法。 - 【請求項４８】 請求項４６において、前記容量結合が
前記信号経路における前記構成体の前記コンポーネント
の寸法及び前記信号経路における前記構成体の前記コン
ポーネントと前記選択した導体層におけるそれに最も近
い構成体とを離隔する距離によって特性付けられること
を特徴とする方法。 - 【請求項４９】 請求項３８において、前記選択した導
体層が基板導体層であることを特徴とする方法。 - 【請求項５０】 請求項４９において、前記容量結合が
前記信号経路における前記構成体の前記コンポーネント
の寸法及び前記信号経路における前記構成体の前記コン
ポーネントと前記選択した導体層においてそれに最も近
い構成体とを離隔している距離によって特性付けられる
ことを特徴とする方法。 - 【請求項５１】 請求項３８において、前記信号経路に
おける前記構成体が前記選択した導体層とは異なる導体
層内に存在することを特徴とする方法。 - 【請求項５２】 請求項５１において、前記相互接続プ
リミティブが、更に、ビンに従って識別され、各ビンは
前記信号経路における前記構成体の前記コンポーネント
からの所定の範囲の距離を表わしていることを特徴とす
る方法。 - 【請求項５３】 請求項５２において、前記所定の範囲
の距離が処理特定的であり且つ前記ビンが前記信号経路
における前記構成体の前記コンポーネントの寸法によっ
て特性付けられることを特徴とする方法。 - 【請求項５４】 請求項５２において、前記ネットワー
ク抽出ツールが隣りのビンの相互接続プリミティブの間
で補間することによって前記結合容量を推定することを
特徴とする方法。 - 【請求項５５】 請求項５４において、前記補間ステッ
プが、線形性よりも一層迅速に距離と共に減少する関数
を使用することを包含していることを特徴とする方法。 - 【請求項５６】 請求項５２において、前記ネットワー
ク抽出ツールが、前記選択した導体層内の前記構成体が
各ビン内に存在する範囲を考慮に入れて、前記容量結合
を推定することを特徴とする方法。 - 【請求項５７】 請求項５１において、前記選択した導
体層における前記構成体の選択した表面が前記信号経路
に対して直交する方向において主要な範囲を有している
ことを特徴とする方法。 - 【請求項５８】 請求項５１において、前記選択した導
体層における前記構成体の前記コンポーネントがそのエ
ッジを包含していることを特徴とする方法。 - 【請求項５９】 請求項５１において、前記選択した導
体層における前記構成体の前記コンポーネントが前記信
号経路における前記構成体の前記コンポーネントに向か
って配向されている表面であることを特徴とする方法。 - 【請求項６０】 請求項５１において、前記選択した導
体層における前記構成体の前記コンポーネントが前記信
号経路における前記構成体の前記コンポーネントから離
れる方向に配向された表面を有していることを特徴とす
る方法。 - 【請求項６１】 請求項５１において、前記相互接続プ
リミティブが前記信号経路における前記構成体の前記コ
ンポーネントの寸法によって特性付けられることを特徴
とする方法。 - 【請求項６２】 請求項５１において、前記相互接続プ
リミティブが前記信号経路における前記構成体の前記コ
ンポーネントと前記信号経路における前記構成体と同一
の導体層内におけるそれに対して最も近い構成体との間
の間隔によって特性付けられることを特徴とする方法。 - 【請求項６３】 請求項３７において、更に、相互接続
プリミティブライブラリ構築ツールを有しており、前記
相互接続ライブラリ構築ツールが前記物理的パラメータ
の前記値及び電界分布ソルバーを使用して前記相互接続
プリミティブライブラリを組立てることを特徴とする方
法。 - 【請求項６４】 請求項３７において、前記物理的パラ
メータが前記製造プロセスにおける各導体層に対しての
固有抵抗を包含していることを特徴とする方法。 - 【請求項６５】 請求項３７において、前記物理的パラ
メータがビアに対する抵抗値を包含していることを特徴
とする方法。 - 【請求項６６】 請求項３７において、前記ネットワー
ク抽出ツールが前記信号経路の導体層における多角形に
沿って前記信号経路を追跡することを特徴とする方法。 - 【請求項６７】 請求項３７において、前記ネットワー
ク抽出ツールが前記集積回路のトランジスタの端子まで
前記信号経路を追跡すべく形態特定可能であることを特
徴とする方法。 - 【請求項６８】 請求項３７において、前記ネットワー
ク抽出ツールが前記集積回路のマクロセルのピンまで前
記信号経路を追跡すべく形態特定可能であることを特徴
とする方法。 - 【請求項６９】 請求項３８において、前記ネットワー
ク抽出ツールが前記相互接続プリミティブを表わすため
に前記電気的ネットワークモデル内にコンデンサを供給
することを特徴とする方法。 - 【請求項７０】 請求項３７において、前記ネットワー
ク抽出ツールが前記電気的ネットワークモデルにおい
て、前記信号経路における選択したタイプの構成体にお
ける各構成体に対して、前記構成体の寄生インピーダン
スを表わすために「パイ」ネットワークを供給すること
を特徴とする方法。 - 【請求項７１】 請求項３７において、前記ネットワー
ク抽出ツールが、前記電気的ネットワークモデルにおい
て、前記信号経路における選択したタイプの構成体の各
構成体に対して、前記構成体の寄生インピーダンスを表
わすための３端子ネットワークを供給することを特徴と
する方法。 - 【請求項７２】 請求項３７において、前記ネットワー
ク抽出ツールが特定した回路シミュレーションツールに
対する入力ファイルとして使用するのに適したフォーマ
ットで前記電気的ネットワークモデルを供給することを
特徴とする方法。 - 【請求項７３】 請求項２２において、前記容量結合が
前記選択した導体層における前記コンポーネントと前記
選択した導体層におけるその最も近い隣りの構成体との
間の距離によって特性付けられることを特徴とするシス
テム。 - 【請求項７４】 請求項５８において、前記容量結合が
前記選択した導体層における前記コンポーネントと前記
選択した導体層におけるその最も近い隣りの構成体との
間の距離によって特性付けられることを特徴とする方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/804524 | 1997-02-21 | ||
| US08/804,524 US5901063A (en) | 1997-02-21 | 1997-02-21 | System and method for extracting parasitic impedance from an integrated circuit layout |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275176A true JPH10275176A (ja) | 1998-10-13 |
Family
ID=25189179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10040376A Pending JPH10275176A (ja) | 1997-02-21 | 1998-02-23 | 相互接続モデリングシステム及び方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5901063A (ja) |
| JP (1) | JPH10275176A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100459731B1 (ko) * | 2002-12-04 | 2004-12-03 | 삼성전자주식회사 | 반도체 집적회로의 시뮬레이션을 위한 인터커넥션 영향을포함한 선택적 연결정보를 생성하는 장치 및 그 방법 |
| US6907394B1 (en) | 1999-05-17 | 2005-06-14 | Elpida Memory, Inc. | Device for simulating circuits, method for simulating the same, and recording medium |
| CN102116841A (zh) * | 2011-01-04 | 2011-07-06 | 复旦大学 | 基于模型量化的fpga互联结构评估方法 |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6289116B1 (en) * | 1996-09-27 | 2001-09-11 | Semiconductor Insights, Inc. | Computer-assisted design analysis method for extracting device and interconnect information |
| CA2216900C (en) | 1996-10-01 | 2001-12-04 | Semiconductor Insights Inc. | Method to extract circuit information |
| US6185722B1 (en) * | 1997-03-20 | 2001-02-06 | International Business Machines Corporation | Three dimensional track-based parasitic extraction |
| US6189131B1 (en) * | 1998-01-14 | 2001-02-13 | Lsi Logic Corporation | Method of selecting and synthesizing metal interconnect wires in integrated circuits |
| US6192507B1 (en) * | 1998-05-27 | 2001-02-20 | International Business Machines Corporation | Method for generating an electrical circuit comprising dielectrics |
| US6161212A (en) * | 1998-08-03 | 2000-12-12 | Motorola, Inc. | Semiconductor junction model and method for use in a circuit modeling tool |
| US6314553B1 (en) * | 1998-11-02 | 2001-11-06 | Intel Corporation | Circuit synthesis and verification using relative timing |
| JP3501674B2 (ja) * | 1999-04-21 | 2004-03-02 | 日本電気株式会社 | プリント回路基板特性評価装置、プリント回路基板特性評価方法、及び記憶媒体 |
| US6219631B1 (en) * | 1999-06-09 | 2001-04-17 | Ingenuus Corporation | Method of generating R,C parameters corresponding to statistically worst case interconnect delays for computer simulation of integrated circuit designs |
| US6381730B1 (en) * | 1999-07-09 | 2002-04-30 | Sequence Design, Inc. | Method and system for extraction of parasitic interconnect impedance including inductance |
| JP3676130B2 (ja) * | 1999-07-26 | 2005-07-27 | 松下電器産業株式会社 | 半導体集積回路の設計方法 |
| US7099808B2 (en) * | 1999-08-26 | 2006-08-29 | Mentor Graphics Corp. | Capacitance and transmission line measurements for an integrated circuit |
| US6934669B1 (en) | 1999-08-26 | 2005-08-23 | Roberto Suaya | Capacitance measurements for an integrated circuit |
| US6311312B1 (en) | 1999-09-23 | 2001-10-30 | Sequence Design, Inc. | Method for modeling a conductive semiconductor substrate |
| US6507938B1 (en) * | 1999-11-12 | 2003-01-14 | Intel Corporation | Methods for improving the performance of VLSI layouts designed by a timing driven physical design tool |
| US6430729B1 (en) * | 2000-01-31 | 2002-08-06 | International Business Machines Corporation | Process and system for maintaining 3 sigma process tolerance for parasitic extraction with on-the-fly biasing |
| US6804810B1 (en) * | 2000-02-21 | 2004-10-12 | Hewlett-Packard Development Company, L.P. | Resistance and capacitance estimation |
| US6591407B1 (en) * | 2000-03-01 | 2003-07-08 | Sequence Design, Inc. | Method and apparatus for interconnect-driven optimization of integrated circuit design |
| US6449754B1 (en) * | 2000-03-24 | 2002-09-10 | Sun Microsystems, Inc. | Method of measuring the accuracy of parasitic capacitance extraction |
| US6473887B1 (en) | 2000-04-27 | 2002-10-29 | International Business Machines Corporation | Inclusion of global wires in capacitance extraction |
| US6484298B1 (en) * | 2000-05-18 | 2002-11-19 | Xilinx, Inc. | Method and apparatus for automatic timing-driven implementation of a circuit design |
| US6694275B1 (en) * | 2000-06-02 | 2004-02-17 | Timbre Technologies, Inc. | Profiler business model |
| US6526549B1 (en) * | 2000-09-14 | 2003-02-25 | Sun Microsystems, Inc. | Hierarchical parasitic capacitance extraction for ultra large scale integrated circuits |
| US6624651B1 (en) | 2000-10-06 | 2003-09-23 | International Business Machines Corporation | Kerf circuit for modeling of BEOL capacitances |
| US6523154B2 (en) | 2000-12-14 | 2003-02-18 | International Business Machines Corporation | Method for supply voltage drop analysis during placement phase of chip design |
| JP4083977B2 (ja) * | 2000-12-20 | 2008-04-30 | 富士通株式会社 | 半導体集積回路及び配線決定方法 |
| JP2002259485A (ja) * | 2001-03-02 | 2002-09-13 | Fujitsu Ltd | Ｌｓｉ設計工程におけるｌｃｒ抽出方法及びｌｃｒ抽出を行うコンピュータプログラム |
| ATE461492T1 (de) * | 2001-03-26 | 2010-04-15 | Sensormatic Electronics Corp | Intelligente sockelabstimmung mit stromversorgungspackunterstützung für die elektronische artikelüberwachung |
| US6564357B2 (en) * | 2001-03-30 | 2003-05-13 | Intel Corporation | Performance verification/analysis tool for full-chip designs |
| US6581198B1 (en) * | 2001-06-13 | 2003-06-17 | Cadence Design Systems, Inc. | Method and arrangement for extracting capacitance in integrated circuits having non Manhattan wiring |
| US7103524B1 (en) | 2001-08-28 | 2006-09-05 | Cadence Design Systems, Inc. | Method and apparatus for creating an extraction model using Bayesian inference implemented with the Hybrid Monte Carlo method |
| US6857112B1 (en) * | 2001-08-28 | 2005-02-15 | Cadence Design Systems, Inc. | Method and apparatus for performing extraction using machine learning |
| US7051293B1 (en) | 2001-08-28 | 2006-05-23 | Cadence Design Systems, Inc. | Method and apparatus for creating an extraction model |
| US6606729B2 (en) * | 2001-09-27 | 2003-08-12 | International Business Machines Corporation | Corner simulation methodology |
| US6622294B2 (en) * | 2001-09-28 | 2003-09-16 | Intel Corporation | Adaptive power routing and shield sharing to reduce shield count |
| US7082587B2 (en) * | 2001-12-18 | 2006-07-25 | Cadence Design Systems, Inc. | Method of estimating path delays in an IC |
| US6925618B1 (en) * | 2002-01-31 | 2005-08-02 | Cadence Design Systems, Inc. | Method and apparatus for performing extraction on an integrated circuit design with support vector machines |
| US6795953B2 (en) * | 2002-06-11 | 2004-09-21 | Hpl Technologies, Inc. | Method for avoiding false failures attributable to dummy interconnects during defect analysis of an integrated circuit design |
| JP2004031389A (ja) * | 2002-06-21 | 2004-01-29 | Fujitsu Ltd | 半導体回路設計方法、半導体回路設計装置、プログラム及び半導体装置 |
| US6931613B2 (en) * | 2002-06-24 | 2005-08-16 | Thomas H. Kauth | Hierarchical feature extraction for electrical interaction calculations |
| US6757876B2 (en) * | 2002-07-15 | 2004-06-29 | International Business Machines Corporation | Method for use of hierarchy in extraction |
| US7003750B2 (en) * | 2002-08-01 | 2006-02-21 | Sun Microsystems, Inc. | Topology based wire shielding generation |
| US20080016478A1 (en) * | 2003-08-18 | 2008-01-17 | Cray Inc. | Parasitic impedance estimation in circuit layout |
| US7243313B1 (en) * | 2003-11-24 | 2007-07-10 | Cadence Design Systems, Inc. | System and method for reducing the size of RC circuits |
| US7080340B2 (en) * | 2003-11-26 | 2006-07-18 | International Business Machines Corporation | Interconnect-aware integrated circuit design |
| US6969903B2 (en) * | 2004-01-19 | 2005-11-29 | International Business Machines Corporation | High tolerance TCR balanced high current resistor for RF CMOS and RF SiGe BiCMOS applications and cadenced based hierarchical parameterized cell design kit with tunable TCR and ESD resistor ballasting feature |
| US20050251769A1 (en) * | 2004-05-04 | 2005-11-10 | Frank Mark D | System and method for determining signal coupling in a circuit design |
| US7340703B2 (en) * | 2004-08-02 | 2008-03-04 | Hazem Mahmoud Hegazy | Test structures and method for interconnect impedance property extraction |
| US7350171B2 (en) * | 2005-11-17 | 2008-03-25 | Lizheng Zhang | Efficient statistical timing analysis of circuits |
| US7712068B2 (en) * | 2006-02-17 | 2010-05-04 | Zhuoxiang Ren | Computation of electrical properties of an IC layout |
| US7584440B2 (en) * | 2006-10-12 | 2009-09-01 | Cadence Design Systems, Inc. | Method and system for tuning a circuit |
| US7669152B1 (en) | 2007-03-13 | 2010-02-23 | Silicon Frontline Technology Inc. | Three-dimensional hierarchical coupling extraction |
| US7818698B2 (en) * | 2007-06-29 | 2010-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Accurate parasitic capacitance extraction for ultra large scale integrated circuits |
| US7685549B2 (en) * | 2007-09-14 | 2010-03-23 | International Business Machines Corporation | Method of constrained aggressor set selection for crosstalk induced noise |
| US7741857B2 (en) * | 2008-03-06 | 2010-06-22 | International Business Machines Corporation | System and method for de-embedding a device under test employing a parametrized netlist |
| US20100185995A1 (en) * | 2008-08-14 | 2010-07-22 | Pikus Fedor G | Electrostatic Damage Protection Circuitry Verification |
| US8606557B2 (en) * | 2010-02-02 | 2013-12-10 | International Business Machines Corporation | Table lookup method for physics based models for SPICE-like simulators |
| US10031988B2 (en) | 2014-09-24 | 2018-07-24 | International Business Machines Corporation | Model order reduction in transistor level timing |
| US9886541B2 (en) * | 2015-12-08 | 2018-02-06 | International Business Machines Corporation | Process for improving capacitance extraction performance |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5031111C1 (en) * | 1988-08-08 | 2001-03-27 | Trw Inc | Automated circuit design method |
| US5081602A (en) * | 1989-11-07 | 1992-01-14 | Amp Incorporated | Computer simulator for electrical connectors |
| JPH04237143A (ja) * | 1991-01-22 | 1992-08-25 | Rohm Co Ltd | 論理回路のレイアウトパターン検証方法 |
| US5305229A (en) * | 1991-09-06 | 1994-04-19 | Bell Communications Research, Inc. | Switch-level timing simulation based on two-connected components |
| US5452224A (en) * | 1992-08-07 | 1995-09-19 | Hughes Aircraft Company | Method of computing multi-conductor parasitic capacitances for VLSI circuits |
| US5461579A (en) * | 1994-05-11 | 1995-10-24 | Vlsi Technology, Inc. | Extraction method for automated determination of source/drain resistance |
| JP4000198B2 (ja) * | 1994-10-20 | 2007-10-31 | 富士通株式会社 | 会話型回路設計装置 |
| JP3264806B2 (ja) * | 1994-11-15 | 2002-03-11 | 富士通株式会社 | 回路シミュレーションモデル抽出方法及び装置 |
| US5761080A (en) * | 1995-11-22 | 1998-06-02 | International Business Machines Corporation | Method and apparatus for modeling capacitance in an integrated circuit |
| US5706206A (en) * | 1995-12-01 | 1998-01-06 | Hewlett-Packard Co. | Method of extracting parasitic capacitance values from the physical design of an integrated circuit |
| US5659483A (en) * | 1996-07-12 | 1997-08-19 | National Center For Manufacturing Sciences | System and method for analyzing conductor formation processes |
-
1997
- 1997-02-21 US US08/804,524 patent/US5901063A/en not_active Expired - Lifetime
-
1998
- 1998-02-23 JP JP10040376A patent/JPH10275176A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6907394B1 (en) | 1999-05-17 | 2005-06-14 | Elpida Memory, Inc. | Device for simulating circuits, method for simulating the same, and recording medium |
| KR100459731B1 (ko) * | 2002-12-04 | 2004-12-03 | 삼성전자주식회사 | 반도체 집적회로의 시뮬레이션을 위한 인터커넥션 영향을포함한 선택적 연결정보를 생성하는 장치 및 그 방법 |
| CN102116841A (zh) * | 2011-01-04 | 2011-07-06 | 复旦大学 | 基于模型量化的fpga互联结构评估方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5901063A (en) | 1999-05-04 |
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