JP3501674B2 - プリント回路基板特性評価装置、プリント回路基板特性評価方法、及び記憶媒体 - Google Patents
プリント回路基板特性評価装置、プリント回路基板特性評価方法、及び記憶媒体Info
- Publication number
- JP3501674B2 JP3501674B2 JP11420099A JP11420099A JP3501674B2 JP 3501674 B2 JP3501674 B2 JP 3501674B2 JP 11420099 A JP11420099 A JP 11420099A JP 11420099 A JP11420099 A JP 11420099A JP 3501674 B2 JP3501674 B2 JP 3501674B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply system
- printed circuit
- circuit board
- impedance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
- H05K1/0231—Capacitors or dielectric substances
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
Description
【０００１】
【発明の属する技術分野】本発明は、プリント回路基板
の電気特性等を評価するプリント回路基板特性評価装
置、プリント回路基板特性評価方法、及びこの評価方法
を実現するための記憶媒体に関するものである。
の電気特性等を評価するプリント回路基板特性評価装
置、プリント回路基板特性評価方法、及びこの評価方法
を実現するための記憶媒体に関するものである。
【０００２】
【従来の技術】従来、プリント回路基板が正常に動作し
うるかを数値解析手法によって評価する技術としては、
例えば、「１９９３年１月、アールエフ・デザイン、２
５〜２７頁（ＲＦ Ｄｅｓｉｇｎ Ｊａｎｕａｒｙ １
９９３，ｐｐ．２５−２７）」に記載されているような
ＰＳＰＩＣＥと呼ばれる回路シミュレータが一般的に知
られているほか、特開平９−２７４６２３号公報に開示
されるものがあった。
うるかを数値解析手法によって評価する技術としては、
例えば、「１９９３年１月、アールエフ・デザイン、２
５〜２７頁（ＲＦ Ｄｅｓｉｇｎ Ｊａｎｕａｒｙ １
９９３，ｐｐ．２５−２７）」に記載されているような
ＰＳＰＩＣＥと呼ばれる回路シミュレータが一般的に知
られているほか、特開平９−２７４６２３号公報に開示
されるものがあった。
【０００３】図２３は、上記公報に開示された伝送線路
シミュレータの構成を示すブロック図である。この伝送
線路シミュレータによれば、設計段階でシンボル化され
た素子と結線が入力されると、表示制御部１０１は、表
示部１０２に結線の適用基板の物理形状と配線トポロジ
を表示し、結線のプロパティを入力部１０３を介して選
択させる。プロパティは電磁界シミュレータ１０６に与
えられ、該電磁界シミュレータ１０６は結線の線路定数
を計算し、線路モデルを作成する。素子シンボルは置換
部１０５に与えられ、置換部１０５はデバイスモデルを
素子ライブラリ１０５ａから抽出する。線路モデルとデ
バイスモデルは、組合せ部１０７で組合わされて評価対
象回路の等価回路が形成される。回路シミュレータ１０
８が、その等価回路に対して、遅延や反射特性等の伝送
線等の伝送線路解析を行う。
シミュレータの構成を示すブロック図である。この伝送
線路シミュレータによれば、設計段階でシンボル化され
た素子と結線が入力されると、表示制御部１０１は、表
示部１０２に結線の適用基板の物理形状と配線トポロジ
を表示し、結線のプロパティを入力部１０３を介して選
択させる。プロパティは電磁界シミュレータ１０６に与
えられ、該電磁界シミュレータ１０６は結線の線路定数
を計算し、線路モデルを作成する。素子シンボルは置換
部１０５に与えられ、置換部１０５はデバイスモデルを
素子ライブラリ１０５ａから抽出する。線路モデルとデ
バイスモデルは、組合せ部１０７で組合わされて評価対
象回路の等価回路が形成される。回路シミュレータ１０
８が、その等価回路に対して、遅延や反射特性等の伝送
線等の伝送線路解析を行う。
【０００４】これらの技術を用いることにより、例え
ば、図２４に示すように、ドライバＩＣ２０１とレシー
バＩＣ２０２を実装したプリント回路基板２００におい
て、ＩＣ２０１からＩＣ２０２へ配線２０３を介して伝
送する信号の電気特性を以下のように評価することがで
きる。図２５（ａ），（ｂ）は、図２４の基板２００に
構成した回路の解析モデルと解析結果の一例を示す図で
あり、同図（ａ）が解析モデル、同図（ｂ）が解析結果
を示している。
ば、図２４に示すように、ドライバＩＣ２０１とレシー
バＩＣ２０２を実装したプリント回路基板２００におい
て、ＩＣ２０１からＩＣ２０２へ配線２０３を介して伝
送する信号の電気特性を以下のように評価することがで
きる。図２５（ａ），（ｂ）は、図２４の基板２００に
構成した回路の解析モデルと解析結果の一例を示す図で
あり、同図（ａ）が解析モデル、同図（ｂ）が解析結果
を示している。
【０００５】図２５（ａ）に示す解析モデルは、ドライ
バＩＣ２０１とレシーバＩＣ２０２を配線２０３で接続
した回路である。ドライバＩＣ２０１を電圧源または電
流源とある値のインピーダンスとで構成した等価回路で
表現し、レシーバＩＣ２０２をある値のインピーダンス
の等価回路で表現し、配線２０３を単なる同電位の配線
または抵抗、インダクタ、キャパシタの組み合わせで構
成した伝送線路で表現している。
バＩＣ２０１とレシーバＩＣ２０２を配線２０３で接続
した回路である。ドライバＩＣ２０１を電圧源または電
流源とある値のインピーダンスとで構成した等価回路で
表現し、レシーバＩＣ２０２をある値のインピーダンス
の等価回路で表現し、配線２０３を単なる同電位の配線
または抵抗、インダクタ、キャパシタの組み合わせで構
成した伝送線路で表現している。
【０００６】図２５（ｂ）に示す解析結果は、レシーバ
ＩＣ２０２の入力端子での電圧波形を表している。この
電圧波形には、立ち上がり時に大きなオーバーシュート
や立ち下がり時にアンダーシュートがあるため、このま
までは回路の正常動作が保証できず、この基板を実装し
たものを製品化することはできない。
ＩＣ２０２の入力端子での電圧波形を表している。この
電圧波形には、立ち上がり時に大きなオーバーシュート
や立ち下がり時にアンダーシュートがあるため、このま
までは回路の正常動作が保証できず、この基板を実装し
たものを製品化することはできない。
【０００７】そこで、図２６（ａ）に示す解析モデルの
ように、ドライバＩＣ２０１と配線２０３との間にフィ
ルタ回路２０４を挿入することによって、前記オーバー
シュートとアンダーシュートを抑えるようにする（図２
６（ｂ））。
ように、ドライバＩＣ２０１と配線２０３との間にフィ
ルタ回路２０４を挿入することによって、前記オーバー
シュートとアンダーシュートを抑えるようにする（図２
６（ｂ））。
【０００８】このように、上記技術を用いれば、回路パ
ラメータを容易に変更できるため、回路の最適設計を簡
単に行うことが可能である。また、プリント回路基板を
製造する前に回路の信号波形を把握することができるた
め、回路設計ミスによる基板の再版が少なくなり、製造
コスト削減につながる。
ラメータを容易に変更できるため、回路の最適設計を簡
単に行うことが可能である。また、プリント回路基板を
製造する前に回路の信号波形を把握することができるた
め、回路設計ミスによる基板の再版が少なくなり、製造
コスト削減につながる。
【０００９】一方、プリント回路基板の中には、前述し
た信号をやり取りする回路以外に、ＩＣやＬＳＩなどの
アクティブ素子に安定な直流電圧を供給するための電源
供給系回路がある。図２７は、電源供給系のみに着目し
た等価回路であり、その中で一点鎖線で示した範囲内の
回路が電源供給系回路２１０である。この例では、ＩＣ
２０５の電源端子２０６とグランド端子２０７に、電源
供給系回路２１０として働くコンデンサ２０８と、基板
外にある直流電源２０９とが接続されている。このコン
デンサ２０８は、ＩＣ２０５の近くに接続されることで
直流電源２０９の代わりに、ＩＣ２０５がスイッチング
動作するときに必要な電荷を補給する役割を果たす。低
インピーダンスのものをこのコンデンサ２０８として用
いれば、ＩＣ２０５がスイッチング動作してもその電源
端子２０６とグランド端子２０７間の電圧は変動しな
い。このようなコンデンサ２０８のことをデカップリン
グコンデンサと呼び、今まではこれが接続されていれ
ば、電源供給系回路を直流回路として扱え、回路シミュ
レータでその高周波特性を解析する必要がないとされて
きた。
た信号をやり取りする回路以外に、ＩＣやＬＳＩなどの
アクティブ素子に安定な直流電圧を供給するための電源
供給系回路がある。図２７は、電源供給系のみに着目し
た等価回路であり、その中で一点鎖線で示した範囲内の
回路が電源供給系回路２１０である。この例では、ＩＣ
２０５の電源端子２０６とグランド端子２０７に、電源
供給系回路２１０として働くコンデンサ２０８と、基板
外にある直流電源２０９とが接続されている。このコン
デンサ２０８は、ＩＣ２０５の近くに接続されることで
直流電源２０９の代わりに、ＩＣ２０５がスイッチング
動作するときに必要な電荷を補給する役割を果たす。低
インピーダンスのものをこのコンデンサ２０８として用
いれば、ＩＣ２０５がスイッチング動作してもその電源
端子２０６とグランド端子２０７間の電圧は変動しな
い。このようなコンデンサ２０８のことをデカップリン
グコンデンサと呼び、今まではこれが接続されていれ
ば、電源供給系回路を直流回路として扱え、回路シミュ
レータでその高周波特性を解析する必要がないとされて
きた。
【００１０】
【発明が解決しようとする課題】しかしながら、近年、
ＩＣやＬＳＩなどのアクティブ素子の動作周波数が急激
に高くなってきているため、上述のような電源供給系回
路の高周波特性を評価すべきであるにも拘わらず、この
種の高周波特性を数値解析手法にて評価する技術は、今
まで存在しなかった。その結果、（１）プリント回路基
板の回路動作を十分保証することができない、（２）プ
リント回路基板から不要な電磁波が放射される、といっ
た問題が生じている。
ＩＣやＬＳＩなどのアクティブ素子の動作周波数が急激
に高くなってきているため、上述のような電源供給系回
路の高周波特性を評価すべきであるにも拘わらず、この
種の高周波特性を数値解析手法にて評価する技術は、今
まで存在しなかった。その結果、（１）プリント回路基
板の回路動作を十分保証することができない、（２）プ
リント回路基板から不要な電磁波が放射される、といっ
た問題が生じている。
【００１１】まず、上記（１）の問題点について詳しく
説明する。アクティブ素子の動作周波数が高くなると、
デカップリングコンデンサ自身のもつ寄生インダクタン
スによるインピーダンスと、そのコンデンサを基板に実
装するためのパッドやビアホールの寄生インダクタンス
によるインピーダンスとの和が、そのコンデンサのもつ
キャパシタンスによるインピーダンスに比べ大きくな
り、アクティブ素子に安定な直流電圧を供給することが
難しくなり、それらの安定動作を保証しづらくなる。こ
の点を図２８を用いて具体的に説明する。
説明する。アクティブ素子の動作周波数が高くなると、
デカップリングコンデンサ自身のもつ寄生インダクタン
スによるインピーダンスと、そのコンデンサを基板に実
装するためのパッドやビアホールの寄生インダクタンス
によるインピーダンスとの和が、そのコンデンサのもつ
キャパシタンスによるインピーダンスに比べ大きくな
り、アクティブ素子に安定な直流電圧を供給することが
難しくなり、それらの安定動作を保証しづらくなる。こ
の点を図２８を用いて具体的に説明する。
【００１２】図２８は、デカップリングコンデンサの代
表的な実装例を示す断面図である。コンデンサ２２０を
パッド２２３，２２４とビアホール２２５を介して、内
層の電源層２２１とグランド層２２２に接続する例を示
している。コンデンサ２２０自身の寄生インダクタンス
はチップ部品の場合に約１ｎＨ、パッド２２３，２２４
とビアホール２２５の寄生インダクタンスも少なくとも
合計約１ｎＨあり、例えば、０．１μＦのチップタイプ
のコンデンサを用いる場合には、３６ＭＨｚ以上で、も
はやキャパシティブな素子ではなくインダクティブな素
子として働く。そのため、これらインダクタンスをでき
るだけ小さく設計しなければ電源電圧変動が大きくな
り、回路動作を保証することはできないのである。
表的な実装例を示す断面図である。コンデンサ２２０を
パッド２２３，２２４とビアホール２２５を介して、内
層の電源層２２１とグランド層２２２に接続する例を示
している。コンデンサ２２０自身の寄生インダクタンス
はチップ部品の場合に約１ｎＨ、パッド２２３，２２４
とビアホール２２５の寄生インダクタンスも少なくとも
合計約１ｎＨあり、例えば、０．１μＦのチップタイプ
のコンデンサを用いる場合には、３６ＭＨｚ以上で、も
はやキャパシティブな素子ではなくインダクティブな素
子として働く。そのため、これらインダクタンスをでき
るだけ小さく設計しなければ電源電圧変動が大きくな
り、回路動作を保証することはできないのである。
【００１３】次に、上記（２）の問題点について詳しく
説明する。アクティブ素子の動作周波数が高くなると、
電源供給系回路内の配線が単なる同電位の配線ではな
く、伝送線路として作用し、この回路全体が伝送線路の
共振回路として振る舞い、この共振よってこの基板から
強い電磁波が放射される。この点を図２９を用いて具体
的に説明する。
説明する。アクティブ素子の動作周波数が高くなると、
電源供給系回路内の配線が単なる同電位の配線ではな
く、伝送線路として作用し、この回路全体が伝送線路の
共振回路として振る舞い、この共振よってこの基板から
強い電磁波が放射される。この点を図２９を用いて具体
的に説明する。
【００１４】図２９は、より現実の基板に近いモデルと
して、複数のデカップリングコンデンサがつながる電源
供給系回路を表した例を示している。同図に示すよう
に、ＩＣ２０５には、デカップリングコンデンサ２３０
ａが接続され、それ以降には伝送線路として働く配線２
３１と、他のＩＣに接続されたデカップリングコンデン
サ２３０ｂと、基板外にある直流電源２０９とが接続さ
れている。デカップリングコンデンサ２３０ａと２３０
ｂは、共にキャパシタンス２３３と直列に寄生インダク
タンス２３２がつながっている。電源供給系回路２３４
は、一点鎖線内の回路であり、この回路が共振を起こす
ことがある。
して、複数のデカップリングコンデンサがつながる電源
供給系回路を表した例を示している。同図に示すよう
に、ＩＣ２０５には、デカップリングコンデンサ２３０
ａが接続され、それ以降には伝送線路として働く配線２
３１と、他のＩＣに接続されたデカップリングコンデン
サ２３０ｂと、基板外にある直流電源２０９とが接続さ
れている。デカップリングコンデンサ２３０ａと２３０
ｂは、共にキャパシタンス２３３と直列に寄生インダク
タンス２３２がつながっている。電源供給系回路２３４
は、一点鎖線内の回路であり、この回路が共振を起こす
ことがある。
【００１５】図３０の実線は、ＩＣ２０５接続位置から
電源供給系回路２３４を見たインピーダンス（Ｚｉｎ）
特性の一例であり、同図３０の破線はコンデンサ２３０
ａのインピーダンス（Ｚｃ）特性である。Ｚｉｎの特性
はほぼＺｃの特性と一致するが、周波数ｆ０１，ｆ０２
では大きくなっている。これは、コンデンサ２３０ａの
インピーダンスが破線で示した通り誘導性リアクタン
ス、それ以降につなる電源供給系回路２３４のインピー
ダンスが容量性リアクタンスとして作用し、その大きさ
が一致することで並列共振を起こすためである。このよ
うな共振が起こると、ＩＣ２０５から電源供給系回路２
３４を見たインピーダンスＺｉｎが大きくなり、電源電
圧変動が大きくなる原因となる。また、共振によるエネ
ルギーがこの電源供給系回路内に蓄えられ、そこから強
い電磁波が放射され、不要電磁放射（ＥＭＩ）に関する
規格をクリヤしづらくなる。
電源供給系回路２３４を見たインピーダンス（Ｚｉｎ）
特性の一例であり、同図３０の破線はコンデンサ２３０
ａのインピーダンス（Ｚｃ）特性である。Ｚｉｎの特性
はほぼＺｃの特性と一致するが、周波数ｆ０１，ｆ０２
では大きくなっている。これは、コンデンサ２３０ａの
インピーダンスが破線で示した通り誘導性リアクタン
ス、それ以降につなる電源供給系回路２３４のインピー
ダンスが容量性リアクタンスとして作用し、その大きさ
が一致することで並列共振を起こすためである。このよ
うな共振が起こると、ＩＣ２０５から電源供給系回路２
３４を見たインピーダンスＺｉｎが大きくなり、電源電
圧変動が大きくなる原因となる。また、共振によるエネ
ルギーがこの電源供給系回路内に蓄えられ、そこから強
い電磁波が放射され、不要電磁放射（ＥＭＩ）に関する
規格をクリヤしづらくなる。
【００１６】本発明は上記従来の問題点に鑑み、電源電
圧変動を抑えかつ電源供給系回路の共振による不要電磁
放射を防止したプリント回路基板が設計できているか
を、電源供給系回路の高周波特性に着目し、数値解析手
法にて評価するプリント回路基板特性評価装置、プリン
ト回路基板特性評価方法、及びこの評価方法を実現する
ための記憶媒体を提供することを目的とする。
圧変動を抑えかつ電源供給系回路の共振による不要電磁
放射を防止したプリント回路基板が設計できているか
を、電源供給系回路の高周波特性に着目し、数値解析手
法にて評価するプリント回路基板特性評価装置、プリン
ト回路基板特性評価方法、及びこの評価方法を実現する
ための記憶媒体を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明にかかるプリント基板特性評価
装置では、アクティブ素子とグランド層または電源層と
を接続する配線と、デカップリングコンデンサとを含む
プリント回路基板のレイアウト情報から前記プリント回
路基板に搭載される電源供給系回路に関するレイアウト
情報のみを抽出する抽出手段と、前記電源供給系回路に
関するレイアウト情報を、線路の物理形状と線路を形成
する支持体の電気的特性に基づいて、前記電源供給系回
路の等価回路を表す電気回路情報に変換する変換手段
と、前記変換手段の変換結果である前記電気回路情報に
基づいて前記電源供給系回路のインピーダンス特性を算
出する算出手段と、複数ある前記プリント回路基板のイ
ンピーダンス特性の大きさ、位相、実数部、虚数部のい
ずれかを比較する比較手段と、プリント回路基板の特性
評価のための情報として、前記電源供給系回路のインピ
ーダンス特性およびこのインピーダンス特性の比較結果
を出力する出力手段とを備えたプリント回路基板特性評
価装置において、前記算出手段は、プリント回路基板上
の所定の電源端子接続位置から前記電源供給系回路全体
を見たインピーダンス特性である第1のインピーダンス
特性と、前記所定の電源端子接続位置からそれに最も近
い位置に接続したデカップリングコンデンサまでのイン
ピーダンス特性である第2のインピーダンス特性とを、
前記電気回路情報に基づいて算出する機能を有し、前記
比較手段は、前記第1のインピーダンス特性と前記第2の
インピーダンス特性との大きさ、位相、実数部、虚数部
のいずれかを比較する機能を有し、前記出力手段は、前
記第1および第2のインピーダンス特性と、前記比較手段
の比較結果に基づいた電源供給系回路の共振の有無と、
共振がある場合の共振周波数とを、前記プリント回路基
板の特性評価のための情報として出力することを特徴と
する。
に、請求項１記載の発明にかかるプリント基板特性評価
装置では、アクティブ素子とグランド層または電源層と
を接続する配線と、デカップリングコンデンサとを含む
プリント回路基板のレイアウト情報から前記プリント回
路基板に搭載される電源供給系回路に関するレイアウト
情報のみを抽出する抽出手段と、前記電源供給系回路に
関するレイアウト情報を、線路の物理形状と線路を形成
する支持体の電気的特性に基づいて、前記電源供給系回
路の等価回路を表す電気回路情報に変換する変換手段
と、前記変換手段の変換結果である前記電気回路情報に
基づいて前記電源供給系回路のインピーダンス特性を算
出する算出手段と、複数ある前記プリント回路基板のイ
ンピーダンス特性の大きさ、位相、実数部、虚数部のい
ずれかを比較する比較手段と、プリント回路基板の特性
評価のための情報として、前記電源供給系回路のインピ
ーダンス特性およびこのインピーダンス特性の比較結果
を出力する出力手段とを備えたプリント回路基板特性評
価装置において、前記算出手段は、プリント回路基板上
の所定の電源端子接続位置から前記電源供給系回路全体
を見たインピーダンス特性である第1のインピーダンス
特性と、前記所定の電源端子接続位置からそれに最も近
い位置に接続したデカップリングコンデンサまでのイン
ピーダンス特性である第2のインピーダンス特性とを、
前記電気回路情報に基づいて算出する機能を有し、前記
比較手段は、前記第1のインピーダンス特性と前記第2の
インピーダンス特性との大きさ、位相、実数部、虚数部
のいずれかを比較する機能を有し、前記出力手段は、前
記第1および第2のインピーダンス特性と、前記比較手段
の比較結果に基づいた電源供給系回路の共振の有無と、
共振がある場合の共振周波数とを、前記プリント回路基
板の特性評価のための情報として出力することを特徴と
する。
【００１８】 請求項２記載の発明に係るプリント回路
基板特性評価装置では、アクティブ素子とグランド層ま
たは電源層とを接続する配線と、デカップリングコンデ
ンサとを含むプリント回路基板のレイアウト情報から前
記プリント基板に搭載される電源供給系回路に関するレ
イアウト情報のみを抽出する抽出手段と、前記電源供給
系回路に関するレイアウト情報を、前記電源供給系回路
の等価回路を表す電気回路情報に変換する変換手段と、
前記変換手段の変換結果である電気回路情報に基づいて
電源供給系回路のインピーダンス特性を算出する算出手
段と、複数ある前記プリント回路基板のインピーダンス
特性の大きさ、位相、実数部、虚数部のいずれかを比較
する比較手段と、プリント回路基板の特性評価のための
情報として、前記電源供給系回路のインピーダンス特性
およびこのインピーダンス特性の比較結果を出力する出
力手段とを備えたプリント回路基板特性評価装置におい
て、前記算出手段は、プリント回路基板上の所定の電源
端子接続位置から最も近い位置に接続したデカップリン
グコンデンサのインピーダンス特性である第3のインピ
ーダンス特性と、デカップリングコンデンサ以降につな
がる電源供給系回路のインピーダンス特性である第4の
インピーダンス特性とを前記電気回路情報に基づいて算
出する機能を有し、前記比較手段は、前記第3のインピ
ーダンス特性と前記第4のインピーダンス特性との大き
さ、位相、実数部、虚数部のいずれかを比較する機能を
有し、前記出力手段は、前記第3および第4のインピーダ
ンス特性、前記比較手段の比較結果に基づいた電源供給
系回路の共振の有無、共振がある場合の共振周波数を、
前記プリント回路基板の特性評価のための情報として出
力する機能を有することを特徴とする。
基板特性評価装置では、アクティブ素子とグランド層ま
たは電源層とを接続する配線と、デカップリングコンデ
ンサとを含むプリント回路基板のレイアウト情報から前
記プリント基板に搭載される電源供給系回路に関するレ
イアウト情報のみを抽出する抽出手段と、前記電源供給
系回路に関するレイアウト情報を、前記電源供給系回路
の等価回路を表す電気回路情報に変換する変換手段と、
前記変換手段の変換結果である電気回路情報に基づいて
電源供給系回路のインピーダンス特性を算出する算出手
段と、複数ある前記プリント回路基板のインピーダンス
特性の大きさ、位相、実数部、虚数部のいずれかを比較
する比較手段と、プリント回路基板の特性評価のための
情報として、前記電源供給系回路のインピーダンス特性
およびこのインピーダンス特性の比較結果を出力する出
力手段とを備えたプリント回路基板特性評価装置におい
て、前記算出手段は、プリント回路基板上の所定の電源
端子接続位置から最も近い位置に接続したデカップリン
グコンデンサのインピーダンス特性である第3のインピ
ーダンス特性と、デカップリングコンデンサ以降につな
がる電源供給系回路のインピーダンス特性である第4の
インピーダンス特性とを前記電気回路情報に基づいて算
出する機能を有し、前記比較手段は、前記第3のインピ
ーダンス特性と前記第4のインピーダンス特性との大き
さ、位相、実数部、虚数部のいずれかを比較する機能を
有し、前記出力手段は、前記第3および第4のインピーダ
ンス特性、前記比較手段の比較結果に基づいた電源供給
系回路の共振の有無、共振がある場合の共振周波数を、
前記プリント回路基板の特性評価のための情報として出
力する機能を有することを特徴とする。
【００１９】請求項３記載の発明に係るプリント回路基
板特性評価装置では、請求項１または２に記載のプリン
ト回路基板特性評価装置において、前記算出手段は、前
記所定の電源端子接続位置から前記電源供給系回路の共
振周波数の正弦波信号を入力し、電源供給系回路内各点
での電流値と電圧値を算出する機能を有し、前記出力手
段は、前記第1の電流・電圧値の算出結果を出力する機
能を有することを特徴とする。
板特性評価装置では、請求項１または２に記載のプリン
ト回路基板特性評価装置において、前記算出手段は、前
記所定の電源端子接続位置から前記電源供給系回路の共
振周波数の正弦波信号を入力し、電源供給系回路内各点
での電流値と電圧値を算出する機能を有し、前記出力手
段は、前記第1の電流・電圧値の算出結果を出力する機
能を有することを特徴とする。
【００２０】請求項４記載の発明に係るプリント回路基
板特性評価装置では、請求項１または２に記載のプリン
ト回路基板特性評価装置において、前記算出手段は、ア
クティブ素子の電源端子とグランド端子との間の等価回
路モデルを用いて前記電源供給系回路に時間軸波形を入
力し、電源供給系回路内各点での電流波形や電圧波形を
算出する第２の電流・電圧値を算出する機能を有し、前
記出力手段は、前記第２の電流・電圧値の算出結果を出
力する機能を有することを特徴とする。
板特性評価装置では、請求項１または２に記載のプリン
ト回路基板特性評価装置において、前記算出手段は、ア
クティブ素子の電源端子とグランド端子との間の等価回
路モデルを用いて前記電源供給系回路に時間軸波形を入
力し、電源供給系回路内各点での電流波形や電圧波形を
算出する第２の電流・電圧値を算出する機能を有し、前
記出力手段は、前記第２の電流・電圧値の算出結果を出
力する機能を有することを特徴とする。
【００２１】請求項５に記載の発明に係るプリント回路
基板特性評価装置では、請求項４に記載のプリント回路
基板特性評価装置において、前記算出手段は、前記電源
供給系回路内各点での電流波形や電圧波形をフーリエ変
換し、特定の周波数成分における電源供給系回路内の電
流分布および電圧分布を算出する機能を有し、前記出力
手段は、前記電流分布および電圧分布の算出結果を出力
する機能を有することを特徴とする
基板特性評価装置では、請求項４に記載のプリント回路
基板特性評価装置において、前記算出手段は、前記電源
供給系回路内各点での電流波形や電圧波形をフーリエ変
換し、特定の周波数成分における電源供給系回路内の電
流分布および電圧分布を算出する機能を有し、前記出力
手段は、前記電流分布および電圧分布の算出結果を出力
する機能を有することを特徴とする
【００２２】請求項６に記載の発明に係るプリント回路
基板特性評価装置では、請求項１ないし５のいずれかに
記載のプリント回路基板特性評価装置において、さら
に、電源供給系回路の共振抑制法を記憶した記憶部と、
前記共振抑制法を電源供給系回路内の電流値または電圧
値が大きい場所または電源端子接続位置に適用し、前記
プリント回路基板のレイアウト情報を変更するレイアウ
ト変更手段を有し、前記抽出手段は、前記レイアウト変
更手段によって変更されたレイアウト情報からその電源
供給系回路に関するレイアウト情報のみを抽出する機能
を有し、前記変換手段は、新たな電源供給系回路に関す
るレイアウト情報を電気回路情報に変換する機能を有
し、前記算出手段は、前記電気回路情報に基づいて、前
記第１、第２、第３および第４のインピーダンス特性を
算出する機能を有し、前記比較手段は、前記算出結果の
大きさ、位相、実数部、虚数部を比較する機能を有し、
前記出力手段は、前記インピーダンス特性、前記比較手
段の比較結果に基づいた電源供給系回路の共振の有無、
共振がある場合の共振周波数を、前記プリント回路基板
の特性評価のための情報として出力する機能と、共振が
ある場合には、再度、前記レイアウト変更手段にてレイ
アウト変更を行う機能と、共振がない場合には、そのと
きのレイアウト情報を出力する機能とを有することを特
徴とする。
基板特性評価装置では、請求項１ないし５のいずれかに
記載のプリント回路基板特性評価装置において、さら
に、電源供給系回路の共振抑制法を記憶した記憶部と、
前記共振抑制法を電源供給系回路内の電流値または電圧
値が大きい場所または電源端子接続位置に適用し、前記
プリント回路基板のレイアウト情報を変更するレイアウ
ト変更手段を有し、前記抽出手段は、前記レイアウト変
更手段によって変更されたレイアウト情報からその電源
供給系回路に関するレイアウト情報のみを抽出する機能
を有し、前記変換手段は、新たな電源供給系回路に関す
るレイアウト情報を電気回路情報に変換する機能を有
し、前記算出手段は、前記電気回路情報に基づいて、前
記第１、第２、第３および第４のインピーダンス特性を
算出する機能を有し、前記比較手段は、前記算出結果の
大きさ、位相、実数部、虚数部を比較する機能を有し、
前記出力手段は、前記インピーダンス特性、前記比較手
段の比較結果に基づいた電源供給系回路の共振の有無、
共振がある場合の共振周波数を、前記プリント回路基板
の特性評価のための情報として出力する機能と、共振が
ある場合には、再度、前記レイアウト変更手段にてレイ
アウト変更を行う機能と、共振がない場合には、そのと
きのレイアウト情報を出力する機能とを有することを特
徴とする。
【００２３】請求項７に記載の発明に係るプリント回路
基板特性評価装置では、請求項１ないし６のいずれかに
記載のプリント回路基板特性評価装置において、前記算
出手段は、前記インピーダンス特性を算出する際に、前
記電源供給系回路を構成する導体パターンを、基板と直
交する２辺方向にそれぞれ個別の伝送線路として扱い、
かつ、導体パターンで形成する伝送線路の特性および電
子部品の特性をそれぞれＦマトリクスにて表現し、それ
に基づいて前記インピーダンス特性を算出する機能を有
することを特徴とする。
基板特性評価装置では、請求項１ないし６のいずれかに
記載のプリント回路基板特性評価装置において、前記算
出手段は、前記インピーダンス特性を算出する際に、前
記電源供給系回路を構成する導体パターンを、基板と直
交する２辺方向にそれぞれ個別の伝送線路として扱い、
かつ、導体パターンで形成する伝送線路の特性および電
子部品の特性をそれぞれＦマトリクスにて表現し、それ
に基づいて前記インピーダンス特性を算出する機能を有
することを特徴とする。
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係る
プリント回路基板特性評価装置の構成を示すブロック図
である。このプリント回路基板特性評価装置は、入力装
置１と、データ処理装置２と、記憶装置３と、出力装置
４とで構成される。その中でデータ処理装置２には、抽
出手段１０と、変換手段１１と、演算手段１２とがあ
り、記憶装置３には記憶部１３がある。
施の形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係る
プリント回路基板特性評価装置の構成を示すブロック図
である。このプリント回路基板特性評価装置は、入力装
置１と、データ処理装置２と、記憶装置３と、出力装置
４とで構成される。その中でデータ処理装置２には、抽
出手段１０と、変換手段１１と、演算手段１２とがあ
り、記憶装置３には記憶部１３がある。
【００３８】次に、本実施形態の動作を、図２及び図３
を参照して説明する。ここで、図２は、本実施形態の動
作を示すフローチャートであり、図３（ａ），（ｂ）
は、評価対象である４層プリント回路基板の構成例を示
す図であり、同図（ａ）は平面図、同図（ｂ）は断面図
である。
を参照して説明する。ここで、図２は、本実施形態の動
作を示すフローチャートであり、図３（ａ），（ｂ）
は、評価対象である４層プリント回路基板の構成例を示
す図であり、同図（ａ）は平面図、同図（ｂ）は断面図
である。
【００３９】図３に示す評価対象であるプリント回路基
板２０は、図の上から信号層２６ａ、グランド層２７、
電源層２８、信号層２６ｂの４層で構成されている。第
１層の信号層２６ａには、発振器２１、ドライバＩＣ２
２、レシーバＩＣ２３、及び４本の信号配線２４のほか
に、各アクティブ素子の電源端子と外部から電源を供給
する端子とにそれぞれデカップリングコンデンサ２５
ａ，２５ｂ，２５ｃ，２５ｄが実装されている。第２層
のグランド層２７と第３層の電源層２８はともに、基板
全体を覆う導体プレーンとなっている。第４層の信号層
２６ｂには、配線も部品もない。これらの導体はすべて
銅で形成した。基板材２９は例えばガラスエポキシ樹脂
で、その比誘電率は４．７、誘電正接は０．０１５であ
る。
板２０は、図の上から信号層２６ａ、グランド層２７、
電源層２８、信号層２６ｂの４層で構成されている。第
１層の信号層２６ａには、発振器２１、ドライバＩＣ２
２、レシーバＩＣ２３、及び４本の信号配線２４のほか
に、各アクティブ素子の電源端子と外部から電源を供給
する端子とにそれぞれデカップリングコンデンサ２５
ａ，２５ｂ，２５ｃ，２５ｄが実装されている。第２層
のグランド層２７と第３層の電源層２８はともに、基板
全体を覆う導体プレーンとなっている。第４層の信号層
２６ｂには、配線も部品もない。これらの導体はすべて
銅で形成した。基板材２９は例えばガラスエポキシ樹脂
で、その比誘電率は４．７、誘電正接は０．０１５であ
る。
【００４０】まず、本実施形態では、上記のプリント回
路基板全体の、実装部品を含めた各層のレイアウト情報
を入力装置１にて取り込む（ステップＳ１０）。次に、
この情報の中で、電源供給系回路のレイアウト情報だけ
を抽出手段１０にて抽出する（ステップＳ１１）。この
電源供給系回路のレイアウト情報として、図３の基板で
は、第１層２６ａに実装されたアクティブ素子の電源端
子接続パッドとグランド端子接続パッド、そこから電源
層２８またはグランド層２７に接続されるまでの配線や
ビアホール、デカップリングコンデンサ２５ａ，２５
ｂ，２５ｃ，２５ｄ、第２層のグランド層２７、及び第
３層の電源層２８のレイアウト情報が相当する。抽出方
法としては、たとえば、あらかじめ電源供給系回路のレ
イアウト情報に、「Ｖ」や「Ｇ」などの判別し易い記号
を付けておけばよい。
路基板全体の、実装部品を含めた各層のレイアウト情報
を入力装置１にて取り込む（ステップＳ１０）。次に、
この情報の中で、電源供給系回路のレイアウト情報だけ
を抽出手段１０にて抽出する（ステップＳ１１）。この
電源供給系回路のレイアウト情報として、図３の基板で
は、第１層２６ａに実装されたアクティブ素子の電源端
子接続パッドとグランド端子接続パッド、そこから電源
層２８またはグランド層２７に接続されるまでの配線や
ビアホール、デカップリングコンデンサ２５ａ，２５
ｂ，２５ｃ，２５ｄ、第２層のグランド層２７、及び第
３層の電源層２８のレイアウト情報が相当する。抽出方
法としては、たとえば、あらかじめ電源供給系回路のレ
イアウト情報に、「Ｖ」や「Ｇ」などの判別し易い記号
を付けておけばよい。
【００４１】次に、この情報を記憶部１３に保存した後
（ステップＳ１２）、変換手段１１にこの情報を取り込
み、電気回路情報に変換する（ステップＳ１３）。この
ステップＳ１３の処理を、電源供給系回路の等路回路モ
デルを表す図４を用いて説明すると、まず、電源層２８
とグランド層２７とを２枚の導体プレーンによって形成
される平行板線路として扱う。基板の長辺（Ｘ）方向に
対して垂直に、デカップリングコンデンサ２５ａ，２５
ｂ，２５ｃ，２５ｄが接続されている位置（図４の一点
鎖線で示した位置）でこの平行板線路を分割する。分割
した部分の特性は、次式（１）に示したＦマトリクスで
表現し、それ以外のデカップリングコンデンサなどの部
品やパッドなどの特性は、次式（２）または次式（３）
に示したＦマトリクスで表現した。
（ステップＳ１２）、変換手段１１にこの情報を取り込
み、電気回路情報に変換する（ステップＳ１３）。この
ステップＳ１３の処理を、電源供給系回路の等路回路モ
デルを表す図４を用いて説明すると、まず、電源層２８
とグランド層２７とを２枚の導体プレーンによって形成
される平行板線路として扱う。基板の長辺（Ｘ）方向に
対して垂直に、デカップリングコンデンサ２５ａ，２５
ｂ，２５ｃ，２５ｄが接続されている位置（図４の一点
鎖線で示した位置）でこの平行板線路を分割する。分割
した部分の特性は、次式（１）に示したＦマトリクスで
表現し、それ以外のデカップリングコンデンサなどの部
品やパッドなどの特性は、次式（２）または次式（３）
に示したＦマトリクスで表現した。
【数１】
【００４２】式（１）は伝送線路の特性を表現するＦマ
トリクスである。Ｚ０は線路の特性インピーダンスであ
り、線路の物理形状と線路を形成する支持体の比誘電率
や比透磁率などの電気定数によって決まる。例えば、
「１９７７年１１月、プロシーディングス・オブ・ジィ
・アイ・イー・イー・イー、第６５巻、第１１号、１６
１１〜１６１２頁（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔ
ｈｅＩＥＥＥ， Ｖｏｌ．６５，Ｎｏ．１１，Ｎｏｖｅ
ｍｂｅｒ １９７７，ｐｐ．１６１１−１６１２）」に
記載された式を用いれば求められる。γ（ｆ）は、線路
の伝搬定数である。この定数は、その実数部の減衰定数
αと、その虚数部の位相定数βとによって構成される。
減衰定数αと位相定数βはともに、特性インピーダンス
と同様、線路の物理形状と支持体の電気定数によって値
が決まるものであり、減衰定数αは例えば、「１９６８
年６月、アイ・イー・イー・イー・トランザクション・
オン・エム・ティ・ティ、第ＭＭＴ−４６巻、第６番、
３４２〜３５０頁（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ
ｏｎ ＭＴＴ，Ｖｏｌ．ＭＴＴ−１６，Ｎｏ．６，Ｊｕ
ｎｅ １９６８，ｐｐ．３４２−３５０）」に記載され
た式を用いればよい。位相定数βは２π√εｒ／λ√μ
ｒより求まり、εｒとμｒは支持体の比誘電率と比透磁
率、λは波長である。最後に、ｌは線路長である。
トリクスである。Ｚ０は線路の特性インピーダンスであ
り、線路の物理形状と線路を形成する支持体の比誘電率
や比透磁率などの電気定数によって決まる。例えば、
「１９７７年１１月、プロシーディングス・オブ・ジィ
・アイ・イー・イー・イー、第６５巻、第１１号、１６
１１〜１６１２頁（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔ
ｈｅＩＥＥＥ， Ｖｏｌ．６５，Ｎｏ．１１，Ｎｏｖｅ
ｍｂｅｒ １９７７，ｐｐ．１６１１−１６１２）」に
記載された式を用いれば求められる。γ（ｆ）は、線路
の伝搬定数である。この定数は、その実数部の減衰定数
αと、その虚数部の位相定数βとによって構成される。
減衰定数αと位相定数βはともに、特性インピーダンス
と同様、線路の物理形状と支持体の電気定数によって値
が決まるものであり、減衰定数αは例えば、「１９６８
年６月、アイ・イー・イー・イー・トランザクション・
オン・エム・ティ・ティ、第ＭＭＴ−４６巻、第６番、
３４２〜３５０頁（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ
ｏｎ ＭＴＴ，Ｖｏｌ．ＭＴＴ−１６，Ｎｏ．６，Ｊｕ
ｎｅ １９６８，ｐｐ．３４２−３５０）」に記載され
た式を用いればよい。位相定数βは２π√εｒ／λ√μ
ｒより求まり、εｒとμｒは支持体の比誘電率と比透磁
率、λは波長である。最後に、ｌは線路長である。
【００４３】式（２）は線路に並列に接続されたインピ
ーダンスＺの特性を表すＦマトリクスであり、式（３）
は直列にインピーダンスＺがつながった場合のＦマトリ
クスである。デカップリングコンデンサを表現する場合
には、式（２）と、Ｚとして次式（４）を用いれば良
い。
ーダンスＺの特性を表すＦマトリクスであり、式（３）
は直列にインピーダンスＺがつながった場合のＦマトリ
クスである。デカップリングコンデンサを表現する場合
には、式（２）と、Ｚとして次式（４）を用いれば良
い。
【数２】
Ｒはその寄生抵抗、Ｌは寄生インダクタンス、Ｃはキャ
パシタンスである。ここで、コンデンサ２５ａ，２５
ｂ，２５ｃ，２５ｄと直列につながるパッドやビアホー
ルの寄生インダクタンスや寄生抵抗は、コンデンサの等
価回路内に含めた。説明は省略するが、同様に、基板の
長辺（Ｘ）方向と直交する基板の短辺（Ｙ）方向につい
ても同じようなモデルを作る。これによってステップＳ
１３の処理が完了する。
パシタンスである。ここで、コンデンサ２５ａ，２５
ｂ，２５ｃ，２５ｄと直列につながるパッドやビアホー
ルの寄生インダクタンスや寄生抵抗は、コンデンサの等
価回路内に含めた。説明は省略するが、同様に、基板の
長辺（Ｘ）方向と直交する基板の短辺（Ｙ）方向につい
ても同じようなモデルを作る。これによってステップＳ
１３の処理が完了する。
【００４４】次に、演算手段１２にて、この電気回路情
報を用いて、ある指定した電源端子接続位置から電源供
給系回路を見たインピーダンス特性を算出する（ステッ
プＳ１４）。ここでは、レシーバＩＣ２３の電源端子接
続位置からみたインピーダンス特性Ｚｉｎの算出例を示
す。図４において、インピーダンスＺｉｎはコンデンサ
２５ｃのインピーダンスＺＣｃと、このコンデンサ２５
ｃから右側を見たインピーダンスＺ１と、左側を見たイ
ンピーダンスＺ２とを並列にしたものである。また、各
インピーダンスＺＣｃ、Ｚ１、Ｚ２はそれぞれ次式
（５）〜次式（９）を用いて算出することができる。
報を用いて、ある指定した電源端子接続位置から電源供
給系回路を見たインピーダンス特性を算出する（ステッ
プＳ１４）。ここでは、レシーバＩＣ２３の電源端子接
続位置からみたインピーダンス特性Ｚｉｎの算出例を示
す。図４において、インピーダンスＺｉｎはコンデンサ
２５ｃのインピーダンスＺＣｃと、このコンデンサ２５
ｃから右側を見たインピーダンスＺ１と、左側を見たイ
ンピーダンスＺ２とを並列にしたものである。また、各
インピーダンスＺＣｃ、Ｚ１、Ｚ２はそれぞれ次式
（５）〜次式（９）を用いて算出することができる。
【数３】
ＺＣｃは次式（５）、Ｚ１は次式（６）のＦマトリクス
要素から次式（７）を用いて算出できる。Ｚ２も同様
に、次式（８）のＦマトリクス要素から次式（９）を用
いて算出できる。Ｆマトリクスで処理するメリットは、
次式（８）のように、接続順に伝送線路や部品のＦマト
リクスの積を取れば、その要素によってインピーダンス
を算出できることにある。最終的にインピーダンスＺｉ
ｎは、次式（１０）によって求められる。
要素から次式（７）を用いて算出できる。Ｚ２も同様
に、次式（８）のＦマトリクス要素から次式（９）を用
いて算出できる。Ｆマトリクスで処理するメリットは、
次式（８）のように、接続順に伝送線路や部品のＦマト
リクスの積を取れば、その要素によってインピーダンス
を算出できることにある。最終的にインピーダンスＺｉ
ｎは、次式（１０）によって求められる。
【数４】
【００４５】次に、計算結果を表示する（ステップＳ１
５）。図５に計算結果の一例を示す。図５中の実線は基
板の長辺方向について計算した結果、破線は測定結果で
あり、インピーダンスの大きさで示している。測定結果
は、図３に示した基板を作製し、部品を実装し、ネット
ワークアナライザを用いて電源端子接続位置での反射
（Ｓ１１）特性の測定結果から次式（１１）を用いて算
出したものである。
５）。図５に計算結果の一例を示す。図５中の実線は基
板の長辺方向について計算した結果、破線は測定結果で
あり、インピーダンスの大きさで示している。測定結果
は、図３に示した基板を作製し、部品を実装し、ネット
ワークアナライザを用いて電源端子接続位置での反射
（Ｓ１１）特性の測定結果から次式（１１）を用いて算
出したものである。
【数５】
この結果から、電源供給系回路のインピーダンスが約４
ＭＨｚ以上でインダクティブな素子として働いているこ
と、１００ＭＨｚで約１オームであること、電源供給系
回路が８ＭＨｚ、２３０ＭＨｚ、５１０ＭＨｚで共振を
起こしていることがわかる。また、測定結果と計算結果
がよく一致していることから、本計算手法の妥当性が確
認できること、基板の短辺（Ｙ）方向には共振がなかっ
たことから、これらは長辺（Ｘ）方向の共振であること
がわかる。
ＭＨｚ以上でインダクティブな素子として働いているこ
と、１００ＭＨｚで約１オームであること、電源供給系
回路が８ＭＨｚ、２３０ＭＨｚ、５１０ＭＨｚで共振を
起こしていることがわかる。また、測定結果と計算結果
がよく一致していることから、本計算手法の妥当性が確
認できること、基板の短辺（Ｙ）方向には共振がなかっ
たことから、これらは長辺（Ｘ）方向の共振であること
がわかる。
【００４６】以上、本第１実施形態を用いることで、基
板に実装するアクティブ素子の電源端子接続位置から見
た電源供給系回路のインピーダンス特性を把握すること
ができ、さらに電源供給系回路の共振の有無やその共振
周波数を把握することができる。すなわち、基板レイア
ウト情報を用いて電源供給系回路のインピーダンス特性
を算出することができるため、基板を作製しなくても、
基板製造前のレイアウト作成中もしくはレイアウト作成
後に、電源供給系回路のインピーダンスが十分低く設計
されているか、または、電源供給系回路が共振を起こさ
ないかを評価することができる。
板に実装するアクティブ素子の電源端子接続位置から見
た電源供給系回路のインピーダンス特性を把握すること
ができ、さらに電源供給系回路の共振の有無やその共振
周波数を把握することができる。すなわち、基板レイア
ウト情報を用いて電源供給系回路のインピーダンス特性
を算出することができるため、基板を作製しなくても、
基板製造前のレイアウト作成中もしくはレイアウト作成
後に、電源供給系回路のインピーダンスが十分低く設計
されているか、または、電源供給系回路が共振を起こさ
ないかを評価することができる。
【００４７】また、最適設計後の基板レイアウト情報を
出力できることから、アクティブ素子の安定動作を保証
し、かつ電磁放射を抑制したプリント回路基板を短時間
に設計、製造することが可能となる。
出力できることから、アクティブ素子の安定動作を保証
し、かつ電磁放射を抑制したプリント回路基板を短時間
に設計、製造することが可能となる。
【００４８】［第２実施形態］図６は、本発明の第２実
施形態に係るプリント回路基板特性評価装置の構成を示
すブロック図である。本実施形態は、図１に示した第１
実施形態の構成において、データ処理装置２の中に、さ
らに比較手段１４を加え、この比較手段１４をもつこと
で、電源供給系回路内での共振の有無を判断することが
できるようにしたものである。
施形態に係るプリント回路基板特性評価装置の構成を示
すブロック図である。本実施形態は、図１に示した第１
実施形態の構成において、データ処理装置２の中に、さ
らに比較手段１４を加え、この比較手段１４をもつこと
で、電源供給系回路内での共振の有無を判断することが
できるようにしたものである。
【００４９】図７のフローチャートを用いて本実施形態
の動作を説明する。本実施形態は、第１実施形態で示し
たステップＳ１０からステップＳ１３までの処理を行っ
た後に、ステップＳ２０からステップＳ２３までの処理
を行うことを特徴とする。まず、ステップＳ１３で電源
供給系回路の電気回路情報を求めた後、指定した電源端
子接続位置から見たインピーダンスの大きさ｜Ｚｉｎ｜
を求める（ステップＳ２０）。次に、その指定した電源
端子接続位置からそれに最も近い位置に接続したデカッ
プリングコンデンサまでのインピーダンスの大きさ｜Ｚ
ｃ｜を算出する（ステップＳ２１）。次にその両者を比
較する（ステップＳ２２）。最後に、その比較結果を出
力、表示する（ステップＳ２３）。
の動作を説明する。本実施形態は、第１実施形態で示し
たステップＳ１０からステップＳ１３までの処理を行っ
た後に、ステップＳ２０からステップＳ２３までの処理
を行うことを特徴とする。まず、ステップＳ１３で電源
供給系回路の電気回路情報を求めた後、指定した電源端
子接続位置から見たインピーダンスの大きさ｜Ｚｉｎ｜
を求める（ステップＳ２０）。次に、その指定した電源
端子接続位置からそれに最も近い位置に接続したデカッ
プリングコンデンサまでのインピーダンスの大きさ｜Ｚ
ｃ｜を算出する（ステップＳ２１）。次にその両者を比
較する（ステップＳ２２）。最後に、その比較結果を出
力、表示する（ステップＳ２３）。
【００５０】図８は、｜Ｚｉｎ｜と｜Ｚｃ｜の計算結果
を重ねて表示したものである。共振が起こっている８Ｍ
Ｈｚ、２３０ＭＨｚ、５１０ＭＨｚでは、｜Ｚｃ｜に比
べ｜Ｚｉｎ｜の方が大きい。この大小関係を比較するこ
とによって、共振の有無を判断することができる。１０
ＭＨｚ以上の共振周波数以外で｜Ｚｉｎ｜と｜Ｚｃ｜と
がほぼ一致する理由は、電源端子の最も近くに接続され
たコンデンサのインピーダンスが電源供給系回路を構成
する他の要素に比べ低く、｜Ｚｉｎ｜がこのインピーダ
ンス｜Ｚｃ｜によって決まってしまうためである。
を重ねて表示したものである。共振が起こっている８Ｍ
Ｈｚ、２３０ＭＨｚ、５１０ＭＨｚでは、｜Ｚｃ｜に比
べ｜Ｚｉｎ｜の方が大きい。この大小関係を比較するこ
とによって、共振の有無を判断することができる。１０
ＭＨｚ以上の共振周波数以外で｜Ｚｉｎ｜と｜Ｚｃ｜と
がほぼ一致する理由は、電源端子の最も近くに接続され
たコンデンサのインピーダンスが電源供給系回路を構成
する他の要素に比べ低く、｜Ｚｉｎ｜がこのインピーダ
ンス｜Ｚｃ｜によって決まってしまうためである。
【００５１】次に、本実施形態の構成を維持したまま、
共振の有無を調べる別の方法について説明する。図９の
フローチャートに示すように、ステップＳ１３の後に、
プリント回路基板上に実装された各アクティブ素子の電
源端子接続位置から最も近い位置に接続したデカップリ
ングコンデンサのインピーダンスの大きさ｜Ｚｃ’｜を
算出する（ステップＳ２５）。次に、このコンデンサを
除いた、それ以降につながる電源供給系回路のインピー
ダンスの大きさ｜Ｚｉｎ２｜を算出する（ステップＳ２
６）。次に、これらを比較することで、共振の有無を判
断する（ステップＳ２７）。最後に、インピーダンス計
算結果と共振の有無と共振周波数を出力し、表示する
（ステップＳ２８）。
共振の有無を調べる別の方法について説明する。図９の
フローチャートに示すように、ステップＳ１３の後に、
プリント回路基板上に実装された各アクティブ素子の電
源端子接続位置から最も近い位置に接続したデカップリ
ングコンデンサのインピーダンスの大きさ｜Ｚｃ’｜を
算出する（ステップＳ２５）。次に、このコンデンサを
除いた、それ以降につながる電源供給系回路のインピー
ダンスの大きさ｜Ｚｉｎ２｜を算出する（ステップＳ２
６）。次に、これらを比較することで、共振の有無を判
断する（ステップＳ２７）。最後に、インピーダンス計
算結果と共振の有無と共振周波数を出力し、表示する
（ステップＳ２８）。
【００５２】図１０に計算結果を示す。同図に示すよう
に、８ＭＨｚでは、容量性リアクタンス（キャパシティ
ブな素子）として振る舞う｜Ｚｃ’｜と、誘導性リアク
タンス（インダクティブな素子）として振る舞う｜Ｚｉ
ｎ２｜とが交差している。２３０ＭＨｚと５１０ＭＨｚ
では、誘導性リアクタンスとして振る舞う｜Ｚｃ’｜
と、容量性リアクタンスとして振る舞う｜Ｚｉｎ２｜と
が交差している。
に、８ＭＨｚでは、容量性リアクタンス（キャパシティ
ブな素子）として振る舞う｜Ｚｃ’｜と、誘導性リアク
タンス（インダクティブな素子）として振る舞う｜Ｚｉ
ｎ２｜とが交差している。２３０ＭＨｚと５１０ＭＨｚ
では、誘導性リアクタンスとして振る舞う｜Ｚｃ’｜
と、容量性リアクタンスとして振る舞う｜Ｚｉｎ２｜と
が交差している。
【００５３】このように、容量性リアクタンスと誘導性
リアクタンスとが大きさが一致したとき、電源供給系回
路が並列共振を起こすことから、この交差する点の有無
を調べることで、共振の有無を調べることができる。ま
た、交差する周波数から共振周波数を調べることができ
る。
リアクタンスとが大きさが一致したとき、電源供給系回
路が並列共振を起こすことから、この交差する点の有無
を調べることで、共振の有無を調べることができる。ま
た、交差する周波数から共振周波数を調べることができ
る。
【００５４】また、共振の有無を判断する他の方法とし
ては、図１１のフローチャートに示すように、ステップ
Ｓ１３の後に、プリント回路基板上に実装された各アク
ティブ素子の電源端子接続位置から最も近い位置に接続
したコンデンサ素子のインピーダンスのリアクタンスＩ
ｍ（Ｚｃ’）を算出する（ステップＳ３０）。次に、こ
のコンデンサ以降のインピーダンスのリアクタンスＩｍ
（Ｚｉｎ２）を算出する（ステップＳ３１）。次に、こ
れらを比較し（ステップＳ３２）、最後に、インピーダ
ンスの計算結果や共振の有無や共振周波数を出力し、表
示する（ステップＳ３３）。
ては、図１１のフローチャートに示すように、ステップ
Ｓ１３の後に、プリント回路基板上に実装された各アク
ティブ素子の電源端子接続位置から最も近い位置に接続
したコンデンサ素子のインピーダンスのリアクタンスＩ
ｍ（Ｚｃ’）を算出する（ステップＳ３０）。次に、こ
のコンデンサ以降のインピーダンスのリアクタンスＩｍ
（Ｚｉｎ２）を算出する（ステップＳ３１）。次に、こ
れらを比較し（ステップＳ３２）、最後に、インピーダ
ンスの計算結果や共振の有無や共振周波数を出力し、表
示する（ステップＳ３３）。
【００５５】図１２に計算結果の一例を示す。同図にお
いて、縦軸はリアクタンス、横軸は周波数を示す。Ｗ１
〜Ｗ４で示した位置では、符号が逆で、その大きさがほ
ぼ一致しており、この２３０ＭＨｚと５１０ＭＨｚで共
振が起こることがわかる。したがって、リアクタンスの
符号が逆で、リアクタンスの大きさが一致する周波数が
あるかを調べれば、共振の有無が判断できることがわか
る。
いて、縦軸はリアクタンス、横軸は周波数を示す。Ｗ１
〜Ｗ４で示した位置では、符号が逆で、その大きさがほ
ぼ一致しており、この２３０ＭＨｚと５１０ＭＨｚで共
振が起こることがわかる。したがって、リアクタンスの
符号が逆で、リアクタンスの大きさが一致する周波数が
あるかを調べれば、共振の有無が判断できることがわか
る。
【００５６】次に、構成は図６のままで、演算手段１２
に別の演算機能を追加した変形例について図１３のフロ
ーチャートを参照しつつ説明する。図７、図９、及び図
１１の比較結果の表示（ステップＳ２３、ステップＳ２
８、ステップＳ３３）の後に続く処理として、まず、電
源供給系回路が共振を起こす場合、その共振周波数の正
弦波を、着目している電源端子接続位置から入力する
（ステップＳ３５）。次に、電源供給系回路内各点での
電流値と電圧値を算出する（ステップＳ３６）。最後
に、その計算結果を表示する（ステップＳ３７）。また
は、図１４に示すように、ステップＳ３７の前に、電流
値または電圧値が大きい場所を明示する（ステップＳ３
８）。ここで、共振周波数の信号を入力する信号モデル
としては、例えば、正弦波信号を出力できる電圧源とあ
るインピーダンスの直列回路、または正弦波信号を出力
できる電流源とあるインピーダンスの並列回路を用いれ
ばよい。
に別の演算機能を追加した変形例について図１３のフロ
ーチャートを参照しつつ説明する。図７、図９、及び図
１１の比較結果の表示（ステップＳ２３、ステップＳ２
８、ステップＳ３３）の後に続く処理として、まず、電
源供給系回路が共振を起こす場合、その共振周波数の正
弦波を、着目している電源端子接続位置から入力する
（ステップＳ３５）。次に、電源供給系回路内各点での
電流値と電圧値を算出する（ステップＳ３６）。最後
に、その計算結果を表示する（ステップＳ３７）。また
は、図１４に示すように、ステップＳ３７の前に、電流
値または電圧値が大きい場所を明示する（ステップＳ３
８）。ここで、共振周波数の信号を入力する信号モデル
としては、例えば、正弦波信号を出力できる電圧源とあ
るインピーダンスの直列回路、または正弦波信号を出力
できる電流源とあるインピーダンスの並列回路を用いれ
ばよい。
【００５７】図１５及び図１６のグラフの実線に、レシ
ーバＩＣ２３の電源端子接続位置から２３０ＭＨｚの正
弦波信号を入力した場合の、電源供給系回路内の電圧分
布および電流分布の計算結果を示す（図中の破線につい
ては後の第３実施形態で述べる）。信号は１Ｖの電圧源
と１０オームの抵抗の直列回路より入力した。この例で
は基板の右端で電圧が大きく、左端から５０ｍｍくらい
の位置で電流が最大になることがわかる。すなわち、本
変形例を用いれば、共振によって電圧や電流が大きい場
所を特定することができ、共振抑制に適した場所を把握
することができる。
ーバＩＣ２３の電源端子接続位置から２３０ＭＨｚの正
弦波信号を入力した場合の、電源供給系回路内の電圧分
布および電流分布の計算結果を示す（図中の破線につい
ては後の第３実施形態で述べる）。信号は１Ｖの電圧源
と１０オームの抵抗の直列回路より入力した。この例で
は基板の右端で電圧が大きく、左端から５０ｍｍくらい
の位置で電流が最大になることがわかる。すなわち、本
変形例を用いれば、共振によって電圧や電流が大きい場
所を特定することができ、共振抑制に適した場所を把握
することができる。
【００５８】さらに、図１７のフローチャートに示すよ
うに、同じ構成で、演算手段１２にさらに別の演算機能
を持たせた変形例について説明する。図２のステップＳ
１５の後に、アクティブ素子の電源端子とグランド端子
との間の等価回路モデルを用いて、電源供給系回路に時
間軸波形を入力する（ステップＳ３９）。次に、電源供
給系回路内各点での電流波形や電圧波形を算出する（ス
テップＳ４０）。それらを出力し、波形振幅の大きい場
所を明示する（ステップＳ４１）。または、図示してい
ないが、それらの波形をすべてフーリエ変換して、特定
の、例えば振幅の大きい周波数成分の電流分布もしくは
電圧分布を表示する。
うに、同じ構成で、演算手段１２にさらに別の演算機能
を持たせた変形例について説明する。図２のステップＳ
１５の後に、アクティブ素子の電源端子とグランド端子
との間の等価回路モデルを用いて、電源供給系回路に時
間軸波形を入力する（ステップＳ３９）。次に、電源供
給系回路内各点での電流波形や電圧波形を算出する（ス
テップＳ４０）。それらを出力し、波形振幅の大きい場
所を明示する（ステップＳ４１）。または、図示してい
ないが、それらの波形をすべてフーリエ変換して、特定
の、例えば振幅の大きい周波数成分の電流分布もしくは
電圧分布を表示する。
【００５９】これらにより、回路の動作時における電源
供給系回路内各点での電流、電圧の振る舞いを把握する
ことができる。また、回路動作時における電源供給系回
路内の電流、電圧が大きくなる周波数とその大きさを把
握することができる。さらにその大きさによって、抑制
対策すべきかどうかを定量的に判断することができる。
供給系回路内各点での電流、電圧の振る舞いを把握する
ことができる。また、回路動作時における電源供給系回
路内の電流、電圧が大きくなる周波数とその大きさを把
握することができる。さらにその大きさによって、抑制
対策すべきかどうかを定量的に判断することができる。
【００６０】［第３実施形態］図１８は、本発明の第３
実施形態に係るプリント回路基板特性評価装置の構成を
示すブロック図である。本実施形態では、図６に示した
第２実施形態のデータ処理装置２内にレイアウト変更手
段１５を追加し、さらに記憶装置３内に第二の記憶部１
６を追加することを特徴とする。このレイアウト変更手
段１５では、基板全体のレイアウト情報を変更すること
ができ、主にここでは電源供給系回路のレイアウトを変
更するのに用いる。第二の記憶部１６では、電源供給系
回路の共振を抑制する手法をあらかじめ記憶させてお
く。
実施形態に係るプリント回路基板特性評価装置の構成を
示すブロック図である。本実施形態では、図６に示した
第２実施形態のデータ処理装置２内にレイアウト変更手
段１５を追加し、さらに記憶装置３内に第二の記憶部１
６を追加することを特徴とする。このレイアウト変更手
段１５では、基板全体のレイアウト情報を変更すること
ができ、主にここでは電源供給系回路のレイアウトを変
更するのに用いる。第二の記憶部１６では、電源供給系
回路の共振を抑制する手法をあらかじめ記憶させてお
く。
【００６１】図１９のフローチャートを用いて、本実施
形態の動作を説明する。先に示した図１３や図１４に示
した変形例において、共振周波数の正弦波信号を入力し
たときの電源供給系回路内の電流値と電圧値を計算し
（ステップＳ３６またはステップＳ３８）、電流値また
は電圧値が大きい場合、レイアウト変更手段１５にて、
あらかじめ第二の記憶部１６に記憶した共振抑制手法を
電流値または電圧値が大きい場所または電源端子接続位
置に適用する（ステップＳ４２）。次に、変更後の回路
について、再度、図２にあるステップＳ１１まで戻り、
電源供給系回路部分のみのレイアウト情報を抽出する処
理から始め、最後に共振の有無を判断する処理（ステッ
プＳ２３、またはステップＳ２８、またはステップＳ３
３）までを行う（ステップＳ４３）。
形態の動作を説明する。先に示した図１３や図１４に示
した変形例において、共振周波数の正弦波信号を入力し
たときの電源供給系回路内の電流値と電圧値を計算し
（ステップＳ３６またはステップＳ３８）、電流値また
は電圧値が大きい場合、レイアウト変更手段１５にて、
あらかじめ第二の記憶部１６に記憶した共振抑制手法を
電流値または電圧値が大きい場所または電源端子接続位
置に適用する（ステップＳ４２）。次に、変更後の回路
について、再度、図２にあるステップＳ１１まで戻り、
電源供給系回路部分のみのレイアウト情報を抽出する処
理から始め、最後に共振の有無を判断する処理（ステッ
プＳ２３、またはステップＳ２８、またはステップＳ３
３）までを行う（ステップＳ４３）。
【００６２】この結果でも共振があると判断された場合
には、何度でもレイアウト変更手段１５にて電源供給系
回路を変更する（ステップＳ４４）。共振がないと判断
した場合には、レイアウト変更手段１５から出力装置４
を介して変更後の基板全体のレイアウト情報を出力する
（ステップＳ４５）。これにより、電源供給系回路を最
適設計した基板のレイアウト情報が得られる。
には、何度でもレイアウト変更手段１５にて電源供給系
回路を変更する（ステップＳ４４）。共振がないと判断
した場合には、レイアウト変更手段１５から出力装置４
を介して変更後の基板全体のレイアウト情報を出力する
（ステップＳ４５）。これにより、電源供給系回路を最
適設計した基板のレイアウト情報が得られる。
【００６３】第二の記憶部１６に保存する共振抑制手法
としては、例えば、電源供給系回路の中で電圧値が大き
くて電流値が小さい場所にコンデンサなどの低インピー
ダンス素子を実装する方法がある。また、図２０に示し
た電源供給系の等価回路のように、アクティブ素子の電
源端子接続位置に、２個のデカップリングコンデンサ５
０ａと５０ｃとを長さｌ１の配線４１で接続する方法を
用いてもよい。この配線の長さｌ１を不要電磁放射で問
題となっている上限周波数の１／４波長に設定すること
で、不要電磁放射が問題となる周波数帯域内で共振が抑
制できることが知られており、詳細は特願平１０−１８
４４６９に記載されている。
としては、例えば、電源供給系回路の中で電圧値が大き
くて電流値が小さい場所にコンデンサなどの低インピー
ダンス素子を実装する方法がある。また、図２０に示し
た電源供給系の等価回路のように、アクティブ素子の電
源端子接続位置に、２個のデカップリングコンデンサ５
０ａと５０ｃとを長さｌ１の配線４１で接続する方法を
用いてもよい。この配線の長さｌ１を不要電磁放射で問
題となっている上限周波数の１／４波長に設定すること
で、不要電磁放射が問題となる周波数帯域内で共振が抑
制できることが知られており、詳細は特願平１０−１８
４４６９に記載されている。
【００６４】図２１は、図２０に示した共振抑制手法を
すべてのアクティブ素子に適用したときの、電源供給系
回路内のインピーダンス特性で、レシーバＩＣ３０の位
置から見た特性を示すグラフである。長さｌ１の配線４
１とコンデンサ５０ｃとは図３の基板において第１層に
配置した。この図２０のグラフの実線は計算値、破線は
測定値である。６ＭＨｚに共振が残っているが、現在不
要電磁放射で問題となっている３０ＭＨｚ〜１ＧＨｚで
は、共振がない。これによって、共振が抑制できている
ことが確認できる。さらに、計算値と測定値とが一致す
ることから、本発明の妥当性が確認できる。
すべてのアクティブ素子に適用したときの、電源供給系
回路内のインピーダンス特性で、レシーバＩＣ３０の位
置から見た特性を示すグラフである。長さｌ１の配線４
１とコンデンサ５０ｃとは図３の基板において第１層に
配置した。この図２０のグラフの実線は計算値、破線は
測定値である。６ＭＨｚに共振が残っているが、現在不
要電磁放射で問題となっている３０ＭＨｚ〜１ＧＨｚで
は、共振がない。これによって、共振が抑制できている
ことが確認できる。さらに、計算値と測定値とが一致す
ることから、本発明の妥当性が確認できる。
【００６５】また、先の図１５と図１６のグラフの破線
は、この共振抑制手法を適用した場合の電源供給系回路
内各点の電流値と電圧値の分布特性である。これらグラ
フの実線の共振抑制手法適用前の結果に比べ、電流、電
圧とも振幅が抑えられている。この結果から、本実施形
態では、共振抑制手法が適用でき、その効果を確認でき
ることがわかる。
は、この共振抑制手法を適用した場合の電源供給系回路
内各点の電流値と電圧値の分布特性である。これらグラ
フの実線の共振抑制手法適用前の結果に比べ、電流、電
圧とも振幅が抑えられている。この結果から、本実施形
態では、共振抑制手法が適用でき、その効果を確認でき
ることがわかる。
【００６６】また、この共振抑制手法適用前後の放射電
界特性の測定結果を図２２（ａ），（ｂ）に示す。同図
（ａ）が適用前、同図（ｂ）が適用後の結果である。こ
の測定は、床面が金属板でそれ以外に電波吸収体を装着
した電波暗室内にて行った。基板を高さ７５ｃｍの木製
の机上に、床面と平行に配置し、そこから３ｍ離れた位
置にアンテナを配置して行った。回路は２０ＭＨｚの水
晶発振器で駆動し、共振抑制手法としては図２０に示し
た手法を用いた。全体的に放射レベルは低下し、特に共
振を起こしていた２３０ＭＨｚ付近と５１０ＭＨｚ付近
の放射レベルが約１５ｄＢ低くなっている。この結果か
ら、電磁放射の原因となる電源供給系回路の共振の有無
を判別できること、その共振抑制手法を適用できること
が裏づけられる。
界特性の測定結果を図２２（ａ），（ｂ）に示す。同図
（ａ）が適用前、同図（ｂ）が適用後の結果である。こ
の測定は、床面が金属板でそれ以外に電波吸収体を装着
した電波暗室内にて行った。基板を高さ７５ｃｍの木製
の机上に、床面と平行に配置し、そこから３ｍ離れた位
置にアンテナを配置して行った。回路は２０ＭＨｚの水
晶発振器で駆動し、共振抑制手法としては図２０に示し
た手法を用いた。全体的に放射レベルは低下し、特に共
振を起こしていた２３０ＭＨｚ付近と５１０ＭＨｚ付近
の放射レベルが約１５ｄＢ低くなっている。この結果か
ら、電磁放射の原因となる電源供給系回路の共振の有無
を判別できること、その共振抑制手法を適用できること
が裏づけられる。
【００６７】このように本実施形態では、あらかじめ共
振抑制手法を用意することができ、且つそれを適用した
レイアウト変更ができるため、共振抑制手法による効果
を確認することが可能になる。
振抑制手法を用意することができ、且つそれを適用した
レイアウト変更ができるため、共振抑制手法による効果
を確認することが可能になる。
【００６８】なお、本発明を提供する形態としては、例
えば上記各実施形態で説明したプリント回路基板特性評
価装置の各機能及びプリント回路基板特性評価方法をコ
ンピュータプログラムで実現し、そのプログラムを記憶
した記憶媒体を提供してもよい。
えば上記各実施形態で説明したプリント回路基板特性評
価装置の各機能及びプリント回路基板特性評価方法をコ
ンピュータプログラムで実現し、そのプログラムを記憶
した記憶媒体を提供してもよい。
【００６９】
【発明の効果】以上詳述したように、本発明によれば、
次のような効果を得ることができる。 （１）基板レイアウト情報を用いて電源供給系回路のイ
ンピーダンス特性を算出することができるため、基板を
作製しなくても、基板製造前のレイアウト作成中もしく
はレイアウト作成後に、電源供給系回路のインピーダン
スが十分低く設計されているか、または電源供給系回路
が共振を起こさないかを評価することが可能になる。 （２）電源供給系回路内の電流分布や電圧分布が把握で
きるため、電源供給系回路が共振を起こす場合、その原
因や抑制手法を適用するための最適な場所を把握するこ
とが可能になる。 （３）あらかじめ共振抑制手法を用意することができ、
且つそれを適用したレイアウト変更ができるため、共振
抑制手法による効果を確認することが可能になる。 （４）最適設計後の基板レイアウト情報を出力できるこ
とから、アクティブ素子の安定動作を保証し、且つ電磁
放射を抑制したプリント回路基板を短時間に設計、製造
することが可能になる。
次のような効果を得ることができる。 （１）基板レイアウト情報を用いて電源供給系回路のイ
ンピーダンス特性を算出することができるため、基板を
作製しなくても、基板製造前のレイアウト作成中もしく
はレイアウト作成後に、電源供給系回路のインピーダン
スが十分低く設計されているか、または電源供給系回路
が共振を起こさないかを評価することが可能になる。 （２）電源供給系回路内の電流分布や電圧分布が把握で
きるため、電源供給系回路が共振を起こす場合、その原
因や抑制手法を適用するための最適な場所を把握するこ
とが可能になる。 （３）あらかじめ共振抑制手法を用意することができ、
且つそれを適用したレイアウト変更ができるため、共振
抑制手法による効果を確認することが可能になる。 （４）最適設計後の基板レイアウト情報を出力できるこ
とから、アクティブ素子の安定動作を保証し、且つ電磁
放射を抑制したプリント回路基板を短時間に設計、製造
することが可能になる。
【図１】 本発明の第１実施形態に係るプリント回路基
板特性評価装置の構成を示すブロック図である。
板特性評価装置の構成を示すブロック図である。
【図２】 第１実施形態の動作を示すフローチャートで
ある。
ある。
【図３】 評価対象である４層プリント回路基板の構成
例を示す図である。
例を示す図である。
【図４】 電源供給系回路の等路回路モデルを表す図で
ある。
ある。
【図５】 第１実施形態にかかる電源供給系回路のイン
ピーダンス特性図である。
ピーダンス特性図である。
【図６】 本発明の第２実施形態に係るプリント回路基
板特性評価装置の構成を示すブロック図である。
板特性評価装置の構成を示すブロック図である。
【図７】 第２実施形態の動作を示すフローチャートで
ある。
ある。
【図８】 第２実施形態にかかる電源供給系回路のイン
ピーダンス特性図である。
ピーダンス特性図である。
【図９】 第２実施形態の他の動作を示すフローチャー
トである。
トである。
【図１０】 第２実施形態にかかる電源供給系回路の他
のインピーダンス特性図である。
のインピーダンス特性図である。
【図１１】 第２実施形態の他の動作を示すフローチャ
ートである。
ートである。
【図１２】 第２実施形態にかかる電源供給系回路の他
のインピーダンス特性図である。
のインピーダンス特性図である。
【図１３】 第２実施形態の他の動作を示すフローチャ
ートである。
ートである。
【図１４】 第２実施形態の他の動作を示すフローチャ
ートである。
ートである。
【図１５】 第２実施形態に係る電源供給系回路内の電
圧分布図である。
圧分布図である。
【図１６】 第２実施形態に係る電源供給系回路内の電
流分布図である。
流分布図である。
【図１７】 第２実施形態の他の動作を示すフローチャ
ートである。
ートである。
【図１８】 本発明の第３実施形態に係るプリント回路
基板特性評価装置の構成を示すブロック図である。
基板特性評価装置の構成を示すブロック図である。
【図１９】 第３実施形態の動作を示すフローチャート
である。
である。
【図２０】 共振抑制手法を説明する電源供給系回路の
等価回路モデルを示す図である。
等価回路モデルを示す図である。
【図２１】 電源供給系回路のインピーダンス特性図で
ある。
ある。
【図２２】 共振抑制手法適用前後の放射電界特性の測
定結果を示す図である。
定結果を示す図である。
【図２３】 従来の伝送線路シミュレータの構成を示す
ブロック図である。
ブロック図である。
【図２４】 プリント回路基板の一例を示す図である。
【図２５】 対策前の回路解析モデルを示す図である。
【図２６】 対策後の回路解析モデルを示す図である。
【図２７】 電源供給系のみに着目した等価回路図であ
る。
る。
【図２８】 デカップリングコンデンサの代表的な実装
例を示す断面図である。
例を示す断面図である。
【図２９】 電源供給系の等価回路モデルを示す図であ
る。
る。
【図３０】 電源供給系回路のインピーダンス特性図
である。
である。
１ 入力装置
２ データ処理装置
３ 記憶装置
４ 出力装置
１０ 抽出手段
１１ 変換手段
１２ 演算手段
１３ 記憶部
１４ 比較手段
１５ レイアウト変更手段
１６ 第二の記憶部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−94889（ＪＰ，Ａ)
特開 平７−239865（ＪＰ，Ａ)
原田高志，外３名，「多層プリント回
路基板の電源供給プレーンにおける共振
特性」電子情報通信学会技術研究報告,
電子情報通信学会，1989．９．Ｖｏｌ
98，Ｎｏ．285，Ｐ．47〜52
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 17/50
H05K 3/00
Claims (7)
- 【請求項１】アクティブ素子とグランド層または電源層
とを接続する配線と、デカップリングコンデンサとを含
むプリント回路基板のレイアウト情報から前記プリント
回路基板に搭載される電源供給系回路に関するレイアウ
ト情報のみを抽出する抽出手段と、 前記電源供給系回路に関するレイアウト情報を、線路の
物理形状と線路を形成する支持体の電気的特性に基づい
て、前記電源供給系回路の等価回路を表す電気回路情報
に変換する変換手段と、 前記変換手段の変換結果である前記電気回路情報に基づ
いて前記電源供給系回路のインピーダンス特性を算出す
る算出手段と、 複数ある前記プリント回路基板のインピーダンス特性の
大きさ、位相、実数部、虚数部のいずれかを比較する比
較手段と、 プリント回路基板の特性評価のための情報として、前記
電源供給系回路のインピーダンス特性およびこのインピ
ーダンス特性の比較結果を出力する出力手段とを備えた
プリント回路基板特性評価装置において、 前記算出手段は、プリント回路基板上の所定の電源端子
接続位置から前記電源供給系回路全体を見たインピーダ
ンス特性である第1のインピーダンス特性と、 前記所定の電源端子接続位置からそれに最も近い位置に
接続した前記デカップリングコンデンサまでのインピー
ダンス特性である第2のインピーダンス特性とを、前記
電気回路情報に基づいて算出する機能を有し、 前記比較手段は、前記第1のインピーダンス特性と前記
第2のインピーダンス特性との大きさ、位相、実数部、
虚数部のいずれかを比較する機能を有し、 前記出力手段は、前記第1および第2のインピーダンス特
性と、前記比較手段の比較結果に基づいた電源供給系回
路の共振の有無と、共振がある場合の共振周波数とを、
前記プリント回路基板の特性評価のための情報として出
力することを特徴とするプリント回路基板特性評価装
置。 - 【請求項２】 アクティブ素子とグランド層または電源
層とを接続する配線と、デカップリングコンデンサとを
含むプリント回路基板のレイアウト情報から前記プリン
ト回路基板に搭載される電源供給系回路に関するレイア
ウト情報のみを抽出する抽出手段と、 前記電源供給系回路に関するレイアウト情報を、線路の
物理形状と線路を形成する支持体の電気的特性に基づい
て、前記電源供給系回路の等価回路を表す電気回路情報
に変換する変換手段と、 前記変換手段の変換結果である電気回路情報に基づいて
電源供給系回路のインピーダンス特性を算出する算出手
段と、 複数ある前記プリント回路基板のインピーダンス特性の
大きさ、位相、実数部、虚数部のいずれかを比較する比
較手段と、 プリント回路基板の特性評価のための情報として、前記
電源供給系回路のインピーダンス特性およびこのインピ
ーダンス特性の比較結果を出力する出力手段とを備えた
プリント回路基板特性評価装置において、 前記算出手段は、プリント回路基板上の所定の電源端子
接続位置から最も近い位置に接続した前記デカップリン
グコンデンサのインピーダンス特性である第3のインピ
ーダンス特性と、前記デカップリングコンデンサ以降に
つながる電源供給系回路のインピーダンス特性である第
4のインピーダンス特性とを前記電気回路情報に基づい
て算出する機能を有し、 前記比較手段は、前記第3のインピーダンス特性と前記
第4のインピーダンス特性との大きさ、位相、実数部、
虚数部のいずれかを比較する機能を有し、 前記出力手段は、前記第3および第4のインピーダンス特
性、前記比較手段の比較結果に基づいた電源供給系回路
の共振の有無、共振がある場合の共振周波数を、前記プ
リント回路基板の特性評価のための情報として出力する
機能を有することを特徴とするプリント回路基板特性評
価装置。 - 【請求項３】 前記算出手段は、前記所定の電源端子接
続位置から前記電源供給系回路の共振周波数の正弦波信
号を入力し、電源供給系回路内各点での電流値と電圧値
を算出する機能を有し、 前記出力手段は、前記第1の電流・電圧値の算出結果を
出力する機能を有することを特徴とする請求項１または
２に記載のプリント回路基板特性評価装置。 - 【請求項４】 前記算出手段は、アクティブ素子の電源
端子とグランド端子との間の等価回路モデルを用いて前
記電源供給系回路に時間軸波形を入力し、電源供給系回
路内各点での電流波形や電圧波形を算出する第２の電流
・電圧値を算出する機能を有し、 前記出力手段は、前記第２の電流・電圧値の算出結果を
出力する機能を有することを特徴とする請求項１または
２に記載のプリント回路基板特性評価装置。 - 【請求項５】 前記算出手段は、前記電源供給系回路内
各点での電流波形や電圧波形をフーリエ変換し、 特定の周波数成分における電源供給系回路内の電流分布
および電圧分布を算出する機能を有し、 前記出力手段は、前記電流分布および電圧分布の算出結
果を出力する機能を有することを特徴とする請求項４に
記載のプリント回路基板特性評価装置。 - 【請求項６】 さらに、電源供給系回路の共振抑制法を
記憶した記憶部と、 前記共振抑制法を電源供給系回路内の電流値または電圧
値が大きい場所または電源端子接続位置に適用し、前記
プリント回路基板のレイアウト情報を変更するレイアウ
ト変更手段を有し、 前記抽出手段は、前記レイアウト変更手段によって変更
されたレイアウト情報からその電源供給系回路に関する
レイアウト情報のみを抽出する機能を有し、 前記変換手段は、新たな電源供給系回路に関するレイア
ウト情報を電気回路情報に変換する機能を有し、 前記算出手段は、前記電気回路情報に基づいて、前記第
１、第２、第３および第４のインピーダンス特性を算出
する機能を有し、 前記比較手段は、前記算出結果の大きさ、位相、実数
部、虚数部を比較する機能を有し、 前記出力手段は、前記インピーダンス特性、前記比較手
段の比較結果に基づいた電源供給系回路の共振の有無、
共振がある場合の共振周波数を、前記プリント回路基板
の特性評価のための情報として出力する機能と、共振が
ある場合には、再度、前記レイアウト変更手段にてレイ
アウト変更を行う機能と、共振がない場合には、そのと
きのレイアウト情報を出力する機能とを有することを特
徴とする請求項１ないし５のいずれかに記載のプリント
回路基板特性評価装置。 - 【請求項７】 前記算出手段は、前記インピーダンス特
性を算出する際に、前記電源供給系回路を構成する導体
パターンを、基板と直交する２辺方向にそれぞれ個別の
伝送線路として扱い、かつ、 導体パターンで形成する伝送線路の特性および電子部品
の特性をそれぞれＦマトリクスにて表現し、それに基づ
いて前記インピーダンス特性を算出する機能を有するこ
とを特徴とする請求項１ないし６のいずれかに記載のプ
リント回路基板特性評価装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11420099A JP3501674B2 (ja) | 1999-04-21 | 1999-04-21 | プリント回路基板特性評価装置、プリント回路基板特性評価方法、及び記憶媒体 |
| US09/551,838 US6546528B1 (en) | 1999-04-21 | 2000-04-18 | System and method for evaluation of electric characteristics of printed-circuit boards |
| US10/291,539 US7120893B2 (en) | 1999-04-21 | 2002-11-12 | System and method for evaluation of electric characteristics of printed-circuit boards |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11420099A JP3501674B2 (ja) | 1999-04-21 | 1999-04-21 | プリント回路基板特性評価装置、プリント回路基板特性評価方法、及び記憶媒体 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001125013A Division JP3690305B2 (ja) | 2001-04-23 | 2001-04-23 | プリント回路基板特性評価方法、及び記憶媒体 |
| JP2001328778A Division JP3724407B2 (ja) | 2001-10-26 | 2001-10-26 | プリント回路基板特性評価装置、プリント回路基板特性評価方法、及び記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000305968A JP2000305968A (ja) | 2000-11-02 |
| JP3501674B2 true JP3501674B2 (ja) | 2004-03-02 |
Family
ID=14631722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11420099A Expired - Lifetime JP3501674B2 (ja) | 1999-04-21 | 1999-04-21 | プリント回路基板特性評価装置、プリント回路基板特性評価方法、及び記憶媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6546528B1 (ja) |
| JP (1) | JP3501674B2 (ja) |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002092414A (ja) * | 2000-09-18 | 2002-03-29 | Saga Sanyo Industries Co Ltd | 電子部品の機種選択方法および電子部品メーカ・サーバ |
| JP4540861B2 (ja) * | 2001-01-18 | 2010-09-08 | 株式会社図研 | プリント基板におけるバイパスコンデンサ配置配線設計支援システムおよびプログラム |
| US7082104B2 (en) * | 2001-05-18 | 2006-07-25 | Intel Corporation | Network device switch |
| US7093224B2 (en) | 2001-08-28 | 2006-08-15 | Intel Corporation | Model-based logic design |
| US7107201B2 (en) * | 2001-08-29 | 2006-09-12 | Intel Corporation | Simulating a logic design |
| US6859913B2 (en) * | 2001-08-29 | 2005-02-22 | Intel Corporation | Representing a simulation model using a hardware configuration database |
| US7073156B2 (en) * | 2001-08-29 | 2006-07-04 | Intel Corporation | Gate estimation process and method |
| US20030046051A1 (en) * | 2001-08-29 | 2003-03-06 | Wheeler William R. | Unified design parameter dependency management method and apparatus |
| US20030046054A1 (en) * | 2001-08-29 | 2003-03-06 | Wheeler William R. | Providing modeling instrumentation with an application programming interface to a GUI application |
| US6721925B2 (en) * | 2001-08-29 | 2004-04-13 | Intel Corporation | Employing intelligent logical models to enable concise logic representations for clarity of design description and for rapid design capture |
| US7130784B2 (en) * | 2001-08-29 | 2006-10-31 | Intel Corporation | Logic simulation |
| US6983427B2 (en) * | 2001-08-29 | 2006-01-03 | Intel Corporation | Generating a logic design |
| US7197724B2 (en) * | 2002-01-17 | 2007-03-27 | Intel Corporation | Modeling a logic design |
| US20030145311A1 (en) * | 2002-01-25 | 2003-07-31 | Wheeler William R. | Generating simulation code |
| JP2003240823A (ja) * | 2002-02-15 | 2003-08-27 | Mitsubishi Electric Corp | プログラム変換方法、プログラム変換システム、プログラム変換プログラム、治具の設計システム、冶具の設計プログラムおよびプログラムが記録された記録媒体 |
| JP4063585B2 (ja) * | 2002-05-20 | 2008-03-19 | 富士通株式会社 | Ｂｗｂ伝送配線設計システム |
| US6925616B2 (en) * | 2002-10-04 | 2005-08-02 | Sun Microsystems, Inc. | Method to test power distribution system |
| US6789241B2 (en) * | 2002-10-31 | 2004-09-07 | Sun Microsystems, Inc. | Methodology for determining the placement of decoupling capacitors in a power distribution system |
| US7117459B2 (en) * | 2002-11-26 | 2006-10-03 | Matsushita Electric Industrial Co., Ltd. | Layout check system |
| US7119607B2 (en) | 2002-12-31 | 2006-10-10 | Intel Corporation | Apparatus and method for resonance reduction |
| US7143381B2 (en) * | 2002-12-31 | 2006-11-28 | Intel Corporation | Resonance reduction arrangements |
| US7082580B2 (en) * | 2003-02-10 | 2006-07-25 | Lsi Logic Corporation | Energy recycling in clock distribution networks using on-chip inductors |
| DE10305520A1 (de) * | 2003-02-11 | 2004-08-19 | Robert Bosch Gmbh | Vorrichtung und Verfahren zur Dämpfung von Hohlraumresonanzen in einer mehrschichtigen Trägereinrichtung |
| US6859915B1 (en) * | 2003-02-13 | 2005-02-22 | Hewlett-Packard Development Company, L.P. | Signal line impedance verification tool |
| JP4612543B2 (ja) * | 2003-06-16 | 2011-01-12 | 日本電気株式会社 | プリント回路配線基板設計支援装置及びプリント回路基板設計方法並びにそのプログラム |
| US7010768B2 (en) * | 2003-06-17 | 2006-03-07 | International Business Machines Corporation | Transmission line bounding models |
| US7107555B2 (en) * | 2003-07-31 | 2006-09-12 | Taiyo Yuden Co., Ltd. | Method and apparatus for designing high-frequency circuit, and display method for use in designing high-frequency circuit |
| US7373620B1 (en) * | 2003-08-01 | 2008-05-13 | Cadence Design Systems, Inc. | Methods and mechanisms for extracting and reducing capacitor elements |
| JP4016005B2 (ja) * | 2004-02-09 | 2007-12-05 | 松下電器産業株式会社 | 抵抗値計算方法 |
| US7353483B2 (en) * | 2004-02-20 | 2008-04-01 | Matsushita Electric Industrial Co., Ltd. | Element arrangement check device and printed circuit board design device |
| CN1707484A (zh) * | 2004-06-12 | 2005-12-14 | 鸿富锦精密工业（深圳）有限公司 | 主机板上横跨裂缝的布线检查系统及方法 |
| JP2006012049A (ja) * | 2004-06-29 | 2006-01-12 | Sharp Corp | 配線板設計・検証装置 |
| JP2006018379A (ja) * | 2004-06-30 | 2006-01-19 | Toshiba Corp | 情報処理装置および情報表示方法 |
| US7350175B2 (en) * | 2004-09-29 | 2008-03-25 | Matsushita Electric Industrial Co., Ltd. | Circuit board design system, design data analysis method and recording medium with analysis program recorded thereon |
| JP4792274B2 (ja) * | 2004-10-29 | 2011-10-12 | パナソニック株式会社 | 等価材料定数算出システム、等価材料定数算出プログラム、等価材料定数算出方法、設計システムおよび構造体の製造方法 |
| US20060162960A1 (en) * | 2004-12-16 | 2006-07-27 | Litton Systems, Inc. | System for determining printed circuit board passive channel losses |
| DE102004061868A1 (de) * | 2004-12-22 | 2006-07-13 | Siemens Ag | Designvorrichtung für das Layout einer elektrische Bauteile aufweisenden Vorrichtung |
| JP2006235762A (ja) * | 2005-02-22 | 2006-09-07 | Orion Denki Kk | プリント基板用ｃａｄシステム |
| JP4574488B2 (ja) * | 2005-08-10 | 2010-11-04 | ハインズテック株式会社 | プリント基板の基準抵抗値の算出方法、プリント基板の品質検査方法、プリント基板検査用マスタ基板の選定方法、及びそれらのいずれかを用いたプリント基板の製造方法、並びに、プリント基板の基準抵抗値の算出システム、プリント基板の品質検査システム、プリント基板検査用マスタ基板の選定システム、及びそれらのいずれかを備えたプリント基板の製造システム。 |
| TWI295098B (en) * | 2005-08-19 | 2008-03-21 | Via Tech Inc | Method for analyzing power distribution system and related techniques |
| JP4671173B2 (ja) * | 2005-11-17 | 2011-04-13 | 日本電気株式会社 | プリント回路基板設計支援装置、プリント回路基板設計支援方法およびプリント回路基板設計支援用プログラム |
| JP2007226567A (ja) * | 2006-02-23 | 2007-09-06 | Fujitsu Ltd | 回路シミュレータおよび回路シミュレーションプログラム |
| US7533357B2 (en) * | 2006-06-02 | 2009-05-12 | International Business Machines Corporation | Method and apparatus to target pre-determined spatially varying voltage variation across the area of the VLSI power distribution system using frequency domain analysis |
| JP4760622B2 (ja) * | 2006-09-01 | 2011-08-31 | 日本電気株式会社 | 電磁放射解析装置、解析方法、および解析プログラム |
| US7877720B2 (en) * | 2007-01-08 | 2011-01-25 | International Business Machines Corporation | Method and tool for designing electronic circuits on a printed circuit board |
| US7818704B1 (en) * | 2007-05-16 | 2010-10-19 | Altera Corporation | Capacitive decoupling method and module |
| US7869645B2 (en) * | 2008-07-22 | 2011-01-11 | Seiko Epson Corporation | Image capture and calibratiion |
| US8090184B2 (en) * | 2008-07-23 | 2012-01-03 | Seiko Epson Corporation | Fault detection of a printed dot-pattern bitmap |
| US8269836B2 (en) * | 2008-07-24 | 2012-09-18 | Seiko Epson Corporation | Image capture, alignment, and registration |
| CN102797025B (zh) * | 2012-09-06 | 2015-10-07 | 深圳市常兴技术股份有限公司 | 用于金刚石制品电镀工艺的自动控制系统及方法 |
| KR101966250B1 (ko) | 2012-09-12 | 2019-04-05 | 삼성전자주식회사 | 무선 전력 전송의 영향을 받는 디바이스의 공진주파수 제어 장치 및 이의 방법 |
| US9317638B1 (en) * | 2014-11-03 | 2016-04-19 | Keysight Technologies, Inc. | Polymorphic circuit simulation system |
| US9653154B2 (en) | 2015-09-21 | 2017-05-16 | Sandisk Technologies Llc | Write abort detection for multi-state memories |
| US10467370B1 (en) * | 2017-09-30 | 2019-11-05 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for implementing a net as a transmission line model in a schematic driven extracted view for an electronic design |
| US10678978B1 (en) | 2017-09-30 | 2020-06-09 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for binding and back annotating an electronic design with a schematic driven extracted view |
| US10558780B1 (en) | 2017-09-30 | 2020-02-11 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for implementing schematic driven extracted views for an electronic design |
| CN110596616A (zh) * | 2019-10-12 | 2019-12-20 | 上海泽丰半导体科技有限公司 | 电源阻抗测试方法及电路板 |
| US10997333B1 (en) | 2019-12-05 | 2021-05-04 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for characterizing an electronic design with a schematic driven extracted view |
| US11353485B2 (en) * | 2020-02-11 | 2022-06-07 | Schneider Electric USA, Inc. | Embedded high frequency ground monitor |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI113937B (fi) * | 1989-02-21 | 2004-06-30 | Tatsuta Electric Wire & Gable | Painettu piirilevy ja menetelmä sen valmistamiseksi |
| US5123107A (en) * | 1989-06-20 | 1992-06-16 | Mensch Jr William D | Topography of CMOS microcomputer integrated circuit chip including core processor and memory, priority, and I/O interface circuitry coupled thereto |
| US5541849A (en) * | 1990-04-06 | 1996-07-30 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including estimation and comparison of timing parameters |
| JP3339531B2 (ja) | 1993-10-04 | 2002-10-28 | 松下電器産業株式会社 | プリント基板設計方法およびシステム |
| JPH07120368A (ja) | 1993-10-28 | 1995-05-12 | Kawasaki Steel Corp | 砥石がけ装置及び研磨方法 |
| JPH07239865A (ja) | 1994-02-25 | 1995-09-12 | Matsushita Electric Ind Co Ltd | 論理シミュレータ |
| US5761076A (en) * | 1994-04-19 | 1998-06-02 | Hitachi, Ltd. | Method for evaluating a driving characteristic of a device for a wiring, based upon lower order coefficients of series expansion form of complex admittance of the wiring |
| US5903469A (en) * | 1994-11-08 | 1999-05-11 | Synopsys, Inc. | Method of extracting layout parasitics for nets of an integrated circuit using a connectivity-based approach |
| US5724250A (en) * | 1996-02-07 | 1998-03-03 | Unisys Corporation | Method and apparatus for performing drive strength adjust optimization in a circuit design |
| JPH09266370A (ja) | 1996-03-28 | 1997-10-07 | Canon Inc | 片面プリント配線板および該片面プリント配線板の設計方法 |
| JPH09274623A (ja) | 1996-04-08 | 1997-10-21 | Oki Electric Ind Co Ltd | 伝送線路シミュレーションシステムとそれを用いた伝送線路シミュレーション方法 |
| JPH09325976A (ja) | 1996-06-04 | 1997-12-16 | Mitsubishi Electric Corp | 回路設計装置 |
| JP3643450B2 (ja) | 1996-09-20 | 2005-04-27 | 株式会社東芝 | コンピュータ支援設計システム |
| JPH10105583A (ja) | 1996-09-25 | 1998-04-24 | Mitsubishi Electric Corp | 伝送線路シミュレーション装置 |
| US5901063A (en) * | 1997-02-21 | 1999-05-04 | Frequency Technology, Inc. | System and method for extracting parasitic impedance from an integrated circuit layout |
| JPH10269277A (ja) | 1997-03-21 | 1998-10-09 | Nippon Telegr & Teleph Corp <Ntt> | バス回路の設計方法および伝送特性解析回路 |
| JPH10301976A (ja) | 1997-04-30 | 1998-11-13 | Hitachi Ltd | 電気回路シミュレーション方法 |
| JPH1115870A (ja) | 1997-06-26 | 1999-01-22 | Toshiba Corp | プリント基板設計支援システム及び記録媒体 |
| US6182269B1 (en) * | 1997-08-06 | 2001-01-30 | Lsi Logic Corporation | Method and device for fast and accurate parasitic extraction |
| JPH1194889A (ja) | 1997-09-19 | 1999-04-09 | Fujitsu Ltd | 多層基板からの放射電磁波解析装置 |
| JP3965739B2 (ja) | 1997-10-13 | 2007-08-29 | 株式会社デンソー | 集積回路のノイズシミュレーション装置及び記録媒体 |
| US6104258A (en) * | 1998-05-19 | 2000-08-15 | Sun Microsystems, Inc. | System and method for edge termination of parallel conductive planes in an electrical interconnecting apparatus |
| US6215373B1 (en) * | 1998-05-19 | 2001-04-10 | Sun Microsystems, Inc. | Method for edge termination of parallel conductive planes including estimating the characteristic impedance of the structure |
| JP2970660B1 (ja) | 1998-06-30 | 1999-11-02 | 日本電気株式会社 | プリント基板 |
| JP3183340B2 (ja) | 1998-09-29 | 2001-07-09 | 日本電気株式会社 | パスコンの有効性チェック方法および装置 |
| JP2000123062A (ja) | 1998-10-19 | 2000-04-28 | Toshiba Corp | プリント基板設計支援システム |
-
1999
- 1999-04-21 JP JP11420099A patent/JP3501674B2/ja not_active Expired - Lifetime
-
2000
- 2000-04-18 US US09/551,838 patent/US6546528B1/en not_active Expired - Lifetime
-
2002
- 2002-11-12 US US10/291,539 patent/US7120893B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 原田高志，外３名，「多層プリント回路基板の電源供給プレーンにおける共振特性」電子情報通信学会技術研究報告，電子情報通信学会，１９８９．９．Ｖｏｌ９８，Ｎｏ．２８５，Ｐ．４７〜５２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000305968A (ja) | 2000-11-02 |
| US6546528B1 (en) | 2003-04-08 |
| US20030084415A1 (en) | 2003-05-01 |
| US7120893B2 (en) | 2006-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3501674B2 (ja) | プリント回路基板特性評価装置、プリント回路基板特性評価方法、及び記憶媒体 | |
| JP3348709B2 (ja) | プリント回路基板設計支援装置及び制御プログラム記録媒体 | |
| EP1088345B1 (en) | System and method for determining the desired decoupling components for power distribution systems using a computer system | |
| JP3838328B2 (ja) | 設計支援装置および設計支援装置に含まれるコンピュータに実行させるためのプログラムを記録したコンピュータ読みとり可能な記録媒体 | |
| US6532439B2 (en) | Method for determining the desired decoupling components for power distribution systems | |
| JP2005251223A (ja) | プリント回路基板特性評価方法、及び記憶媒体 | |
| US9536033B2 (en) | Board design method and board design device | |
| US7839135B2 (en) | System for and method of analyzing printed board carrying chassis, printed board carrying chassis structure, program, and recording medium | |
| JPH1194889A (ja) | 多層基板からの放射電磁波解析装置 | |
| Naishadharn | Experimental equivalent-circuit modeling of SMD inductors for printed circuit applications | |
| Daijavad et al. | Modeling common-mode radiation of 3D structures | |
| Pajovic et al. | Analysis of via capacitance in arbitrary multilayer PCBs | |
| Pak et al. | Modeling and measurement of radiated field emission from a power/ground plane cavity edge excited by a through-hole signal via based on a balanced TLM and via coupling model | |
| JP3690305B2 (ja) | プリント回路基板特性評価方法、及び記憶媒体 | |
| JP3840883B2 (ja) | プリント基板の設計支援装置、設計支援方法および設計支援装置で使用されるプログラムを記録した記録媒体 | |
| JP3724407B2 (ja) | プリント回路基板特性評価装置、プリント回路基板特性評価方法、及び記憶媒体 | |
| Fan et al. | Quantifying decoupling capacitor location | |
| Hampe et al. | Damping of cavity-mode resonances in PCB power-bus structures using discrete capacitors | |
| Archambeault et al. | Modeling the effectiveness of decoupling capacitors for multilayer PCBs | |
| Shi et al. | New efficient method of modeling electronics packages with layered power/ground planes | |
| JP2002064279A (ja) | 多層回路基板の検証方法、設計方法、それらの装置および記録媒体 | |
| JP3885830B2 (ja) | プリント基板の設計支援装置、設計支援方法および設計支援装置で使用されるプログラムを記録した記録媒体 | |
| Kobayashi et al. | An investigation of the effect of chassis connections on radiated EMI from PCBs | |
| JP5212646B2 (ja) | プリント回路基板の設計支援装置 | |
| Fischer et al. | Influence of Adjacent Metal Cover Planes on EMC Filter Structures |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010828 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031202 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071212 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |