JP2002064279A - 多層回路基板の検証方法、設計方法、それらの装置および記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】基板内部の共振の影響を受けない位置に高速Ｉ
Ｃを配置する。 【解決手段】複数の導電層を層間に誘電体を挟んで積層
した構造を有し、最表面の導電層パターンに対し実装時
に電子部品が配置される多層回路基板について、電子部
品（たとえば高速ＩＣ）の配置位置を検証に際し、多層
回路基板内部の導電層間での共振周波数ｆを算出し、共
振周波数ｆごとに、その波長と多層回路基板の外形寸法
を基にして、導電層間に生じる定在波の振幅変化が最も
大きな腹の、多層回路基板の主面内における位置を算出
する。電子部品の中から特定の電子部品（高速ＩＣ）を
選別し（ＳＴ９，ＳＴ１０）、定在波の腹付近の主面内
位置に、特定の電子部品が配置されるか否かを最表面の
導電層パターンにつき調査した後（ＳＴ１１）、調査の
結果を出力する（ＳＴ１５）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速動作するＩＣ
などの電子部品に電源電圧を供給する電源電圧供給プレ
ートなどの複数の導電層を内部に有する多層回路基板に
ついて、複数の導電層間に発生する定在波による悪影響
を受ける電子部品位置を指摘することで電子部品位置変
更およびそれに伴うパターン修正等の対策に役立つ情報
の提供が可能な回路基板の検証方法と、この情報に基づ
いてパターン修正を行う回路基板の設計方法とに関す
る。また、本発明は、これらの検証方法または設計方法
を実行する、回路基板の検証装置および設計支援装置
と、上記検証方法を実施するステップを含む回路基板の
検証プラグラムが記録された記録媒体とに関する。

【０００２】

【従来の技術】プリント基板などの回路実装基板（以
下、回路基板）は、その回路に実装される各種電子部品
間の接続を行う信号線、所定の電子部品にクロック信号
を供給するクロック供給線、各電子部品に電源電圧また
は基準電位を供給する電源供給線などを、絶縁基板面に
所定パターンにて形成したものである。

【０００３】近年の電子機器の小型化、高性能化、高機
能化にともなって、回路基板として多層回路基板を内蔵
した電子機器も増えている。多層回路基板は、一般に、
たとえば５層，６層といった複数の導電体の層を、各層
間に誘電体を挟んで積層させ、また、誘電体の層を貫き
導電物質からなる棒状の接続体（以下、ビアという）に
より各層間を適宜接続した構成となっている。通常、最
上層の導電体パターンの表面（および最下層である導電
体パターン表面）に、ＩＣを含む各種電子部品が実装さ
れる。

【０００４】多層回路基板において、ＩＣ等に電源電圧
Ｖ_CCを供給する電源電圧供給層，基準電圧Ｖ_SSを供給す
る基準電圧供給層（グランド層）として、多層回路基板
内部で誘電体内に埋め込まれた埋込導電層が用いられ
る。このほか、多層回路基板内部の埋込導電層は、たと
えばクロック信号分配のため、あるいは位置が離れた箇
所のＩＣ間に信号を受け渡すための迂回路として用いら
れる。この多層回路基板内の埋込導電層の構造として、
上記した信号線の配線層が、電源電圧供給層と電源電圧
供給層間、グランド層とグランド層間、あるいは電源電
圧供給層とグランド層間に挟まれて配置されることがあ
る。これは、一定電圧で保持された層で信号線をシール
ディングするため、あるいは、多層回路基板内部の信号
線をストリップ線路構造するためである。また、実装面
の最も近い埋込配線層をグランド層として、実装面の信
号線をマイクロストリップ線路構造とすることもある。

【０００５】以上のような使用目的で多層回路基板内に
配置された電源電圧供給層およびグランド層は、通常、
ビアを通す部分のみ一回り大きな穴が適宜形成された、
全体ではプレート状のベタ配線層とするのが一般的であ
る。

【０００６】ところが、近年のＩＣの高速化により、ベ
タ配線層構造の、電源電圧供給層とグランド層間の共振
現象が問題となっている。この共振現象は、これらベタ
配線層間に配置された信号線を伝搬するデジタル信号の
高調波成分が、電源電圧供給層またはグランド層を導波
管として共振する現象である。

【０００７】以前のようにＩＣの動作周波数が低いとき
は、その波長に比べて基板サイズが小さく、この共振現
象は問題とならなかった。ところが、最近のようにＩＣ
の動作周波数が数十ＭＨｚ〜数１００ＭＨｚと高くなる
と、この共振現象が、いわゆるＥＭＩ(Electro-Magneti
c Interference) を引き起こす要因の一つてして顕在化
してきた。ＥＭＩを起こす放射雑音では、デジタル信号
の２次、３次、あるいは５次まで位のエネルギーが高い
高調波成分が問題となる。たとえば、仮に基板の比誘電
率εｒを４とすると、１００ＭＨｚのデジタル信号の３
次高調波である３００ＭＨｚの波長はλ／√（εｒ）＝
０．５ｍであり、その１／４波長は１２．５ｃｍとな
る。この長さが、たとえばノート型のパーソナルコンピ
ュータなどの基板長さに近づくと多層回路基板内で共振
が起こり、定在波が常時存在した状態となる。すると、
この電磁波は基板端部から空気中に放出され、電子機器
の筐体内のあらゆる処で共振現象を引き起しながら、筐
体の窓（スロットなど）から外部に妨害電波として放出
される。

【０００８】この妨害電波となる電磁波を多層回路基板
内で閉じ込めるための工夫も提案されているが、これは
近年、他の電子機器または人体に与える影響が社会的に
問題となっている外部に放出される電磁波のＥＭＩ対策
としては有効である。

【０００９】

【発明が解決しようとする課題】ところが、多層回路基
板内に定在波が存在すると、多層回路基板内部にＩＣの
重要な制御線などが配線されていた場合、この重要な制
御線にノイズが重畳し、ＩＣの誤動作などの不具合を引
き起こす恐れがある。また、電源電圧供給線やグランド
線の電圧値が局所的に変動することもある。これらのノ
イズ除去のため、たとえばＥＭＩフィルタなどのノイズ
除去部品を用いることもあるが、ノイズ除去部品を用い
るとデジタル信号の高調波成分が除去され、このため信
号波形が鈍り、パルスの立ち上がり時間が遅れ、これに
よって高速ＩＣが誤動作を起こす危険性が逆に高まるこ
とも少なくない。また、定在波の腹の位置に信号源（Ｉ
Ｃ）を配置すると、共振のレベルが増大すると言う問題
が有った。

【００１０】ところで、回路基板の設計は、設計支援装
置（ＣＡＤ装置）を用いて半自動化され、設計後のパタ
ーンは動作シュミレータで検証され、検証結果が良好で
あれば最終的なパターンが確定し、検証結果で不備が見
つかればパターンを修正することにより、設計の効率化
が図られている。

【００１１】しかし、従来のパターン検証においては、
定在波が基板面内の何処で悪影響するかをＣＡＤ装置
上、またはＣＡＤ装置に付属するソフトウエアを用いて
知ることはできなった。一方、いわゆるＥＭＩシュミレ
ータと呼ばれるソフトウエアも市販されているが、これ
は、信号線に流れる高周波電流を解析して放射雑音強度
を予測することはできても、その原因となる定在波を考
慮していない。

【００１２】この多層回路基板の内部共振による定在波
の悪影響は以前から指摘されていたにもかかわらず、従
来の回路基板のパターン設計では、有効な対策が取られ
ていないのが現状であった。

【００１３】本発明の目的は、従来の回路基板の設計工
程を大幅に変更することなく、定在波の共振レベルを増
大させる位置にＩＣが配置されるか否かを自動的に検証
し、これにより設計効率を上げ、設計コストを低減でき
る回路基板の検証方法と、この検証方法を用いた回路基
板の設計方法を提案することにある。また、本発明の他
の目的は、これらの検証方法または設計方法を実行す
る、回路基板の検証装置および設計支援装置と、上記検
証方法を実施するステップを含む回路基板の検証プラグ
ラムが記録された記録媒体とを提供することにある。

【００１４】

【課題を解決するための手段】本発明の第１の観点に係
る多層回路基板の検証方法は、複数の導電層を層間に誘
電体を挟んで積層した構造を有し、最表面の導電層パタ
ーンに対し実装時に電子部品が配置される多層回路基板
について、上記電子部品の配置位置を検証する多層回路
基板の検証方法であって、上記多層回路基板内部の上記
導電層間での共振周波数を算出し、上記共振周波数の波
長と上記多層回路基板の外形寸法を基に、上記導電層間
に生じる定在波の振幅変化が最も大きな腹の、上記多層
回路基板の主面内における位置を算出し、上記電子部品
の中から特定の電子部品を選別し、上記定在波の上記腹
付近の主面内位置に、上記特定の電子部品が配置される
か否かを上記最表面の導電層パターンにつき調査し、上
記調査の結果を出力する。

【００１５】好適に、上記共振周波数の算出では、上記
多層回路基板の主面の一方の辺に沿ったｘ方向と、ｘ方
向に直交し他方の辺に沿ったｙ方向それぞれについて上
記多層回路基板の寸法の１／ｎ（ｎ＝１，２，３，…）
を上記定在波の半波長とする周波数群のうちから、所定
の周波数より小さい有限数の周波数を算出し、上記定在
波の上記腹の位置の算出を上記有限数の周波数ごとに行
い、上記調査では、算出した全ての上記腹の付近に上記
特定の電子部品が配置されるか否かを上記最表面の導電
層パターンにつき調べる。

【００１６】上記定在波の上記腹の位置を算出するに際
し、好適に、上記多層回路基板の主面のｘ方向の寸法Ｓ
ｘおよびｘ方向に直交するｙ方向の寸法Ｓｙそれぞれを
上記共振周波数の半波長で除して得られた数の整数値か
ら、上記ｘ方向の上記定在波の半波数Ｎｘと、上記ｙ方
向の上記定在波の半波数Ｎｙを求め、上記定在波の半波
数Ｎｘの２倍値で上記寸法Ｓｘを割ってｘ方向の第１単
位距離を求め、上記定在波の半波数Ｎｙの２倍値で上記
寸法Ｓｙを割ってｙ方向の第２単位距離を求め、上記多
層回路基板の１つの角を原点としたｘｙ座標系におい
て、ｘ軸上で上記第１単位距離の偶数倍の座標を上記腹
のｘ座標とし、ｙ軸上で上記第２単位距離の偶数倍の座
標を上記腹のｙ座標として上記腹の位置を求める。

【００１７】上記電子部品は複数の半導体集積回路を含
む場合、好適に、上記電子部品の選別では、動作速度に
依存する上記半導体集積回路の所定の電気的特性パラメ
ータを評価し、その評価の結果から動作速度が速い部類
に属することが推定される半導体集積回路を、上記特定
の電子部品として上記複数の半導体集積回路の中から選
別する。上記所定の電気的特性パラメータは、たとえ
ば、パルス波の立ち上がり時間と、インバータの貫通電
流とを含む。

【００１８】上記共振周波数の算出では、上記多層回路
基板内部の略プレート状の第１の電源電圧供給プレート
と、上記特定の電子部品に電気的に接続された信号線を
内部に埋め込んだ誘電体層を挟んで上記第１の電源電圧
供給プレートと上記多層回路基板内部で対向する略プレ
ート状の第２の電源電圧供給プレートとの間に発生する
共振の周波数を算出する。また、上記調査結果の出力で
は、好適に、算出した上記腹の付近に配置される上記特
定の電子部品の部品番号を全て表示して警告する。

【００１９】本発明の第２の観点に係る多層回路基板の
設計方法は、複数の導電層を層間に誘電体を挟んで積層
した構造を有し、最表面の導電層パターンに対し実装時
に電子部品が配置される多層回路基板について、仮設計
データから上記電子部品の配置位置を調査し、検証の結
果を基に上記複数の導電層のパターンを修正する多層回
路基板の設計方法であって、仮設計された上記多層回路
基板の外形寸法を含む設計データおよび上記電子部品の
電気的特性データを抽出し、上記電気的特性データを基
に上記電子部品の中から特定の電子部品を選別し、上記
設計データに基づいて、上記多層回路基板内部の上記導
電層間での共振周波数を算出し、上記共振周波数の波長
と上記外形寸法とを基に、上記導電層間に生じる定在波
の振幅変化が最も大きな腹の、上記多層回路基板の主面
内における位置を算出し、上記定在波の上記腹付近の主
面内位置に上記特定の電子部品が配置されるか否かを、
上記最表面の導電層パターンにつき調査し、上記調査の
結果に基づいて、上記特定の電子部品が上記腹付近の主
面内位置に配置されないように上記導電層のパターンを
修正する。好適に、算出した上記共振周波数の波長と上
記外形寸法とを基に、上記導電層間に生じる定在波の振
幅変化が最も小さな節の、上記多層回路基板の主面内に
おける位置を算出し、上記導電層のパターン修正では、
上記特定の電子部品が上記節の主面内位置に出来るだけ
近く配置されるように上記導電層のパターンを修正す
る。

【００２０】本発明の第３の観点に係る多層回路基板の
検証装置は、複数の導電層を層間に誘電体を挟んで積層
した構造を有し、最表面の導電層パターンに対し実装時
に電子部品が配置される多層回路基板について、上記電
子部品の配置位置を検証する多層回路基板の検証装置で
あって、設計された上記多層回路基板の設計データおよ
び上記電子部品の電気的特性データを登録した登録手段
と、上記設計データから上記多層回路基板の外形寸法を
含む所定の設計パラメータを抽出し、上記電気的特性デ
ータから上記電子部品の所定の特性パラメータを抽出す
る抽出手段と、上記設計パラメータを用いて、上記多層
回路基板内部の上記導電層間での共振周波数を算出し、
算出した上記共振周波数の波長と上記外形寸法を基に、
上記導電層間に生じる定在波の振幅変化が最も大きな腹
の、上記多層回路基板の主面内における位置を算出する
演算手段と、上記特性パラメータを基に、上記電子部品
の中から特定の電子部品を選別し、上記定在波の上記腹
付近の主面内位置に上記特定の電子部品が配置されるか
否かを、上記最表面の導電層パターンにつき調査する調
査手段と、上記調査の結果を出力する出力手段とを有す
る。上記出力手段は、好適に、算出した全ての上記腹の
付近に配置される上記特定の電子部品の部品番号を表示
して警告する。

【００２１】本発明の第４の観点に係る多層回路基板の
設計支援装置は、複数の導電層を層間に誘電体を挟んで
積層した構造を有し、最表面の導電層パターンに対し実
装時に電子部品が配置される多層回路基板の設計を支援
する多層回路基板の設計支援装置であって、仮設計され
た上記多層回路基板の設計データおよび上記電子部品の
電気的特性データを登録した登録部と、上記多層回路基
板の設計を支援する設計支援部と、上記設計支援部が仮
設計した上記多層回路基板の上記電子部品の配置位置の
適否を検証する検証部とを有し、上記検証部は、上記登
録部から上記設計データおよび上記電気的特性データを
読み出して、上記多層回路基板の外形寸法を含む所定の
設計パラメータと、上記電子部品の所定の特性パラメー
タとを抽出する抽出手段と、上記設計パラメータを用い
て、上記多層回路基板内部の上記導電層間での共振周波
数を算出し、上記共振周波数の波長と上記外形寸法を基
に、上記導電層間に生じる定在波の振幅変化が最も大き
な腹の、上記多層回路基板の主面内における位置を算出
する演算手段と、上記特性パラメータを基に、上記電子
部品の中から特定の電子部品を選別し、上記演算手段が
算出した上記定在波の上記腹付近の主面内位置に上記特
定の電子部品が配置されるか否かを、上記最表面の導電
層パターンにつき調査し、調査の結果を上記設計支援部
に出力する調査手段とを有し、上記設計支援部は、上記
調査の結果に基づいて、上記特定の電子部品が上記腹付
近の主面内位置に配置されないように上記導電層のパタ
ーンを修正する。

【００２２】このような構成の本発明の第３，第４の観
点に係る多層回路基板の検証装置，設計支援装置は、前
記した第１，第２の観点に係る検証方法または設計方法
を具体的な手段で実施するものである。検証装置は、上
記設計支援装置に登録部および検証部として包含されて
いるので、ここでは設計支援装置の動作（作用）を説明
する。

【００２３】まず、設計支援部が設計者を支援すること
により、所定の機能を有する多層回路基板の仮設計がな
される。仮設計された多層回路基板の設計データは一
旦、登録部に登録される。また、この登録部には、回路
基板に実装されることが予定されているＩＣなどの電子
部品の電気的特性データ（たとえば、入力出力特性や遅
延特性、パルスの立ち上がり時間などの各種データ）が
登録されている。

【００２４】この仮設計された多層回路基板を検証する
際に、まず、抽出手段が、上記登録部から設計データお
よび電子部品の電気的特性データを読み出し、設計デー
タから多層回路基板の基板寸法を含む必要な設計パラメ
ータを抽出する。また、電気的特性データから、たとえ
ばインバータの貫通電流，パルス波の立ち上がり時間な
ど必要な特性パラメータを抽出する。

【００２５】演算手段が、抽出した設計パラメータを用
いて、上記多層回路基板内部の導電層間、たとえば第
１，第２電源電圧供給プレート間に発生する共振の周波
数（共振周波数）を算出する。また、この共振周波数を
波長に変換し、この波長と上記基板寸法とを基に、第
１，第２電源電圧供給プレート間に生じる定在波の腹
の、多層回路基板の主面内における位置を算出する。こ
こで、定在波の腹とは、定在波の半波長ごとに現れる振
幅変化が最も大きな箇所である。具体的には、まず、多
層回路基板の主面のｘ方向の寸法Ｓｘおよびｘ方向に直
交するｙ方向の寸法Ｓｙそれぞれを共振周波数の半波長
で除して得られた数の整数値から、ｘ方向の定在波の半
波数Ｎｘと、ｙ方向の上記定在波の半波数Ｎｙを求め
る。つぎに、定在波の半波数Ｎｘの２倍値で寸法Ｓｘを
割ってｘ方向の第１単位距離を求め、定在波の半波数Ｎ
ｙの２倍値で寸法Ｓｙを割ってｙ方向の第２単位距離を
求める。そして、多層回路基板の１つの角を原点とした
ｘｙ座標系において、ｘ軸上で第１単位距離の偶数倍の
座標を腹のｘ座標とし、ｙ軸上で第２単位距離の偶数倍
の座標を腹のｙ座標とし、腹の位置を求める。この腹の
位置は、所定周波数のより小さい共振周波数の全てにつ
いて算出する。また、演算手段は、必要に応じて、定在
波の節、すなわち振幅変化が最小の主面内位置も算出す
る。上記した腹の位置算出ではｘ軸，ｙ軸上でそれぞれ
第１，第２単位距離の偶数倍の座標を腹のｘ座標，ｙ座
標としたが、この節の座標は、ｘ軸，ｙ軸上でそれぞれ
第１，第２単位距離の奇数倍の座標を節のｘ座標，ｙ座
標とすることで算出できる。

【００２６】一方、調査手段が、予め、上記特性パラメ
ータを基に電子部品の中から特定の電子部品を選別して
おく。調査手段は、上記定在波の腹が算出されると、こ
の腹付近の主面内位置に特定の電子部品が配置されるか
否かを調べる。配置される場合は、必要に応じて警告を
出力するとともに、この腹付近に配置される特定の電子
部品の部品名を設計支援部に出力する。

【００２７】設計支援部は、この部品名リストをもと
に、特定の電子部品の全てが定在波の腹付近の主面内位
置に配置されないように、最表面の導電層パターンを修
正し、また必要に応じて多層回路基板内部のパターンお
よび接続部の位置なども修正する。このとき、望ましく
は、定在波の節の位置に出来るだけ近くなるように特定
の電子部品を位置させる。これにより、特定の電子部品
に接続された信号線の電子部品近くの箇所に定在波の影
響でノイズが重畳され難くなる。また、特定の電子部品
に印加される電源電圧の電位も安定である。

【００２８】本発明の第５の観点に係る記録媒体は、複
数の導電層を層間に誘電体を挟んで積層した構造を有
し、最表面の導電層パターンに対し実装時に電子部品が
配置される多層回路基板について、上記電子部品の配置
位置の適否を検証する検証プログラムを記録データ内に
含む記録媒体であって、外形寸法を含む上記多層回路基
板の設計データおよび電気的特性データを抽出するステ
ップと、上記電気的特性データを基に、上記電子部品の
中から特定の電子部品を選別するステップと、上記設計
データを用いて、上記多層回路基板内部の上記導電層間
での共振周波数を算出するステップと、上記共振周波数
の波長と上記外形寸法を基に、上記導電層間に生じる定
在波の振幅変化が最も大きな腹の、上記多層回路基板の
主面内における位置を算出するステップと、上記定在波
の上記腹付近の主面内位置に上記特定の電子部品が配置
されるか否かを、上記最表面の導電層パターンにつき調
査するステップとを含む。

【００２９】

【発明の実施の形態】以下、本発明の実施形態に係る設
計支援装置（ＣＡＤ装置）および設計方法を、図面を参
照しながら説明する。なお、本発明に係る検証装置およ
び検証方法の実施形態は、以下のＣＡＤ装置、および、
これを用いた回路基板の設計方法の実施形態に包摂され
る。また、本発明に係る記録媒体は、以下の設計方法の
検証に係わる処理ステップをプログラム言語で記述した
ものを記録したフロッピーディスク等の記録媒体である
ことから、ここでの説明は省略する。

【００３０】図１は、多層回路基板の一例を示す断面図
である。この多層回路基板１００では、導電層の階層が
８階層Ｈ１〜Ｈ８存在し、各階層Ｈ１〜Ｈ８の導電層
は、その各層間に誘電体１０９を挟んで積層されてい
る。最表面の第１階層Ｈ１において所定の配線パターン
１０１ａ，１０１ｂが形成され、配線パターン１０１
ａ，１０１ｂに図示しない各種電子部品がはんだ付けさ
れる。また、反対側の最表面の第８階層Ｈ８においても
所定の配線パターン１０８ａ，１０８ｂが形成され、配
線パターン１０８ａ，１０８ｂにも図示しない各種電子
部品がはんだ付けされる。このうち配線パターン１０１
ｂと１０８ｂは１本の棒状導電部材（ビア１１０）によ
り電気的に接続されている。多層回路基板１００の内部
には、ビア１１０を通すところが適宜開口した全体では
略板状の電源電圧供給プレートが存在する。この例で
は、第２，第５階層Ｈ２，Ｈ５に基準電圧Ｖ_SS（接地電
位）を供給する第１電源電圧供給プレート１０２，１０
５が配置され、第４，第７階層Ｈ４，Ｈ７に電源電圧Ｖ
_ccを供給する第２電源電圧供給プレート１０４，１０７
が配置されている。このうち第１電源電圧供給プレート
１０２，１０５は、前記したビア１１０に接続し、接地
電位が最表面の各種電子部品に供給されるようになって
いる。また、第２電源電圧供給プレート１０４，１０７
も、図示しない他のビアを経由して最表面の各種電子部
品に接続されるようになっている。一方、第３，第６階
層Ｈ３，Ｈ６には、所定パターンの信号線１０３，１０
６が配置されている。この信号線１０３，１０６は、図
示しない他のビアを経由して最表面の各種電子部品また
は信号線１０１ａ，１０８ａ等に適宜接続されている。

【００３１】このように形成された多層回路基板１００
の内部では、第１，第２電源電圧供給線間（１０２と１
０４間，または、１０５と１０７間）の誘電体に埋め込
まれた信号線１０３または１０６に、動作時に、高い周
波数のクロック信号その他のデジタル信号が伝播する
と、その高調波成分により第１，第２電源電圧供給プレ
ートを導波管とした電磁波の共振現象が生じる。

【００３２】図２に、第１，第２電源電圧供給プレート
を、ｘｙｚ座標系で示す。第１，第２電源電圧供給プレ
ートはｘｙ平面と平行に配置され、そのｘ方向サイズは
共にＳｘ，ｙ方向サイズは共にＳｙである。また、第
１，第２電源電圧供給プレート間の誘電体の比誘電率は
εｒで表す。この共振現象における共振周波数ｆは、基
板の辺の長さが半波長λ／２に等しくなる周波数、その
整数倍の周波数、および、基板の各辺に関する、これら
の周波数が複合した周波数である。したがって、この共
振周波数ｆは、基板の寸法（ここでは、第１，第２電源
電圧供給プレートのサイズＳｘ，Ｓｙと等価）に密接に
関係する。共振周波数ｆの算出式を次式(1-1),(1-2) に
示す。

【数１】

【００３３】ここで、Ｃo は真空中の光速度〔ｍ／
ｓ〕、Ｒt は平方根の演算記号、εｒは：第１，第２電
源電圧供給プレート間の誘電体の比誘電率、ｍとｎは０
以上の任意の整数値をとるモード次数、Ｓｘはｘ軸方向
の基板長（第１，第２電源電圧供給プレート長）
〔ｍ〕、Ｓｙはｙ軸方向の基板長（第１，第２電源電圧
供給プレート長）〔ｍ〕を表す。この式(1-1),(1-2) か
ら、各モードにおける共振周波数ｆ〔Ｈｚ〕が求まり、
どのモードの共振が発生するかは、信号源（共振の原因
となるエネルギーが高い高調波成分をもつ信号線）が基
板主面上のどの位置に存在するかに依存する。

【００３４】図３は、基板長Ｓｘ，Ｓｙを共に０．２
ｍ、比誘電率εｒを４．３とした場合、この共振によっ
て生ずるＴＭ(Transverse Magnetic) 波ＴＭ_n,m の周波
数を表に示したものである。また、図３の中からｆ＝３
６２ＭＨｚ、７２４ＭＨｚ、１０８６ＭＨｚで発生する
定在波を、図４（Ａ）〜図４（Ｃ）に示す。図４（Ａ）
〜図４（Ｃ）に示すように、第１，第２電源電圧供給プ
レート端同士がビア、あるいは、コンデンサ等で短絡さ
れていない場合、プレート端が必ず腹、すなわち定在波
の振幅変化が最も大きな箇所となることがわかる。ま
た、信号源（エネルギーが高い高調波成分を含む信号
線）の位置が節、すなわち定在波の振幅変化が最も小さ
な箇所にある時には共振せず、信号源が腹にあたる場所
にあるときは、逆に共振しやすくなる。さらに、この定
在波中に他の信号線がある場合、その信号線が定在波の
腹にあるとき最も共振しやすくなる。

【００３５】図１に示すような多層回路基板１００で
は、通常、たとえばマイクロプロセッサ，画像処理ＬＳ
Ｉまたは液晶駆動ＬＳＩなどの高速ＩＣと他の電子部品
間を接続する信号線は最短の距離で結ばれ、また、高速
ＩＣの電源電圧供給端子も、その電源電圧の供給プレー
トと最短の距離で結ばれる工夫がされている。したがっ
て、プレート間に挟まれた信号線１０３，１０６の真上
に、これに接続する高速ＩＣも配置され、ビアによる最
短距離で対応する信号線と電気的接続が達成されること
が多い。したがって、この共振現象の影響を避けるため
に、高速なＩＣは、出来るだけ定在波の腹にあたる場所
を避け、節にあたる場所に配置することが望ましい。本
実施形態は、この共振現象の影響を受けやすい位置にあ
る高速ＩＣを自動的に検出し、高速ＩＣの配置場所を変
更するステップを含む多層回路基板の設計に関する。

【００３６】図５は、実施形態に係る設計支援装置（Ｃ
ＡＤ装置）の概略構成を示すブロック図である。このＣ
ＡＤ装置は、大まかには、コンピュータを中核とした設
計支援部１、設計支援部１による設計された多層回路基
板を検証する検証部２、外部記憶装置である登録部３、
設計者の操作を受け付けるキーボード，マウス，その他
の入力機器群からなる入力部４、ディスプレイ，プリン
タ，プロッタ，その他の出力機器群からなる出力部５と
を有する。

【００３７】設計支援部１は、多層回路基板の設計デー
タを、一旦、登録部３に出力して仮登録する。設計デー
タとしては、たとえば、基板寸法、基板階層構造、各階
層ごとの信号線，電源電圧供給線（または電源電圧供給
プレート）のパターン，部品取り付けパターン，ビアお
よびビアパッド、誘電体の仕様等がある。これにより、
設計支援部１は、仮設計された多層回路基板の設計デー
タを登録部３を経由して検証部２に入力する。一方、検
証部２からの検証結果は、同様に、登録部３を経由して
設計支援部１に出力する構成でもよいが、この図示例で
は、検証結果を直接、設計支援部１に入力する構成とな
っている。登録部３は、多層回路基板の設計データを含
む基板データベース、ＩＣを含む各種電子部品の電気的
特性データのデータベースを含む。入力部４は、入力し
たデータおよび指示を出力する設計支援部１および検証
部２に接続されている。出力部５は、設計支援部１およ
び検証部２に接続され、検証部２の検証結果、設計支援
部１の仮設計パターンおよび修正後のパターンの情報を
入力し、所定の出力形式で外部に出力または表示する。

【００３８】検証部２は、変換部２１、抽出部２２、演
算部２３、調査部２４、記憶部２５および制御部２６を
有する。検証部２内の各構成部２１〜２５は、制御部２
６の制御を受けて予め決められた処理内容を、予め決め
られた手順に従って実行する。変換部２１は、登録部３
からの各種データベースから取得したデータをフォーマ
ット変換して記憶部２５または抽出部２２に出力する。

【００３９】抽出部２２は、記憶部２５内の基板データ
ベースから多層回路基板の所定の設計パラメータ、すな
わち基板サイズＳｘ，Ｓｙ〔ｍ〕および誘電体の比誘電
率εｒなどを抽出する。また、記憶部２５に保持された
電気的特性データから、ＩＣの所定の特性パラメータ、
すなわちインバータの貫通電流Ｉscおよびパルス波の立
ち上がり時間τｒなどを抽出する。これら抽出後のパラ
メータは、記憶部２５内で指定されたアドレス内に格納
される。

【００４０】本実施形態における記憶部２５は、検証部
２内の、他の全ての構成部２１〜２４および２６が処理
した結果および入力データを適宜保持する。したがっ
て、記憶部２５は、検証部２内の他の構成部と直接接続
されている。そのほか、記憶部２５は、入力データの一
つとして前記入力部４から入力され設定された初期条件
を保持可能に、入力部４に接続されている。この初期条
件としては、共振周波数ｆを求める範囲の最大値を示す
最大適用周波数ｆ_X （＝定数Ｋ１）〔Ｈｚ〕および後述
する各種定数Ｋ２〜Ｋ５がある。この初期条件の取り込
み指令は、たとえば制御部２６が行う。

【００４１】演算部２３は、抽出した設計パラメータを
記憶部２５から読み出し、読み出した設計パラメータを
用いて、共振周波数ｆを前記式(1-1),(1-2) から算出す
る。この式(1-1),(1-2) からは共振周波数ｆ〔Ｈｚ〕は
無限に存在することとなるが、ここでは、ある制限を設
ける。すなわち、最大適用周波数ｆ_X 〔Ｈｚ〕を上記初
期条件として設定し、その最大適用周波数ｆ_X 以下の有
限個の共振周波数ｆを求める。また、演算部２３は、求
めた共振周波数ごとに、定在波の腹および節の位置、お
よび高速ＩＣの配置禁止領域を算出する。

【００４２】以下、この定在波の腹および節等の算出方
法について、式を用いて説明する。まず、次式（２）を
用いて各共振周波数ｆ〔Ｈｚ〕を波長λ〔ｍ〕に変換す
る。

【数２】 λ＝Ｃｏ ／（ｆ×Ｒt(εｒ) ） …（２）

【００４３】つぎに、得られた波長λごとに、ｘ方向お
よびｙ方向の定在波の半波数Ｎｘ，Ｎｙを、次式(3-1),
(3-2) を用いて算出する。なお、これらの式中、“Ｉnt
eger”は［ ］内の演算結果の整数値を表す記号であ
る。

【数３】 Ｎｘ＝Ｉnteger [ａ／（λ／２）] …(3-1) Ｎｙ＝Ｉnteger [ｂ／（λ／２）] …(3-2)

【００４４】つぎに、定在波の半波数Ｎｘと、０以上の
任意の整数であるｘ方向の次数ｕ_xとを用いた次式(4-
1),(4-2) から、定在波のｘ軸上の節のｘ座標Ｌｘ_odd
〔ｍ〕と腹のｘ座標Ｌｘ_even〔ｍ〕を求める。同様に、
定在波の半波数Ｎｙと、０以上の任意の整数であるｙ方
向の次数ｕ_y とを用いた次式(4-3),(4-4) から、定在波
のｙ軸上の節のｙ座標Ｌｙ_odd 〔ｍ〕と腹のｙ座標Ｌｙ
_even〔ｍ〕を求める。

【数４】 Ｌｘ_odd ＝Ｓｘ×（２ｕ_x ＋１）／（２Ｎｘ）…(4-1) Ｌｘ_even＝Ｓｘ×（２ｕ_x ）／（２Ｎｘ） …(4-2) Ｌｙ_odd ＝Ｓｙ×（２ｕ_y ＋１）／（２Ｎｙ）…(4-3) Ｌｙ_even＝Ｓｙ×（２ｕ_y ）／（２Ｎｙ） …(4-4)

【００４５】これらの式は、基板の一つの角を原点とし
たｘｙ座標系における定在波の節と腹の座標を与えるも
のである。ここで、原点は腹となることから、式(4-1)
はｕ _x ＜Ｎｘ（ｕ_x =0,1,2, …）の制限下で演算され、
式(4-2) はｕ_x ≦Ｎｘの制限下で演算され、式(4-3) は
ｕ_y ＜Ｎｙ（ｕ_y =0,1,2, …）の制限下で演算され、式
(4-4) はｕ_y ≦Ｎｙの制限下で演算される。これらのｘ
座標Ｌｘ_odd ，Ｌｘ_evenとｙ座標Ｌｙ_odd ，Ｌｙ_evenを
基板の主面上に２次元に展開することにより、基板面内
の定在波の全ての節と腹の位置を求めることができる。

【００４６】ただし、基板の周縁が定在波の腹となる
が、その周縁から一定幅内側の領域は、基板端から放出
される電磁波の回り込み等の影響で放射雑音強度が強く
高速ＩＣの配置に向かない。そこで、最後に、その基板
縁部の高速ＩＣの配置禁止領域のｘ方向の幅Ｗｘ〔ｍ〕
とｙ方向の幅Ｗｙ〔ｍ〕を、次式(5-1),(5-2) により算
定する。なお、この配置禁止領域の算定は、基板データ
が抽出された段階で予め演算手段２３が算出し、記憶部
２５内に保持しておくとよい。

【数５】 Ｗｘ＝Ｓｘ／Ｋ２ …(5-1) Ｗｙ＝Ｓｙ／Ｋ３ …(5-2)

【００４７】ここでＫ２，Ｋ３は任意の定数であり、通
常、この値は初期条件として入力部４から入力され、記
憶部２５内に取り込まれる。この定数は、たとえばＥＭ
Ｉシュミレータなどの結果に応じて変えることができ
る。

【００４８】調査部２４は、抽出部２２により抽出され
記憶部２５内に電気的特性データが格納された段階で、
基板に実装される全てのＩＣについての特性パラメータ
を用いて高速ＩＣを調査し、選別する。すなわち、ＩＣ
内のインバータの貫通電流Ｉsc〔Ａ〕およびパルス波の
立ち上がり時間τｒ〔秒〕を全てのＩＣについて調査
し、このパラメータが以下の式(6-1),(6-2) を満たすＩ
Ｃを、配置変更の対象である高速ＩＣとして選別し、そ
のＩＣ名をリストアップする。

【数６】 Ｉsc＝Ｃload×ｄＶ／ｄｔ ≧Ｋ４×１０^-3 …(6-1) τｒ≦Ｋ５×１０^-9 …(6-2)

【００４９】ここで、ＣloadはＩＣのロジック回路を構
成する基本インバータの負荷容量値であり、貫通電流Ｉ
scは、この容量値Ｃload〔Ｆ〕の負荷容量を充放電する
電流で定義される。

【００５０】また、調査部２４は、特定した高速ＩＣの
リストを記憶部２５から読み出し、その位置情報を参照
して、特定した高速ＩＣのの配置位置が、演算部２３が
算出した定在波の腹となっていないかを調べる。この調
査の結果、定在波の腹付近に配置される特定の高速ＩＣ
がある場合、その位置変更を警告するエラーチェックリ
ストを発行し、出力部５に送る。また、このエラーチェ
ックリストと定在波の腹と節の座標情報を、設計支援部
１に送る。

【００５１】このエラーチェックリストは、出力部５か
ら出力、たとえば画面表示される。設計作業者は、出力
部５から出力されたエラーチェックリストを見て、設計
支援部１を操作し、定在波の腹付近に位置していた高速
ＩＣを定在波の節に出来るだけ近づけるように、ＩＣ取
り付けパターンを含む配線パターンの修正、および必要
に応じて、多層回路基板内のビアの位置等を修正する。
修正が完了した回路基板データは登録部２に本登録さ
れ、多層回路基板の検証および修正が完了する。

【００５２】つぎに、このような構成のＣＡＤ装置を用
いて、図６に示す構造の多層回路基板をパターン設計
し、その検証と修正を行う具体的実施例を、図７〜図９
のフローチャートに沿って説明する。

【００５３】図６（Ａ）は、多層回路基板の実装時にお
けるドライバＩＣ（Ｄ）およびレシーバＩＣ（Ｒ）と信
号線Ｅとの配置パターン例である。また、図６（Ｂ）は
ドライバＤおよびレシーバＲに関するパラメータを記述
した図、図６（Ｃ）は信号線の配線構造を示す図であ
る。多層回路基板の実装時には、図６（Ａ）に示すよう
に、１つのドライバＤ（ＩＣ１００）の第１出力ピン
と、１つのレシーバＲ（ＩＣ２００）の第１入力ピンと
の間に、マイクロストリップ構造の信号線（マイクロス
トリップライン）Ｅが接続される。基準電位Ｖ_SSで保持
された第１電源電圧供給プレートＰ１上に誘電体層Ｄｉ
Ｌ１が形成され、その誘電体層ＤｉＬ１上に信号線Ｅが
配置されている。また、第１電源電圧供給プレートＰ１
の下に、誘電体ＤｉＬ２が配置され、さらにその下に第
２電源電圧供給プレートＰ２が配置されている。

【００５４】このような構造の多層回路基板の検証およ
びパターン修正では、まず、図８のステップＳＴ１にお
いて、初期条件を設定する。ここでは、最大適用周波数
ｆ_X としてのＫ１を１２００ＭＨｚに設定し、他の係数
Ｋ２〜Ｋ５を、Ｋ２＝Ｋ３＝５、Ｋ４＝Ｋ５＝２に設定
する。これらの初期条件は、たとえば図５の入力部４か
ら操作者が手入力し、記憶部２５の所定アドレス内に記
憶される。

【００５５】つぎに、抽出部２２が，登録部３内に登録
されている基板データベースから設計データを読み出
し、設計データから基板構造（図６（Ｃ））を抽出し
（ステップＳＴ２）、続いて基板寸法（Ｓｘ，Ｓｙ）＝
（０．２〔ｍ〕，０．２〔ｍ〕）等の設計パラメータを
抽出する（ステップＳＴ３）。具体的には、登録部３か
ら読み出した基板データベース情報を、変換部２１でフ
ォーマット変換した後、その中から、抽出部２２が基板
寸法等を抽出し、必要に応じて記憶部２５の所定アドレ
ス内に書き込む。また、抽出部２２は、登録部３内の電
気的特性データのデータベースから、必要な特性パラメ
ータＩsc，τｒ等を抽出し、必要に応じて記憶部２５の
所定アドレス内に書き込む。

【００５６】ステップＳＴ４では、演算部２３が、抽出
した設計パラメータ、すなわち基板寸法Ｓｘ，Ｓｙ等を
前記式(1-2) に代入してｋを求め、これを前記式(1-1)
に代入して共振周波数ｆを算出する。この共振周波数ｆ
を算出範囲は、初期条件として与えられた最大適用周波
数ｆ_X 以内に限られ、図３の表でいうと、ＴＭ₂₃，ＴＭ
₃₂，ＴＭ₃₃は算出対象から除外される。したがって、共
振周波数として、ｆ＝３６２，５１１，７２４，８０
９，１０２２，１０８６，１１４４〔ＭＨｚ〕の７つが
算出される。

【００５７】ステップＳＴ５で、演算部２３が、この７
つの共振周波数ｆをそれぞれ、式（２）により波長λに
変換する。これにより７つの波長、すなわちλ＝０．４
００，０．２８３，０．２００，０．１７９，０．１４
１，０．１３３，０．１２６〔ｍ〕が算出される。

【００５８】ステップＳＴ６では、演算部２３が、各波
長ごとに、定在波のパラメータを導出する。まず、図９
のステップ６１において、ｘ方向の定在波の半波数Ｎｘ
を、前記式(3-1) を用いて算出する。これにより、各波
長の定在波の半波数Ｎｘ＝１，１，２，２，２，３，３
（波長が長い順）が求まる。つぎのステップＳＴ６２に
おいて、定在波のｘ方向の節の座標、すなわちｘ座標Ｌ
ｘ_odd を、前記式(4-1) を用いて算出する。これによ
り、各波長の定在波の節のｘ座標はＬｘ_odd ＝０．０３
３，０．０５０，０．１，０．１５０，０．１６７
〔ｍ〕の５種類となる。つぎのステップＳＴ６３におい
て、定在波のｘ方向の腹の座標、すなわちｘ座標Ｌｘ
_evenを、前記式(4-2) を用いて算出する。これにより、
各波長の定在波の腹のｘ座標はＬｘ_even＝０．０，０．
０６７，０．１，０．１３３，０．２〔ｍ〕の５種類と
なる。

【００５９】ステップＳＴ６４〜ＳＴ６６において、同
様に、定在波のｙ方向の半波数Ｎｙを求め (式(3-2))、
これを用いて定在波の節のｙ座標Ｌｙ_odd (式(3-2))
と、腹のｙ座標Ｌｘ_even (式(3-2))を算出する。本例の
場合、基板長さがｘ方向とｙ方向で同じことから、この
結果は、ｘ方向の場合と同じであり、定在波のｙ方向の
半波数Ｎｘ＝１，１，２，２，２，３，３となり、定在
波の節のｙ座標はＬｙ_odd ＝０．０３３，０．０５０，
０．１，０．１５０，０．１６７〔ｍ〕の５種類とな
り、腹のｙ座標はＬｙ_even＝０．０，０．０６７，０．
１，０．１３３，０．２〔ｍ〕の５種類となる。このよ
うにして、ｘ座標Ｌｘ_odd ，Ｌｘ_evenとｙ座標Ｌｙ
_odd ，Ｌｙ_evenが基板の主面に２次元に展開され、基板
面内の定在波の全ての節と腹の位置を求めることができ
た。

【００６０】図７のステップＳＴ７では、演算部２３
が、高速ＩＣの配置禁止領域を計算する。本例では、前
記式(5-1),(5-2) において、初期条件としてＫ２＝Ｋ３
＝５が既に初期条件として与えられているので、基板端
からの配置禁止領域のｘ方向の幅Ｗｘとｙ方向の幅Ｗｙ
は共に０．０４〔ｍ〕となる。なお、この高速ＩＣの配
置禁止領域の計算は、初期条件および基板寸法が与えら
れた段階で可能であることから、ステップＳＴ３とステ
ップＳＴ６の間で行い、記憶部２５に保存しておくこと
もできる。

【００６１】図８のステップＳＴ８では、登録部３内の
電気的特性データのデータベースからから抽出部２２
が、当該多層回路基板に実装されることが予定されてい
る全てのＩＣのＩＣ番号リストを取得し、先に抽出した
特性パラメータＩsc，τｒと対応させて記憶部２５の所
定のアドレス内に書き込む。このＩＣ番号リストの取得
および保存は、基板構造が抽出されたステップＳＴ２以
後なら何時でも事前に実施できる。

【００６２】ステップＳＴ９において、調査部が抽出部
２２が、ＩＣ番号リストと、それに対応した特性データ
リストを記憶部２５から読み出し、各ＩＣの高速性を調
査し、所定の高速性を満たすＩＣを選別する。すなわ
ち、ＩＣ内のインバータの貫通電流Ｉsc〔Ａ〕およびパ
ルス波の立ち上がり時間τｒ〔秒〕を全てのＩＣについ
て調査し、このパラメータが前記式(6-1),(6-2) を満た
すＩＣを、配置変更の対象である高速ＩＣとして選別
し、そのＩＣ名をリストアップする。続く、ステップＳ
Ｔ１０において、リストアップした高速ＩＣから１つの
高速ＩＣを選択して、基板情報を基に、その選択した高
速ＩＣの基板内座標を測定する。いま、図６のドライバ
Ｄ（ＩＣ１００）が選択され、その位置座標（０．１
〔ｍ〕，０．１〔ｍ〕）が測定されたとする。

【００６３】つぎのステップＳＴ１１では、調査部２４
が、この選択されたドライバＤ（ＩＣ１００）の位置座
標が、先のステップＳＴ６で算出された定在波の腹の座
標に一致しているか否かを調査し、配置変更の要／不要
を判断する。このとき、座標の完全一致でなくとも、た
とえば±０．０１〔ｍ〕の範囲に入っていれば、座標が
略一致しているとして、配置変更が必要と判断すること
もできる。ドライバＤ（ＩＣ１００）の位置座標＝
（０．１〔ｍ〕，０．１〔ｍ〕）は、先のステップＳＴ
６で算出された定在波の腹の位置にあたるので、このス
テップＳＴ１１の判断が“ＹＥＳ”となって、処理フロ
ーがステップＳＴ１３に進む。一方、ステップＳＴ１１
の判断が“ＮＯ”の場合は、ステップＳＴ１２で選択さ
れた高速ＩＣがステップＳＴ７で算出された配置禁止領
域にあるか否かが判断され、この場合も、配置変更が必
要であるとして処理フローがステップＳＴ１３に進む。
ステップＳＴ１２の判断が“ＮＯ”の場合は、“対策の
必要なし”として次のステップＳＴ１３をスキップす
る。

【００６４】ステップＳＴ１３では、高速ＩＣの配置変
更（対策）の方向性が、調査部２４により決定される。
本例のドライバＤ（ＩＣ１００）の場合、その位置座標
の配置変更方向を、図１０に示す。この図１０では、定
在波の節を○印および実線で示し、定在波の腹を×印お
よび破線で示す。ドライバＤ（ＩＣ１００）は周囲の幅
０．０４〔ｍ〕の枠状の配置禁止領域の内側の配置許可
領域の中央に配置されている。この配置位置は、ステッ
プＳＴ６で算出されたように、定在波の腹位置の座標と
一致しているが、他の周波数の定在波の節の座標とも一
致している。したがって、この場合は、少なくとも腹の
位置でない箇所にＩＣを移動させる必要がある。図１０
から分かるように、配置許可領域の四隅付近（二重丸
印）がｘ方向とｙ方向の節同士が重なり、かつ腹でもな
いので、高速ＩＣの配置位置としては最も望ましい。ま
た、その四隅を結ぶ一辺長さの約１／３づつ離れた箇所
（丸印）が定在波の節で、かつ腹でないので次に望まし
い位置である。ＩＣ１００がこれらの位置に移動できれ
ば望ましい。また、配線も含めて大幅な変更ができない
ときは、図中の三角印の位置、すなわち定在波の節でな
いが、四方の腹から等距離離れた位置にＩＣ１００を移
動することができる。調査部２４が、これらのＩＣ配置
変更の決定を行うと、ドライバＤ（ＩＣ１００）につい
ての検証が終了する。

【００６５】つぎに、ステップＳＴ１４において、調査
部２４が高速ＩＣリストを調査し、未だ検証が済んでい
ない他の高速ＩＣがあるか否かを判断する。この判断の
結果、他の高速ＩＣがある場合、ステップＳＴ１０のＩ
Ｃ選択から、ステップＳＴ１４の判断までを、ステップ
ＳＴ１４で“他の高速ＩＣなし”と判断され、高速ＩＣ
リスト中の全てのＩＣの検証が済んだことが検出される
まで繰り返す。

【００６６】ステップＳＴ１５では、調査部２４がＩＣ
配置変更の対策を設計支援部１または出力部５に出力す
る。調査部２４が、図１０のＩＣ変更位置の指示まで行
う場合は、その情報を設計支援部１に出力する。あるい
は、実際の決定は設計作業者に委ねることとし、図１０
のような変更方向が分かる情報を出力部５に出力して、
表示させる。その後、設計支援部１により自動的に、あ
るいは、設計作業者がチェックリストおよび対策方向の
情報を見ながらパターン修正を行う。パターン修正で
は、高速ＩＣの配置位置を変更するとともに、配線パタ
ーンおよびビア位置などを修正して、高速ＩＣの信号線
および電源電圧供給線に定在波の影響でノイズが重畳さ
れないようにする。パターン修正が完了すると、この修
正後のパターンを含む回路基板のパターンが登録部３に
本登録され、動作チェックを経て当該多層回路基板の設
計が完了する。

【００６７】なお、検証部２の各構成部２１〜２６は、
データ等の抽出や比較判断を行う手段であり、したがっ
て設計支援部１内の構成部を用いるとすることもでき
る。また、各構成部間のデータのやりとりの多くを記憶
部２５を経由して行ったが、それぞれが記憶手段を持つ
なり、制御部２６内の記憶手段を利用することでも実質
的には同じこととなる。さらに、対策検定では、複数の
高速ＩＣに対策が必要であり、その複数の高速ＩＣの対
策を全て行うと矛盾が生じる場合は、調査部２４が各Ｉ
Ｃの高速性の高低を特性パラメータから比較し、高速性
が高いものから優先的に対策決定することもできる。

【００６８】以上の方法によって、ノイズ源となる最も
高速なＩＣの位置が変更されると、多層回路基板内部に
発生する共振現象による電磁界強度を低減することがで
きる。たとえば図１０のＩＣ１００から出力される信号
線が多層基板内部に配線され、これが当該共振現象の電
磁界強度を増大させるのに大きく寄与していた場合、Ｉ
Ｃ１００の位置を定在波の腹を避けて配置するだけで、
共振現象の電磁界強度を低減させる効果がある。これ
は、ＩＣ１００の位置変更により、多層基板内部を通る
エネルギーが高い高調波成分を含む信号線が、定在波の
腹を外した位置に配線することが容易となるためであ
る。

【００６９】この信号源の配置位置と基板面内に生じる
磁界強度の関係を実験により測定した。その結果を、図
１１および図１２に示す。この実験で用いた基板は、図
１０の場合と基板サイズが異なるため、図１０の場合と
逆に、ＩＣ配置許可領域の四隅で殆どの周波数で定在波
の腹が形成され、基板中央では定在波の腹が限定的であ
り、むしろ節が集中している。信号源として、高速ＩＣ
が動作する際に発生し電源電圧供給プレートあるいはグ
ランドプレートに流れ込む貫通電流の代わりに、トラッ
キングジュネレータから０ｄＢｍの高周波信号（周波数
範囲１００ＭＨｚ〜１ＧＨｚ）を、基板隅に入れた場合
と基板中央に入れた場合で、基板表面と基板裏面の近傍
電界測定を行った。測定は、電磁プローブ（ループアン
テナ）を被測定面から７ｍｍ上方でスイープさせ、近傍
磁界分布をｘ方向（図の横方向）とｙ方向（図の縦方
向）それそれで計った。その結果の一例として、信号源
の周波数８００ＭＨｚの場合を、近傍磁界分布マップに
して図１１および図１２に示す。これらの図は測定から
得られた近傍磁界の等磁界線の分布を示し、各線の数値
は磁界強度〔ｄＢμＶ〕を示す。これらの図から、定在
波の腹が集中する四隅に信号源があると、基板全体の磁
界強度が大きくなり、定在波の腹が集中しない基板中央
に信号源があると基板全体の磁界強度が小さいことが良
く分かる。以上より、信号源となる高速ＩＣを定在波の
腹を避けて配置することで、この信号源がノイズ源とな
る磁界強度を大幅に低減できることを、実験により確か
めることができた。

【００７０】一方、信号源でない、あるいは信号源とし
ての寄与が小さい他の高速ＩＣにおいては、それに接続
された信号線および電源電圧供給線を、この共振現象が
もたらすノイズを受けにくい位置に配置することによっ
て入力ノイズが低減される。本実施形態では、このノイ
ズを受けにくくなる効果と、上記した電磁界強度の低減
効果との相乗効果により、多層回路基板の動作信頼性が
格段に高くなる。

【００７１】また、本実施形態に係る多層回路基板の設
計では、仮設計後に簡単な計算と比較判断などにより電
子部品（高速ＩＣ）の位置を検証するので、従来の設計
工程を大幅に変更する必要がない。これにより、設計コ
ストの大幅な増加を伴わずに、多層回路基板内部の共振
現象による高速ＩＣの誤動作を有効に防止し、動作信頼
性が高い多層回路基板を提供することができる。

【００７２】

【発明の効果】本発明に係る多層回路基板の検証方法、
設計方法、それらの装置および記録媒体によれば、従来
の設計工程を大幅に変えることなく、簡単な計算式を用
いて共振周波数を求め、その波長を用いて基板内部の共
振現象により定在波の腹（および節）の位置を算出し、
その結果、高速ＩＣの配置変更に有益な情報を提供でき
る。したがって、多層回路基板の設計および設計変更が
容易であり、設計コストの大幅な増加を伴うことなく、
多層回路基板の動作信頼性を上げることが可能となる。

【図面の簡単な説明】

【図１】本実施形態に係る多層回路基板の一構成例を示
す断面図である。

【図２】本実施形態に係る多層回路基板内に配置された
２つの電源電圧プレートをｘｙｚ座標空間で示す図であ
る。

【図３】本実施形態に係る多層回路基板内のモード係数
３までの共振周波数（ＴＭ波の各モードの周波数）を示
す表である。

【図４】（Ａ）は本実施形態に係る多層回路基板内の共
振による定在波（ｆ＝３２６〔ＭＨｚ〕）を示す図であ
る。（Ｂ）は定在波（ｆ＝７２４〔ＭＨｚ〕）を示す図
であり、（Ｃ）は定在波（ｆ＝１０８６〔ＭＨｚ〕）を
示す図である。

【図５】実施形態に係るＣＡＤ装置の概略構成を示すブ
ロック図である。

【図６】（Ａ）は、実施形態の具体的に実施例に係る多
層回路基板の実装時におけるドライバおよびレシーバと
信号線との配置パターンを示す図である。（Ｂ）は
（Ａ）の多層回路基板についての電気的パラメータを記
述した図である。（Ｃ）は（Ａ）の多層回路基板の断面
構造を示す図である。

【図７】実施形態に係る多層回路基板の設計でパターン
検証の手順のうち、最初のステップからＩＣ配置禁止領
域の算出ステップまでを示すフローチャートである。

【図８】実施形態に係る回路基板の設計でパターン検証
の手順のうち、ＩＣ番号取得のステップから最終ステッ
プまでを示すフローチャートである。

【図９】実施形態に係る回路基板の設計でパターン検証
手順のうち、図７における定在波のパラメータを算出す
るステップの詳細を示すフローチャートである。

【図１０】実施形態に係る具体的実施例の多層回路基板
において、対策決定の方向性を示す図である。

【図１１】実施形態の効果としての信号源の位置と磁界
強度の関係を明らかにするための実験において、周波数
８００ＭＨｚの信号源をＩＣ配置許可領域の隅に配置し
た場合の近傍磁界強度分布の面内分布を示すチャートで
ある。

【図１２】実施形態の効果としての信号源の位置と磁界
強度の関係を明らかにするための実験において、周波数
８００ＭＨｚの信号源をＩＣ配置許可領域の中央に配置
した場合の近傍磁界強度分布の面内分布を示すチャート
である。

【符号の説明】

１…設計支援部、２…検証部、３…登録部（登録手
段）、４…入力部、５…出力部（出力手段）、２１…変
換部、２２…抽出部（抽出手段）、２３…演算部（演算
手段）、２４…調査部（調査手段）、２５…記憶部、２
６…制御部、１００…多層回路基板、１０１ａ，１０
３，１０６，１０８ａ…信号線、１０１ｂ，１０８ｂ…
基準電圧供給線、１０２，１０５…第１の電源電圧供給
プレート、１０４，１０７…第２の電源電圧供給プレー
ト、１０９…誘電体、Ｄ…ドライバ（電子部品）、Ｒ…
レジーバ（電子部品）、Ｅ…信号線、ＤｉＬ１，ＤｉＬ
２…誘電体層、Ｐ１，Ｐ２…電源プレート（電源電圧供
給プレート）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 17/50 ６５８ Ｇ０６Ｆ 17/50 ６５８Ｖ ６５８Ａ ６６６ ６６６Ｖ Ｈ０１Ｌ 23/12 Ｈ０５Ｋ 3/00 Ｔ Ｈ０５Ｋ 3/00 Ｄ Ｈ０１Ｌ 23/12 Ｎ Ｆターム(参考） 5B046 AA08 BA05 5E346 AA15 AA32 AA35 AA51 BB01 BB06 BB15 BB16 GG31 GG40 HH31

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数の導電層を層間に誘電体を挟んで積層
   した構造を有し、最表面の導電層パターンに対し実装時
   に電子部品が配置される多層回路基板について、上記電
   子部品の配置位置を検証する多層回路基板の検証方法で
   あって、 上記多層回路基板内部の上記導電層間での共振周波数を
   算出し、 上記共振周波数の波長と上記多層回路基板の外形寸法を
   基に、上記導電層間に生じる定在波の振幅変化が最も大
   きな腹の、上記多層回路基板の主面内における位置を算
   出し、 上記電子部品の中から特定の電子部品を選別し、 上記定在波の上記腹付近の主面内位置に、上記特定の電
   子部品が配置されるか否かを上記最表面の導電層パター
   ンにつき調査し、 上記調査の結果を出力する多層回路基板の検証方法。
2. 【請求項２】上記共振周波数の算出では、上記多層回路
   基板の主面の一方の辺に沿ったｘ方向と、ｘ方向に直交
   し他方の辺に沿ったｙ方向それぞれについて上記多層回
   路基板の寸法の１／ｎ（ｎ＝１，２，３，…）を上記定
   在波の半波長とする周波数群のうちから、所定の周波数
   より小さい有限数の周波数を算出し、 上記定在波の上記腹の位置の算出を上記有限数の周波数
   ごとに行い、 上記調査では、算出した全ての上記腹の付近に上記特定
   の電子部品が配置されるか否かを上記最表面の導電層パ
   ターンにつき調べる請求項１記載の多層回路基板の検証
   方法。
3. 【請求項３】上記定在波の上記腹の位置を算出するに際
   し、上記多層回路基板の主面のｘ方向の寸法Ｓｘおよび
   ｘ方向に直交するｙ方向の寸法Ｓｙそれぞれを上記共振
   周波数の半波長で除して得られた数の整数値から、上記
   ｘ方向の上記定在波の半波数Ｎｘと、上記ｙ方向の上記
   定在波の半波数Ｎｙを求め、 上記定在波の半波数Ｎｘの２倍値で上記寸法Ｓｘを割っ
   てｘ方向の第１単位距離を求め、 上記定在波の半波数Ｎｙの２倍値で上記寸法Ｓｙを割っ
   てｙ方向の第２単位距離を求め、 上記多層回路基板の１つの角を原点としたｘｙ座標系に
   おいて、ｘ軸上で上記第１単位距離の偶数倍の座標を上
   記腹のｘ座標とし、ｙ軸上で上記第２単位距離の偶数倍
   の座標を上記腹のｙ座標として上記腹の位置を求める請
   求項１記載の多層回路基板の検証方法。
4. 【請求項４】上記電子部品は複数の半導体集積回路を含
   み、 上記電子部品の選別では、動作速度に依存する上記半導
   体集積回路の所定の電気的特性パラメータを評価し、そ
   の評価の結果から動作速度が速い部類に属することが推
   定される半導体集積回路を、上記特定の電子部品として
   上記複数の半導体集積回路の中から選別する請求項１記
   載の多層回路基板の検証方法。
5. 【請求項５】上記所定の電気的特性パラメータは、パル
   ス波の立ち上がり時間と、インバータの貫通電流とを含
   む請求項２記載の多層回路基板の検証方法。
6. 【請求項６】上記共振周波数の算出では、上記多層回路
   基板内部の略プレート状の第１の電源電圧供給プレート
   と、上記特定の電子部品に電気的に接続された信号線を
   内部に埋め込んだ誘電体層を挟んで上記第１の電源電圧
   供給プレートと上記多層回路基板内部で対向する略プレ
   ート状の第２の電源電圧供給プレートとの間に発生する
   共振の周波数を算出する請求項１記載の多層回路基板の
   検証方法。
7. 【請求項７】上記調査結果の出力では、算出した上記腹
   の付近に配置される上記特定の電子部品の部品番号を全
   て表示して警告する請求項１記載の多層回路基板の検証
   方法。
8. 【請求項８】複数の導電層を層間に誘電体を挟んで積層
   した構造を有し、最表面の導電層パターンに対し実装時
   に電子部品が配置される多層回路基板について、仮設計
   データから上記電子部品の配置位置を調査し、検証の結
   果を基に上記複数の導電層のパターンを修正する多層回
   路基板の設計方法であって、 仮設計された上記多層回路基板の外形寸法を含む設計デ
   ータおよび上記電子部品の電気的特性データを抽出し、 上記電気的特性データを基に上記電子部品の中から特定
   の電子部品を選別し、 上記設計データに基づいて、上記多層回路基板内部の上
   記導電層間での共振周波数を算出し、 上記共振周波数の波長と上記外形寸法とを基に、上記導
   電層間に生じる定在波の振幅変化が最も大きな腹の、上
   記多層回路基板の主面内における位置を算出し、 上記定在波の上記腹付近の主面内位置に上記特定の電子
   部品が配置されるか否かを、上記最表面の導電層パター
   ンにつき調査し、 上記調査の結果に基づいて、上記特定の電子部品が上記
   腹付近の主面内位置に配置されないように上記導電層の
   パターンを修正する多層回路基板の設計方法。
9. 【請求項９】算出した上記共振周波数の波長と上記外形
   寸法とを基に、上記導電層間に生じる定在波の振幅変化
   が最も小さな節の、上記多層回路基板の主面内における
   位置を算出し、 上記導電層のパターン修正では、上記特定の電子部品が
   上記節の主面内位置に出来るだけ近く配置されるように
   上記導電層のパターンを修正する請求項８記載の多層回
   路基板の設計方法。
10. 【請求項１０】複数の導電層を層間に誘電体を挟んで積
    層した構造を有し、最表面の導電層パターンに対し実装
    時に電子部品が配置される多層回路基板について、上記
    電子部品の配置位置を検証する多層回路基板の検証装置
    であって、 設計された上記多層回路基板の設計データおよび上記電
    子部品の電気的特性データを登録した登録手段と、 上記設計データから上記多層回路基板の外形寸法を含む
    所定の設計パラメータを抽出し、上記電気的特性データ
    から上記電子部品の所定の特性パラメータを抽出する抽
    出手段と、 上記設計パラメータを用いて、上記多層回路基板内部の
    上記導電層間での共振周波数を算出し、算出した上記共
    振周波数の波長と上記外形寸法を基に、上記導電層間に
    生じる定在波の振幅変化が最も大きな腹の、上記多層回
    路基板の主面内における位置を算出する演算手段と、 上記特性パラメータを基に、上記電子部品の中から特定
    の電子部品を選別し、上記定在波の上記腹付近の主面内
    位置に上記特定の電子部品が配置されるか否かを、上記
    最表面の導電層パターンにつき調査する調査手段と、 上記調査の結果を出力する出力手段とを有する多層回路
    基板の検証装置。
11. 【請求項１１】上記出力手段は、算出した全ての上記腹
    の付近に配置される上記特定の電子部品の部品番号を表
    示して警告する請求項１０記載の多層回路基板の検証装
    置。
12. 【請求項１２】複数の導電層を層間に誘電体を挟んで積
    層した構造を有し、最表面の導電層パターンに対し実装
    時に電子部品が配置される多層回路基板の設計を支援す
    る多層回路基板の設計支援装置であって、 仮設計された上記多層回路基板の設計データおよび上記
    電子部品の電気的特性データを登録した登録部と、 上記多層回路基板の設計を支援する設計支援部と、 上記設計支援部が仮設計した上記多層回路基板の上記電
    子部品の配置位置の適否を検証する検証部とを有し、 上記検証部は、上記登録部から上記設計データおよび上
    記電気的特性データを読み出して、上記多層回路基板の
    外形寸法を含む所定の設計パラメータと、上記電子部品
    の所定の特性パラメータとを抽出する抽出手段と、 上記設計パラメータを用いて、上記多層回路基板内部の
    上記導電層間での共振周波数を算出し、上記共振周波数
    の波長と上記外形寸法を基に、上記導電層間に生じる定
    在波の振幅変化が最も大きな腹の、上記多層回路基板の
    主面内における位置を算出する演算手段と、 上記特性パラメータを基に、上記電子部品の中から特定
    の電子部品を選別し、上記演算手段が算出した上記定在
    波の上記腹付近の主面内位置に上記特定の電子部品が配
    置されるか否かを、上記最表面の導電層パターンにつき
    調査し、調査の結果を上記設計支援部に出力する調査手
    段とを有し、 上記設計支援部は、上記調査の結果に基づいて、上記特
    定の電子部品が上記腹付近の主面内位置に配置されない
    ように上記導電層のパターンを修正する多層回路基板の
    設計支援装置。
13. 【請求項１３】複数の導電層を層間に誘電体を挟んで積
    層した構造を有し、最表面の導電層パターンに対し実装
    時に電子部品が配置される多層回路基板について、上記
    電子部品の配置位置の適否を検証する検証プログラムを
    記録データ内に含む記録媒体であって、 外形寸法を含む上記多層回路基板の設計データおよび電
    気的特性データを抽出するステップと、 上記電気的特性データを基に、上記電子部品の中から特
    定の電子部品を選別するステップと、 上記設計データを用いて、上記多層回路基板内部の上記
    導電層間での共振周波数を算出するステップと、 上記共振周波数の波長と上記外形寸法を基に、上記導電
    層間に生じる定在波の振幅変化が最も大きな腹の、上記
    多層回路基板の主面内における位置を算出するステップ
    と、 上記定在波の上記腹付近の主面内位置に上記特定の電子
    部品が配置されるか否かを、上記最表面の導電層パター
    ンにつき調査するステップとを含む記録媒体。