KR20030081475A

KR20030081475A - 회로 레이아웃 설계 방법 및 그 시스템

Info

Publication number: KR20030081475A
Application number: KR10-2003-7011322A
Authority: KR
Inventors: 시로 요시다; 히로까즈 도야
Original assignee: 닛본 덴끼 가부시끼가이샤
Priority date: 2001-02-28
Filing date: 2002-02-26
Publication date: 2003-10-17
Also published as: WO2002069207A1; TW540266B; JP2002259478A; EP1365333A1; US6938231B2; US20040073880A1

Abstract

본 발명은 전자 무간섭 LSI, 전자 회로 기판을 설계하는 것을 가능하게 하는 회로 레이아웃 설계 방법을 제공하는 것을 목적으로 한다. 본 발명에 따른 회로 레이아웃 설계 방법은, 네트 리스트 및 부품 라이브러리로 표시된 회로 전체를 각 준정상 폐회로로부터 복사되는 전자파의 강도가 소정값 이하인 규모까지 축소된 복수의 준정상 폐회로로 나누는 준정상 회로 축소 단계와, 상기 복수의 준정상 폐회로를 서로 연결하는 각 배선으로부터 복사되는 전자파의 강도가 소정값 이하가 되도록 각 배선의 구속 조건을 산출하는 배선 구속 조건 산출 단계와, 상기 구속 조건에 따라, 상기 네트 리스트 및 상기 부품 라이브러리에 기초하여 부품 및 배선의 레이아웃을 행하는 레이아웃 단계를 포함한다.

Description

회로 레이아웃 설계 방법 및 그 시스템{METHOD AND SYSTEM FOR DESIGNING CIRCUIT LAYOUT}

우선, 종래의 디지털 회로 설계 시스템에 관한 것으로, LSI용 회로 설계 시스템과 프린트 기판(PCB; printed circuit board)용 회로 설계 시스템과는 독립적으로 존재하고 있으며, LSI로부터 PCB까지의 통합적인 EDA(electronic design automation) 시스템은 존재하고 있지 않았다.

또한, LSI 설계 과정에서, 프로세스 설계와 논리 설계와의 사이에는 유기적 관계가 결여되어 있으며, 일관된 통합 시스템은 존재하지 않고, 전자 간섭(EMI; electro-magnetic interference) 대책에 대해서는 노하우적인 정보는 있지만, EDA 설계 시스템에 받아들이는 전자 무간섭 설계 기술은 고려되고 있지 않았다.

한편, 프린트 기판용 회로 설계 시스템에 있어서도, 전자 무간섭 설계로서는 EMI 룰 체커와 같은 간이적 설계 확인 툴은 존재하지만, 발본적 설계 룰은 확립되어 있지 않았다.

다음으로, 디지털 기기의 전자 간섭 억제 기술에 관한 종래 설계 기술을 하기에 나타낸다.

1. 디지털 프린트 기판(PCB)의 설계에는 논리 설계를 중심으로 고도로 세련된 EDA 시스템이 사용되고 있다. 그리고, 설계 단계에서의 고속 시뮬레이션은 논리와 지연 시간이 대상으로 되어 있다.

2. LSI의 회로 설계에는 엄밀한 근거가 없는 상태에서 집중계에서 설계 및 해석되고 있으며, 여기서는 전자 간섭에 관한 해석도 SPICE(simulation program with integrated circuit emphasis)에 대표되는 집중계 시뮬레이터로 행해지고 있다.

3. 종래, 전자 간섭 문제에의 초점은 신호 배선에 주목하여 행해져 왔다. 그 이유는 프린트 기판(PCB) 및 반도체 LSI 내에 있어서 신호 배선은 가장 많은 에리어를 차지하고 있으며, 또한 거기에 고주파 전류가 존재하고 있기 때문이다. 따라서, 반도체 LSI를 포함하는 PCB로부터의 전자 방사를 시뮬레이트하는 전자 방사 시뮬레이터가 개발되어 실용화되고 있지만, 그 결과와 실측 결과가 크게 상위하고 있는 것이 문제가 되고 있으며, 그 원인이 불명확하였다. 한편, 최근의 연구에 의해 디지털 기기가 야기하고 있는 전자 방사의 최대 원인은, 전원 공급 회로에 있음이 비로소 명확해졌다. 예를 들면, PCB의 전원 분배를 종래의 평판으로부터 배선으로 할 뿐이고 전체 주파수 대역에 걸쳐 5㏈ 이상의 전자 방사의 억제가 가능하다는 것을 알 수 있었다(일본 특개평9-139573호 공보(이하, 문헌 1이라고 함) 및 일본 특개평11-40915호 공보(이하, 문헌 2라고 함) 참조). 또한, 디커플링 컨덴서로서, 종래부터 사용되어 온 칩 컨덴서에서는 낮은 주파수 대역에 자기 공진 주파수가 있고, 고속화를 따라 갈 수 없다고 하는 문제가 있어, 그 문제를 해결하기 위해서, 고주파수까지 전원 선로를 저임피던스화하는 선로형 컴포넌트가 발명되고 있다(일본 특개2001-119154(이하, 문헌 3이라고 함) 참조).

본 발명은 회로 레이아웃 설계 방법 및 그 시스템에 관한 것으로, 특히, 고속, 고주파 회로 소자가 주로 탑재되는 디지털 프린트 기판 및 LSI(large scale integrated) 회로의 회로 레이아웃 설계 방법 및 그 시스템에 관한 것이다.

도 1은 본 발명에 따른 회로 레이아웃 설계 시스템의 최량의 실시 형태의 개념도.

도 2는 본 발명에 따른 회로 레이아웃 설계 시스템의 최량의 실시 형태의 상세 구성도.

도 3은 프린트 기판(PCB) 전체를 준정상 폐회로(QSCC: quasi-stationary closed circuit) 블록으로 그룹화한 예를 나타내는 모식도.

도 4는 QSCC 블록의 일례의 모식도.

도 5는 QSCC 블록의 최소 단위를 LSI 내부의 기능 블록까지 전개한 경우의 일례의 모식도.

도 6은 본 발명에 따른 회로 레이아웃 설계 시스템이 행하는 설계 흐름의 개념을 나타내는 도면.

도 7은 본 발명에 따른 회로 레이아웃 설계 방법의 전체를 설명하는 흐름도.

도 8은 QSCC 디자인의 행하는 회로 레이아웃 설계 방법을 설명하는 흐름도.

도 9는 전자계 해석을 한 결과인 전계 강도 스펙트럼의 일례를 나타내는 도면.

도 10은 QSCC 데이터베이스의 일례를 나타내는 도면.

일렉트로닉스 기기의 디지털화가 급속히 진행되고 있다. 전자 기기 설계의 큰 부분을 차지하는 논리 설계 영역에서는, 설계부터 제조까지를 커버하는 CAE(computer aided engineering)화가 침투하여, 설계/제조의 품질의 향상이나 효율화에 크게 기여하고 있다. 그러나, 전자 기기 설계의 남은 부분, 즉 반도체 디바이스로부터 장치에 걸친, 실장, 구조, 배선 등을 포함하는, 소위 전자 SI(Signal Integrity)의 영역에 대해서는 지금까지 설계자의 재량에 의존하는 경향이 있어, 그 결과 설계부터 제조까지를 커버하는 통일적인 최적화 설계법이 확립되어 있지 않다. 이상과 같은 현 상황의 과제를 감안하여, 상기 종래 기술 1, 2에서는 다음과 같은 과제를 들 수 있다.

1. 우선, 지금까지의 전자 간섭 억제 기술은 트러블슈팅의 영역이었다. 디지털 프린트 기판(PCB)의 설계에는 논리 설계를 중심으로 고도로 세련된 EDA 시스템이 사용되고 있다. 전자 간섭에 관한 시뮬레이션 기술은 문제 발생 시마다, 설계 당사자가 아닌 전자 간섭에 정통한 기술자가 사용하는 것을 목적으로 만들어져 있으며, 전자 간섭 문제의 전문가가 아닌 설계 담당자가 설계 단계에서 전자 간섭을 검증하는 것은, 실제 불가능한 것이 제1 과제이다.

2. 다음으로, LSI의 회로 설계에는 집중계 이론이 적용되고, 파동의 해석을 할 수 없다. 반도체 LSI 내에는 엄밀한 근거가 없는 상태에서 집중계에서 설계 및 해석되어 있으며, 여기서는 전자 간섭에 관한 해석도 SPICE에 대표되는 집중계 시뮬레이터로 행해지고 있다. 이 타입의 시뮬레이터의 결점은 전류를 파동으로서 취급할 수 없다는 점에 있다. 금후, 반도체 LSI의 사이즈에 비하여 고조파를 포함하는 회로 전류의 주파수가 높아지는 것이 예상된다. 그 결과. LSI 내의 신호 및 전원 전류는 파동의 성격을 띨 가능성이 있는 주파수 영역에 도달하여, 전류를 파동으로 간주한 설계 및 회로 시뮬레이션이 필요한 것이 제2 과제이다.

따라서, 본 발명은 전자 무간섭 LSI, 전자 회로 기판을 설계할 수 있는 회로 레이아웃 설계 방법 및 그 시스템을 제공하는 것을 목적으로 한다.

본 발명에 따르면, 네트 리스트 및 부품 라이브러리로 표시된 회로 전체를 각 준정상 폐회로로부터 복사되는 전자파의 강도가 소정값 이하인 규모까지 축소된 복수의 준정상 폐회로로 나누는 준정상 회로 축소 단계와, 상기 복수의 준정상 폐회로를 서로 연결하는 각 배선으로부터 복사되는 전자파의 강도가 소정값 이하가 되도록 각 배선의 구속 조건을 산출하는 배선 구속 조건 산출 단계를 포함하는 것을 특징으로 하는 회로 레이아웃 설계 방법이 제공된다.

상기한 회로 레이아웃 설계 방법은, 상기 구속 조건을 만족하도록, 상기 네트 리스트 및 상기 부품 라이브러리에 기초하여 부품 및 배선의 레이아웃을 행하는 레이아웃 단계를 더 포함하고 있어도 된다.

상기한 회로 레이아웃 설계 방법에 있어서, 상기 준정상 회로 축소 단계 및배선 구속 조건 산출 단계를 높은 주파수로부터 낮은 주파수의 순으로, 각 주파수에 대하여 행하고, 임의의 주파수에 있어서의 각 상기 준정상 폐회로가 그보다 높은 주파수에 있어서의 상기 준정상 폐회로를 1 이상 포함하도록 해도 된다.

상기한 회로 레이아웃 설계 방법에 있어서, 상기 구속 조건은 배선의 최대 길이를 적어도 갖고 있어도 된다.

상기한 회로 레이아웃 설계 방법에 있어서, 상기 준정상 회로 축소 단계는 전원 단자 모델 및 IBIS(I/O buffer information specification) 모델 또는 IMIC(I/O interface model for integrated circuit) 모델을 이용하여 SPICE(simulation program with integrated circuit emphasis)에 의해 전류 파형을 구하는 단계와, 상기 전류 파형을 푸리에 변환하여 전류 스펙트럼을 구하는 단계와, 전류 스펙트럼을 이용하여 다이폴 안테나의 방사식 또는 전자계 해석에 의해 먼 곳에서의 전계 강도 스펙트럼을 산출하는 단계를 포함하고 있어도 된다.

상기한 회로 레이아웃 설계 방법은, 프린트 기판의 레이아웃 설계에 이용되어도 된다.

상기한 회로 레이아웃 설계 방법은, 반도체 장치의 레이아웃 설계에 이용되어도 된다.

상기한 회로 레이아웃 설계 방법은, 반도체 장치 및 프린트 기판의 통합 설계에 이용되어도 된다.

우선, 본 발명의 개요에 대하여 설명한다.

1. 전자 간섭 억제 기능을 가진 EDA 시스템을 개발하여, 전자 간섭 억제를 의식하지 않아도 전자 간섭 억제 효과를 갖는 디지털 회로의 설계가 가능한 설계 환경을 구축한다. 본 발명에서 새롭게 제창하는 준정상 폐회로(QSCC: quasi-stationary closed circuit)라는 완전히 새로운 개념을, 종래의 논리 설계를 중심으로 한 고도로 세련된 EDA 시스템에 포함시킴으로써, 디지털 프린트 기판 및 반도체 LSI의 전자 무간섭 설계가 기본적으로 가능하게 된다. 본 발명에 따른 전자 간섭에 관한 시뮬레이터는, 종래의 EDA 시스템에 있어서의 논리 시뮬레이터와 마찬가지의 기능을 갖는, 설계 시의 리얼타임 검증용으로 된다. 이러한 관점에서 개발되는 전자 간섭에 관한 시뮬레이터는 현존하지 않는 새로운 것이다. 개발하는 시스템에서는 데이터베이스 시스템이 중요한 기능을 하고, 이 데이터베이스 시스템은 완전히 새로운 개념으로 작성된다. 데이터베이스는 QSCC와 신호 및 전원 선로로 구성되고, 반도체나 컴포넌트의 상세 파라미터로부터 신규 전용의 툴을 사용하여 작성한다. QSCC에는 논리 및 물리 인터페이스 외에 전원 단자 및 신호 단자마다 임피던스원 모델이 부가된다. 본 발명에서는 전원 단자 모델에 대해서는 본 출원인이 출원한 다른 발명(일본 특개2001-222573(이하, 문헌 4라고 함))을 적용하고, 신호 단자에 대해서는 이미 시뮬레이션용에 사용되고 IBIS(I/O buffer information specification) 또는 그 개량형이 되는 IMIC(I/O interface model for integrated circuit)를 사용한다.

또, 문헌 4에 기재된 기술의 개요는 다음과 같다. 문헌 4에 기재된 기술은 프린트 회로 기판 및 반도체 집적 회로를 대상으로 한 EMI 시뮬레이션용 반도체 집적 회로의 전원 모델에 관한 것으로, 그 전원 모델은 전원이 공급되는 인버터부와, 이 인버터부의 출력과 그 전원 사이에 접속된 등가 내부 용량부를 포함하는 것을 특징으로 한다.

그리고, 문헌 4에 기재된 기술에서는 LSI 전체의 내부가 트랜지스터 기술 형식으로 표현되어 있다. 문헌 4에 기재된 기술은 프린트 기판 상에서 발생하는 방사 전자계를 시뮬레이션하기 위한 것이다. 이 트랜지스터 기술 형식 LSI 전원 모델은 구성하고 있는 트랜지스터의 수가 실제의 것보다 대폭 적어지고 있다. EMI 시뮬레이터는 이 모델을 사용하여, 프린트 기판 배선 상을 흐르는 전원 전류를 구한다. 이 모델은 실제 LSI의 네트 리스트로부터, 동작하고 있는 부분을 추출하여, 상술한 바와 같이 트랜지스터의 수를 적게 하여 작성한다. 또한, 남은 동작하지 않는 부분도 간략화하여, 전체적으로 LSI 전원 모델을 작성한다.

2. QSCC 내부는 집중계, 그 QSCC 외부는 분포계로 취급하는 새로운 회로 설계 상의 개념을 설계 및 시뮬레이션에 처음으로 도입한다. 반도체를 예로 들면, 반도체 내부의 배선의 회로 전류값을 주파수마다 집중계 시뮬레이터로 구하고, 배선으로부터 복사되는 전자파의 강도가 사실상 무시할 수 있는 값이 되도록 배선 길이를 제한한다. 이 해석에는 2차원 또는 3차원 전자계 시뮬레이터를 이용하여, 배선의 구조마다 최대 배선 길이를 구한다. 이와 같이 하여 제한된 배선 길이 이하의 폐회로를 추출하면, 이 폐회로가 QSCC의 하나로서, 폐회로 내에서는 전자기적인 준정상 상태가 성립되어 있는 것으로 간주할 수 있어, QSCC 내의 회로 해석에는 집중계 시뮬레이터를 문제없이 사용할 수 있다. 또한, 저주파가 될수록 허용 배선 길이는 길어지기 때문에, QSCC는 회로 전류의 주파수마다의 값에 의해 그 크기가 다르지만, 어떠한 경우라도 QSCC 내부는 집중계 회로 이론을 문제없이 적용할 수 있다. 한편, 신호 분배와 전원 분배에 사용되는 QSCC 외부의 배선에는 어느 것이나 마이크로파 공학으로 확립되어 있는 전송 선로 구조를 채용함으로써 전자 방사를 억제할 수 있다. 이상에 의해, 설계 효율 및 설계 품질이 크게 향상된다.

본 발명은 상기한 목적을 달성하기 위해서, 준정상 폐회로(QSCC)라는 완전히 새로운 개념을 디지털 프린트 기판이나 반도체 LSI의 설계 툴(시뮬레이터, 레이아웃 CAD)에 저장한 것이다.

디지털 기기에 있어서의 전자 무간섭 설계법의 제안으로서 새롭게 제창하는 QSCC의 개념을 설명한다. 일반적으로, 회로 전류의 파장 λ가 폐회로의 크기에 비하여 충분히 클 때에는 전자 방사는 없어진다는 것이다. 다시 말하면, 상호 전자 간섭 문제가 없는 기기를 실현하기 위해서는, 모든 폐회로를 준정상이 되도록 설계하는 것이 유효하다는 것이다.

이하, 본 발명의 실시 형태에 대하여 첨부 도면을 참조하여 설명한다. 도 1은 본 발명에 따른 회로 레이아웃 설계 시스템의 최량의 실시 형태의 개념도이다. 본 개념도는 반도체 LSI 설계 및 프린트 기판 설계의 양방에 적용할 수 있는 주 구성 요소를 포함하고 있다. 도 1을 참조하면, 회로 레이아웃 설계 시스템(1)은 QSCC 데이터베이스(2)와, QSCC 그룹화&데이터베이스 추출 해석 툴(이하 QSCC 디자이너라고 함)(3)과, 레이아웃 CAD(4)와, 부품 라이브러리(5)로 구성된다.

QSCC 데이터베이스(2)에는 전자 간섭 문제의 전문가가 실험적 또는 해석 등에 의해 추출한 QSCC 개념을 만족하는 룰이 직접 저장되거나, QSCC 디자이너(3)에 있어서 해석/추출된 룰이 저장된다. QSCC 데이터베이스(2)에 저장되는 라이브러리(QSCC 룰)는 레이아웃 CAD(4)로 레이아웃 및 배선 설계 시의 제약 조건이다. 본 룰(제약)에 위반하지 않도록 설계된 반도체 LSI 또는 프린트 기판(PCB)은 QSCC 룰의 요건을 만족하고, 전자 무간섭 설계가 실현된다. 구체적으로는, QSCC 데이터베이스(2)에는 QSCC 사이의 허용 최대 배선 길이나 선로 형태 등의 라이브러리가 저장되어 있다.

도 2는 본 발명에 따른 회로 레이아웃 설계 시스템의 최량의 실시 형태의 상세 구성도이다. 본 구성도는 프린트 기판(PCB) 설계용 시스템인 경우에 대하여 나타내고 있지만, 기본적으로는 LSI 설계인 경우도 이와 유사한 구성이 된다.

도 2를 참조하면, 회로 레이아웃 설계 시스템(1)은 QSCC 데이터베이스(2)와, QSCC 디자이너(3)와, 레이아웃 CAD(4)와, 부품 라이브러리(5)와, 고속 EMI 시뮬레이터(6)와, 회로도 에디터(7)로 구성된다.

QSCC 디자이너(3)는 논리 회로를 설계하는 회로도 에디터(7)로부터의 각 회로 구성 부품의 논리적 접속을 나타내는 네트 리스트와, 부품 라이브러리(5)에 저장된 각 반도체 LSI 단자마다의 IBIS 모델, IMIC 모델(신호 단자) 및 문헌 4에 기재된 전원 모델을 입력하고, 디지털 회로 상의 각 QSCC를 그룹화함과 함께, 레이아웃 CAD(4)에서의 부품 배치 및 배선 등의 제약을 행하기 위한 QSCC 설계 조건을 추출한다.

QSCC 디자이너(3)로 추출된 데이터는 QSCC 데이터베이스(2)에 축적된다. QSCC 데이터베이스(2)는 레이아웃 CAD(4)와 연결되어 있으며, 레이아웃 CAD(4)는 QSCC 데이터베이스(2)를 참조하면서 전자 무간섭 설계를 실행함으로써, QSCC의 개념으로 설계된 프린트 기판(PCB)(8)이 설계된다.

한편, 레이아웃 CAD(4)로 설계된 CAD 데이터는 특정한 인터페이스를 통하여 고속 EMI 시뮬레이터(6)에 전송되고, 최종 설계 검증용으로서 전자 방사 노이즈가 해석된다. 또한, 레이아웃 CAD(4)를 이용하여 제작된 프린트 기판(8)은 국제 또는 국내 EMI 규격을 만족하는지의 여부를 확인하기 위해서, 인정 전파 암실 또는 오픈 사이트(open site)에서 전계 강도를 측정할 필요가 있기 때문에, 설계의 리얼타임 검증용으로서 사전에 고속 EMI 시뮬레이터(6)로 해석해 두는 것은 유효하다.

또, 부품 라이브러리(5)에 축적되는 반도체 LSI의 전원 모델(문헌 4)의 추출은 LSI 자신의 SPICE 모델로부터 변환하는 방법과, 자계(전류) 프로브를 이용하여 LSI의 고주파 전원 전류 스펙트럼을 실측하여 시간축 파형으로 변환하여 모델을 구축하는 방법이 있다.

도 3은 프린트 기판(PCB)(8) 전체를 QSCC 블록으로 그룹화한 예를 나타내는 모식도이다. 도 3에서는 QSCC 블록의 최소 단위는 LSI이고, 일례로서, 3 주파수의 각 주파수로 그룹화한 경우이다. 도 3을 참조하면, 우선 3 주파수 중 가장 높은 주파수로 본 발명의 알고리즘(후술하는 도 7 및 도 8)을 이용하여 최상위 계층 QSCC 블록(10-1)(고속)을 그룹화한다. 다음으로, 고주파수로 그룹화한 QSCC 블록(10-1)을 단위로 하여, 두번째로 높은 주파수(중속)로 마찬가지로 QSCC 그룹화를 행하여, QSCC 블록(10-1)보다 큰 QSCC 블록(10-2)을 생성시킨다. 마지막으로, QSCC 그룹화(10-2)를 단위로 하여 가장 낮은 주파수로 QSCC 그룹화하여, 보다 큰 QSCC 블록(10-3)을 발생시킨다.

이 예에서는 그룹화하는 주파수를 3 주파수로 하였지만, 그룹화에 이용하는해석 주파수의 포인트 수는 3에 한정되는 것이 아니고, 포인트 수를 몇 개로 해도 상관없다.

상술한 준정상 폐회로(QSCC)의 개념에 따르면, 고주파수가 되면 될수록, 그룹화된 QSCC 블록은 작아지는 것은 자명하다. 이와 같이 동작 주파수에 의한 복수의 계층에서 QSCC 그룹화를 실행하고, 프린트 기판(8)에 탑재된 모든 LSI가 1개의 QSCC 블록에 포함될 때까지 계속한다.

QSCC 이론에서는 각 QSCC 블록으로부터의 전자 방사는 없고, QSCC 블록 사이를 접속하는 선로로부터의 전자 방사만을 고려하면 되므로, 전송 선로로부터의 방사를 해석하여, EMI 규격값을 임의의 마진으로 만족하도록 레이아웃, 배선 설계 제약에 기초하여 설계함으로써, 프린트 기판(8) 전체가 전자 무간섭 설계된 것으로 된다.

또한, 전송 선로는 신호 배선과 전원 배선(상술한 바와 같이 전원 공급 회로는 배선화를 디폴트(default: 표준값)로 하고 있음)으로 구별되고, 최근의 연구에 의해 디지털 기기가 야기하고 있는 전자 방사의 최대 원인은, 전원 공급 회로에 있는 것이 분명해지고 있다. 따라서, 전자 방사의 주 요인인 전원 배선에 있어서는 디커플링을 강화하기 위해서, 본 출원인이 출원한 발명(문헌 3)의 고주파수까지 전원 선로를 저임피던스화하는 선로형의 컴포넌트를 채용함으로써, 전원선으로부터의 전자 방사를 효율적으로 현저히 억제할 수 있어, 신호 배선으로부터의 전자 방사를 중점적으로 주목한 설계를 실행하면 된다.

도 4는 QSCC 블록의 일례의 모식도이다. 도 4는 QSCC 블록의 최소 단위가LSI인 경우를 나타내고 있다. LSI의 동작 주파수에 따라, LSI 1개로 QSCC 블록을 구성하는 경우도 있고(도 4의 (a) 참조), LSI 복수개(도 4의 (b) 참조. 도 4의 (b)에서는 2개의 예)로 QSCC 블록을 구성하는 경우도 있다.

도 5는 QSCC 블록의 최소 단위를 LSI로부터 LSI 내부의 기능 블록까지 전개한 경우의 일례의 모식도이다. 반도체 디바이스의 고속화가 점점 더 활발해지고, SOC(system on chip)화가 진행되면, LSI 단위에서의 QSCC 블록화하는 것은 곤란하게 될 것이 예상되어, LSI 내부까지 통일시켜 QSCC화가 필요하게 된다. 본 명세서의 도면 및 기술은 LSI를 QSCC의 최소 단위로 한 경우의 예를 중심으로 설명하지만, LSI를 QSCC의 최소 단위로 한정하는 것이 아니고, 도 5에 도시한 바와 같이 LSI 내부의 기능 블록을 QSCC의 최소 단위로서 취급해도 된다.

도 6은 본 발명의 회로 레이아웃 설계 시스템 설계 흐름의 개념을 나타내는 도면이다. 종래, 프로세스/디바이스 설계부(11)와 논리 설계부(12)와의 사이는 통합 EDA 시스템으로서의 유기적 관계가 결여되어 있으며, 발본적 전자 무간섭 설계 룰도 확립되어 있지 않았다.

한편, 본 발명의 회로 레이아웃 설계 시스템(1)에서는 프로세스 설계부(11)와 논리 설계부(12)를 통합 EDA 시스템으로서 연결하고, 또한 전자 무간섭 설계를 실현 가능하게 한다. 또한, 회로 레이아웃 설계 시스템(1)의 중추가 되는 것이 QSCC 디자이너(3)로서, QSCC 데이터베이스(2)에 저장된 여러가지 QSCC 라이브러리(룰)에 기초하여 레이아웃 설계 및 배선 설계를 실행하고, 고속 EMI 시뮬레이터(6)로 설계의 리얼타임 검증 해석을 실행한다.

도 7은 QSCC 설계 흐름의 전체 개략도, 도 8은 QSCC 디자이너(3)의 설계 흐름의 개략도이다. 우선, QSCC 설계 흐름에 대하여 설명한다. 도 7을 참조하면, 우선 논리 설계 데이터로부터 네트 리스트가 추출되고(S1), 그 디바이스(다시 말하면, QSCC 블록)가 이미 부품 라이브러리(5)에 등록되어 있는지를 검색한다(S2). 그리고, 등록되어 있던 경우에는(S2에서 Yes인 경우), QSCC 요건을 만족하는 룰이 존재하므로, 그대로 레이아웃 CAD(4)에 의한 레이아웃 설계의 과정으로 이행한다(S5). 한편, 부품 라이브러리(5)에 등록되어 있지 않은 경우에는(S2에서 No인 경우), 신규한 디바이스로서 부품 라이브러리(5)에 등록되고(S3), QSCC 디자이너(3)부로 이행하여 QSCC 룰이 부가되어(S4), 레이아웃 설계부로 이행한다(S5). 또한, QSCC 디자이너(3)로 해석 처리된 QSCC 룰은 QSCC 데이터베이스(2)에 저장되어, 이후의 설계 정보로서 데이터베이스화된다.

다음으로, 도 8에 도시한 QSCC 디자이너(3)의 설계 흐름에 대하여 설명한다. 도 8을 참조하면, QSCC 디자이너(3)의 기본 기능은 일정한 알고리즘에 따라 QSCC 블록으로 그룹화하는 기능과, QSCC 블록 사이를 연결하는 전송 선로를 전자계 해석하여 CAD 설계 제약 조건이 되는 파라미터(예를 들면, 최대 허용 선로 길이)를 추출하여 데이터베이스에 등록하는 데 있다.

또, 도 8은 LSI를 QSCC의 최소 단위로 한 경우의 예이다. 우선, 최고 클럭으로 동작하는 LSI를 최고 클래스(계층)의 QSCC라고 가정한다(S11). 다음으로, QSCC 사이의 배선의 전류 파형을 SPICE에서 구한다(S12). 전류 파형을 구하기 위해서는 부품 라이브러리(5)에 저장된 LSI의 단자마다의 IBIS 모델(또는 IMIC모델)(신호 단자) 및 NEC 전원 모델(전원 단자)을 이용하여 SPICE에 의해 해석한 전류 파형을 푸리에 변환하여, 전류 스펙트럼을 구한다.

그 전류 스펙트럼이 구해지면, 다이폴 안테나의 방사식 또는 전자계 해석에 의해 먼 곳(예를 들면, 10m)에서의 전계 강도 스펙트럼을 산출한다(S13). 이 전자계 해석(전송 선로 해석)에서는 정밀도가 높은 먼 곳에서의 전계 강도가 계산된다. 여기서, 다이폴 안테나의 방사식을 사용하는 이유는 이상적 전송 선로(예를 들면, 마이크로 스트립 선로)에서는 노멀 모드(디퍼런셜 모드) 방사는 원리적으로 없거나, 무시할 수 있을 정도로 작기 때문이다. 왜냐하면, 선로를 흐른 전류는 가장 가까운 접지층과 같은 평판 위를 역상으로 귀로 전류로서 흘러, 자계가 상쇄되기 때문이다. 그러나, 노멀 모드 전류의 100%가 귀로 전류로서 되돌아오는 것은 아니고, 그 극히 일부가 공통 모드 전류로 변환되어, 전자 방사 중에서 지배적이라고 하는 공통 모드 방사를 야기한다. 그 이유에 의해, 공통 모드 방사를 근사할 수 있는 전기 다이폴 안테나 방사식을 사용하는 것이다.

다음으로, 선로로부터의 방사가 전자 방사(EMI)의 규격의 허용치(도 8에서는 국제 규격인 CISPR22 ITE 클래스 B를 예로서 도시함)를 임의의 일정 마진 XdB(가변)로 만족하는지를 판정한다(S14). 그리고, 구한 전계 강도 스펙트럼이 허용치+마진 이하에 포함되면(S14에서 Yes인 경우), QSCC 사이의 허용 최대 배선 길이를 산출한다(S15). 그 최대 허용 배선 길이는 다이폴 안테나 방사식의 파라미터로부터 용이하게 산출할 수 있다. 그리고, 그 LSI는 그 클래스의 QSCC 블록으로서 그룹화할 수 있다. 그 후, 그룹화 클래스 정보와 최대 배선 길이를 QSCC 데이터베이스(2)에 저장한다(S17).

한편, 구한 전계 강도 스펙트럼이 허용치+마진 이하에 포함되지 않는 경우(S14에서 No인 경우), QSCC 그룹화의 규모를 축소하여, S12로 되돌아가 재차 전자계 해석을 실행한다(S16). 이 작업은 그 클래스의 QSCC 그룹이 될 때까지, 규모를 축소하면서 계속한다.

그리고, 임의의 클래스(상위 계층순)의 그룹화가 완료하면, 회로 전체의 디바이스가 QSCC 데이터베이스(2)의 1개의 QSCC에 저장되어 있는지를 판정한다(S18). 그리고, 모든 디바이스가 QSCC화되면(S18에서 Yes인 경우), 다음 단계로서, 해당되는 클래스 QSCC 룰을 만족하는 신호 선로 구조 및 전원 선로 구조를 부품 라이브러리(5)로부터 선택하여(S19), CAD 설계로 이행한다.

한편, 회로 전체가 1개의 QSCC에 수용되고 있지 않은 경우(S18에서 No인 경우), QSCC 클래스를 1등급 낮춰(즉, 클럭 주파수를 1등급 낮춰), QSCC를 가정한다(S20). 다시 말하면, 클럭 주파수에 의해, 복수의 QSCC 계층(QSCC 클래스)에 의해 그룹화하지만, 우선 가장 계층이 높은 클래스(최고 클럭 주파수)로 그룹화를 시도하여, 회로 전체가 1개의 QSCC에 수용되고 않은 경우에는 1등급 낮은 계층(클럭 주파수)으로 그룹화를 재차 시도하여, 마찬가지의 루틴을 회로 내의 모든 디바이스가 1개의 QSCC에 속할 때까지 반복한다.

상술한 바와 같이 QSCC 블록 자신의 방사는 없으므로, QSCC 블록 사이를 결합하는 선로 방사가 임의의 전자 방사 마진을 갖는 알고리즘으로, 연달아 큰 QSCC 블록을 구성하면, 프린트 기판 전체가 도 3과 같은 QSCC 그룹화가 완성되어, 일관된 전자 무간섭 설계가 가능하게 된다.

도 9는 전자계 해석을 한 결과인 전계 강도 스펙트럼의 일례를 나타내는 도면이다. 도 9는 EMI 규격값으로부터의 마진의 정의를 나타내고 있다. 즉, 도 9의 EMI 규격값이 상술한 「허용값」(S14 참조)이고, 「허용값+마진 X」는 이 EMI 규격값으로부터 XdB만큼 낮은 전계 강도를 의미하고 있다.

도 10은 QSCC 데이터베이스(2)의 일례를 나타내는 도면이다. 이 데이터 베이스는 LSI를 QSCC 블록의 최소 단위로 한 경우의 예이다. QSCC 데이터베이스(2)는 각 LSI의 단자마다 작성한 부품 리스트의 형태를 하고, 각각의 LSI의 각 단자마다 QSCC 조건이 부여되어 있으므로, 레이아웃 CAD(4)와 연결하여, 부품 배치 설계, 배선 설계 등에 QSCC의 관점으로부터 어떠한 제약을 갖게 하는 조건이 되는 것이다. 또, 도 10은 LSI의 각각의 단자마다 허용 최대선 길이 선로 형태, 선 폭을 부여한 예이지만, 이들에 한정되는 것은 아니다.

또, 도 7 및 도 8에 흐름도로 나타낸 제어 프로그램을 미리 기록 매체(도시 생략)에 기록해 두고, 외부의 처리 장치(도시 생략)에 그 기록 매체로부터 그 제어 프로그램을 판독하여, 그 제어 프로그램에 따라 QSCC 디자이너(3), 레이아웃 CAD(4), 회로도 에디터(7) 및 고속 EMI 시뮬레이터(6)에 상술한 회로 레이아웃 설계 방법을 실행시킬 수도 있다.

본 발명은 전자 무간섭 LSI, 전자 회로 기판 등의 설계에 이용할 수 있다.

Claims

네트 리스트 및 부품 라이브러리로 표시된 회로 전체를, 각 준정상 폐회로로부터 복사되는 전자파의 강도가 소정값 이하인 규모까지 축소된 복수의 준정상 폐회로로 나누는 준정상 회로 축소 단계와,

상기 복수의 준정상 폐회로를 서로 연결하는 각 배선으로부터 복사되는 전자파의 강도가 소정값 이하가 되도록 각 배선의 구속 조건을 산출하는 배선 구속 조건 산출 단계를 포함하는 것을 특징으로 하는 회로 레이아웃 설계 방법.
제1항에 있어서,

상기 구속 조건을 만족하도록, 상기 네트 리스트 및 상기 부품 라이브러리에 기초하여 부품 및 배선의 레이아웃을 행하는 레이아웃 단계를 더 포함하는 것을 특징으로 하는 회로 레이아웃 설계 방법.
제1항 또는 제2항에 있어서,

상기 준정상 회로 축소 단계 및 배선 구속 조건 산출 단계를, 높은 주파수로부터 낮은 주파수의 순으로, 각 주파수에 대하여 행하고, 임의의 주파수에 있어서의 각 상기 준정상 폐회로가 그보다 높은 주파수에 있어서의 상기 준정상 폐회로를 1 이상 포함하도록 한 것을 특징으로 하는 회로 레이아웃 설계 방법.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 구속 조건은 배선의 최대 길이를 적어도 갖는 것을 특징으로 하는 회로 레이아웃 설계 방법.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 준정상 회로 축소 단계는,

전원 단자 모델 및 IBIS(I/O buffer information specification) 모델 또는 IMIC(I/O interface model for integrated circuit) 모델을 이용하여 SPICE(simulation program with integrated circuit emphasis)에 의해 전류 파형을 구하는 단계와,

상기 전류 파형을 푸리에 변환하여 전류 스펙트럼을 구하는 단계와,

전류 스펙트럼을 이용하여 다이폴 안테나의 방사식 또는 전자계 해석에 의해 먼 곳에서의 전계 강도 스펙트럼을 산출하는 단계

를 포함하는 것을 특징으로 하는 회로 레이아웃 설계 방법.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 방법은 프린트 기판의 레이아웃 설계에 이용되는 것을 특징으로 하는 회로 레이아웃 설계 방법.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 방법은 반도체 장치의 레이아웃 설계에 이용되는 것을 특징으로 하는 회로 레이아웃 설계 방법.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 방법은 반도체 장치 및 프린트 기판의 통합 설계에 이용되는 것을 특징으로 하는 회로 레이아웃 설계 방법.
네트 리스트 및 부품 라이브러리로 표시된 회로 전체를 각 준정상 폐회로로부터 복사되는 전자파의 강도가 소정값 이하인 규모까지 축소된 복수의 준정상 폐회로로 나누는 준정상 회로 축소 수단과,

상기 복수의 준정상 폐회로를 서로 연결하는 각 배선으로부터 복사되는 전자파의 강도가 소정값 이하가 되도록 각 배선의 구속 조건을 산출하는 배선 구속 조건 산출 수단

을 포함하는 것을 특징으로 하는 회로 레이아웃 설계 시스템.
제9항에 있어서,

상기 구속 조건을 만족하도록, 상기 네트 리스트 및 상기 부품 라이브러리에 기초하여 부품 및 배선의 레이아웃을 행하는 레이아웃 수단을 더 구비하는 것을 특징으로 하는 회로 레이아웃 설계 시스템.
제9항 또는 제10항에 있어서,

상기 준정상 회로 축소 수단 및 배선 구속 조건 산출 수단은, 높은 주파수로부터 낮은 주파수의 순서로, 각 주파수에 대하여 동작하고, 임의의 주파수에 있어서의 각 상기 준정상 폐회로가 그보다 높은 주파수에 있어서의 상기 준정상 폐회로를 1 이상 포함하도록 한 것을 특징으로 하는 회로 레이아웃 설계 시스템.
제9항 내지 제11항 중 어느 한 항에 있어서,

상기 구속 조건은 배선의 최대 길이를 적어도 갖는 것을 특징으로 하는 회로 레이아웃 설계 시스템.
제9항 내지 제12항 중 어느 한 항에 있어서,

상기 준정상 회로 축소 수단은,

전원 단자 모델 및 IBIS(I/O buffer information specification) 모델 또는 IMIC(I/O interface model for integrated circuit) 모델을 이용하여 SPICE(simulation program with integrated circuit emphasis)에 의해 전류 파형을 구하는 수단과,

상기 전류 파형을 푸리에 변환하여 전류 스펙트럼을 구하는 수단과,

전류 스펙트럼을 이용하여 다이폴 안테나의 방사식 또는 전자계 해석에 의해 먼 곳에서의 전계 강도 스펙트럼을 산출하는 수단

을 구비하는 것을 특징으로 하는 회로 레이아웃 설계 시스템.
제9항 내지 제13항 중 어느 한 항에 있어서,

상기 시스템은 프린트 기판의 레이아웃 설계에 이용되는 것을 특징으로 하는 회로 레이아웃 설계 시스템.
제9항 내지 제13항 중 어느 한 항에 있어서,

상기 시스템은 반도체 장치의 레이아웃 설계에 이용되는 것을 특징으로 하는 회로 레이아웃 설계 시스템.
제9항 내지 제13항 중 어느 한 항에 있어서,

상기 시스템은 반도체 장치 및 프린트 기판의 통합 설계에 이용되는 것을 특징으로 하는 회로 레이아웃 설계 시스템.
네트 리스트 및 부품 라이브러리로 표시된 회로 전체를, 각 준정상 폐회로로부터 복사되는 전자파의 강도가 소정값 이하인 규모까지 축소된 복수의 준정상 폐회로로 나누는 준정상 회로 축소 단계와,

상기 복수의 준정상 폐회로를 서로 연결하는 각 배선으로부터 복사되는 전자파의 강도가 소정값 이하가 되도록 각 배선의 구속 조건을 산출하는 배선 구속 조건 산출 단계를 포함하는 것을 특징으로 하는 회로 레이아웃 설계 방법을 컴퓨터에 실행시키기 위한 프로그램을 기록한 기록 매체.
제17항에 있어서,

상기 방법은,

상기 구속 조건을 만족하도록, 상기 네트 리스트 및 상기 부품 라이브러리에 기초하여 부품 및 배선의 레이아웃을 행하는 레이아웃 단계를 더 포함하는 것을 특징으로 하는 기록 매체.
제17항 또는 제18항에 있어서,

상기 방법은,

상기 준정상 회로 축소 단계 및 배선 구속 조건 산출 단계를 높은 주파수로부터 낮은 주파수의 순으로, 각 주파수에 대하여 행하고, 임의의 주파수에 있어서의 각 상기 준정상 폐회로가 그보다 높은 주파수에 있어서의 상기 준정상 폐회로를 1 이상 포함하도록 한 것을 특징으로 하는 기록 매체.
제17항 내지 제19항 중 어느 한 항에 있어서,

상기 구속 조건은 배선의 최대 길이를 적어도 갖는 것을 특징으로 하는 기록 매체.
제17항 내지 제20항 중 어느 한 항에 있어서,

상기 준정상 회로 축소 단계는,

전원 단자 모델 및 IBIS(I/O buffer information specification) 모델 또는 IMIC(I/O inerface model for integrated circuit) 모델을 이용하여 SPICE(simulation program with integrated circuit emphasis)에 의해 전류 파형을 구하는 단계와,

상기 전류 파형을 푸리에 변환하여 전류 스펙트럼을 구하는 단계와,

전류 스펙트럼을 이용하여 다이폴 안테나의 방사식 또는 전자계 해석에 의해 먼 곳에서의 전계 강도 스펙트럼을 산출하는 단계

를 포함하는 것을 특징으로 하는 기록 매체.
제17항 내지 제21항 중 어느 한 항에 있어서,

상기 방법은 프린트 기판의 레이아웃 설계에 이용되는 것을 특징으로 하는 기록 매체.
제17항 내지 제21항 중 어느 한 항에 있어서,

상기 방법은 반도체 장치의 레이아웃 설계에 이용되는 것을 특징으로 하는 기록 매체.
제17항 내지 제21항 중 어느 한 항에 있어서,

상기 방법은 반도체 장치 및 프린트 기판의 통합 설계에 이용되는 것을 특징으로 하는 기록 매체.